KR101706433B1 - 푸팅을 갖는 전계 효과 트랜지스터의 게이트 구조물 및 그 제조방법 - Google Patents

푸팅을 갖는 전계 효과 트랜지스터의 게이트 구조물 및 그 제조방법 Download PDF

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Abstract

몇몇 실시예들에서, 전계 효과 트랜지스터 구조물은 제1 반도체 구조물 및 게이트 구조물을 포함한다. 제1 반도체 구조물은 채널 영역 및 소스 영역 및 드레인 영역을 포함한다. 소스 영역 및 드레인 영역은 채널 영역의 대향하는 단부들 상에 각각 형성된다. 게이트 구조물은 중앙 영역 및 푸팅 영역들을 포함한다. 중앙 영역은 제1 반도체 구조물 위에 형성된다. 푸팅 영역들은 중앙 영역의 대향하는 측부들 상에 형성되고, 이 푸팅 영역을 따라 중앙 영역이 제1 반도체 구조에 인접하게 된다.

Description

푸팅을 갖는 전계 효과 트랜지스터의 게이트 구조물{GATE STRUCTURE OF FIELD EFFECT TRANSISTOR WITH FOOTING}
본 발명은 푸팅(footing)을 갖는 전계 효과 트랜지스터의 게이트 구조물에 관한 것이다.
트랜지스터 스케일링은 지난 수십 년 동안 계속-증가하는 트랜지스터 성능 및 밀도를 제공하였다. 예를 들어, 평면 트랜지스터의 채널 길이로서 또한 알려진 트랜지스터의 게이트의 길이의 스케일링은 트랜지스터의 크기를 감소시킬 뿐만 아니라 그의 온-상태 전류(on-state current)를 강화하였다. 그러나 채널 길의 감소에 따라, 트랜지스터의 오프-상태 전류를 상당히 증가시키는 단채널 효과들(short channel effects ; SCEs)은 채널 길이의 스케일링의 진보에 대한 장애물(bottle neck)이 되었다.
채널 영역에 기계적 스트레인(mechanical strain)을 가하는 것과 같은 다른 기법들이 성능 강화의 진행을 추가하기 위해 고려된다. 예를 들어, 채널 영역과 임베딩된 소스 및 드레인 영역들 간의 격자 불일치(lattice mismatch)는 채널 영역에 가해지는 단축 스트레인(uniaxial strain)을 야기하여, 채널 영역의 캐리어 이동성을 개선한다. 최근에, FinFET와 같은 비-평면 트랜지스터들은 스케일링 로드맵(scaling roadmap)을 방해하는 장애물을 극복하도록 트랜지스터의 바디 두께를 제한함으로써 오프-상태 전류를 감소시키는데 있어 유망한 것으로 보여진다. 절연체 상의 초박 바디 반도체(ultra thin body semiconductor on insulator; UTB SOI) 기판을 이용하여 형성되는 평면 트랜지스터들이 또한 실행 가능한 옵션인 것으로 보여진다.
몇몇 실시예들에서, FET 구조물은 제1 반도체 구조물 및 게이트 구조물을 포함한다. 제1 반도체 구조물은 채널 영역 및 소스 영역 및 드레인 영역을 포함한다. 소스 영역 및 드레인 영역은 채널 영역의 대향하는 단부들 상에 각각 형성된다. 게이트 구조물은 중앙 영역 및 푸팅 영역들을 포함한다. 중앙 영역은 제1 반도체 구조물 위에 형성된다. 푸팅 영역들은 중앙 영역의 대향하는 측부들 상에 형성되고, 이 푸팅 영역을 따라 중앙 영역이 제1 반도체 구조물에 인접하게 된다.
몇몇 실시예들에서, 방법에서, 채널 영역을 포함하는 제1 반도체 구조물을 제공된다. 채널 영역 위에 게이트 전극 층을 형성된다. 게이트 전극 층은 게이트 전극의 이방성 중앙 영역 및 재증착된 푸팅 영역들(redeposited footing regions)을 형성하기 위해 하나 이상의 압력들 하에서 에칭된다. 푸팅 영역들은 중앙 영역의 대향하는 측부들 상에 형성되고, 이 푸팅 영역들을 따라, 중앙 영역이 제1 반도체 구조물에 인접하게 된다. 소스 영역 및 드레인 영역이 제1 반도체 구조물에 그리고 채널 영역의 대향하는 단부들 상에 형성된다.
몇몇 실시예들에서, 반도체 구조물은 제1 반도체 구조물 및 게이트 구조물을 포함한다. 게이트 구조물은 중앙 영역 및 푸팅 영역들을 포함한다. 중앙 영역은 제1 반도체 구조물 위에 형성된다. 푸팅 영역은 중앙 영역의 대향하는 측부들 상에 형성되고, 푸팅 영역을 따라 상기 중앙 영역이 제1 반도체 구조물에 인접하게 된다.
본 개시의 양태들은 첨부 도면들과 함께 읽혀질 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들이 제 축적대로 그려지진 않는다는 것이 주의된다. 사실상, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1a는 몇몇 실시예들에 따라 푸팅 영역들(140B)을 포함하는 게이트 구조물(140)를 갖는 FinFET 구조물(10)의 개략적인 투시도이다.
도 1b 및 도 1c는 몇몇 실시예들에 따라 각각 도 1a의 라인 A-A' 및 라인 B-B'를 따른 단면도이다.
도 2 내지 도 13은 몇몇 실시예들에 따라 도 1a 내지 도 1c의 FinFET 구조물(10)를 형성하기 위한 방법의 각각의 동작에 의해 형성되는 반도체 구조물들을 예시하는 개략도이며, 여기서 도 2 내지 도 6, 도 7a, 도 8a 및 도 9 내지 도 13은 투시도들이고, 도 7a 및 도 7b 및 도 8b 및 도 8c는 각각 도 7a 및 도 8a의 라인 A-A' 및 라인 B-B'를 따른 단면도들이다.
도 14 내지 도 16은 몇몇 실시예들에 따라 도 6의 희생 게이트 구조물의 형성 이후 동작들에 의해 형성되는 반도체 구조물들을 예시하는 개략도들이며, 여기서 도 14a, 도 15 및 도 16은 투시도들이고, 도 14b 및 도 14c는 각각 도 14의 라인 A-A' 및 라인 B-B'를 따른 단면도들이다.
도 17은 몇몇 실시예들에 따라 푸팅 영역들을 포함하는 게이트 구조물을 갖는 UTB SOI FET 구조물의 개략적인 단면도이다.
다음의 개시는 제공된 청구 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다는 것이 이해될 것이다. 컴포넌트들 및 배열들의 특정한 예들이 본 개시를 단순하게 하기 위해 아래에서 설명된다. 이들은 물론 단지 예들이 뿐이며, 제한하는 것으로 의도되지 않는다. 예를 들어, 이어지는 설명에서 제2 피처 위의 또는 그 상의 제1 피처의 형성은 제1 및 제2 피처들이 직접 접촉하는 실시예들을 포함할 수 있고, 제1 및 제2 피처들이 직접 접촉하지 않을 수 있도록 제1 및 제2 피처들 사이에 부가적인 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 글자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 그 자체가 제시하는 것은 아니다.
또한, "아래", "미만", "하위", "위에", "상위", "밑에", "상부", "하부" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위한 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 도시된 배향 외에도, 동작 또는 이용에 있어서 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향(90°회전 또는 다른 배향들)될 수 있고, 본 명세서에서 이용되는 공간적으로 상대적인 기술자들은 마찬가지로 상응하게 해석될 수 있다. 피처가 다른 피처 또는 기판 "위에 형성"될 때, 개재되는 피처들이 존재할 수 있다는 것이 이해될 것이다.
도 1a는 몇몇 실시예들에 따라 푸팅(footing) 영역들(140B)을 포함하는 게이트 구조물(140)을 갖는 FinFET 구조물(10)의 개략적 투시도이다. 도 1b 및 도 1c는 각각 몇몇 실시예들에 따라 도 1a의 라인 A-A' 및 라인 B-B'를 따른 단면도이다. 도 1a는 게이트 구조물(140)이 중앙 영역(140A) 및 푸팅 영역(140B)을 포함한다는 것을 예시하며, 푸팅 영역(140B)은 중앙 영역(140A)의 대향하는 측부들 상에 형성되고, 푸팅 영역(140B)을 따라 중앙 영역(140A)은 핀(fin)-유사 반도체 구조물(120)에 인접하게 된다. 도 1b 및 도 1c는 각각 채널 영역(122)의 상부 측에 인접하는 푸팅 영역들(140) 및 채널 영역(122)의 옆(lateral) 측부들에 인접하는 푸팅 영역들을 예시한다. 도 1a를 참조하면, FinFET 구조물(10)은 기판(100), 핀-유사 반도체 구조물(120), 유전체 격리 영역들(110), 계면 층(132) 및 게이트 구조물(140)을 포함한다.
몇몇 실시예들에서, 기판(100)은 결정질 구조의 실리콘과 같은 원소 물질로 형성되는 벌크 반도체 기판이다. 다른 실시예들에서, 기판(100)은 갈륨 비화물과 같은 화합물 물질 또는 실리콘 게르마늄과 같은 합금 물질로 형성된다. 다른 원소 반도체 물질들, 화합물 반도체 물질들, 또는 합금 반도체 물질들로 형성되는 기판(800)이 본 개시의 고려된 범위 내에 있다. 몇몇 실시예들에서, SOI 기판이 벌크 반도체 기판 대신 이용된다. 몇몇 실시예들에서, 기판(100)은 유전체 격리 영역들(110) 및 핀-유사 반도체 구조물(120)이 형성되는 상부 표면(100A)(상부 표면 높이로 라벨링됨)을 갖는다.
몇몇 실시예들에서, 얕은 트랜치 격리들(shallow trench isolations; STI들)과 같은 유전체 격리 영역들(110)은 기판(100)의 상부 표면(100A) 상에 형성되고 핀-유사 반도체 구조(120)를 둘러싼다. 유전체 격리 영역들(110)은 상부 표면(110A)(상부 표면 높이로 라벨링됨(labeled))을 갖는다. 몇몇 실시예들에서, 유전체 격리 영역들(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 플루오르화물-도핑된 규산염(fluoride-doped silicate; FSG), 및/또는 적합한 저-k 유전체 물질을 포함한다.
몇몇 실시예들에서, 핀-유사 반도체 구조물(120)은 기판(100)의 상부 표면(100A)으로부터 돌출하고, 핀-유사 반도체 구조물(120)의 일부분은 유전체 격리 영역들(110)의 상부 표면들(110A) 위로 확장된다. 핀-유사 반도체 구조물(120)은 바디 영역(122)(도 1a 및 도 1b에서 도시됨), 임베딩된 소스 및 드레인 영역들(1244 및 1264)(도 1a, 도 1b 및 도 1c에서 도시됨) 및 소스 및 드레인 확장부들(1242 및 1262)(도 1b에서 도시됨)을 포함한다. 바디 영역(122)은 유전체 격리 영역들(110)의 상부 표면들(110A)(도 1a에서 도시됨) 위에 형성되는 채널 영역(1222)(도 1b 및 도 1c에서 도시됨)을 포함한다. 채널 영역(1222)의 상부 측(도 1b에서 도시됨) 및 2개의 옆 측부들(도 1c에서 도시됨)은 계면 층(132) 및 게이트 구조물(140)에 의해 감싸진다. 채널 영역(1222)의 2개의 옆 측부들은 채널 영역(1222)의 폭(Wc)(도 1c에서 도시됨)에 걸쳐서 형성된다. 임베딩된 소스 및 드레인 영역들(1244 및 1264)은 각각 게이트 길이(Lg)(도 1b에서 도시됨)를 건너 채널 영역(1222)의 대향하는 단부들 상에 형성된다. 몇몇 실시예들에서, 임베딩된 소스 및 드레인 영역들(1244 및 1264)은 채널 영역(1222) 위로 상승된다. 소스 및 드레인 확장부들(1242 및 1262)은 각각 채널 영역(1222)과 소스 및 드레인 영역들(1244 및 1264) 간에 형성된다.
몇몇 실시예들에서, 바디 영역(122)은 기판(100)과 유사한 실리콘, 다른 적합한 원소 반도체, 화합물 반도체, 또는 합금 반도체로 형성된다. 다른 실시예들에서, 바디 영역(122) 및 기판(100)은 다수의 층들을 포함하여서, 채널 영역(1222)과 채널 영역(1222) 위 또는 아래의 스트레서(stressor) 층(예시되지 않음) 간의 격자 불일치는 채널 영역(1222)이 스트레서 층에 의해 양축으로 스트레인(biaxially strained)되게 한다. 몇몇 실시예들에서, 임베딩된 소스 및 드레인 영역들(1244 및 1264)은 스트레서 물질로 형성되어서, 채널 영역(1222)과 임베딩된 소스 및 드레인 영역들(1244 및 1264) 간의 격자 불일치는 채널 영역(1222)에 단축 스트레인이 가해지게 한다. 몇몇 실시예들에서, p-타입 FET에 대해, 채널 영역(1222)은 실리콘으로 형성되고, 스트레서 물질은 실리콘 게르마늄 합금이다. 이러한 방식으로, 임베딩된 소스 및 드레인 영역들(1244 및 1264)의 격자 상수(lattice constant)는 채널 영역(1222)의 격자 상수보다 더 크게 되어, 채널 영역(1222)의 홀 이동성을 강화하는 압축 스트레인(compressive strain)을 유도한다. 몇몇 실시예들에서, n-타입 FET에 대해, 채널 영역(1222)은 실리콘으로 형성되고, 스트레서 물질은 실리콘 탄화물 합금이다. 이러한 방식으로, 임베딩된 소스 및 드레인 영역들(1244 및 1264)의 격자 상수는 채널 영역(1222)의 격자 상수보다 작게 되어, 채널 영역(1222)에서 전자 이동성을 강화하는 인장 스트레인(tensile strain)을 유도한다. 몇몇 실시예들에서, p-타입 FET에 대해, 임베딩된 소스 및 드레인 영역들(1244 및 1264)은 붕소와 같은 p-타입 도펀트로 도핑되고, n-타입 FET에 대해, 임베딩된 소스 및 드레인 영역들(1244 및 1264)은 인(P) 또는 비소(As)와 같은 n-타입 도펀트들로 도핑된다. 소스 및 드레인 확장부들(1242 및 1262)은 소스 및 드레인 영역들(1244 및 1264)보다 더 약하게(lightly) 도핑되는 약하게 도핑된 소스/드레인(lightly doped source/drain; LDD) 영역들이다.
도 1a 내지 도 1c를 참조하여 설명되는 실시예들에서, FinFET 구조물(10)은 대칭 소스 및 드레인 영역들(1244 및 1264) 및 대칭 소스 및 드레인 확장부들(1242 및 1262)을 갖는다. 비대칭 소스 및 드레인 영역들 및/또는 비대칭 소스 및 드레인 확장부들을 갖는 FinFET 구조물이 본 개시의 고려되는 범위 내에 있다. 또한, 채널 영역과 동일한 물질로 형성되는 소스 및 드레인 영역들이 본 개시의 고려된 범위 내에 있다.
몇몇 실시예들에서, 계면 층(132)이 도 1a에서 도시된 유전체 격리 영역들(110)의 상부 표면들(100A) 상에 형성되고, 도 1b 및 도 1c에서 도시된 채널 영역(1222)을 포함하는 핀-유사 반도체 구조물(120)의 일부분을 감싼다. 몇몇 실시예들에서, 계면 층(132)은 HfO, TiN, SiO2, Si3N4, SiON, 또는 이들의 조합으로 형성된다.
도 1a를 참조하면, 몇몇 실시예들에서, 게이트 구조물(140)은 계면 층(132) 상에 형성되고 핀-유사 반도체 구조물(120)의 폭(Wc)(도 1c에서 도시됨)을 가로지른다(traverse). 몇몇 실시예들에서, 게이트 구조물(140)은 중앙 영역(140A) 및 푸팅 영역들(140B)을 포함한다. 도 1a, 1b 및 1c를 참조하면, 중앙 영역(140A)은 핀-유사 반도체 구조물(120) 양쪽에 걸쳐있고(straddle) 핀-유사 반도체 구조물(120)의 채널 영역(1222)의 3개의 측부들 상에 컨포멀하게(conformally)하게 형성되는 계면 층(132)을 감싼다. 푸팅 영역들(140B)은 중앙 영역(140A)의 대향하는 측부들 상에 형성되고, 푸팅 영역들(140B)을 따라 중앙 영역(140A)이 채널 영역(1222)에 인접하게 된다. 중앙 영역(140A)의 대향하는 측부들은 도 1b에서 도시된 게이트 길이(Lg)에 걸쳐서 형성된다. 몇몇 실시예들에서, 각각의 푸팅 영역들(140B)은 핀-유사 반도체 구조물(120)에 더 근접한 푸팅 영역들(140B)의 한 단부(140B1)로부터 핀-유사 반도체 구조물(120)로부터 더 멀리 있는 푸팅 영역들(140B)의 한 단부(140B2)까지 중앙 영역(140A) 쪽으로 가늘어진다. 몇몇 실시예들에서, 푸팅 영역들(140B)은 경사진 프로파일을 갖는다. 몇몇 실시예들에서, 게이트 구조물(140)은 게이트 유전체(142) 및 게이트 전극(143)을 포함한다. 게이트 유전체(142)는 계면 층(132) 상에 컨포멀하게 형성되는 하나 이상의 층들을 포함한다. 몇몇 실시예들에서, 계면 층은 이동성 저하를 억제하기 위해 채널 영역(1222)과 게이트 유전체(142) 간의 양호한 계면을 형성하는데 이용된다. 몇몇 실시예들에서, 게이트 유전체는 또한 게이트 구조물(140)의 측벽들 상에 컨포멀하게 형성된다. 게이트 유전체(142)에 대한 예시적인 물질들은 HfO2, HfErO, HfLaO, HfYO, HfGdO, HfAlO, HfZrO, HfTiO, HfTaO, ZrO2, Y2O3, La2O5, Gd2O5, TiO2, Ta2O5, SrTiO, 또는 이들의 조합과 같은 하나 이상의 고-k 유전체 물질들을 포함한다. 게이트 전극(143)은 게이트 전극(143)의 일함수를 조정하기 위해 게이트 유전체(142) 상에 컨포멀하게 형성되는 하나 이상의 일함수 금속층들(144) 및 게이트 전극(143)의 메인 전도성 부분으로서 역할하기 위해 게이트 구조물(140)의 잔여 공간을 충전하는 충전 금속(146)을 포함한다. 하나 이상의 일함수 금속 층들(144)을 위한 예시적인 물질들은 TaC, TaN, TiN, TaAlN, TaSiN 및 이들의 조합들을 포함한다. 충전 금속을 위한 예시적인 물질들은 W, Al, Cu 및 이들의 조합들을 포함한다.
게이트 구조물(140) 내의 층들은 예시적이다. 예를 들어, 다른 층들, 층들의 다른 표면 커버리지, 다른 수의 층들을 갖는 게이트 구조물(132)은 본 개시의 고려된 범위 내에 있다.
위에서 설명된 실시예들 중 일부에서, 게이트 구조물(140)은 푸팅 영역들(140B)을 포함하며, 푸팅 영역들(140B) 각각은 핀-유사 반도체 구조물(120)에 더 근접한 푸팅 영역들(140B)의 단부(140B1)로부터 핀-유사 반도체 구조물(120)로부터 더 멀리 있는 푸팅 영역들(140B)의 단부(140B2)까지 중앙 영역(140A) 쪽으로 가늘어진다. 예를 들어, 소스 및 드레인 확장부들(1242 및 1262) 형성하기 위한 이온 주입 동안, 계면 층(132)은 도 8a 내지 도 8c를 참조하여 보다 상세히 설명된 바와 같이, 푸팅 영역들(140B)의 가늘어지는 프로파일에 의해 손상으로부터 보호된다. 간략히, 채널 영역(1222)의 상부 측 및 옆 측부들을 따라, 계면 층(132)은 푸팅 영역들(140B)의 희생 게이트 전극에 의해 보호된다. 보호된 계면 층(132)은 도 1b 및 도 1c에서 도시된 게이트 유전체(142)의 보다 균일한 증착을 용이하게 하여, 예를 들어, 디바이스의 문턱 전압에 영향을 주는 게이트 내의 일함수 변동을 감소시킨다. 또한, 도 1b를 참조하면, 푸팅 영역들(140B)을 갖는 게이트 구조물(140)에 의해 감싸진 채널 영역(1222)은 푸팅 영역들 없는 게이트 구조물에 의해 감싸진 채널 영역의 것보다 더 크다. 그러므로 채널 영역(1222)과 임베딩된 소스 또는 드레인 영역들(1244 또는 1264) 간의 거리(D1)가 감소되어, 채널 영역(1222)에 가해지는 기계적 스트레인을 증가시키고 채널 영역(1222)의 캐리어 이동성을 강화한다.
위의 실시예들에서, 게이트 구조물(140) 및 계면 층(132)은 채널 영역(1222)의 3개의 측부들을 감싼다. 게이트 구조물 및 채널 영역(1222)을 모두 감싸는 계면 층을 갖는 게이트-올-라운드 FET 구조물와 같은 다른 타입들의 비-평면 FET 구조물이 본 개시의 고려된 범위 내에 있다.
도 2 내지 도 13은 몇몇 실시예들에 따라 도 1a 내지 도 1c의 FinFET 구조물을 형성하기 위한 방법의 각각의 동작에 의해 형성되는 반도체 구조물들을 예시하는 개략도들이다. 도 2a 내지 도 6, 7a, 8a 및 도 9 내지 도 13은 투시도들이고, 도 7b, 7c 8b 및 8c는 단면도들이다. 도 2를 참조하면, 기판(200)의 상부 표면(200A)으로부터 돌출하는 핀 구조물(220)이 형성된다. 몇몇 실시예들에서, 핀 구조물(220)은 벌크 반도체 기판에 트랜치들을 형성함으로써 형성된다. 기판(200)의 상부 표면(200A)은 트랜치들의 하부 표면들 높이에 위치된다. 트랜치들 간에는 기판(200)의 상부 표면(200A)으로부터 확장되는 핀 구조물(220)이 있다. 또한, 트랜치들은 유전체 격리 영역들(210)을 형성하기 위해 유전체 물질로 충전된다. 예시적인 유전체 물질들은 도 1a 내지 도 1c를 참조하여 제공되었다. 몇몇 실시예들에서, 유전체 격리 영역들(210)은, 유전체 격리 영역들(210)의 상부 표면(210A) 위로 핀 구조물(220)이 노출되도록 추가로 에칭된다.
도 3 내지 도 6은 몇몇 실시예들에 따른 희생 게이트 구조물(640)의 형성을 예시한다. 도 2 내지 도 13을 참조하여 설명되는 실시예들에서, 도 1a 내지 도 1c에서 도시된 게이트 구조물(140)은 대체 게이트 프로세스에 의해 형성된다. 도 3을 참조하면, 계면 층(332)이 유전체 격리 영역들(210)의 상부 표면(210A) 상에 그리고 상부 표면(210A) 위로 확장되는 핀 구조물(220) 상에 컨포멀하게 형성된다. 계면 층(332)에 대한 예시적인 물질들이 도 1a 내지 도 1c를 참조하여 제공되었다. 몇몇 실시예들에서, 계면 층(332)은 화학 산화물 기법, 열 산화물 기법, 원자층 증착(atomic layer depositionl; ALD), 화학 기상 증착(chemical vapor deposition; CVD), 또는 다른 적합한 기법들에 의해 형성된다. 몇몇 실시예들에서, 계면 층(332)의 높이는 5 Å 내지 50 Å이다.
몇몇 실시예들에서, 희생 게이트 전극 층(3402)이 계면 층(332)의 캐핑 층으로서 형성된다. 몇몇 실시예들에서, 희생 게이트 전극 층(3402)은 폴리실리콘 또는 Si3N4를 포함한다. 몇몇 실시예들에서, 희생 게이트 전극 층(3402)은 물리 기상 증착(physical vapor deposition; PVD), CVD, ALD, 또는 다른 적합한 증착 프로세스들을 이용하여 증착된다. 몇몇 실시예들에서, 희생 게이트 전극 층(3402)의 높이는 약 300 Å 내지 2000 Å이다.
몇몇 실시예들에서, 하나 이상의 하드 마스크 층들(3404)은 희생 게이트 전극 층(3402) 상에 증착된 블랭킷(blanket)이다. 하나 이상의 하드 마스크 층들(3404)은, 하나 이상의 하드 마스크 층들(3404)로부터 발생된 하드 마스크(4404)(도 4에서 도시됨)가 희생 게이트 전극 층(3402)을 패터닝하는 동안 크게 에칭되거나 침식되지 않는 물질로 형성된다. 몇몇 실시예들에서, 희생 게이트 전극 층(3402)은 폴리실리콘을 포함하고 하나 이상의 하드 마스크 층들(3404)은 SiO2, Si3N4, SiON 또는 이들의 조합을 포함한다. 다른 실시예들에서, 희생 게이트 전극 층(3402)은 Si3N4를 포함하고, 하나 이상의 하드 마스크 층들은 SiO2, SiON, 또는 이들의 조합들을 포함한다. 몇몇 실시예들에서, 하나 이상의 하드 마스크 층들(3404)은 물리 기상 증착(PVD), CVD, ALD 또는 다른 적합한 증착 프로세스들을 이용하여 증착된다. 몇몇 실시예들에서, 하나 이상의 하드 마스크 층들(3404)의 높이는 약 300 Å 내지 1000 Å이다.
도 4를 참조하면, 하나 이상의 하드 마스크 층들(3404)(도 3에서 도시됨)은 몇몇 실시예들에 따라 하드 마스크(4404)로 패터닝된다. 몇몇 실시예들에서, 하나 이상의 하드 마스크 층들(3404)을 하드 마스크(4404)로 패터닝하기 위해 포토레지스트 마스크가 포토리소그라피 기법들을 이용하여 하나 이상의 하드 마스크 층들(3404) 상에 형성된다. 포토레지스트 마스크는 게이트 구조물(140)(도 1a에서 도시됨)이 위치되는 지역을 정의한다. 이어서, 하나 이상의 하드 마스크 층들(3404)은 하드 마스크(4404)를 형성하기 위해 예를 들어, 반응성 이온 에칭(reactive ion etching; RIE)을 이용하여 포토레지스트 마스크와 정렬되어 에칭된다.
몇몇 실시예들에서, 희생 게이트 전극 층(3402)은 고밀도 플라즈마(high density plasma; HDP) 리액터에서 수행되는 플라즈마 에칭과 같은 이방성 건식 에칭 프로세스를 이용하여 에칭된다. HDP 리액터의 예들은 유도 커플링되는 플라즈마(inductively coupled plasma; ICP) 리액터 및 전자 사이클로트론 공명(electron cyclotron resonance; ECR) 플라즈마 리액터를 포함한다. 몇몇 실시예들에서, 이방성 건식 에칭 프로세스는 브레이크 쓰루 단계(break through step), 제1 메인 에칭 단계, 제2 메인 에칭 단계 및 오버 에칭 단계를 포함한다. 브레이크 쓰루 단계 및 제1 메인 에칭 단계가 도 5에서 예시되고, 제2 메인 에칭 단계 및 오버 에칭 단계가 도 6에서 예시된다. 도 5를 참조하면, 제1 메인 에칭 단계에서 가스 화학(gas chemistry)이 희생 게이트 전극 층(3402)의 표면 상에 형성되는 선천적 산화물(native oxide) 위에 희생 게이트 전극 층(3402)의 물질의 에칭 선택율을 갖는 가스 또는 가스 혼합물을 포함할 때, 브레이크 쓰루 단계는 선천적인 산화물을 제거하는데 이용된다. 제1 메인 에칭 단계에서, 푸팅 영역(642B) 위에 있는 희생 게이트 전극(642)의 중앙 영역(642A)(도 6에서 도시됨)의 상위 부분(5402)이 형성된다. 몇몇 실시예들에서, 브레이크 쓰루 단계 및 제1 메인 에칭 단계에서, 예를 들어, HDP 에칭에 대한 프로세스 조건들은 1 mTorr 내지 50 mTorr의 압력, 100W 내지 1000W의 전력, HBr, Cl2, SF6, N2, CF4, CHF3, CH4, CH2F2, N2H2, O2, He, 및 Ar으로 구성된 그룹으로부터 선택된 가스 화학 및 10℃ 내지 65℃의 온도를 포함한다. 몇몇 실시예들에서, 15mTorr 내지 50mTorr 범위에 있는 더 높은 압력이 제1 메인 에칭 단계에 대해 사용되어서, 중앙 영역(642A)의 이방성을 강화하는 패시베이션 층이 중앙 영역(642A)의 상위 부분(5402)의 측벽들 상에 형성된다.
도 6을 참조하면, 제2 메인 에칭 단계 및 오버 에칭 단계에서, 중앙 영역(642A)의 하위 부분 및 푸팅 영역(642B)을 포함하는 희생 게이트 전극(642)의 나머지가 형성된다. 몇몇 실시예들에서, 제2 메인 에칭 단계는 희생 게이트 전극 층(3402)(도 3에서 도시됨)의 에칭 깊이가 계면 층(332)에 처음 도달할 때 종료한다. 몇몇 실시예들에서, 오버 에칭 단계에서, 희생 게이트 전극 층(3402)의 비-균일 에칭 레이트로부터 발생하는 계면 층(332) 상의 잔류 희생 게이트 전극 층(3402)이 제거된다. 다른 실시예들에서, 계면 층(332)은 또한 희생 게이트 전극(642)과 정렬되어 에칭된다. 몇몇 실시예들에서, 제2 메인 에칭 단계 및 오버 에칭 단계에서, 예를 들어, HDP 에칭을 위한 프로세스 조건들은, 1mTorr 내지 80mTorr의 압력, 100W 내지 1000w의 전력, HBr, Cl2, BCl3, N2, CH4, CF4, CHF3, CH2F2, N2H2, O2, He, 및 Ar로 구성된 그룹으로부터 선택된 가스 화학 및 10℃ 내지 65℃의 온도를 포함한다. 몇몇 실시예들에서, 제1 메인 에칭 단계보다 더 높은 압력이 제2 메인 에칭 단계에서 이용되고, 오버 에칭 단계에서 압력은 또한 증가되어, 중앙 영역(642A)의 측벽들 상에 패시베이션 층을 형성하고 푸팅 영역(140B)을 형성하도록 폴리머의 재증착을 용이하게 하며, 상기 푸팅 영역(140B)을 따라, 중앙 영역(642A)은 핀 구조물(220)을 감싸는 계면 층(332)과 접속하게 된다.
도 7a를 참조하면, 게이트 스페이서들(752)은 희생 게이트 구조물(640)의 측벽들 상에 형성되고, 핀 스페이서들(754)은 핀 구조물(220)을 감싸는 계면 층(332)의 부분의 측벽들 상에 형성된다. 희생 게이트 구조물(640)의 측벽들은 도 1b에서 예시적으로 도시된 게이트 길이(Lg)에 걸쳐 형성된다. 핀 구조물(220)의 측벽들은 도 1c에서 도시된 채널 폭(Wc)에 걸쳐서 형성된다. 희생 게이트 구조물(640)은 도 4에서 도시된 하드 마스크(4404) 및 도 6에서 도시된 희생 게이트 전극(642)을 포함하고 몇몇 실시예들에서, 게이트 스페이서들(752) 및 핀 스페이서들(754)은 Si3N4, SiON, SiOCN, SiCN, SiO2 또는 이들의 조합들을 포함한다. 게이트 스페이서들(752)을 형성하는 하나 이상의 층들 및 핀 스페이서들(754)을 형성하는 하나 이상의 층들이 있다. 몇몇 실시예들에서, 게이트 스페이서(752) 및 핀 스페이서들(754)의 하나 이상의 유전체 물질들은 CVD, 또는 다른 적합한 증착 프로세스들에 의해 계면 층(332) 및 희생 게이트 구조물(640) 상에 증착되는 블랭킷이다. 이어서, 하나 이상의 유전체 물질들로 형성되는 층은 예를 들어, 등방성 에칭 프로세스를 이용하여, 희생 게이트 구조물(640) 및 계면 층(332)에 의해 감싸지는 핀 구조물(220)의 측벽들 상에 게이트 스페이서(752) 및 핀 스페이서들(754)을 형성하도록 에칭된다.
도 7b 및 도 7c는 각각, 몇몇 실시예들에 따라 도 7a의 라인 A-A' 및 B-B'를 따른 반도체 구조물의 단면도들이다. 도 7b를 참조하면, 핀 구조물(220)의 상부 측 위의 희생 게이트 구조물(640)의 부분에 인접한 게이트 스페이서(752)는 푸팅 영역들(642b)의 형상에 따르도록 굴곡진다(indented). 도 7c를 참조하면, 희생 게이트 구조물(640)과 핀 구조물(220) 간의 각각의 코너에서, 게이트 스페이서(752)와 핀 스페이서들(754)은 대응하는 푸팅 영역(642B)의 형상에 따르도록 굴곡진 코너를 갖는 L-형상 단면도를 갖는다. 희생 게이트 구조(640)와 핀 구조(220) 간의 각각의 상이한 코너에 대해, L-형상의 단면은 상이한 배향을 갖는다.
도 8a를 참조하면, 도 1b 및 도 1c에서 도시된 약하게 도핑된 소스 및 드레인 확장부들(1242 및 1262)이 게이트 스페이서들(752)에 의해 감싸지는 핀 구조물에 형성된다. 몇몇 실시예들에서, 소스 및 드레인 확장부들(1242 및 1262)을 형성하기 위해, 게이트 스페이서들(752) 위로 측 방향으로 확장되는 핀 구조물(220) 및 계면 층(332)(도 7a에서 둘다 도시됨)의 일부분들이 제거된다. 즉, 핀 스페이서들(754)에 의해 개재되는 핀 구조물(220) 및 계면 층(332)의 일부분들이 제거된다. 몇몇 실시예들에서, 계면 층(332) 및 핀 구조물(220)의 일부분들은 건식 에칭 프로세스를 이용하여 제거된다. 이어서, 약하게 도핑된 소스 및 드레인 확장부들은 도 8a에서 점선 화살표에 의해 도시된 바와 같이, 이온 주입에 의해 핀 구조물(220)의 잔여 부분에 형성된다. p-타입 도펀트들 및 n-타입 도펀트들에 대한 예시적인 물질들은 도 1a 내지 도 1c를 참조하여 제공되었다. 몇몇 실시예들에서, 도펀트 이온들은 약 2 내지 약 5KeV의 에너지로 그리고 약 5E13 내지 약 2E15 atoms/cm2의 도즈(does)에서 입사 표면에 대해 약 50°내지 90°의 각도로 주입된다.
도 8b 및 도 8c는 몇몇 실시예들에 따라 각각 도 8a의 라인(A-A') 및 (B-B')을 따른 반도체 구조물의 단면도들이다. 몇몇 실시예들에서, 입사 표면들은 채널 영역(222)의 대향하는 단부들 상의 표면들을 포함한다. 도 8b는 이온 주입에 의해 손상되는 것으로부터 채널 영역(222)의 상부 측 상에 형성된 계면 층(332)을 푸팅 영역(642B)이 보호하는 것을 예시한다. 주입이 경사질 때, 입사 이온 빔은 입사 표면에 대해 수직 및 옆(lateral) 컴포넌트들 둘 다를 갖는다. 채널 영역(222)의 상부 측을 따라 푸팅 영역(642B)의 가늘어지는 프로파일은 입사 이온 빔의 수직 컴포넌트 및 옆 컴포넌트 둘 다가 희생 게이트 구조물(640)과 접속하는 계면 층(332)을 손상시키는 것을 방지한다. 또한, 몇몇 실시예들에서, 입사 표면들은 추가로 채널 영역(222)의 옆 측부들 상의 표면들을 각각 포함한다. 도 8c는 이온 주입에 의해 손상되는 것으로부터 채널 영역(222)의 옆 측부들 상에 형성되는 계면 층(332)을 푸팅 영역(642B)이 보호하는 것을 예시한다. 채널 영역(222)의 옆 측부들을 따라 푸팅 영역(642B)의 가늘어지는 프로파일은 각각의 입사 표면으로 입사되는 이온 빔의 수직 컴포넌트 및 옆 컴포넌트 둘 다가 희생 게이트 구조물(640)과 접속하는 계면 층(332)을 손상시키는 것을 방지한다.
도 9를 참조하면, 임베딩된 스트레서 영역들(9244 및 9264)이 몇몇 실시예들에 따라 채널 영역(1222)(도 1b에서 도시됨)의 대향하는 단부들 상에 형성된다. 채널 영역(1222)의 대향하는 단부들은 게이트 길이(Lg)에 걸쳐서 형성된다. 몇몇 실시예들에서, 임베딩된 스트레서 영역들(9244 및 9264)을 형성하기 위해 도 8에서 도시된 핀 구조물(220)은 추가로, 예를 들어, 건식 에칭 프로세스에 의해 소스 및 드레인 리세스들을 형성하도록 에칭된다. 이어서, 스트레서 물질은 임베딩된 스트레서 영역들(9244 및 9264)을 형성하도록 선택적인 에피택셜 증착 프로세스(selective epitaxial deposition process)를 이용하여 소스 및 드레인 리세스들에서 성장된다. 몇몇 실시예들에서, 임베딩된 스트레서 영역들(9244 및 9264)은 소스 및 드레인 리세스들을 넘어 성장된다. 임베딩된 스트레서 영역들(9244 및 9264)은 채널 영역(1222) 위로 상승되지만, 도 1c에서 도시된 채널 영역(1222)의 폭(Wc)을 따라 핀 스페이서들(754)에 의해 한정된다. 몇몇 실시예들에서, 채널 영역(1222)을 넘는 임베딩된 스트레서 영역들(9244 및 9264)의 부분들이 자유롭게 성장되기 때문에, 패싯들(facets)이 결국 형성된다.
도 10을 참조하면, 임베딩된 소스 및 드레인 영역들(10266)이 몇몇 실시예들에서 도 9에서 도시된 임베딩된 스트레서 영역들(9244 및 9264)을 도핑함으로써 형성된다. p-타입 도펀트들 및 n-타입 도펀트들에 대한 예시적인 물질들은 도 1a 내지 도 1c를 참조하여 제공된다. 몇몇 실시예들에서, 도펀트 이온들은 약 5 내지 20 keV의 에너지로 그리고 약 1E14 내지 1E16 atoms/cm2의 도즈에서 입사 표면에 대해 약 50° 내지 90°의 각도로 주입된다. 푸팅 영역(642B)들(도 8에서 도시됨)이 계면 층(332)(도 8에서 도시됨)을 보호하는 방식은 도 14a 내지 도 14c를 참조하여 설명되는 몇몇 실시예들과 유사하며, 여기선 생략된다. 다른 실시예들에서, 임베딩된 소스 및 드레인 영역들(10244 및 10264)은 스트레서 물질이 소스 및 드레인 리세스들을 충전하도록 성장될 때 인-시추 도핑된다.
도 11을 참조하면, 희생 게이트 구조물(640)을 둘러싸는 층간 유전체(ILD) 영역들(1150)이 형성된다. 몇몇 실시예들에서, ILD 영역들(1150)을 형성하기 위해, ILD 층이 기판(200)의 상부 표면(200A) 위에 증착된 블랭킷(blanket)이다. 즉, ILD 층은 계면 층(332), 노출된 임베딩된 소스 및 드레인 영역들(단지 10264만이 도시됨), 핀 스페이서들(754), 노출된 희생 게이트 구조물(640) 및 게이트 스페이서들(752) 상에 형성된다. 이어서, ILD 층은 ILD 영역들(1150)의 상부 표면들이 희생 게이트 구조물(640)의 상부 표면과 평평하게 될 때까지 평탄화된다. ILD 영역들(1150)은, 희생 게이트 구조물(640)이 ILD 영역들(1150)에 크게 영향을 주지 않고 제거될 수 있도록 하나 이상의 유전체 물질들로 형성된다.
도 12를 참조하면, 도 11에서 도시된 희생 게이트 구조물(640)이 몇몇 실시예들에 따라 제거된다. 몇몇 실시예들에서, 하드 마스크(4404) 및 도 11에서 도시된 희생 게이트 전극(642)이 순차적으로 제거된다. 희생 게이트 구조(640)의 제거는 아래 놓이는 계면 층(332)을 노출하고 도 1a 내지 도 1c에서 예시적으로 도시된 게이트 구조물(140)이 형성되는 개구(1240)를 형성한다.
도 13을 참조하면, 게이트 구조물(1340)이 몇몇 실시예들에 따라 도 12에서 도시된 개구(1240)에 형성된다. 게이트 구조물(1340)은 도 11에서 예시적으로 도시된 희생 게이트 구조물(640)을 대체한다. 몇몇 실시예들에서, 개구(1240)를 게이트 구조물(1340)로 충전하기 위해, 하나 이상의 게이트 유전체 층들이 노출된 계면 층(332), 게이트 스페이서들(752)의 측벽들, 및 ILD 영역들(1150)의 측벽들 및 상부 표면들 상에 컨포멀하게 증착된다. 하나 이상의 게이트 유전체 층들로부터 발생되는 게이트 유전체(142)의 예시적인 물질들은 도 1b 및 도 1c를 참조하여 제공되었다. 몇몇 실시예들에서, 하나 이상의 게이트 유전체 층들은 CVD 또는 ALD를 이용하여 증착된다. 이어서, 하나 이상의 일함수 금속층들이 하나 이상의 게이트 유전체 층들 상에 컨포멀하게 증착된다. 하나 이상의 일함수 금속층들로부터 발생하는 게이트 전극(143)의 하나 이상의 일함수 금속층들(144)의 예시적인 물질들은 도 1b 및 도 1c를 참조하여 제공되었다. 이어서, 잔여 개구(1240)를 충전하고 ILD 영역들(1150)의 상부 표면 위에 일함수 금속층을 커버하는 캐핑층으로서 충전 금속이 형성된다. 후속적으로, ILD 영역(1150)의 상부 표면들 상에 형성되는 충전 금속, 하나 이상의 일함수 금속층들 및 하나 이상의 게이트 유전체 층들은 예를 들어, CMP에 의해 제거되어 게이트 구조물(140)의 충전 금속(146), 일함수 금속층(144) 및 게이트 유전체(142)를 형성한다.
도 14 내지 도 16은 다른 실시예들에 따라 도 6의 희생 게이트 구조물(640)의 형성 이후의 동작들에 의해 형성되는 반도체 구조물들을 예시하는 개략도들이다. 도 14a, 15 및 도 16은 투시도들이고 도 14b 및 도 14c는 단면도들이다. 도 14a를 참조하면, 도 1b 및 도 1c에서 도시된 약하게 도핑된 소스 및 드레인 확장부들(1242 및 1262)은 게이트 길이(Lg)에 걸쳐서 형성되는 희생 게이트 구조물(640)의 대향하는 측부들 상의 핀 구조물(220)에 형성된다. 도 8a에서 도시된 실시예들에 비교하면, 희생 게이트 구조물(640)의 대향하는 측부들 상의 핀 구조물(220) 및 계면 층(332)의 일부분들이 제거되지 않는다. 또한, 도펀트 이온들은 핀 구조물(220)의 폭(Wc)(도 1c에서 예시적으로 도시됨)에 걸쳐서 핀 구조물(220)의 측벽들에 대해 약 0도 내지 80도의 각도로 주입된다. 도 14a에서 도시된 바와 같이, 몇몇 실시예들에서, 도펀트 이온들은 희생 게이트 구조물(640)의 대향하는 측부들 상의 핀 구조물(220)에 걸쳐서 주입된다.
도 14b 및 도 14c는 각각 몇몇 실시예들에 따라 도 14a의 라인 A-A' 및 B-B'를 따른 반도체 구조물의 단면도들이다. 도 14b는 이온 주입에 의해 손상되는 것으로부터 채널 영역(222)의 상부 측 상에 형성된 계면 층(332)을 푸팅 영역(642B)이 보호하는 것을 예시한다. 몇몇 실시예들에서, 이온 빔이 핀 구조물(220)의 측벽들에 대해 경사지거나 회전되기 때문에, 도 14b의 단면도에서, 단지 이온 빔의 수직 컴포넌트만이 푸팅 영역(642B)에 의해 만나게 된다. 추가로, 도 14c의 단면도에서, 이온 빔의 옆 컴포넌트만이 푸팅 영역(642B)에 의해 만나게 된다. 양자의 도면들에서, 푸팅 영역(642B)의 가늘어지는 프로파일은 입사 이온 빔이 희생 게이트 구조물(640)과 접속되는 계면 층(332)을 손상시키는 것을 방지한다.
도 15를 참조하면, 게이트 스페이서들(1552)이 몇몇 실시예들에 따라 희생 게이트 구조물(640)의 측벽들 상에 형성된다. 도 7a에서 도시된 실시예들과 비교하면, 도 7a에서 예시적으로 도시된 핀 스페이서들(754)이 형성되지 않는다. 게이트 스페이서들(1552)의 예시적인 물질들이 도 7a를 참조하여 제공된다.
도 16을 참조하면, 임베딩된 스트레서 영역들(16244 및 16264)이 몇몇 실시예들에 따라 채널 영역(1222)(도 1b에서 도시됨)의 대향하는 단부들 상에 형성된다. 도 9를 참조하여 설명된 실시예들과 비교하면, 임베딩된 스트레서 영역들(16244 및 16264)의 성장은 핀 스페이서(754)(도 7a에서 도시됨)에 의해 한정되지 않는다. 그러므로, 임베딩된 스트레서 영역들(16244 및 16264)은 채널 영역(1222) 위로 상승될 뿐만 아니라 채널 영역(1222)의 폭(Wc)(도 1c에서 도시됨)을 넘어 팽창된다. 몇몇 실시예들에서, 채널 영역(1222)을 넘는 임베딩된 스트레서 영역들(16244 및 16264)의 부분들이 자유롭게 성장되기 때문에, 패싯들이 결국 형성된다. 도 16 이후의 동작들은 도 11 내지 도 13을 참조하여 설명된 동작들과 유사하여 여기서 생략된다.
도 17은 몇몇 실시예들에 따라 푸팅 영역(175B)을 포함하는 게이트 구조물(175)을 갖는 초박-바디(Ultrathin-body; UTB) SOI FET 구조물(17)의 개략적 단면도이다. 도 17은, 게이트 구조물(140)이 중앙 영역(175A) 및 중앙 영역(175A)의 대향하는 측부들 상에 형성되는 푸팅 영역(175B)(이 푸팅 영역(175B)을 따라 중앙 영역(175A)이 반도체 구조물(173)에 인접하게 됨)을 포함한다는 것을 예시한다. 반도체 구조물(173)은 SOI 기판(170)의 절연체 층 상의 반도체 층이다. UTB SOI FET 구조물(17)은 SOI 기판(170), 게이트 구조물(175), 스페이서들(176) 및 상승된 소스 및 드레인 영역들(1744 및 1746)을 포함한다.
몇몇 실시예들에서, SOI 기판(170)은 핸들 기판(171), 절연체 층(172) 및 반도체 구조물(173)을 포함한다. 몇몇 실시예들에서, 핸들 기판(171)은 벌크 실리콘 기판과 같은 벌크 반도체 기판이다. 절연체 층(172)은 핸들 기판(171) 상에 형성된다. 몇몇 실시예들에서, 절연체 층(172)은 매립된 산화물(buried oxide; BOX) 층이다. 반도체 구조물(173)은 절연체 층(172) 상에 형성된다. 몇몇 실시예들에서, 반도체 구조물(173)은 약 3nm 내지 30nm의 두께를 갖는다. 반도체 구조물(173)에 대한 예시적인 물질은 도 1a 내지 도 1c를 참조하여 설명되는 핀-유사 반도체 구조물(120)의 물질들과 유사하며, 여기서 생략된다. 몇몇 실시예들에서, SOI 기판(170)은 산소의 주입에 의한 분리(separation by implantation of oxygen; SIMOX), 웨이퍼 본딩 및/또는 다른 적합한 기법들을 이용하여 제조된다.
몇몇 실시예들에서, 계면 층(1742)은 반도체 구조물(173)의 상부 표면 상에 형성된다. 계면 층(1742)에 대한 예시적인 물질들은 도 1a 내지 도 1c를 참조하여 제공되었다.
몇몇 실시예들에서, 게이트 구조물(175)이 계면 층(1742) 위에 형성된다. 몇몇 실시예들에서, 계면 층(1742)은 형성된 게이트 구조물(175)과 정렬되게 에칭된다. 반도체 구조물(132)에서, 게이트 구조물(175)이 형성되는 영역은 채널 영역(1732)으로서 정의된다. 게이트 구조물(175)은 중앙 영역(175A) 및 중앙 영역(175A)의 대향하는 측부들 상에 형성되는 푸팅 영역을 포함하며, 이 푸팅 영역을 따라 중앙 영역(175A)이 채널 영역(1732)과 인접하게 된다. 도 1a 내지 도 1c를 참조하여 설명된 게이트 구조물(140)과 비교하면, 게이트 구조물(175)은 채널 영역(1732) 위에 형성된다. 몇몇 실시예들에서, 스페이서들(176)은 게이트 구조물(175)의 대향하는 측부들 상에 형성되고, 푸팅 영역(175B)들과 인접하는 굴곡진 부분들을 갖는다.
몇몇 실시예들에서, 반도체 구조물(173)은 채널 영역(1732) 및 소스 및 드레인 영역들(1734 및 1736)을 포함한다. 소스 및 드레인 영역들(1734 및 1736)은 채널 영역(1732)의 대향하는 단부들 상에 형성된다. 도 1a 및 도 1c를 참조하여 설명되는 소스 및 드레인 영역들(1244 및 1264)과 비교하면, 소스 및 드레인 영역들(1734 및 1736)은 스페이서들(176) 아래에서 확장된다.
몇몇 실시예들에서, UTB SOI FET 구조물(17)은 MOSFET 구조물이며 소스 및 드레인 영역들(1724 및 1736)은 PMOS를 형성하기 위해 P-타입 도펀트들로 도핑되거나 NMOS를 형성하기 위해 n-타입 도펀트들로 도핑된다. 몇몇 실시예들에서, 소스 및 드레인 영역들(1734 및 1736)이 스페이서들(176) 아래에서 확장되기 때문에, 도펀트들은 경사진 방식으로 주입된다. 도 8a 내지 도 8c를 참조하여 설명된 실시예들과 유사하게, 이온 빔들의 수직 컴포넌트 및 옆 컴포넌트 둘 다는 푸팅 영역(175B)들에 의해 계면 층(1742)을 손상시키는 것이 차단된다.
또한, 몇몇 실시예들에서, 상승된 소스 및 드레인 영역들(1744 및 1746)은 소스 및 드레인 영역들(1734 및 1736) 위에 형성된다. 몇몇 실시예들에서, 상승된 소스 및 드레인 영역들(1744 및 1746)은 선택적인 에피택셜 증착 프로세스를 이용하여 형성된다. 몇몇 실시예들에서, 상승된 소스 및 드레인 영역들(1734 및 1736)은 인-시추 도핑된다. 상승된 소스 및 드레인 영역들(1744 및 1746)의 물질은 소스 및 드레인 영역들(1734 및 1736)의 물질과 동일하거나 상이할 수 있다. 몇몇 실시예들에서, 상승된 소스 및 드레인 영역들(1744 및 1746)은 반도체 구조물(173)의 것과 상이한 격자 상수를 갖는 스트레서 물질로 형성되어, 채널 영역(1732)에 가해지는 기계적 스트레인(mechanical strain)을 생성한다. 푸팅 영역(175B)으로 인해, 채널 영역들(1732)과 상승된 소스 및 드레인 영역들(1744 및 1746) 간의 거리는 감소된다. 그러므로, 채널 영역(1732)에 가해지는 기계적 스트레인이 증가된다.
도 17을 참조하여 설명된 실시예들에서, UTB SOI FET 구조물(17)이 MOSFET로서 구현된다. 터널 FET와 같이 다른 타입들의 FET가 본 개시의 기도된 범위 내에 있다.
몇몇 실시예들은 다음의 피처들 및/또는 이점들 중 하나 또는 조합을 갖는다. 몇몇 실시예들에서, FinFET 구조물은 채널 영역을 감싸는 게이트 구조물 및 채널 영역과 게이트 구조물 간의 계면 층을 갖는다. 몇몇 실시예들에서, UTB SOI FET 구조물은 채널 영역 위의 게이트 구조물 및 채널 영역과 게이트 구조물 간의 계면 층을 갖는다. FinFET 구조물 및 UTB SOI FET 구조물 둘 다에 대해, 게이트 구조물은 채널 영역을 감싸는 중앙 영역 및 중앙 영역의 대향하는 측부들 상에 형성되는 푸팅 영역들을 포함하고, 이 푸팅 영역을 따라, 중앙 영역이 채널 영역에 인접하게 된다. 푸팅 영역들은 이온 주입 동안 손상되는 것으로부터 계면 층을 보호하여 보다 균일한 게이트 유전체가 형성될 수 있게 한다. 그러므로, 게이트 내에서, 일함수 변동이 감소된다. 또한, 채널 영역의 대향하는 단부들 상에 형성되는 스트레서 영역들은 채널 영역이 푸팅 영역들에 의해 팽창되기 때문에 채널 영역에 대한 더 짧은 거리를 갖는다. 그러므로, 채널 영역의 캐리어 이동성은 채널 영역에 가해지는 더 큰 스트레인으로 인해 추가로 강화될 수 있다.
위에서는 당업자들이 본 개시의 양태들을 더 잘 이해할 수 있도록 몇 개의 실시예들의 피처들을 약술하였다. 당업자는 이들이 본 명세서에서 도입된 실시예들의 동일한 이점들을 달성하고 및/또는 동일한 목적을 수행하기 위한 다른 프로세스들 및 구조를 설계 또는 변형하기 위한 토대로서 본 개시를 쉽게 이용할 수 있다는 것을 인지해야 한다. 당업자들은 또한 이러한 등가의 구조들이 본 개시의 사상 및 범위로부터 벗어나지 않고, 그리고 이들은 본 개시의 사상 및 범위로부터 벗어남 없이 여기서 다양한 변경들, 교체들 및 변형들을 가할 수 있다는 것을 알 수 있다.

Claims (10)

  1. 전계 효과 트랜지스터(field effect transistor; FET) 구조물에 있어서,
    표면을 갖는 기판;
    제1 반도체 구조물; 및
    게이트 구조물을 포함하고,
    상기 제1 반도체 구조물은,
    채널 영역; 및
    상기 채널 영역의 대향하는 단부들 상에 각각 형성되는 소스 영역 및 드레인 영역을 포함하고,
    상기 게이트 구조물은,
    상기 표면 위에 형성되고 적어도 상기 채널 영역의 3개의 측부들 주위를 둘러싸는 중앙 영역; 및
    상기 중앙 영역의 대향하는 측부들 상에 형성되고, 적어도 상기 채널 영역의 상기 3개의 측부들 주위를 둘러싸는 푸팅(footing) 영역들을 포함하고,
    상기 중앙 영역은 상기 푸팅 영역들을 따라 상기 제1 반도체 구조물에 인접하게 되는 것인 전계 효과 트랜지스터(FET) 구조물.
  2. 제1항에 있어서,
    각각의 푸팅 영역은, 상기 푸팅 영역의 제1 단부(end)로부터 상기 푸팅 영역의 제2 단부까지 상기 중앙 영역을 향하여 점점 가늘어지고(tapered), 상기 푸팅 영역의 제1 단부는, 상기 푸팅 영역의 제2 단부보다 상기 제1 반도체 구조물에 더 근접하는 것인 전계 효과 트랜지스터(FET) 구조물.
  3. 제1항에 있어서,
    상기 제1 반도체 구조물과 상기 게이트 구조물 간에 형성되는 계면 층을 더 포함하는 전계 효과 트랜지스터(FET) 구조물.
  4. 제1항에 있어서,
    상기 소스 영역 및 상기 드레인 영역 각각은, 상기 채널 영역의 물질의 격자 상수와 상이한 격자 상수를 갖는 스트레서(stressor) 물질을 포함하거나 상기 스트레서 물질과 접촉하는 것인 전계 효과 트랜지스터(FET) 구조물.
  5. 제1항에 있어서,
    상기 제1 반도체 구조물은 핀 구조물을 포함하는 것인 전계 효과 트랜지스터(FET) 구조물.
  6. 제5항에 있어서,
    상기 게이트 구조물의 측벽 위에 형성되는 게이트 스페이서로서, 상기 게이트 구조물의 측벽은, 상기 제1 반도체 구조물을 가로지르는(traverse) 것인, 상기 게이트 스페이서; 및
    상기 게이트 구조물의 측부 상의 제1 반도체 구조물의 노출된 부분의 측벽 위에 형성되는 핀 스페이서를 더 포함하고,
    상기 게이트 스페이서 및 상기 핀 스페이서는, L-형상 단면을 형성하고, 상기 L-형상 단면은 상기 기판의 표면과 평행하고, 상기 L-형상 단면은 상기 푸팅 영역들 중 하나에 인접한 굴곡진(indented) 코너를 가지는 것인 전계 효과 트랜지스터(FET) 구조물.
  7. 제6항에 있어서,
    상기 채널 영역과 상기 소스 영역 간에 형성되는 소스 확장 영역으로서, 상기 소스 확장 영역은 상기 소스 영역보다 더 약하게(lightly) 도핑되는 것인, 상기 소스 확장 영역; 및
    상기 채널 영역과 상기 드레인 영역 간에 형성되는 드레인 확장 영역을 더 포함하고,
    상기 드레인 확장 영역은, 상기 드레인 영역보다 더 약하게 도핑되는 것인 전계 효과 트랜지스터(FET) 구조물.
  8. 제1항에 있어서,
    핸들 기판(handle substrate); 및
    상기 핸들 기판 위의 절연체 층을 더 포함하고,
    상기 제1 반도체 구조물은 상기 절연체 층 위에 구성되고,
    상기 게이트 구조물은 상기 채널 영역 위에 형성되는 것인 전계 효과 트랜지스터(FET) 구조물.
  9. 방법에 있어서,
    표면을 갖는 기판을 제공하는 단계;
    채널 영역을 포함하는 제1 반도체 구조물을 제공하는 단계;
    상기 채널 영역 위에 게이트 전극 층을 형성하는 단계;
    게이트 전극의 이방성 중앙 영역 및 재증착된 푸팅 영역들(redeposited footing regions)을 형성하기 위해 하나 이상의 압력들 하에서 상기 게이트 전극 층을 에칭하는 단계로서, 상기 중앙 영역은 상기 표면 위에 형성되고 적어도 상기 채널 영역의 3개의 측부들 주위를 둘러싸며, 상기 푸팅 영역들은 상기 중앙 영역의 대향하는 측부들 상에 형성되고 적어도 상기 채널 영역의 상기 3개의 측부들 주위를 둘러싸며, 상기 중앙 영역은 상기 푸팅 영역들을 따라 상기 제1 반도체 구조물에 인접하게 되는 것인, 상기 에칭하는 단계; 및
    상기 제1 반도체 구조물에 그리고 상기 채널 영역의 대향하는 단부들 상에 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는 방법.
  10. 반도체 구조물에 있어서,
    표면을 갖는 기판;
    제1 반도체 구조물; 및
    게이트 구조물을 포함하고,
    상기 게이트 구조물은,
    상기 표면 위에 형성되고 적어도 채널 영역의 3개의 측부들 주위를 둘러싸는 중앙 영역; 및
    상기 중앙 영역의 대향하는 측부들 상에 형성되고, 적어도 상기 채널 영역의 상기 3개의 측부들 주위를 둘러싸는 푸팅 영역들을 포함하고,
    상기 중앙 영역은 상기 푸팅 영역들을 따라 상기 제1 반도체 구조물에 인접하게 되는 것인 반도체 구조물.
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