TWI637518B - 半導體裝置及其製造方法 - Google Patents

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陳蕙祺
葉震亞
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台灣積體電路製造股份有限公司
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Abstract

本揭露提供半導體裝置，半導體裝置包含第一場效電晶體(FET)，第一場效電晶體包含第一閘極介電層和第一閘極電極。第一閘極電極包含第一下方金屬層和第一上方金屬層，第一下方金屬層包含第一底層金屬層接觸第一閘極介電層和第一塊體金屬層，第一上方金屬層的底部接觸第一底層金屬層的上表面和第一塊體金屬層的上表面。

Description

半導體裝置及其製造方法
本揭露係有關於半導體裝置的製造方法，且特別是有關於金屬閘極結構及其製造方法。
當半導體產業為尋求更高的元件密度、更高效能與更低成本已進步至奈米科技製程節點，製造與設計的問題帶來的挑戰造成三維設計的發展，例如鰭式場效電晶體(fin field effect transistor，FinFET)和使用高介電常數(high dielectric constanst，high-k)材料的金屬閘極結構。金屬閘極結構通常使用閘極取代技術製造。
在一些實施例中，本揭露提供半導體裝置的製造方法，其包含在基底上方形成偽閘極結構；形成源極/汲極區；在偽閘極結構和源極/汲極區上方形成第一絕緣層；將偽閘極結構移除以形成閘極空間；以第一金屬層填入閘極空間；將填入的第一金屬層凹陷以形成閘極凹口；在閘極凹口中形成第二金屬層於第一金屬層上方；以及在閘極凹口中形成第二絕緣層於第二金屬層上方。
在其他實施例中，本揭露提供半導體裝置的製造 方法，其包含在基底上方形成第一偽閘極結構和第二偽閘極結構；形成源極/汲極區；在第一偽閘極結構、第二偽閘極結構和源極/汲極區上方形成第一絕緣層；將第一偽閘極結構和第二偽閘極結構移除以形成第一閘極空間和第二閘極空間；在第一閘極空間中形成第一金屬層；在第一閘極空間和第二閘極空間中形成第二金屬層；在形成第一金屬層和第二金屬層之後，以第三金屬層填入第一閘極空間和第二閘極空間；將第一閘極空間中形成的第一金屬層、第二金屬層和第三金屬層凹陷以形成第一閘極凹口，並將第二閘極空間中形成的第二金屬層和第三金屬層凹陷以形成第二閘極凹口；在第一閘極凹口和第二閘極凹口中形成第四金屬層以形成第一閘極電極和第二閘極電極；以及在第一閘極凹口和第二閘極凹口中形成第二絕緣層於第四金屬層上方。
在另外一些實施例中，本揭露提供半導體裝置，其包含第一場效電晶體，包含第一閘極介電層和第一閘極電極，第一閘極電極包含第一下方金屬層和第一上方金屬層，第一下方金屬層包含第一底層金屬層接觸第一閘極介電層和第一塊體金屬層，且第一上方金屬層的底部接觸第一底層金屬層的上表面和第一塊體金屬層的上表面。
10‧‧‧基底
20‧‧‧鰭狀結構
30‧‧‧隔離絕緣層
40、41、42‧‧‧偽閘極結構
43‧‧‧偽閘極介電層
44‧‧‧偽閘極電極層
46‧‧‧遮罩絕緣層
48‧‧‧側壁間隙壁
60‧‧‧源極/汲極區
70‧‧‧第一蝕刻停止層
75‧‧‧第一層間介電層
81、82、83‧‧‧閘極空間
85‧‧‧閘極介電層
87、88、89‧‧‧閘極凹口
90‧‧‧第一功函數調整層
95‧‧‧第二功函數調整層
100‧‧‧第一金屬層
101‧‧‧第一金屬材料
110‧‧‧第二金屬層
111‧‧‧第二金屬材料
120‧‧‧蓋絕緣層
130‧‧‧第二層間介電層
140、142、144、146、148‧‧‧導孔插塞
D1、D2‧‧‧深度
H1‧‧‧高度
T1‧‧‧厚度
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖示中的各種特徵並未必按照比例繪製。事實上，可能任意的放大或縮小各種特徵的尺寸，以做清楚的說明。
第1A-1B、2-12圖顯示依據本揭露的一實施例之半導體裝置之例示性的製造過程順序的示意圖。
第1B、2-12圖顯示依據本揭露的一些實施例，沿第1A圖的線X1-X1的剖面示意圖。
要瞭解的是本說明書以下的揭露內容提供許多不同的實施例或範例，以實施本揭露的不同特徵部件。而本說明書以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化本揭露的說明。當然，這些特定的範例並非用以限定本揭露。例如，元件的尺寸並不侷限於本揭露的範圍或值，而可取決於裝置的製程條件及/或所需性質。再者，若是本說明書以下的揭露內容敘述了將一第一特徵形成於一第二特徵之上或上方，即表示其包含了所形成的上述第一特徵與上述第二特徵是直接接觸的實施例，亦包含了尚可將附加的特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與上述第二特徵可能未直接接觸的實施例。為了簡化和清楚的目的，各種特徵部件可以不同的比例任意繪製。
再者，為了方便描述圖式中一元件或特徵部件與另一(複數)元件或(複數)特徵部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語涵蓋使用或操作中的裝置的不同方位。例如，若翻轉圖式中的裝置，描述為位於其他元件或特徵部件“下方”或“在...之下”的元件，將定位為位於其他元件或特徵部件“上方”。因此，範例的用語 “下方”可涵蓋上方及下方的方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。此外，用語“由...製成”可意味著“包括”或“由...組成”。
第1A-12圖顯示依據本揭露的一實施例之半導體裝置之例示性的製造過程順序的示意圖。第1B-12圖顯示依據本揭露的一些實施例，沿第1A圖的線X1-X1的剖面示意圖。可以理解的是，可在第1A-12圖所示之製程之前、期間及之後提供額外的操作，且以下描述的一些操作在本揭露之方法的其他實施例中可被取代或刪除。這些操作/製程的順序可互相交換。
第1A圖顯示在基底上方形成偽(dummy)閘極結構之後的半導體裝置的結構上視圖(平面圖)。在第1A圖和第1B圖中，偽閘極結構40、41和42形成於通道層上方，通道層舉例來說為一部分的鰭狀結構20，每一偽閘極結構40、41、42分別對應至n型通道場效電晶體(n-channel FinFET)、p型通道場效電晶體(p-channel FinFET)和n型長通道場效電晶體(n-type long channel FinFET)。
鰭狀結構20形成於基底10上方且從隔離絕緣層30延伸。為了方便說明，偽閘極結構40、41和42形成於相同的鰭狀結構20上方，但是在一些實施例中，偽閘極結構40、41和42分別形成於不同的鰭狀結構上方。同樣地，雖然第1A圖繪示兩個鰭狀結構20，然而每一閘極結構的鰭狀結構的數量不侷限於兩個，且可為一個或三個或更多個。
基底10舉例來說為具有雜質濃度在約1×1015cm-3 至約1×1018cm-3之範圍內的p型矽基底。在其他實施例中，基底10為具有在約1×1015cm-3至約1×1018cm-3之雜質濃度範圍的n型矽基底。或者，基底10可包括其他的元素半導體，例如鍺；基底10可包括化合物半導體，包含IV族-IV族化合物半導體，例如SiC和SiGe、III族-V族化合物半導體，例如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP或前述之組合。在一實施例中，基底10為絕緣層覆矽(silicon-on insulator，SOI)基底的矽層。
鰭狀結構20可透過溝槽蝕刻(trench-etching)基底的方式形成。在形成鰭狀結構20之後，隔離絕緣層30形成於鰭狀結構20上方。隔離絕緣層30包含一層或多層例如氧化矽、氮氧化矽或氮化矽的絕緣材料，隔離絕緣層30透過低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)、電漿化學氣相沉積(plasma-CVD)或流動式化學氣相沉積(flowable CVD)形成。此隔離絕緣層30可透過一層或多層旋塗玻璃(spin-on-glass，SOG)、SiO、SiON、SiOCN及/或摻氟矽玻璃(fluorine-doped silicate glass，FSG)形成。
在鰭狀結構20上方形成隔離絕緣層30之後，實施平坦化操作來移除一部分的隔離絕緣層30。此平坦化操作可包含化學機械研磨(chemical mechanical polishing，CMP)及/或回蝕刻製程。然後，將隔離絕緣層30進一步移除(凹陷)，以暴露出鰭狀結構20的上部區域。
然後，偽閘極結構40、41和42形成於暴露出的鰭狀結構20上方。偽閘極結構40、41和42包含由多晶矽製成的偽 閘極電極層44和偽閘極介電層43。包含一層或多層絕緣材料的側壁間隙壁48形成於偽閘極電極層44的側壁上。側壁間隙壁48包含一層或多層絕緣材料，例如包含SiN、SiON、SiCN和SiOCN的以氮化矽為主的材料。在一些實施例中，側壁間隙壁48在底部的膜厚在約3nm至約15nm的範圍內。在其他實施例中，側壁間隙壁48在底部的膜厚在約4nm至約8nm範圍內。
偽閘極結構40、41和42更包含遮罩絕緣層46，其用來將多晶矽層圖案化成為偽閘極電極層。在一些實施例中，遮罩絕緣層46的厚度在約10nm至約30nm的範圍內。在其他實施例中，遮罩絕緣層46的厚度在約15nm至約20nm的範圍內。
如第2圖所示，在偽閘極結構40、41和42形成之後，形成源極/汲極區60。在本揭露的實施例中，源極和汲極可互換使用，且源極/汲極的用語可代表源極和汲極的其中之一。在一些實施例中，將鰭狀結構20未被偽閘極結構40、41和42覆蓋的部分凹陷至隔離絕緣層30的上表面下方。然後，源極/汲極區60透過使用磊晶成長方法形成於凹陷的鰭狀結構20上方。源極/汲極區60可包含應變材料，以施加應力至通道區。
然後，如第3圖所示，第一蝕刻停止層(etching stop layer，ESL)70和第一層間介電(interlayer dielectric，ILD)層75形成於偽閘極結構40、41和42和源極/汲極區60上方。第一蝕刻停止層70包含一層或多層絕緣材料，例如包含SiN、SiCN和SiOCN的以氮化矽為主的材料。在一些實施例中，第一蝕刻停止層70的厚度在約3nm至約10nm的範圍內。第一層間介電層75包含一層或多層絕緣材料，例如二氧化矽(SiO2)和SiON的以氧 化矽為主的材料。
在實施平坦化製程於第一層間介電層75和第一蝕刻停止層70之後，將偽閘極結構40、41和42移除，以做出閘極空間(gate space)81、82和83，如第4圖所示。如第4圖所示，側壁間隙壁48保留在閘極空間81、82和83中。
然後，如第5圖所示，形成閘極介電層85。閘極介電層85包含一層或多層介電材料，例如高介電常數(high-k)金屬氧化物。用作高介電常數介電質的金屬氧化物舉例來說包含Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物及/或前述之混合物。在一些實施例中，在形成閘極介電層85之前，界面層(未顯示)例如氧化矽形成於鰭狀結構20(通道區)上方。
再者，用於p型通道場效電晶體的第一功函數調整(work function adjustment，WFA)層90形成於閘極空間82中。合適的導電材料的毯覆層(blanket layer)形成於閘極空間81、82、83和第一層間介電層75上方，並實施包含微影和蝕刻的圖案化操作來形成用於p型通道場效電晶體的第一功函數調整層90於閘極空間82中(和周邊區)。第一功函數調整層90包含一層或多層導電材料。舉例來說，用於p型通道場效電晶體的第一功函數調整層90包含Ti、TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co。在一實施例中，第一功函數調整層90使用Ti。在一些實施例中，第一功函數調整層90的厚度在約3nm至約10nm的範圍內。第一功函數調整層90可透過化學氣相沉積(CVD)、包含濺鍍、原子層沉積(atomic layer deposition，ALD)的物理氣 相沉積(physical vapor deposition，PVD)或其他合適的方法形成。如第5圖所示，第一功函數調整層90順應性(conformally)形成於閘極空間82中。
然後，用於n型通道場效電晶體的第二功函數調整層95形成於閘極空間81和83中。合適的導電材料的毯覆層形成於閘極空間81、82和83和第一功函數調整層90上方，並實施包含微影和蝕刻的圖案化操作來形成用於n型通道場效電晶體的第二功函數調整層95於閘極空間81和83中(和周邊區)。第二功函數調整層95包含一層或多層導電材料。舉例來說，用於n型通道場效電晶體的第二功函數調整層95包含TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC。在一實施例中，第二功函數調整層95使用TiN。在一些實施例中，第二功函數調整層95的厚度在約3nm至約10nm的範圍內。第二功函數調整層95可透過化學氣相沉積(CVD)、包含濺鍍、原子層沉積(ALD)的物理氣相沉積(PVD)或其他合適的方法形成。如第5圖所示，第二功函數調整層95順應性形成於閘極空間81和83中。可以注意的是，可改變形成第一功函數調整層90和第二功函數調整層95的順序。第二功函數調整層95由不同於第一功函數調整層90的材料製成。
然後，如第6圖所示，用於第一金屬層100的第一金屬材料101形成於第5圖的結構上方。第一金屬材料101包含一層或多層金屬材料，例如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlC、TiAlN、TaN、NiSi、CoSi或其他導電材料。在一實施例中，第一金屬材料101使用TiN。第一金屬材料101透過化學 氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、電鍍或其他合適的方法形成。第一金屬層100由與第一功函數調整層90和第二功函數調整層95的其中至少一種不同的材料製成。
然後，如第7圖所示，實施平坦化操作來移除沉積的第一金屬材料101的上部部分。在平坦化操作之後，第一金屬層100形成於每一個閘極空間中。此平坦化操作可包含化學機械研磨(CMP)及/或回蝕刻製程。
在第一金屬層100填入每一閘極空間之後，將第一金屬層100凹陷(回蝕刻)來形成閘極凹口(recess)87、88和89，如第8圖所示。第一金屬層100的上部部分透過使用乾蝕刻及/或濕蝕刻來蝕刻。在一些實施例中，凹陷部分的深度D1在約20nm至約50nm的範圍內。在一些實施例中，餘留的第一金屬層100從鰭狀結構20的表面算起的高度H1在約30nm至約60nm的範圍內。
在凹口蝕刻的期間，也將第一功函數調整層90和第二功函數調整層95蝕刻。
然後，如第9圖所示，用於第二金屬層110的第二金屬材料111形成於第8圖的結構上方。第二金屬材料111包含一層或多層金屬材料，例如Al、Cu、Co、W、Ti、Ta、TiN、TiAl、TiAlC、TiAlN、TaN、NiSi、CoSi或其他導電材料。在一實施例中，第二金屬材料111使用W或Co。第二金屬材料111透過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、電鍍或其他合適的方法形成。第二金屬材料111由不同 於第一金屬材料101(和第一功函數調整層90以及第二功函數調整層95)的材料製成，且相較於第一金屬材料101(和第一功函數調整層90以及第二功函數調整層95)對於抵抗含Cl及/或F的氣體具有較高的耐久性。
隨後實施平坦化操作來移除沉積的第二金屬材料111的上部部分。在平坦化操作之後，第二金屬層110形成於每一個閘極空間中。此平坦化操作可包含化學機械研磨(CMP)及/或回蝕刻製程。
將平坦化的第二金屬層110透過回蝕刻製程進一步在閘極空間81、82和83中凹陷，如第10圖所示。在一些實施例中，凹陷部分的深度D2在約10nm至約40nm的範圍內。在一些實施例中，餘留的第二金屬層110從第一金屬層100的上表面算起的厚度T1在約10nm至約30nm的範圍內。如第10圖所示，第二金屬層110的底部接觸第一金屬層100的上表面和第一及/或第二功函數調整層90、95的上表面。
然後，如第11圖所示，蓋絕緣層120形成於第二金屬層110上方。蓋絕緣層120包含一層或多層絕緣材料，例如包含SiN、SiCN和SiOCN的以氮化矽為主的材料。
為了形成蓋絕緣層120，具有相對大的厚度之絕緣材料的毯覆層形成於第10圖的結構上，且實施例如化學機械研磨(CMP)的平坦化操作。
然後，第二層間介電層130形成於第11圖的結構上，並實施圖案化操作來形成導通孔洞(via holes)。以一種或多種導電材料填入這些導通孔洞來形成導孔插塞(via plugs)140、142、144、146和148，如第12圖所示。再者，一條或多條金屬線路(未顯示)分別形成於導孔插塞140、142、144、146和148上。雙鑲嵌方法可用來形成這些導孔插塞和金屬線路。
在上述的實施例中，使用毯覆式沉積、平坦化操作和回蝕刻操作形成第二金屬層110。在另一實施例中，第二金屬層110直接形成於第一金屬層100上。例如，在另一實施例中，在形成第8圖的結構之後，使用W或Co的選擇式沉積以僅在閘極空間中形成第二金屬層於第一金屬層上方，得到第10圖所示的結構。舉例來說，透過使用原子層沉積(ALD)，可選擇性地成長Co和W於第一功函數調整層90、第二功函數調整層95和第一金屬層100上，而不會成長Co或W於SiO2、SiN或其他介電材料上。
可以理解的是，第12圖所示之裝置更進一步進行互補式金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)製程來形成各種特徵部件，例如內連接金屬層、介電層、保護層等等。在上述實施例中描述鰭式場效電晶體(FinFET)的製造操作。然而，上述的製造製程可應用至其他類型的場效電晶體，例如平面型的場效電晶體。
此處描述的各種實施例或例子相較於現存技術提供許多的優點。舉例來說，在本揭露的實施例中，如第12圖所示，導孔插塞140、144和148接觸第二金屬層110。當用於導孔插塞140、144和148的導通孔洞形成時，使用含有Cl及/或F的 氣體的乾蝕刻。如果沒有使用對於抵抗含Cl及/或F的氣體具有較高的耐久性的第二金屬層110，接觸孔的底部暴露出的Ti或TiN層會被蝕刻氣體中的Cl或F成份破壞(例如造成腐蝕)。相反地，在本揭露的實施例中，由於使用對於抵抗含Cl或F的氣體具有較高的耐久性之包含Ti和TiN的第二金屬層110，可避免對Ti或TiN層的破壞。
可以理解的是，並非所有的優點必須描述於此，且對於所有實施例或例子並沒有特別需求的優點，且其他實施例或例子可提供不同的優點。
依據本揭露的一實施例，在半導體裝置的製造方法中，在基底上方形成偽閘極結構，形成源極/汲極區，在偽閘極結構和源極/汲極區上方形成第一絕緣層，將偽閘極結構移除以形成閘極空間，以第一金屬層填入閘極空間，將填入的第一金屬層凹陷以形成閘極凹口，在閘極凹口中形成第二金屬層於第一金屬層上方，在閘極凹口中形成第二絕緣層於第二金屬層上方。
依據本揭露的另一實施例，在半導體裝置的製造方法中，在基底上方形成第一偽閘極結構和第二偽閘極結構，形成源極/汲極區，在第一偽閘極結構、第二偽閘極結構和源極/汲極區上方形成第一絕緣層，將第一偽閘極結構和第二偽閘極結構移除以形成第一閘極空間和第二閘極空間，在第一閘極空間中形成第一金屬層，在第一閘極空間和第二閘極空間中形成第二金屬層，在形成第一金屬層和第二金屬層之後，以第三金屬層填入第一閘極空間和第二閘極空間，將第一閘極空間 中形成的第一金屬層、第二金屬層和第三金屬層凹陷以形成第一閘極凹口，並將第二閘極空間中形成的第二金屬層和第三金屬層凹陷以形成第二閘極凹口，在第一閘極凹口和第二閘極凹口中形成第四金屬層以形成第一閘極電極和第二閘極電極；以及在第一閘極凹口和第二閘極凹口中形成第二絕緣層於第四金屬層上方。
依據本揭露的另一實施例，半導體裝置包含第一場效電晶體(FET)包含第一閘極介電層和第一閘極電極，第一閘極電極包含第一下方金屬層和第一上方金屬層，第一下方金屬層包含第一底層金屬層接觸第一閘極介電層和第一塊體金屬層，第一上方金屬層的底部接觸第一底層金屬層的上表面和第一塊體金屬層的上表面。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。

Claims (16)

  1. 一種半導體裝置的製造方法，包括：在一基底上方形成一偽閘極結構；形成一源極/汲極區；在該偽閘極結構和該源極/汲極區上方形成一第一絕緣層；將該偽閘極結構移除以形成一閘極空間；以一第一金屬層填入該閘極空間；移除填入的該第一金屬層的上部以形成一閘極凹口；在該閘極凹口中形成一第二金屬層於該第一金屬層上方；以及在該閘極凹口中形成一第二絕緣層於該第二金屬層上方。
  2. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該第一金屬層的材料不同於該第二金屬層的材料。
  3. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該第一金屬層的材料包含TiN。
  4. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該第二金屬層的材料包含Co、W、Ti、Al和Cu的其中至少一個。
  5. 如申請專利範圍第1項所述之半導體裝置的製造方法，更包括：在形成該第一金屬層之前，在該閘極空間中形成一第三金屬層，其中該第二金屬層的一底部接觸該第一金屬層的一上表面和該第三金屬層的一上表面；以及在形成該第三金屬層之前，在該閘極空間中形成一閘極介電層。
  6. 如申請專利範圍第5項所述之半導體裝置的製造方法，其中該第三金屬層的材料包含Ti。
  7. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中在該第一金屬層上方形成該第二金屬層的步驟包含：在該閘極凹口中和該第一絕緣層上方形成該第二金屬層的一金屬材料的一毯覆層；以及移除該金屬材料的上部部分，使該第二金屬層的一上表面位於該第一絕緣層的一上表面下方。
  8. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中在該第一金屬層上方形成該第二金屬層的步驟包含：在該閘極凹口中形成該第二金屬層的一金屬材料，使該金屬材料部分填入該閘極凹口，且使該第二金屬層的一上表面位於該第一絕緣層的一上表面下方。
  9. 如申請專利範圍第1項所述之半導體裝置的製造方法，更包括在該偽閘極結構的一側壁上形成一閘極側壁間隙壁，其中該第二金屬層的一上表面位於該閘極側壁間隙壁的一上表面下方。
  10. 一種半導體裝置的製造方法，包括：在一基底上方形成一第一偽閘極結構和一第二偽閘極結構；形成一源極/汲極區；在該第一偽閘極結構、該第二偽閘極結構和該源極/汲極區上方形成一第一絕緣層；將該第一偽閘極結構和該第二偽閘極結構移除以形成一第一閘極空間和一第二閘極空間；在該第一閘極空間中形成一第一金屬層；在該第一閘極空間和該第二閘極空間中形成一第二金屬層；在形成該第一金屬層和該第二金屬層之後，以一第三金屬層填入該第一閘極空間和該第二閘極空間；移除在該第一閘極空間中形成的該第一金屬層、該第二金屬層和該第三金屬層的上部以形成一第一閘極凹口，並移除在該第二閘極空間中形成的該第二金屬層和該第三金屬層的上部以形成一第二閘極凹口；在該第一閘極凹口和該第二閘極凹口中形成一第四金屬層以形成一第一閘極電極和一第二閘極電極；以及在該第一閘極凹口和該第二閘極凹口中形成一第二絕緣層於該第四金屬層上方。
  11. 如申請專利範圍第10項所述之半導體裝置的製造方法，其中該第一金屬層包含TiN，該第二金屬層包含Ti，該第三金屬層包含TiN，以及該第四金屬層包含Co、W、Ti、Al和Cu的其中至少一個。
  12. 如申請專利範圍第11項所述之半導體裝置的製造方法，其中在該第一閘極電極中，該第四金屬層的一底部接觸該第一金屬層、該第二金屬層和該第三金屬層的上表面，以及在該第二閘極電極中，該第四金屬層的一底部接觸該該第二金屬層和該第三金屬層的上表面。
  13. 一種半導體裝置，包括：一第一場效電晶體，包含一第一閘極介電層和一第一閘極電極，其中：該第一閘極電極包含一第一下方金屬層和一第一上方金屬層，該第一下方金屬層包含一第一底層金屬層接觸該第一閘極介電層和一第一塊體金屬層，且該第一上方金屬層的一底部接觸該第一底層金屬層的一上表面和該第一塊體金屬層的一上表面。
  14. 如申請專利範圍第13項所述之半導體裝置，其中該第一底層金屬層包含Ti，該第一塊體金屬層包含TiN，且該第一上方金屬層包含Co、W、Ti、Al、Cu的其中至少一個。
  15. 如申請專利範圍第13項所述之半導體裝置，更包括：一第二場效電晶體，包含一第二閘極介電層和一第二閘極電極，其中：該第二閘極電極包含一第二下方金屬層和一第二上方金屬層，該第二下方金屬層包含一第二底層金屬層接觸該第二閘極介電層、一第三底層金屬層和一第二塊體金屬層，且該第二上方金屬層的一底部接觸該第二底層金屬層的一上表面、該第三底層金屬層的一上表面和該第二塊體金屬層的一上表面。
  16. 如申請專利範圍第15項所述之半導體裝置，其中該第二底層金屬層包含TiN，該第三底層金屬層包含Ti，該第二塊體金屬層包含TiN，且該第二上方金屬層包含Co、W、Ti、Al、Cu的其中至少一個。
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