KR20190143427A - 반도체 소자 및 그 제조 방법 - Google Patents

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KR20190143427A
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야오 드 치오우
후이 치 첸
젱 야 데이비드 예
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 소자는 제1 게이트 유전체 층 및 제1 게이트 전극을 포함한 제1 전계 효과 트랜지스터(FET)를 포함한다. 제1 게이트 전극은 제1 하부 금속층 및 제1 상부 금속층을 포함한다. 제1 하부 금속층은 제1 게이트 유전체 층과 접촉하는 제1 기초 금속층 및 제1 벌크 금속층을 포함한다. 제1 상부 금속층의 바닥은 제1 기초 금속층의 상부 표면 및 제1 벌크 금속층의 상부 표면과 접촉한다.

Description

반도체 소자 및 그 제조 방법{A SEMICONDUCTOR DEVICE AND A METHOD FOR FABRICATING THE SAME}
관련 출원에 대한 교차 참조
본 출원은 2015년 12월 28일자 출원된 미국 가특허 출원 제62/272,031호를 우선권 주장하며, 이 우선권 출원의 전체 내용은 인용에 의해 본원에 통합된다.
기술 분야
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 금속 게이트 구조물의 구조 및 제조 방법에 관한 것이다.
반도체 산업이 더 높은 소자 밀도, 고성능 및 저비용을 추구하여 나노미터 기술 공정 노드로 진보됨에 따라서, 제조 및 설계 문제의 난제는 핀(fin) 전계 효과 트랜지스터(핀 FET), 및 하이-k(high-k)(높은 유전 상수) 재료를 갖춘 금속 게이트 구조물의 사용과 같은 3차원 설계의 개발을 가져왔다. 금속 게이트 구조물은 가끔 게이트 교체 기술을 이용하여 제조된다.
본 발명의 과제는 반도체 소자 제조 방법, 특히 금속 게이트 구조물의 구조 및 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따르면,
반도체 소자를 제조하는 방법에 있어서,
더미 게이트 구조물을 기판 위에 형성하는 단계;
소스/드레인 영역을 형성하는 단계;
상기 더미 게이트 구조물 및 상기 소스/드레인 영역 위에 제1 절연층을 형성하는 단계;
게이트 스페이스를 형성하기 위해 상기 더미 게이트 구조물을 제거하는 단계;
상기 게이트 스페이스를 제1 금속층으로 채우는 단계;
게이트 오목부를 형성하도록, 채워진 제1 금속층을 오목하게 하는 단계;
상기 게이트 오목부 내의 제1 금속층 위에 제2 금속층을 형성하는 단계;
상기 게이트 오목부 내의 제2 금속층 위에 제2 절연층을 형성하는 단계
를 포함하는 반도체 소자 제조 방법이 제공된다.
본 발명의 다른 일 실시예에 따르면,
반도체 소자를 제조하는 방법에 있어서,
제1 더미 게이트 구조물과 제2 더미 게이트 구조물을 기판 위에 형성하는 단계;
소스/드레인 영역을 형성하는 단계;
상기 제1 더미 게이트 구조물 및 제2 더미 게이트 구조물과 상기 소스/드레인 영역 위에 제1 절연층을 형성하는 단계;
제1 게이트 스페이스 및 제2 게이트 스페이스를 형성하기 위해 상기 제1 더미 게이트 구조물 및 제2 더미 게이트 구조물을 제거하는 단계;
상기 제1 게이트 스페이스 내에 제1 금속층을 형성하는 단계;
상기 제1 게이트 스페이스 및 제2 게이트 스페이스 내에 제2 금속층을 형성하는 단계;
상기 제1 금속층 및 제2 금속층을 형성한 후에, 상기 제1 게이트 스페이스 및 제2 게이트 스페이스를 제3 금속층으로 채우는 단계;
제1 게이트 오목부를 형성하기 위해 상기 제1 게이트 스페이스에 형성된 상기 제1 금속층, 제2 금속층 및 제3 금속층을 오목하게 하고, 제2 게이트 오목부를 형성하기 위해 상기 제2 게이트 스페이스에 형성된 상기 제1 금속층 및 제3 금속층을 오목하게 하는 단계;
제1 게이트 전극과 제2 게이트 전극을 형성하기 위해 상기 제1 게이트 오목부 및 제2 게이트 오목부 내에 제4 금속층을 형성하는 단계;
상기 제1 게이트 오목부 및 제2 게이트 오목부 내의 상기 제4 금속층 위에 제2 절연층을 형성하는 단계
를 포함하는 반도체 소자 제조 방법이 제공된다.
본 발명의 또 다른 일 실시예에 따르면,
반도체 소자에 있어서,
제1 게이트 유전체 층 및 제1 게이트 전극을 포함한 제1 전계 효과 트랜지스터(FET)
를 포함하고,
상기 제1 게이트 전극은 제1 하부 금속층 및 제1 상부 금속층을 포함하고,
상기 제1 하부 금속층은, 상기 제1 게이트 유전체 층과 접촉하는 제1 기초 금속층 및 제1 벌크 금속층을 포함하고,
상기 제1 상부 금속층의 바닥은 상기 제1 기초 금속층의 상부 표면 및 상기 제1 벌크 금속층의 상부 표면과 접촉하는 것인 반도체 소자가 제공된다.
본 발명은 첨부 도면과 함께 읽을 때 이하의 상세한 설명으로부터 최상으로 이해된다. 산업계의 표준 관례에 따라서, 각종 특징(feature)들은 정확한 축척으로 도시되지 않았고 예시 목적으로만 사용된다는 점을 강조한다. 사실, 각종 특징들의 치수는 설명의 명확성을 위해 임의로 확대 또는 축소될 수 있다.
도 1a 내지 도 12는 본 발명의 일 실시형태에 따른 반도체 소자의 예시적인 순차적 제조 공정을 보인 도면이다. 도 1b 내지 도 12는 도 1a의 선 X1-X1에 대응하는 횡단면도이다.
본 명세서는 본 발명의 다양한 특징들을 구현하기 위한 여러 가지의 상이한 실시형태 또는 예를 제공한다는 것을 이해할 것이다. 본 명세서에서의 설명을 단순화하기 위해 컴포넌트 및 배열의 특정 실시형태 또는 예가 이하에서 설명된다. 물론, 이러한 예는 단순히 예일 뿐이고 제한하려는 의도가 아니다. 예를 들면, 요소들의 치수는 여기에서 개시하는 범위 또는 값으로 제한되는 것이 아니고 소자의 처리 조건 및/또는 바람직한 특성에 의존할 수 있다. 더욱이, 이어지는 설명에서 제2 특징 위에 제1 특징을 형성하는 것은 제1 특징과 제2 특징이 직접 접촉하게 형성되는 실시형태를 포함할 수 있고, 상기 제1 특징과 제2 특징이 직접 접촉될 수 없도록 상기 제1 특징과 제2 특징 사이에 추가의 특징이 형성되는 실시형태를 또한 포함할 수 있다. 각종 특징들은 단순성 및 명확성을 위해 다른 축척으로 임의로 작도될 수 있다.
또한, 공간적으로 관계있는 용어, 예를 들면, "아래", "하위", "하부", "상위", "상부" 등이, 도면에 예시된 다른 요소(들) 또는 특징(들)에 대한 하나의 요소 또는 특징의 관계를 묘사하기 위한 설명의 용이성을 위해 여기에서 사용될 수 있다. 공간적으로 관계있는 용어들은 도면에 도시된 방위 외에 사용 또는 작동 중인 소자의 다른 방위를 포함하는 것으로 의도된다. 장치는 다른 방식으로(90도 또는 다른 방위로 회전하여) 배향될 수 있고 여기에서 사용하는 공간적으로 관계있는 서술어는 그에 따라서 동일한 방식으로 해석될 수 있다. 또한, 용어 "…로 이루어진"은 "…을 포함한" 또는 "…로 구성된"을 의미할 수 있다.
도 1a 내지 도 12는 본 발명의 일 실시형태에 따른 반도체 소자의 예시적인 순차적 제조 공정을 보인 것이다. 도 1b 내지 도 12는 도 1a의 선 X1-X1에 대응하는 횡단면도이다. 추가의 작동이 도 1a 내지 도 12에 의해 나타낸 공정 전에, 공정 중에 그리고 공정 후에 제공될 수 있고, 뒤에서 설명하는 작동들 중 일부는 추가적인 방법 실시형태에서 교체 또는 제거될 수 있다는 점을 이해해야 한다. 작동/공정의 순서는 상호 교환적일 수 있다.
도 1a는 더미 게이트 구조물을 기판 위에 형성한 후의 반도체 소자 구조의 상면도(평면도)이다. 도 1a 및 도 1b에서, 더미 게이트 구조물(40, 41, 42)은 채널 층, 예를 들면, 핀(fin) 구조물(20)의 일부 위에 형성된다. 각각의 더미 게이트 구조물(40, 41, 42)은 n-채널 FET, p-채널 FET 및 n형 롱채널 FET에 대응한다.
핀 구조물(20)은 기판(10) 위에 형성되고 격리 절연층(30)으로부터 연장된다. 설명의 목적상 더미 게이트 구조물(40, 41, 42)은 동일한 핀 구조물(20) 위에 형성되지만, 일부 실시형태에 있어서, 더미 게이트 구조물(40, 41, 42)은 각각 다른 핀 구조물 위에 형성될 수 있다. 유사하게, 비록 도 1a에서는 2개의 핀 구조물(20)이 제시되어 있지만, 하나의 게이트 구조물 당 핀 구조물의 개수는 2개로 제한되지 않고 1개 또는 3개 이상일 수도 있다.
기판(10)은 예를 들면 불순물 농도가 약 1×1015cm-3 내지 약 1×1018cm-3의 범위에 있는 p형 실리콘 기판이다. 다른 실시형태에 있어서, 기판은 불순물 농도가 약 1×1015cm-3 내지 약 1×1018cm-3의 범위에 있는 n형 실리콘 기판이다. 대안으로, 기판은 게르마늄과 같은 다른 기본 반도체; SiC 및 SiGe와 같은 IV-IV족 화합물 반도체를 포함한 화합물 반도체; GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP와 같은 III-V족 화합물 반도체; 또는 이들의 조합을 포함할 수 있다. 일 실시형태에 있어서, 기판은 SOI(silicon-on insulator) 기판의 실리콘 층이다.
핀 구조물(20)은 기판을 트렌치 에칭함으로써 형성될 수 있다. 핀 구조물(20)을 형성한 후에, 격리 절연층(30)이 핀 구조물(20) 위에 형성된다. 격리 절연층(30)은 저압 화학 기상 증착(LPCVD), 플라즈마-CVD 또는 유동성(flowable)-CVD에 의해 형성된 실리콘 산화물, 실리콘 산질화물 또는 실리콘 질화물과 같은 절연 재료의 하나 이상의 층을 포함한다. 격리 절연층은 SOG(spin-on-glass), SiO, SiON, SiOCN 및/또는 플루오르 도핑형 실리케이트 글라스(FSG)의 하나 이상의 층에 의해 형성될 수 있다.
핀 구조물(20) 위에 격리 절연층(30)을 형성한 후에, 격리 절연층(30)의 일부를 제거하기 위해 평탄화 작업이 수행된다. 평탄화 작업은 화학적 기계적 연마(CMP) 및/또는 에치백 공정을 포함할 수 있다. 그 다음에, 핀 구조물(20)의 상부 영역이 노출되도록 격리 절연층(30)이 더욱 제거된다(오목하게 됨).
그 다음에, 노출된 핀 구조물(20) 위에 더미 게이트 구조물(40, 41, 42)이 형성된다. 더미 게이트 구조물은 폴리 실리콘으로 이루어진 더미 게이트 전극 층(44), 및 더미 게이트 유전체 층(43)을 포함한다. 절연 재료의 하나 이상의 층을 포함한 측벽 스페이서(48)가 더미 게이트 전극 층의 측벽 상에 또한 형성된다. 측벽 스페이서(48)는 SiN, SiON, SiCN 및 SiOCN을 포함한 실리콘 질화물 기반 재료와 같은 절연 재료의 하나 이상의 층을 포함한다. 측벽 스페이서의 바닥에서 측벽 스페이서(48)의 막 두께는 일부 실시형태에서 약 3nm 내지 약 15nm의 범위에 있고, 다른 실시형태에서 약 4nm 내지 약 8nm의 범위에 있다.
더미 게이트 구조물은 더미 게이트 전극 층에 폴리 실리콘층을 패터닝하기 위해 사용하는 마스크 절연층(46)을 또한 포함한다. 마스크 절연층(46)의 막 두께는 일부 실시형태에서 약 10nm 내지 약 30nm의 범위에 있고, 다른 실시형태에서 약 15nm 내지 약 20nm의 범위에 있다.
도 2에 도시된 바와 같이, 더미 게이트 구조물이 형성된 후에 소스/드레인 영역(60)이 형성된다. 본 명세서에서 소스와 드레인은 상호 교환적으로 사용되고, 용어 소스/드레인은 소스와 드레인 중 어느 하나를 말한다. 일부 실시형태에 있어서, 더미 게이트 구조물로 덮이지 않은 핀 구조물(20)은 격리 절연층(30)의 상부 표면 아래로 오목하게 된다. 그 다음에, 상기 오목해진 핀 구조물 위에 에피택셜 성장법을 이용하여 소스/드레인 영역(60)이 형성된다. 소스/드레인 영역(60)은 채널 영역에 응력을 인가하기 위해 변형 재료(strain material)를 포함할 수 있다.
그 다음에, 도 3에 도시된 바와 같이, 제1 에칭 정지 층(etching stop layer, ESL)(70) 및 제1 층간 절연(interlayer insulating, ILD) 층(75)이 더미 게이트 구조물 및 소스/드레인 영역 위에 형성된다. 제1 ESL(70)은 SiN, SiCN 및 SiOCN을 포함한 실리콘 질화물 기반 재료와 같은 절연 재료의 하나 이상의 층을 포함한다. 제1 ESL(70)의 두께는 일부 실시형태에서 약 3nm 내지 약 10nm의 범위에 있다. 제1 ILD 층(75)은 이산화실리콘(SiO2) 및 SiON을 포함한 실리콘 산화물 기반 재료와 같은 절연 재료의 하나 이상의 층을 포함한다.
제1 ILD 층(75) 및 ESL(70)에서의 평탄화 작업 후에, 도 4에 도시된 바와 같이 게이트 스페이스(81, 82, 83)를 만들기 위해 더미 게이트 구조물이 제거된다. 도 4에 도시된 바와 같이, 게이트 측벽 스페이서(48)는 게이트 스페이스에 남는다.
그 다음에, 도 5에 도시된 바와 같이, 게이트 유전체 층(85)이 형성된다. 게이트 유전체 층(85)은 하이-k 금속 산화물과 같은 유전체 재료의 하나 이상의 층을 포함한다. 하이-k 유전체용으로 사용되는 금속 산화물의 예로는 Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu의 산화물 및/또는 이들의 혼합물이 있다. 일부 실시형태에 있어서, 예컨대 실리콘 산화물로 이루어진 계면층(도시 생략됨)이 게이트 유전체 층(85)을 형성하기 전에 핀 구조물(채널 영역) 위에 형성된다.
또한, p-채널 FET용의 제1 일함수 조정(work function adjustment, WFA) 층(90)이 게이트 스페이스(82)에 형성된다. 적당한 도전성 재료로 된 블랭킷 층이 게이트 스페이스와 제1 ILD 층(75) 위에 형성되고, 리소그래피 및 에칭을 포함한 패터닝 작업이 수행되어 게이트 스페이스(82)(및 주변 영역)에서 p-채널 FET용의 제1 WFA 층(90)을 형성한다. 제1 WFA 층(90)은 도전성 재료의 하나 이상의 층을 포함한다. p-채널 FET용의 제1 WFA 층(90)의 예로는 Ti, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co가 있다. 일 실시형태에서는 Ti가 사용된다. 제1 WFA 층(90)의 두께는 일부 실시형태에서 약 3nm 내지 약 10nm의 범위에 있다. 제1 WFA 층(90)은 화학 기상 증착(CVD), 스퍼터링을 포함한 물리 기상 증착(PVD), 원자층 증착(ALD) 또는 다른 적당한 방법에 의해 형성될 수 있다. 도 5에 도시된 바와 같이 제1 WFA 층(90)은 게이트 스페이스(82) 내에서 공형으로(conformally) 형성된다.
그 다음에, n-채널 FET용의 제2 WFA 층(95)이 게이트 스페이스(81, 83)에 형성된다. 적당한 도전성 재료로 된 블랭킷 층이 게이트 스페이스와 제1 WFA 층(90) 위에 형성되고, 리소그래피 및 에칭을 포함한 패터닝 작업이 수행되어 게이트 스페이스(81, 83)(및 주변 영역)에서 n-채널 FET용의 제2 WFA 층(95)을 형성한다. 제2 WFA 층(95)은 도전성 재료의 하나 이상의 층을 포함한다. n-채널 FET용의 제2 WFA 층(95)의 예로는 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC가 있다. 일 실시형태에서는 TiN이 사용된다. 제2 WFA 층(95)의 두께는 일부 실시형태에서 약 3nm 내지 약 10nm의 범위에 있다. 제2 WFA 층(95)은 화학 기상 증착(CVD), 스퍼터링을 포함한 물리 기상 증착(PVD), 원자층 증착(ALD) 또는 다른 적당한 방법에 의해 형성될 수 있다. 도 5에 도시된 바와 같이 제2 WFA 층(95)은 게이트 스페이스(81, 83) 내에서 공형으로 형성된다. 제1 WFA 층(90)과 제2 WFA 층(95)을 형성하는 순서는 바뀔 수 있다는 점에 주목한다. 제2 WFA 층(95)은 제1 WFA 층(90)과 상이한 재료로 이루어진다.
그 다음에, 도 6에 도시된 바와 같이, 제1 금속층(100)용의 제1 금속 재료(101)가 도 5의 구조물 위에 형성된다. 제1 금속 재료는 Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlC, TiAlN, TaN, NiSi, CoSi 또는 다른 도전성 재료와 같은 금속 재료의 하나 이상의 층을 포함한다. 일 실시형태에서는 TiN이 사용된다. 제1 금속 재료는 CVD, PVD, ALD, 전기도금 또는 다른 적당한 방법에 의해 형성된다. 제1 금속층(100)은 제1 WFA 층 및 제2 WFA 층 중의 적어도 하나와 상이한 재료로 이루어진다.
그 다음에, 도 7에 도시된 바와 같이, 증착된 제1 금속 재료(101)의 상부를 제거하기 위해 평탄화 작업이 수행된다. 평탄화 작업 후에 제1 금속층(100)이 각각의 게이트 스페이스에 형성된다. 평탄화 작업은 화학적 기계적 연마(CMP) 및/또는 에치백 공정을 포함할 수 있다.
각각의 게이트 스페이스를 제1 금속층(100)으로 채운 후에, 도 8에 도시된 바와 같이 게이트 오목부(87, 88, 89)를 형성하도록 제1 금속층(100)이 오목하게 된다(에치백됨). 제1 금속층(100)의 상부는 건식 에칭 및/또는 습식 에칭을 이용하여 에칭된다. 오목하게 된 부분의 크기(깊이)(D1)는 일부 실시형태에서 약 20nm 내지 약 50nm의 범위에 있고, 핀 구조물(20)의 표면으로부터 남아있는 제1 금속층의 높이(H1)는 일부 실시형태에서 약 30nm 내지 약 60nm의 범위에 있다.
오목부 에칭 중에, 제1 WFA 층(90)과 제2 WFA 층(95)도 또한 에칭된다.
그 다음에, 도 9에 도시된 바와 같이, 제2 금속층(110)용의 제2 금속 재료(111)가 도 8의 구조물 위에 형성된다. 제2 금속 재료는 Al, Cu, Co, W, Ti, Ta, TiN, TiAl, TiAlC, TiAlN, TaN, NiSi, CoSi 또는 다른 도전성 재료와 같은 금속 재료의 하나 이상의 층을 포함한다. 일 실시형태에서는 W 또는 Co가 사용된다. 제2 금속 재료는 CVD, PVD, ALD, 전기도금 또는 다른 적당한 방법으로 형성된다. 제2 금속 재료(111)는 제1 금속 재료(그리고 제1 WFA 층 및 제2 WFA 층)과 상이한 재료로 이루어지고, Cl 및/또는 F를 함유한 가스에 대하여 제1 금속 재료(101)(그리고 제1 WFA 층 및 제2 WFA 층)보다 더 높은 내구성을 갖는다.
후속하여, 증착된 제2 금속 재료(111)의 상부를 제거하기 위해 평탄화 작업이 수행된다. 평탄화 작업 후에 제2 금속층(110)이 각각의 게이트 스페이스에 형성된다. 평탄화 작업은 화학적 기계적 연마(CMP) 및/또는 에치백 공정을 포함할 수 있다.
평탄화된 제2 금속층(110)은 도 10에 도시된 바와 같이 에치백 작업을 이용하여 게이트 스페이스에서 더욱 오목하게 된다. 오목하게 된 부분의 크기(깊이)(D2)는 일부 실시형태에서 약 10nm 내지 약 40nm의 범위에 있고, 제1 금속층(100)의 상부 표면으로부터 남아있는 제2 금속층(110)의 두께(T1)는 일부 실시형태에서 약 10nm 내지 약 30nm의 범위에 있다. 도 10에 도시된 바와 같이, 제2 금속층(110)의 바닥은 제1 금속층(100)의 상부 표면 및 제1 WFA 층(90) 및/또는 제2 WFA 층(95)의 상부 표면과 접촉한다.
그 다음에, 도 11에 도시된 바와 같이, 캡 절연층(120)이 제2 금속층(110) 위에 형성된다. 캡 절연층(120)은 SiN, SiCN 및 SiOCN을 포함한 실리콘 질화물 기반 재료와 같은 절연 재료의 하나 이상의 층을 포함한다.
캡 절연층(120)을 형성하기 위해, 두께가 비교적 큰, 절연 재료의 블랭킷 층이 도 10의 구조물 위에 형성되고, CMP와 같은 평탄화 작업이 수행된다.
그 다음에, 제2 ILD(130)가 도 11의 구조물 위에 형성되고, 비아 홀(via hole)을 형성하기 위해 패터닝 작업이 수행된다. 비아 홀은 도 12에 도시된 바와 같이 비아 플러그(via plug; 140, 142, 144, 146, 148)를 형성하도록 하나 이상의 도전성 재료로 채워진다. 또한, 하나 이상의 금속 배선(도시 생략됨)이 상기 비아 플러그 위에 각각 형성된다. 비아 플러그 및 금속 배선을 형성하기 위해 이중 다마신법(dual damascene method)을 이용할 수 있다.
전술한 실시형태에 있어서, 상기 제2 금속층은 블랭킷 증착, 평탄화 작업 및 에치백 작업을 이용하여 형성된다. 다른 실시형태에 있어서, 상기 제2 금속층은 상기 제1 금속층 위에 직접 형성된다. 예를 들면, 도 8의 구조물이 형성된 후에, 도 10에 도시된 구조물을 얻기 위해 단지 게이트 스페이스에서만 제1 금속층 위에 제2 금속층을 형성하도록 W 또는 Co의 선택적 증착이 이용된다. 예를 들면, ALD법을 이용함으로써, Co 및 W가 금속층(90, 95, 100)에서 선택적으로 성장될 수 있는 반면, SiO2, SiN 또는 다른 유전체 재료 상에는 Co 또는 W가 성장되지 않는다.
도 12에 도시된 소자는 상호접속 금속층, 유전체 층, 패시베이션 층 등과 같은 각종 특징을 형성하기 위해 추가의 CMOS 처리를 거치는 것으로 이해된다. 전술한 실시형태에서 핀 FET의 제조 작업을 설명하였다. 그러나, 전술한 제조 공정은 평면형 FET와 같은 다른 유형의 FET에도 적용될 수 있다.
여기에서 설명한 각종 실시형태 또는 실시예는 기존 기술에 비하여 몇 가지 장점을 제공한다. 예를 들면, 본 발명에서, 도 12에 도시된 바와 같이, 비아 플러그(140, 144, 148)는 제2 금속층(110)과 접촉한다. 비아 플러그(140, 144, 148)를 위한 비아 홀이 형성될 때, Cl 및/또는 F를 함유하는 가스를 이용한 건식 에칭이 사용된다. Cl 또는 F에 대하여 내구성이 더 높은 제2 금속층(110)이 사용되지 않으면, 접촉공(contact hole)의 바닥에서 노출된 Ti 층 또는 TiN 층은 에칭 가스의 Cl 성분 또는 F 성분에 의해 손상될 것이다(예를 들면, 부식이 발생됨). 이와 대조적으로, 본 실시형태에서는 Ti 및 TiN보다 Cl 또는 F에 대하여 내구성이 더 높은 제2 금속층(110)을 사용하기 때문에 Ti 또는 TiN에 대한 손상이 방지될 수 있다.
모든 장점들이 여기에서 필수적으로 설명되지 않았고, 특정 장점들이 모든 실시형태 또는 실시예에 대하여 요구되지 않으며, 다른 실시형태 또는 실시예는 다른 장점을 제공할 수 있다는 것을 이해할 것이다.
본 발명의 일 양태에 따르면, 반도체 소자를 제조하는 방법에 있어서, 더미 게이트 구조물이 기판 위에 형성된다. 소스/드레인 영역이 형성된다. 제1 절연층이 상기 더미 게이트 구조물 및 소스/드레인 영역 위에 형성된다. 게이트 스페이스를 형성하기 위해 상기 더미 게이트 구조물이 제거된다. 게이트 스페이스가 제1 금속층으로 채워진다. 채워진 제1 금속층은 게이트 오목부를 형성하도록 오목하게 된다. 제2 금속층이 게이트 오목부 내의 제1 금속층 위에 형성된다. 제2 절연층이 게이트 오목부 내의 제2 금속층 위에 형성된다.
본 발명의 다른 양태에 따르면, 반도체 소자를 제조하는 방법에 있어서, 제1 더미 게이트 구조물과 제2 더미 게이트 구조물이 기판 위에 형성된다. 소스/드레인 영역이 형성된다. 제1 절연층이 상기 제1 더미 게이트 구조물 및 제2 더미 게이트 구조물과 상기 소스/드레인 영역 위에 형성된다. 제1 게이트 스페이스 및 제2 게이트 스페이스를 형성하기 위해 상기 제1 더미 게이트 구조물 및 제2 더미 게이트 구조물이 제거된다. 제1 금속층이 제1 게이트 스페이스에서 형성되고, 제2 금속층이 제1 게이트 스페이스 및 제2 게이트 스페이스에서 형성된다. 상기 제1 금속층 및 제2 금속층을 형성한 후에, 상기 제1 게이트 스페이스 및 제2 게이트 스페이스가 제3 금속층으로 채워진다. 제1 게이트 스페이스에서 형성된 제1 금속층, 제2 금속층 및 제3 금속층은 제1 게이트 오목부를 형성하도록 오목하게 되고, 제2 게이트 스페이스에 형성된 상기 제1 금속층 및 제3 금속층은 제2 게이트 오목부를 형성하도록 오목하게 된다. 제1 게이트 전극과 제2 게이트 전극을 형성하기 위해 제4 금속층이 상기 제1 게이트 오목부 및 제2 게이트 오목부에 형성된다. 제2 절연층이 상기 제1 게이트 오목부 및 제2 게이트 오목부 내의 제4 금속층 위에 형성된다.
본 발명의 또 다른 양태에 따르면, 반도체 소자는 제1 게이트 유전체 층 및 제1 게이트 전극을 포함한 제1 전계 효과 트랜지스터(FET)를 포함한다. 제1 게이트 전극은 제1 하부 금속층 및 제1 상부 금속층을 포함한다. 상기 제1 하부 금속층은 제1 게이트 유전체 층과 접촉하는 제1 기초 금속층 및 제1 벌크 금속층을 포함한다. 상기 제1 상부 금속층의 바닥은 상기 제1 기초 금속층의 상부 표면 및 상기 제1 벌크 금속층의 상부 표면과 접촉한다.
지금까지 당업자가 본 발명의 각종 양태를 잘 이해할 수 있도록 몇 가지 실시형태 또는 실시예의 특징들을 개괄하였다. 당업자라면 여기에서 소개한 실시형태 또는 실시예와 동일한 목적을 달성하고 및/또는 동일한 장점을 성취하는 다른 처리 및 구조의 설계 또는 수정을 위한 기초로서 본 명세서의 설명을 쉽게 이용할 수 있다는 것을 인식할 것이다. 또한, 당업자라면, 그러한 등가적인 구성이 본 발명의 정신 및 범위로부터 벗어나지 않는다는 점, 그리고 본 발명의 정신 및 범위로부터 벗어나지 않으면서 여기에서 설명한 실시형태의 각종 변경, 치환 및 개조가 가능하다는 점을 인식할 것이다.

Claims (10)

  1. 반도체 소자를 제조하는 방법에 있어서,
    더미 게이트 구조물을 기판 위에 형성하는 단계로서, 상기 더미 게이트 구조물은 더미 게이트 유전체 층, 더미 게이트 전극 층 및 측벽 스페이서들을 포함하는 것인, 형성하는 단계;
    에피택셜 층을 포함하는 소스/드레인 영역을 형성하는 단계;
    상기 더미 게이트 구조물 및 상기 소스/드레인 영역 위에 에칭 정지 층을 형성하는 단계;
    상기 에칭 정지 층 위에 제1 절연층을 형성하는 단계;
    상기 더미 게이트 유전체 층 및 상기 더미 게이트 전극 층을 제거함으로써 게이트 스페이스를 형성하는 단계;
    상기 게이트 스페이스를 제1 금속층으로 채우는 단계;
    채워진 제1 금속층의 상부 부분을 제거함으로써 게이트 오목부를 형성하는 단계;
    상기 게이트 오목부 내에, 상기 상부 부분이 제거된 상기 제1 금속층의 최상부 위에 제2 금속층을 형성하는 단계; 및
    상기 게이트 오목부 내의 제2 금속층 위에 제2 절연층을 형성하는 단계
    를 포함하고,
    상기 에칭 정지 층 및 상기 측벽 스페이서들 중 하나의 측벽 스페이서는 상기 제1 절연층과 상기 제1 및 제2 금속층 사이에 배치되는 것인,
    반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 제1 금속층의 재료는 상기 제2 금속층의 재료와 다른 것인 반도체 소자 제조 방법.
  3. 제1항에 있어서,
    상기 게이트 스페이스 내에 게이트 유전체 층을 형성하는 단계; 및
    상기 제1 금속층을 형성하기 전에 상기 게이트 스페이스 내의 상기 게이트 유전체 층 상에 제3 금속층을 형성하는 단계
    를 더 포함하고,
    상기 제2 금속층의 바닥은 상기 제1 금속층의 상부 표면 및 상기 제3 금속층의 상부 표면과 접촉하는 것인 반도체 소자 제조 방법.
  4. 제1항에 있어서,
    상기 제1 금속층 위에 상기 제2 금속층을 형성하는 단계는,
    상기 게이트 오목부 내에 그리고 상기 제1 절연층 위에 상기 제2 금속층용의 금속 재료의 블랭킷 층을 형성하는 단계;
    상기 제2 금속층의 상부 표면이 상기 제1 절연층의 상부 표면보다 아래에 위치하도록 상기 금속 재료의 상부를 제거하는 단계
    를 포함하는 것인 반도체 소자 제조 방법.
  5. 제1항에 있어서,
    상기 제1 금속층 위에 상기 제2 금속층을 형성하는 단계는,
    금속 재료가 상기 게이트 오목부를 부분적으로 채우도록 그리고 상기 제2 금속층의 상부 표면이 상기 제1 절연층의 상부 표면보다 아래에 위치하도록 상기 게이트 오목부 내에 상기 제2 금속층용의 금속 재료를 형성하는 단계
    를 포함하는 것인 반도체 소자 제조 방법.
  6. 제1항에 있어서,
    상기 제2 금속층의 상부 표면은 상기 측벽 스페이서들의 상부 표면보다 아래에 위치되는 것인 반도체 소자 제조 방법.
  7. 반도체 소자를 제조하는 방법에 있어서,
    제1 더미 게이트 구조물과 제2 더미 게이트 구조물을 기판 위에 형성하는 단계로서, 상기 제1 더미 게이트 구조물 및 상기 제2 더미 게이트 구조물 각각은 더미 게이트 유전체 층, 더미 게이트 전극 층 및 측벽 스페이서들을 포함하는 것인, 형성하는 단계;
    에피택셜 층을 포함하는 소스/드레인 영역을 형성하는 단계;
    상기 제1 더미 게이트 구조물 및 상기 제2 더미 게이트 구조물과 상기 소스/드레인 영역 위에 에칭 정지 층을 형성하는 단계;
    상기 에칭 정지 층 위에 제1 절연층을 형성하는 단계;
    상기 제1 더미 게이트 구조물 및 상기 제2 더미 게이트 구조물로부터 상기 더미 게이트 유전체 층 및 상기 더미 게이트 전극 층을 제거함으로써 제1 게이트 스페이스 및 제2 게이트 스페이스를 형성하는 단계;
    상기 제1 게이트 스페이스 내에 제1 금속층을 형성하는 단계;
    상기 제1 게이트 스페이스 및 상기 제2 게이트 스페이스 내에 제2 금속층을 형성하는 단계;
    상기 제1 금속층 및 상기 제2 금속층을 형성한 후에, 상기 제1 게이트 스페이스 및 상기 제2 게이트 스페이스를 제3 금속층으로 채우는 단계;
    상기 제1 게이트 스페이스에 형성된 상기 제1 금속층, 상기 제2 금속층 및 상기 제3 금속층의 상부 부분들을 제거함으로써 제1 게이트 오목부를 형성하고, 상기 제2 게이트 스페이스에 형성된 상기 제2 금속층 및 상기 제3 금속층의 상부 부분들을 제거함으로써 제2 게이트 오목부를 형성하는 단계;
    상기 제1 게이트 오목부 내에, 상기 상부 부분들이 제거된 제1 금속층, 제2 금속층 및 상기 제3 금속층의 최상부에, 그리고, 상기 제2 게이트 오목부 내에, 상기 상부 부분들이 제거된 상기 제2 금속층 및 상기 제3 금속층의 최상부에 제4 금속층을 형성함으로써 제1 게이트 전극 및 제2 게이트 전극을 형성하는 단계; 및
    상기 제1 게이트 오목부 및 상기 제2 게이트 오목부 내의 상기 제4 금속층 위에 제2 절연층을 형성하는 단계
    를 포함하고,
    상기 에칭 정지 층 및 상기 측벽 스페이서들 중 하나의 측벽 스페이서는 상기 제1 절연층과 상기 제1 게이트 전극 사이에 배치되는 것인,
    반도체 소자 제조 방법.
  8. 반도체 소자에 있어서,
    제1 게이트 유전체 층 및 제1 게이트 전극을 포함한 제1 전계 효과 트랜지스터(FET)
    를 포함하고,
    상기 제1 게이트 전극은 제1 하부 금속층 및 제1 상부 금속층을 포함하고,
    상기 제1 하부 금속층은, 상기 제1 게이트 유전체 층과 접촉하는 제1 기초 금속층 및 제1 벌크 금속층을 포함하고,
    상기 제1 상부 금속층의 바닥은 상기 제1 기초 금속층의 상부 표면 및 상기 제1 벌크 금속층의 상부 표면과 접촉하고,
    상기 FET의 측벽 상에 에칭 정지 층 및 측벽 스페이서가 배치되고,
    캡 절연층이 상기 제1 상부 금속층 위에 형성되고, 상기 캡 절연층은 상기 제1 게이트 유전체 층과 접촉하고, 게이트 컨택(contact)이 상기 캡 절연층을 통과하여 상기 제1 상부 금속 층과 접촉하는 것인, 반도체 소자.
  9. 제8항에 있어서,
    상기 제1 기초 금속층은 Ti를 포함하고,
    상기 제1 벌크 금속층은 TiN을 포함하고,
    상기 제1 상부 금속층은 Co, W, Ti, Al 및 Cu 중 적어도 하나를 포함하는 것인 반도체 소자.
  10. 제8항에 있어서,
    제2 게이트 유전체 층 및 제2 게이트 전극을 포함한 제2 FET
    를 더 포함하고,
    상기 제2 게이트 전극은 제2 하부 금속층 및 제2 상부 금속층을 포함하고,
    상기 제2 하부 금속층은, 상기 제2 게이트 유전체 층과 접촉하는 제2 기초 금속층, 제3 기초 금속층 및 제2 벌크 금속층을 포함하고,
    상기 제2 상부 금속층의 바닥은 상기 제2 기초 금속층의 상부 표면, 상기 제3 기초 금속층의 상부 표면 및 상기 제2 벌크 금속층의 상부 표면과 접촉하는 것인 반도체 소자.
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