TWI662601B - 半導體元件及其製造方法 - Google Patents

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Abstract

半導體元件的製造方法包含：形成分離壁於兩鰭片結構之間，分離壁的材質為介電材料；形成虛設閘極結構於分離壁以及兩鰭片結構上方；形成層間介電層於虛設閘極結構上方；移除層間介電層之上部位，進而暴露虛設閘極結構；藉由金屬閘極結構取代虛設閘極結構；以及執行平坦化操作以暴露分離壁，進而將金屬閘極結構分隔為第一閘極結構及第二閘極結構，其中第一閘極結構與第二閘極結構藉由分離壁而相互分離。

Description

半導體元件及其製造方法
本揭露係關於半導體積體電路，更特定而言，係關於具有鰭片結構之半導體元件及其製造方法。
隨著半導體工業已經發展到追求更高元件密度、更高效能及更低成本之奈米(nm)技術製程節點，在諸如鰭式場效電晶體(fin field effect transistor；Fin FET)之三維設計之發展過程中遇到了來自製造及設計問題的雙重挑戰。鰭式場效電晶體元件通常包含具有大深寬比之半導體鰭片及在其中形成半導體電晶體元件之通道及源極/汲極區。利用通道及源極/汲極區之增大的表面積之優勢在鰭片結構上方及沿鰭片結構之側面(例如，包裹)形成閘極，以生產更快、更可靠及更好控制之半導體電晶體元件。金屬閘極結構與具有高介電常數之高介電常數閘極介電質一起通常用於鰭式場效電晶體元件中，並藉由閘極取代技術來製造。
依據本揭露之一些實施方式，半導體元件的製造方法包含：形成分離壁於兩鰭片結構之間，分離壁的材質為介電材料；形成虛設閘極結構於分離壁以及兩鰭片結構上方；形成層間介電層於虛設閘極結構上方；移除層間介電層之上部位，進而暴露虛設閘極結構；藉由金屬閘極結構取代虛設閘極結構；以及執行平坦化操作以暴露分離壁，進而將金屬閘極結構分隔為第一閘極結構及第二閘極結構，其中第一閘極結構與第二閘極結構藉由分離壁而相互分離。
依據本揭露之另一些實施方式，半導體元件的製造方法包含：形成第一鰭片結構、第二鰭片結構以及第三鰭片結構，實質上第二鰭片結構位於實質上第一鰭片結構與第三鰭片結構之間，實質上第一鰭片結構、實質上第二鰭片結構以及實質上第三鰭片結構中之每一者的材質為半導體材料，且具有絕緣覆蓋層；形成隔離絕緣層，使得實質上第鰭片結構、實質上第二鰭片結構以及實質上第三鰭片結構係嵌入於實質上隔離絕緣層，且實質上絕緣覆蓋層被暴露出；形成第一遮罩圖案於實質上隔離絕緣層上方，實質上第一遮罩圖案具有第一開口，實質上第一開口位於實質上第二鰭片結構上方；藉由蝕刻製程使實質上第二鰭片結構凹陷，且實質上第一遮罩圖案作為蝕刻遮罩；形成介電分離壁於凹陷之實質上第二鰭片結構上；使實質上隔離絕緣層凹陷，使得實質上第一鰭片結構及第三鰭片結構的複數個上部位與實質上介電分離壁的上部位被暴露出；形成第一虛設閘極結構於暴露之實質上第一鰭片結構、暴露之實質上第三鰭片結構以及暴露之實質上介電分離壁上 方；形成層間介電層於實質上第一虛設閘極結構上方；移除實質上層間介電層的上部位，進而暴露實質上第一虛設閘極結構；藉由金屬閘極結構取代實質上第一閘極結構；以及執行平坦化操作以暴露實質上介電分離壁，進而將實質上金屬閘極結構分隔為第一閘極結構及第二閘極結構，其中實質上第一閘極結構與實質上第二閘極結構藉由實質上介電分離壁而相互分離。
依據本揭露之再一些實施方式，半導體元件包含第一閘極電極、第二閘極電極以及介電分離壁。第一閘極電極設置於隔離絕緣層上方，隔離絕緣層形成於基板上。第二閘極電極設置於隔離絕緣層上方，第一閘極電極與第二閘極電極延伸於第一方向，且沿著第一方向對準。介電分離壁突出於隔離絕緣層，且設置於第一閘極電極與第二閘極電極之間，且將第一閘極電極分離於第二閘極電極。介電分離壁的材質為一介電材料，隔離絕緣層的材質為介電材料，且介電分離壁的介電材料不同於隔離絕緣層的介電材料。
10‧‧‧基板
20‧‧‧半導體鰭片
24‧‧‧墊氧化物層
25‧‧‧遮罩層
29‧‧‧蝕刻殘餘部位
30‧‧‧隔離絕緣層
40‧‧‧第一遮罩層
42‧‧‧第二遮罩層
45‧‧‧光致抗蝕劑層
46‧‧‧開口
50‧‧‧介電分離壁
50H‧‧‧高部位
50L‧‧‧低部位
51‧‧‧第一覆蓋層
52‧‧‧第三遮罩層
54‧‧‧抗蝕圖案
56、58‧‧‧開口
65‧‧‧虛設閘極介電層
70‧‧‧虛設閘極電極
72、74‧‧‧遮罩層
76‧‧‧側壁間隙壁
80‧‧‧源極/汲極磊晶層
82‧‧‧蝕刻終止層
84‧‧‧層間介電層
89‧‧‧閘極間距
90‧‧‧閘極結構
92‧‧‧閘極介電層
94‧‧‧功函數調整層
96‧‧‧主體閘極電極
110‧‧‧基板
120‧‧‧半導體鰭片
122‧‧‧第一覆蓋層
124‧‧‧第二覆蓋層
130‧‧‧隔離絕緣層
135‧‧‧氧化層
140‧‧‧犧牲層
142‧‧‧第一虛設層
143‧‧‧第二虛設層
144‧‧‧第三虛設層
150‧‧‧介電分離壁
150A‧‧‧第一介電分離壁
150B‧‧‧第二介電分離壁
152‧‧‧遮罩層
154‧‧‧光致抗蝕劑圖案
170‧‧‧第四虛設層
172、174‧‧‧層狀結構
175‧‧‧虛設閘極電極
176‧‧‧側壁間隙壁
180‧‧‧源極/汲極磊晶層
182‧‧‧蝕刻終止層
184‧‧‧層間介電層
189‧‧‧閘極間距
190‧‧‧閘極結構
192‧‧‧閘極介電層
194‧‧‧功函數調整層
196‧‧‧主體閘極電極
F1‧‧‧第一鰭片
F2‧‧‧第二鰭片
F3‧‧‧第三鰭片
F4‧‧‧第四鰭片
F11‧‧‧第一鰭片
F12‧‧‧第二鰭片
F13‧‧‧第三鰭片
F14‧‧‧第四鰭片
FP‧‧‧基礎鰭片節距
H1、H2、H4‧‧‧距離
H5、H6、H7、H11、H13、H14、H15、H17、H18、H19、H20‧‧‧高度
H31、H32‧‧‧距離
H42‧‧‧高度
L1‧‧‧線
P1、P2、P3、P31、P32、P33‧‧‧節距
S1、S2‧‧‧距離
S11‧‧‧寬度
S31、S32‧‧‧距離
S41、S42、S43、S44、S45‧‧‧間距
W31、W32、W41‧‧‧寬度
X、Y‧‧‧方向
X1-X1、X2-X2、Y1-Y1、X11-X11、X12-X12‧‧‧線段
本揭露當結合附圖閱讀時自以下詳細描述最佳地理解。應強調，依據工業標準實踐，各特徵並未按比例繪製且僅用於繪示之目的。事實上，為論述清楚，各特徵之大小可任意地增加或縮小。
第1A圖繪示依據本揭露之一些實施方式之半導體元件的立體圖。
第1B圖繪示依據本揭露之一些實施方式之半導體元件的平面圖。
第1C圖繪示沿著第1B圖中線段X1-X1的剖視圖。
第1D圖繪示沿著第1B圖中線段X2-X2的剖視圖。
第1E圖繪示沿著第1B圖中線段Y1-Y1的剖視圖。
第1F圖繪示依據本揭露之其他實施方式之沿著第1B圖中線段Y1-Y1的剖視圖。
第2A圖、第3A圖、第4A圖、第5A圖、第6A圖、第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、第19A圖、第20A圖、第21A圖以及第22A圖分別繪示依據本揭露之一些實施方式之半導體元件於不同中間製造階段下的立體圖。
第2B圖、第3B圖、第4B圖、第5B圖、第6B圖、第7B圖、第8B圖、第9B圖、第10B圖、第11B圖、第12B圖、第13B圖、第14B圖、第15B圖、第16B圖、第17B圖、第18B圖、第19B圖、第20B圖、第21B圖以及第22B圖分別繪示第2A圖、第3A圖、第4A圖、第5A圖、第6A圖、第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、第19A圖、第20A圖、第21A圖以及第22A圖中沿著對應之第1B圖中線段X1-X1的剖視圖。
第12C圖以及第14C圖分別繪示第12A圖以及第14A圖中沿著對應之第1B圖中線段Y1-Y1的剖視圖。
第21C圖以及第22C圖分別繪示第21A圖以及第22A圖的平面圖。
第23A圖、第24A圖、第25A圖、第26A圖、第27A圖、第28A圖、第29A圖、第30A圖、第31A圖、第32A圖、第33A圖、第34A圖、第35A圖、第36A圖、第37A圖、第38A圖、第39A圖、第40A圖、第41A圖、第42A圖、第43A圖、第44A圖以及第45圖分別繪示依據本揭露之一些實施方式之半導體元件的立體圖。
第23B圖繪示依據本揭露之一些實施方式之半導體元件的平面圖。
第23C圖繪示沿著第23B圖中線段X11-X11的剖視圖。
第23D圖繪示沿著第23B圖中線段X12-X12的剖視圖。
第24B圖、第25B圖、第26B圖、第27B圖、第28B圖、第29B圖、第30B圖、第31B圖、第32B圖、第33B圖、第34B圖、第35B圖、第36B圖、第37B圖、第38B圖、第39B圖、第40B圖、第41B圖、第42B圖、第43B圖、第44B圖以及第45B圖分別繪示第24A圖、第25A圖、第26A圖、第27A圖、第28A圖、第29A圖、第30A圖、第31A圖、第32A圖、第33A圖、第34A圖、第35A圖、第36A圖、第37A圖、第38A圖、第39A圖、第40A圖、第41A圖、第42A圖、第43A圖、第44A圖以及第45A圖中沿著對應之第23B圖中線段X12-X12的剖視圖。
第36C圖、第39C圖以及第44C圖分別繪示第36A圖、第39A圖以及第44A圖的平面圖。
第39D圖繪示沿著第39A圖中方向Y之軸的側視圖。
應理解，以下揭示內容提供用於實現本揭露之不同特徵的許多不同實施方式或實例。下文描述組件及排列之特定實施方式或實例以簡化本揭露。當然，此等僅僅為實例且不意欲作為限制。例如，元件之尺寸並不限於所揭示之範圍或數值，但可取決於元件之製程條件及/或所要性質。此外，在隨後描述中在第二特徵上方或在第二特徵上之第一特徵之形成可包含第一及第二特徵以直接接觸形成之實施方式，以及亦可包含可形成插入在第一及第二特徵之間的額外特徵，以使得第一及第二特徵可不直接接觸之實施方式。為了簡明及清晰考慮，各特徵可任意以不同比例繪製。
另外，空間相對術語，諸如「在…之下」、「在…下方」、「下部」、「在…上方」、「上部」及類似者，為便於描述在本文中可用於描述諸圖中所繪示一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除附圖中描繪之方向外，空間相對術語意欲包含在使用或操作中之元件的不同定向。元件可為不同之定向(旋轉90度或以其他定向)及在本文中使用之空間相對的描述詞可同樣地解釋。另外，術語「由…組成(made of)」可意謂「包含(comprising)」或「由…組成(consisting of)」。
第1A圖、第1B圖、第1C圖、第1D圖以及第1E圖分別繪示依據本揭露之一些實施方式之半導體鰭式場效電晶體(fin field effect transistor；FinFET)的各視圖。
在本揭露中，兩個閘極圖案沿著方向X延伸且對準之，並藉由分離壁而實體分離。前述之分離壁的材質為介電材料。如第1A圖、第1B圖、第1C圖、第1D圖以及第1E圖中所示，半導體元件包含基板10、半導體鰭片20以及閘極結構90。半導體鰭片20之底部位嵌入於隔離絕緣層30中。隔離絕緣層30亦稱為淺溝槽隔離(shallow trench isolation；STI)層。在第1A圖、第1B圖、第1C圖、第1D圖以及第1E圖中，四個半導體鰭片20，包含第一鰭片F1、第二鰭片F2、第三鰭片F3以及第四鰭片F4，設置於基板10上方，但半導體鰭片20的數目並不限於四個。一些閘極結構90藉由介電分離壁50而實體分離。介電分離壁50由介電材料組成。於一些實施方式中，介電分離壁50進一步藉由第一覆蓋層51覆蓋。在閘極結構90之相對側上，設置側壁間隙壁76。閘極結構90包含閘極介電層92、功函數調整層94以及主體閘極電極96。
半導體鰭片20中不被閘極結構90所覆蓋的部位為源極/汲極(source/drain；S/D)區域。源極/汲極(source/drain,S/D)磊晶層80在半導體鰭片20之源極/汲極區域上形成，且蝕刻終止層(etch stop layer；ESL)82在源極/汲極磊晶層80上方形成。另外，層間介電(interlayer dielectric；ILD)層84係形成以覆蓋源極/汲極結構。
於一些實施方式中，在第1A圖、第1B圖、第1C圖、第1D圖以及第1E圖中，半導體鰭片20(亦可稱為鰭片結構)包含依序設置之第一鰭片F1、第二鰭片F2、第三鰭片F3以及第四鰭片F4。第二鰭片F2為在其上形成介電分離壁50之虛設 鰭片。於一些實施方式中，當第一鰭片F1與第二鰭片F2之間的節距P1(pitch)為基礎鰭片節距FP時，第一鰭片F1與第三鰭片F3之間的節距P2為兩倍的基礎鰭片節距FP及第三鰭片F3與第四鰭片F4之間的節距P3為三倍或三倍以上的基礎鰭片節距FP。於一些實施方式中，鰭片節距P1為約14奈米(nm)至約30奈米(nm)。
如第1C圖及第1D圖中所示，於一些實施方式中，在源極/汲極區域上之蝕刻終止層82與層間介電層84之上表面之間的距離H1位於自約14奈米(nm)至約30奈米(nm)之範圍內。於一些實施方式中，在介電分離壁50上之蝕刻終止層82與層間介電層84之上表面之間的距離H2位於自約20奈米(nm)至約50奈米(nm)之範圍內。於一些實施方式中，在第一鰭片F1上之功函數調整層94與主體閘極電極96之上表面之間的距離H3位於自約14奈米(nm)至約30奈米(nm)之範圍內。於一些實施方式中，在第一鰭片F1之頂部位與主體閘極電極96之上表面之間的距離H4位於自約18奈米(nm)至約40奈米(nm)之範圍內。
在第1A圖、第1B圖、第1C圖、第1D圖以及第1E圖中，在介電分離壁50與鄰近鰭片之間的最小距離S1實質上等於鰭片之間的間距。距離S1可為多個鰭片間距。介電分離壁50之寬度實質上等於或略小於鰭片寬度(例如，約5奈米(nm)至約10奈米(nm))。
介電分離壁50之寬度於一些實施方式中為約4奈米(nm)至約8奈米(nm)。介電分離壁50與鄰近之鰭片(例如， 第一鰭片F1或第三鰭片F3)之間的最小距離S1(在第1B圖及第1C圖中可見)於一些實施方式中為約8奈米(nm)至約16奈米(nm)。另外，於一些實施方式中，在第三鰭片F3與蝕刻終止層82，即閘極結構之端部之間的距離S2位於自約8奈米(nm)至約16奈米(nm)之範圍內。
如第1C圖以及第1D圖中所示，介電分離壁50之底部位在隔離絕緣層30下方。在第1E圖中，線L1對應於隔離絕緣層30之上表面。介電分離壁50包含分離部位50H及虛設部位50L以避免如第1E圖中所示之倒塌(collapse)。閘極結構90延伸於介電分離壁50之虛設部位50L上方，且僅在金屬閘極之頂部產生閘極連接。於此實施方式中，存在「山谷(valley)」部位，此「山谷」部位具有比分離部位50H與虛設部位50L之間的虛設部分更低之高度。
在第1E圖中，於一些實施方式中，自第二鰭片F2之頂部位量測之分離部位50H的高度H5位於自約80奈米(nm)至約120奈米(nm)之範圍內。於一些實施方式中，自第二鰭片F2之頂部位量測之虛設部位50L的高度H6位於自約60奈米(nm)至約100奈米(nm)之範圍內。於一些實施方式中，自第二鰭片F2之頂部位量測之嵌入在隔離絕緣層30中之介電分離壁50的底部位的高度H7位於自約5奈米(nm)至約30奈米(nm)之範圍內。
介電分離壁50的材料可為碳氮化矽(SiCN)、碳氮氧化矽(SiOCN)以及金屬氧化物(metal oxide)(例如，氧化鉿 (HfO2)、氧化鋯(ZrO2)氧化鋁(Al2O3)或任何適合的介電材料。於一些實施方式中，碳氮化矽(SiCN)用作介電分離壁50。
第1F圖為本揭露之另一實施方式。於此實施方式中，在分離部位50H與虛設部位50L之間不存在「山谷」部位。
第2A圖至第22C圖繪示依據本揭露之一些實施方式之半導體元件於不同中間製造階段下的示意圖。於第2A圖至第22C圖中，「A」圖(例如，第1A圖或第2A圖等)繪示為立體圖，「B」圖(例如，第1B圖或第2B圖等)繪示沿著對應於第1B圖中線段X1-X1之方向X的剖視圖，而「C」圖(例如，第21C圖等)繪示為平面圖。應理解，可在由第2A圖至第22C圖繪示之製程之前、期間及之後提供額外操作，且對於方法之額外實施方式，可取代或去除下文所述之一些操作。操作/製程之順序可互換。
在第2A圖以及第2B圖中，半導體鰭片20在基板10上方形成。為製造鰭片結構，藉由例如熱氧化(thermal oxidation)製程及/或化學氣相沉積(chemical vapor deposition；CVD)製程而在基板10(例如，半導體晶圓)上方形成遮罩層。舉例來說，基板10為具有一雜質濃度之p型矽基板，此雜質濃度位於自約1×1015cm-3與約5×1015cm-3之範圍內。於其他實施方式中，基板10為具有雜質濃度之n型矽基板，此雜質濃度位於自約1×1015cm-3與約5×1015cm-3之範圍內。
可選地，基板10可包含：另一元素半導體，諸如鍺(germanium)；化合物半導體，其包含諸如碳化矽(SiC)及鍺化矽(SiGe)之IV-IV族化合物半導體及諸如砷化鎵 (GaAs)、磷化鎵(GaP)、氮化鎵(GaN)、磷化銦(InP)、砷化銦(InAs)、銻化銦(InSb)、磷砷化鎵(GaAsP)、氮化鋁鎵(AlGaN)、砷銦化鋁(AlInAs)、鋁鎵砷(AlGaAs)、砷銦化鎵(GaInAs)、磷銦化鎵(GaInP)及/或磷砷化銦鎵(GaInAsP)之III-V族化合物半導體；或前述之任意組合。於一實施方式中，基板10係絕緣體覆矽(silicon-on insulator；SOI)基板之矽層。非晶體基板(諸如非晶體矽(amorphous Si)或非晶體碳化矽(amorphous SiC)或諸如二氧化矽(silicon oxide)之絕緣材料)亦可作為基板10。基板10可包含已適當摻雜有雜質(例如，P型或N型導電性)的區域。
於一些實施方式中，遮罩層包含，襯墊氧化物層24(例如，氧化矽(silicon oxide))及氮化矽遮罩層25。襯墊氧化物層24可藉由使用熱氧化製程或化學氣相沉積製程來形成。氮化矽遮罩層25可藉由諸如濺射方法之物理氣相沉積(physical vapor deposition；PVD)製程、化學氣相沉積(chemical vapor deposition；CVD)製程、電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition；PECVD)製程、大氣壓化學氣相沉積(atmospheric pressure chemical vapor deposition；APCVD)製程、低壓化學氣相沉積(low-pressure CVD；LPCVD)製程、高密度電漿化學氣相沉積(high density plasma CVD；HDPCVD)製程、原子層沉積(atomic layer deposition；ALD)製程及/或其他製程而形成。
於一些實施方式中，襯墊氧化物層24之厚度位於自約2奈米(nm)至約15奈米(nm)之範圍內，而氮化矽遮罩層25之厚度位於自約2奈米(nm)至約50奈米(nm)之範圍內。遮罩圖案進一步在遮罩層上方形成。舉例來說，遮罩圖案為藉由光蝕刻法形成之光致抗蝕劑圖案。
藉由使用遮罩圖案作為蝕刻遮罩，形成襯墊氧化物層24及氮化矽遮罩層25之硬遮罩圖案。
藉由使用硬遮罩圖案作為蝕刻遮罩，並藉由使用乾式蝕刻法及/或濕式蝕刻法之溝槽蝕刻而將基板10圖案化成半導體鰭片20。
於一實施方式中，在基板10上方設置之半導體鰭片20由與基板10相同之材料組成並自基板10連續地延伸。半導體鰭片20可為本征的，或適當摻雜有n型雜質或p型雜質。
在圖中，設置四個半導體鰭片20。半導體鰭片20用於p型鰭式場效電晶體及/或n型鰭式場效電晶體。半導體鰭片20之數目並不限於四個。此數目可小至一個，或多於四個。另外，多個虛設鰭片結構之一者可鄰近於半導體鰭片20之兩側設置以改進圖案化製程中之圖案保真度。於一些實施方式中，半導體鰭片20之寬度位於自約5奈米(nm)至約30奈米(nm)之範圍內。於一些實施方式中，半導體鰭片20之寬度位於自約7奈米(nm)至約20奈米(nm)之範圍內。於一些實施方式中，半導體鰭片20之高度H11位於自約100奈米(nm)至約300奈米(nm)之範圍內。於一些實施方式中，半導體鰭片20之高度H11位於約50奈米(nm)至100奈米(nm)之範圍內。當半導體鰭片 20之高度不均勻時，基板10之高度可自平面量測，此平面對應於半導體鰭片20之平均高度。於一些實施方式中，在鰭片蝕刻之後的遮罩圖案的高度H12位於約4奈米(nm)至約50(nm)奈米之間。
在第3A圖及第3B圖中，形成隔離絕緣層30。用以形成隔離絕緣層30之絕緣材料層在基板10上方形成以便完全地覆蓋半導體鰭片20。
舉例來說，隔離絕緣層30的絕緣材料可為二氧化矽(silicon dioxide)。前述之二氧化矽(silicon dioxide)的形成方法包含，例如，低氣壓化學氣相沉積(low-pressure CVD；LPCVD)製程、電漿化學氣相沉積(plasma CVD)製程或流動化學氣相沉積(flowable CVD)製程。在可流動化學氣相沉積製程中，可流動介電材料被沉積，而非氧化矽(silicon oxide)被沉積。可流動介電材料，如其名稱所表示，可在沉積期間「流動」以充填具有高深寬比之間隙或間距。通常，將各種化學劑添加至含矽前驅物以允許沉積膜流動。於一些實施方式中，添加氮氫鍵(nitrogen hydride bond)。可流動介電前驅物，尤其可流動氧化矽前驅物之實例包含矽酸鹽(silicate)、矽氧烷(siloxane)、甲基倍半矽氧烷(methyl silsesquioxane；MSQ)、氫倍半矽氧烷(hydrogen silsesquioxane；HSQ)、甲基倍半矽氧烷/氫倍半矽氧烷(MSQ/HSQ)、全氫矽氮烷(perhydrosilazane；TCPS)、全氫聚矽氮烷(perhydro-polysilazane；PSZ)、四乙基原矽酸酯(tetraethyl orthosilicate；TEOS)或甲矽烷基醯胺(silyl-amine)，諸如三 甲矽烷基(trisilylamine；TSA)。此等可流動氧化矽材料在多個操作製程中形成。在沉積可流動膜之後，其經固化及隨後退火以移除不需要之元素以形成氧化矽。當移除不需要之元素時，可流動膜緻密化及縮小。於一些實施方式中，進行多個退火製程。可流動膜可進行多於一次地固化及退火。隔離絕緣層30可為旋轉塗佈玻璃(SOG)、氧化矽(SiO)、氮氧化矽(SiON)、碳氮氧化矽(SiOCN)或摻氟矽酸鹽玻璃(fluorine-doped silicate glass；FSG)。隔離絕緣層30可摻雜有硼及/或磷。
另外，執行平坦化操作，諸如化學機械研磨(chemical mechanical polishing；CMP)方法，從而暴露氮化矽遮罩層25，如第3A圖及第3B圖所示。
在第4A圖及第4B圖中，第一遮罩層40在隔離絕緣層30上形成，且第二遮罩層42在第一遮罩層40上形成。第一遮罩層40包含氮化矽(SiN)及氮氧化矽(SiON)之一或多個層。第二遮罩層42由IV族材料之非晶或多晶材料組成，諸如非晶矽(amorphous silicon)或多晶矽(poly silicon)、矽鍺(silicon germanium)或鍺(germanium)。於一些實施方式中，第一遮罩層40為具有約5奈米(nm)至約30奈米(nm)之厚度的氮化矽(SiN)，且第二遮罩層42由非晶矽組成，此非晶矽具有約5奈米(nm)至約30奈米(nm)之厚度。第一遮罩層40及第二遮罩層42藉由化學氣相沉積製程、物理氣相沉積製程或原子層沉積製程或任何適合薄膜形成方法而形成。
在第5A圖及第5B圖中，光致抗蝕劑層45在第二遮罩層42上方形成，且藉由使用微影(lithography)及蝕刻(etching)操作，移除在第二鰭片F2上方之第一遮罩層40及第二遮罩層42之一部分。
在第6A圖及第6B圖中，藉由使用穿過開口46之適宜蝕刻操作，移除在第二鰭片F2上形成之襯墊氧化物層24(可視為遮罩層)以及氮化矽遮罩層25(可視為遮罩層)。藉由此蝕刻，暴露第二鰭片F2之頂表面。
在第7A圖及第7B圖中，藉由適當乾式蝕刻使第二鰭片F2產生凹陷。隨著蝕刻，第二鰭片F2之上部位具有U形蝕刻殘餘部位29，如在第7B圖中繪示。
在第8A圖及第8B圖中，藉由適宜濕式蝕刻來移除蝕刻殘餘部位29。在製造作業之階段中，第二鰭片F2之蝕刻深度H13於一些實施方式中位於自約100奈米(nm)至約300奈米(nm)之範圍內。
在第9A圖以及第9B圖中，形成介電分離壁50之介電材料。藉由化學氣相沉積製程或原子層沉積製程形成介電材料之毯覆層，隨後執行化學機械研磨或回蝕操作。介電分離壁50包含氮化矽(SiN)、碳氮化矽(SiCN)、碳氮氧化矽(SiOCN)及金屬氧化物(metal oxide)，諸如氧化鉿(HfO2)、氧化鋯(ZrO2)及氧化鋁(Al2O3)或任何適合介電材料之一或多個層。
於一些實施方式中，在形成介電分離壁50之介電材料之前，形成第一覆蓋層51。第一覆蓋層51由，例如，氧 化矽(silicon oxide)或其他適宜介電材料組成並可藉由化學氣相沉積製程或原子層沉積製程形成。第一覆蓋層51之厚度於一些實施方式中位於約0.5奈米(nm)至約2奈米(nm)之範圍內。
在第10A圖及第10B圖中，第三遮罩層52在隔離絕緣層30上方形成，且形成具有開口56之抗蝕圖案54。第三遮罩層52由IV族材料之非晶或多晶材料組成，諸如非晶矽(poly silicon)或多晶矽(poly silicon)、矽鍺(silicon germanium)或鍺(germanium)。於一些實施方式中，第三遮罩層52由具有約5奈米(nm)至約30奈米(nm)之厚度的非晶矽組成。開口56之尺寸實質上與閘極之間的節距(pitch)相等，並位於隨後分隔閘極之位置處。
在第11A圖及第11B圖中，藉由使用抗蝕圖案54(也可為光致抗蝕劑圖案)作為蝕刻遮罩來蝕刻第三遮罩層52，進而以一個閘極間距寬度在第三遮罩層52中形成開口58。開口58在方向Y上之寬度S11於一些實施方式中位於自約20奈米(nm)至約50奈米(nm)之範圍中。隨後，移除抗蝕圖案54。
在第12A圖、第12B圖以及第12C圖中，藉由使用圖案化之第三遮罩層52作為蝕刻遮罩，來使介電分離壁50之一部分產生凹陷以形成凹陷62。隨後，移除第三遮罩層52。藉由此凹陷蝕刻，介電分離壁50具有經凹陷之低部位50L(也可稱之為虛設部位)，及未經凹陷之高部位50H(也可稱之為分 離部位)，如在第12C圖中繪示。於一些實施方式中，蝕刻高度H14的量位於自約20奈米(nm)至約100奈米(nm)之範圍中。
在第13A圖以及第13B圖中，移除襯墊氧化物層24及氮化矽遮罩層25。藉由此操作，亦部分地蝕刻隔離絕緣層30，且部分地暴露介電分離壁50。在製造製程之此階段中，介電分離壁50(或未經凹陷之高部位50H)自隔離絕緣層30之上表面的伸出高度H15於一些實施方式中位於自約5奈米(nm)至約20奈米(nm)之範圍內。介電分離壁50的高部位50H與第一鰭片F1或第三鰭片F3之間的高度差於一些實施方式中位於自約10奈米(nm)至約40奈米(nm)之範圍內。第二鰭片F2與第一鰭片F1或第三鰭片F3之間的差異高度H17於一些實施方式中位於自約100奈米(nm)至約300奈米(nm)之範圍內。於一些實施方式中，高部位50H之高度H18位於自約150奈米(nm)至約400奈米(nm)之範圍內，且低部位50L之高度H19位於自約100奈米(nm)至約300奈米(nm)之範圍內。
在第15A圖及第15B圖中，進一步凹陷隔離絕緣層30以便暴露第一鰭片F1、第三鰭片F3及第四鰭片F4以及介電分離壁50之上部位。此處，經凹陷之第二鰭片F2不暴露且仍然嵌入於隔離絕緣層30中。第一鰭片F1、第三鰭片F3及第四鰭片F4於一些實施方式中以約50奈米(nm)至約200奈米(nm)的高度H20而暴露出。
在第16A圖及第16B圖中，虛設閘極介電層65在經暴露之鰭片及介電分離壁50上形成。虛設閘極介電層65例如於一些實施方式中由具有約0.5奈米(nm)至約2奈米(nm)之厚度的氧化矽(silicon oxide)組成，及可藉由化學氣相沉積製程及/或原子層沉積製程而形成。虛設閘極介電層65亦在隔離絕緣層30之上表面上形成。
在第17A圖及第17B圖中，形成虛設閘極電極層，且虛設閘極電極層藉由使用包含遮罩層72及遮罩層74之硬遮罩而圖案化，進而形成虛設閘極電極70。至少一個虛設閘極電極70經設置於第一鰭片F1及第三鰭片F3及介電分離壁50之低部位50L的上方，及至少一個虛設閘極電極70經設置於第一鰭片F1及第三鰭片F3及介電分離壁50之高部位50H的上方。於一些實施方式中，遮罩層72由諸如氮化矽(SiN)之基於氮化矽材料組成，及遮罩層74由諸如氧化矽(SiO2)之基於矽氧化物材料(silicon oxide based material)所組成。
在第18A圖及第18B圖中，側壁間隙壁76在虛設閘極電極70之相對側面上形成。形成基於矽氮化物材料(silicon nitride based material)(例如，氮化矽(SiN)、氮氧化矽(SiON)或碳氮化矽(SiCN))之毯覆層，且隨後執行各向異性蝕刻。藉由此蝕刻，移除在暴露之鰭片上形成之虛設閘極介電層65。另外，於一些實施方式中使經暴露之介電分離壁50凹陷。在此情況下，可獲得如第1E圖中繪示之結構。在其他實施方式中，不凹陷介電分離壁50。在此情況下，獲得如第1F圖中繪示之結構。
在第19A圖及第19B圖中，源極/汲極磊晶層80在經暴露之鰭片上形成。源極/汲極磊晶層80在暴露之鰭片上磊晶地形成，及包含磷化矽(SiP)、碳化矽(SiC)、碳磷化矽 (SiCP)、硼化矽(SiB)、矽鍺(SiGe)及鍺(Ge)之一或多個結晶層。於一些實施方式中，矽化物層進一步在源極/汲極磊晶層80上方形成。
隨後，形成蝕刻終止層(ESL)82，且在具有側壁間隙壁76之虛設閘極電極70之間及源極/汲極區域上方的間距中形成層間介電層84。層間介電層84可包含氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride；SiON)、氮碳氧化矽(SiOCN)、摻氟矽酸鹽玻璃(fluorine-doped silicate glass；FSG)或低介電常數介電材料(low-k dielectric material)，及可由化學氣相沉積製程或其他適宜製程組成。介電分離壁50之絕緣材料不同於隔離絕緣層30及層間介電層84之絕緣材料。
執行平坦化操作，諸如回蝕製程及/或化學機械研磨製程，以便暴露虛設閘極電極70及介電分離壁50之上部位。隨後，移除虛設閘極電極70及虛設閘極介電層65，進而形成閘極間距89，如第20A圖及第20B圖所示。
在第21A圖、第21B圖以及第21C圖中，包含閘極介電層92及主體閘極電極96(也可為金屬閘極電極層)之金屬閘極結構90在閘極間距89中形成。於某些實施方式中，閘極介電層92包含諸如氧化矽(silicon oxide)、氮化矽(silicon nitride)、或高介電常數介電材料(high-k dielectric material)、其他適宜介電材料及/或其組合之介電材料的一或多個層。高介電常數介電材料之實例包含二氧化鉿(HfO2)、氧化矽鉿(HfSiO)、氮氧化矽鉿(HfSiON，)、氧化鉭鉿 (HfTaO)、氧化鈦鉿(HfTiO)、氧化鋯鉿(HfZrO)、氧化鋯(zirconium oxide)、氧化鋁(aluminum oxide)、氧化鈦(titanium oxide)、氧化鉿-氧化鋁(hafnium dioxide-alumina；HfO2-Al2O3)合金、其他適宜高介電常數介電材料(high-k dielectric material)及/或其組合。
主體閘極電極96包含任何適合材料，諸如鋁(aluminum)、銅(copper)、鈦(titanium)、鉭(tantalum)、鎢(tungsten)、鈷(cobalt)、鉬(molybdenum)、氮化鉭(tantalum nitride)、矽化鎳(nickel silicide)、矽化鈷(cobalt silicide)、氮化鈦(TiN)、氮化鎢(WN)、鋁化鈦(TiAl)、氮化鋁鈦(TiAlN)、碳氮化鉭(TaCN)、碳化鉭(TaC)、氮化矽鉭(TaSiN)、金屬合金(metal alloys)、其他適宜材料及/或其組合。
於某些實施方式中，一或多個功函數調整層94亦設置於閘極介電層92與主體閘極電極96之間。功函數調整層94由導電材料組成，諸如氮化鈦(TiN)、氮化鉭(TaN)、碳化鉭鋁(TaAlC)、碳化鈦(TiC)、碳化鉭(TaC)、鈷(Co)、鋁(Al)、鋁化鈦(TiAl)、鈦化鉿(HfTi)、矽化鈦(TiSi)、矽化鉭(TaSi)或碳化鈦鋁(TiAlC)之單層、或兩個或兩個以上彼等材料之多層。對於n通道鰭式場效電晶體，氮化鉭(TaN)、碳化鉭鋁(TaAlC)、氮化鈦(TiN)、碳化鈦(TiC)、鈷(Co)、鋁化鈦(TiAl)、鈦化鉿(HfTi)、矽化鈦(TiSi)及矽化鉭(TaSi)之一或多者用作功函數調整層94；及對於p通道鰭式場效電晶體，碳化鉭鋁(TiAlC)、鋁(Al)、鋁化鈦(TiAl)、氮化鉭(TaN)、碳化 鉭鋁(TaAlC)、氮化鈦(TiN)、碳化鈦(TiC)及鈷(Co)之一或多者用作功函數調整層94。功函數調整層94可藉由原子層沉積製程、物理氣相沉積製程、化學氣相沉積製程、電子束蒸發製程或其他適宜製程而形成。另外，可對於可使用不同金屬層之n通道鰭式場效電晶體及p通道鰭式場效電晶體分別形成功函數調整層94。
在形成金屬閘極結構90時，閘極介電層92、功函數調整層94及主體閘極電極96(也可為閘極電極層)係藉由適宜薄膜形成方法，例如用於主體閘極電極96之化學氣相沉積製程或原子層沉積製程、及用於金屬層之化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程或電鍍製程而形成，及隨後執行諸如化學機械研磨之平坦化操作以移除在層間介電層84上方形成之多餘材料。
在第22A圖、第22B圖以及第22C圖中，進一步藉由諸如化學機械研磨之平坦化操作來使層間介電層84及金屬閘極結構90凹陷，進而暴露介電分離壁50之高部位50H。
在其他實施方式中，在第20A圖及第20B圖之操作期間，暴露介電分離壁50以將虛設閘極結構分隔為兩個子虛設閘極結構，及在第21A圖至第22C圖之操作期間，兩個子虛設閘極結構分別取代為金屬閘極結構。
如上文闡明，介電分離壁50在虛設閘極結構之前形成及形成金屬閘極結構。因此，可最小化介電分離壁50之寬度，且可將金屬閘極電極及鰭片結構之端部大小放大。
應理解，結構進行另一互補式金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor；CMOS)製程以形成諸如互連通孔、互連金屬層、鈍化層等之各特徵。
第23A圖、第23B圖、第23C圖以及第23D圖繪示依據本揭露之其他實施方式之半導體鰭式場效電晶體的各視圖。與第1A圖至第22C圖之彼等相同或類似之材料、配置、製程及/或結構可應用至以下實施方式中，且可略去詳細說明。
在以下實施方式中，介電分離壁150與半導體鰭片120之間的距離實質上不同。此距離可藉由虛設層之厚度來界定。介電分離壁150位於隔離絕緣層130上。閘極介電層192(介面氧化矽及高介電常數介電材料)沉積在半導體鰭片120及介電分離壁150上。
如第23A圖、第23B圖、第23C圖以及第23D圖所示，半導體元件包含基板110、半導體鰭片120及閘極結構190(也可為金屬閘極結構)。半導體鰭片120之底部位嵌入在隔離絕緣層130中，其亦稱為淺溝槽隔離(shallow trench isolation；STI)。在第23A圖、第23B圖、第23C圖以及第23D圖中，四個半導體鰭片120，即第一鰭片F11、第二鰭片F12、第三鰭片F13以及第四鰭片F14，設置於基板110上方，但半導體鰭片120之數目並不限於四個。閘極結構190中的一些係藉由第一介電分離壁150A(亦可稱為分離壁)或第二介電分離壁150B(亦可稱為分離壁)而實體分離，此第一介電分離壁150A或第二介電分離壁150B由介電材料組成。在閘極結構190之相 對側面上，設置側壁間隙壁176。閘極結構190包含閘極介電層192、功函數調整層194及主體閘極電極196。
不由閘極結構190覆蓋之半導體鰭片120為源極/汲極區域。源極/汲極(source/drain,S/D)磊晶層180在半導體鰭片120之源極/汲極區域上形成，且蝕刻終止層182在源極/汲極磊晶層180上方形成。另外，形成層間介電層184以覆蓋源極/汲極結構。
在第23A圖、第23B圖、第23C圖以及第23D圖中，半導體鰭片120(亦可稱為鰭片結構)於一些實施方式中包含依序設置之第一鰭片F11、第二鰭片F12、第三鰭片F13及第四鰭片F14。在第一鰭片F11與第二鰭片F12之間的節距P31為兩倍的基礎鰭片節距FP，在第二鰭片F12與第三鰭片F13之間的節距P32為三倍的基礎鰭片節距FP，且在第三鰭片F13與第四鰭片F14之間的節距P33為四倍或四倍以上的基礎鰭片節距FP。於一些實施方式中，其中基礎鰭片節距FP為藉由設計規則界定之最小鰭片節距，於一些實施方式中基礎鰭片節距FP為約14奈米(nm)至30奈米(nm)。
如第23C圖及第23D圖所示，於一些實施方式中，在源極/汲極區域上之蝕刻終止層182與層間介電層184之上表面之間的距離H32位於自約14奈米(nm)至約30奈米(nm)之範圍內。於一些實施方式中，在第一鰭片F11上之頂端與主體閘極電極96之上表面之間的距離H31位於自約18奈米(nm)至約40奈米(nm)之範圍內。
在第23A圖至第23D圖中，於一些實施方式中，在第一介電分離壁150A與附近之第一鰭片F11或第二鰭片F12之間的距離S31位於自約8奈米(nm)至約20奈米(nm)之範圍中，及在第二介電分離壁150B與附近之第三鰭片F13或第四鰭片F14之間的距離S32位於自約20奈米(nm)至約40奈米(nm)之範圍中。
第一介電分離壁150A之寬度W31於一些實施方式中為約4奈米(nm)至約8奈米(nm)。第二介電分離壁150B之寬度W32於一些實施方式中為約8奈米(nm)至約40奈米(nm)。
如在第23C圖及第2D圖中繪示，介電分離壁150之底部位在隔離絕緣層130之上表面上。
介電分離壁150之材料可為碳氮化矽(SiCN)、碳氮氧化矽(SiOCN)及金屬氧化物(metal oxide)，諸如氧化鉿(HfO2)、氧化鋯(ZrO2)及氧化鋁(Al2O3)或任何適合介電材料。
第24A圖至第45B圖繪示依據本揭露之其他實施方式之順序半導體元件製造製程的各階段。在第24A圖至第45B圖中，「A」圖繪示了立體圖，「B」圖繪示了沿著對應於第23B圖之線段X12-X12之方向X的剖視圖，及「C」圖繪示平面圖。應理解，可在藉由第24A圖至第45B圖繪示之製程之前、期間及之後提供額外操作；及對於方法之額外實施方式，下文所述之一些操作可經取代或去除。操作/製程之順序可互換。與上述實施方式之彼等相同或類似之結構、配置、材料及/或製程可應用於以下實施方式中，且可略去詳細說明。
在第24A圖及第24B圖中，半導體鰭片120在基板110上方形成。第一鰭片F11、第二鰭片F12、第三鰭片F13以及第四鰭片F14包含第一覆蓋層122及第二覆蓋層124。第一覆蓋層122由諸如二氧化鈦(titanium oxide)、二氧化鉿(hafnium oxide)及氧化鋯(zirconium oxide)之金屬氧化物(metal oxide)組成。第一覆蓋層122之厚度於一些實施方式中為約5奈米(nm)至約20奈米(nm)。第二覆蓋層124由IV族材料之非晶或多晶材料組成，諸如(amorphous silicon)或多晶矽(poly silicon)、矽鍺(silicon germanium)或鍺(germanium)。於一些實施方式中，第二覆蓋層124由具有約20奈米(nm)至約50奈米(nm)之厚度的非晶矽組成。
另外，形成隔離絕緣層130亦稱為淺溝槽隔離(shallow trench isolation；STI)層。隔離絕緣層130之絕緣材料層在基板110上方形成以便完全地覆蓋半導體鰭片120。執行諸如化學機械研磨(chemical mechanical polishing；CMP)方法之平坦化操作，進而暴露第二覆蓋層124。
在第25A圖及第25B圖中，將隔離絕緣層130凹陷及形成氧化層135。於一些實施方式中，氧化層135可藉由原子層沉積(atomic layer deposition；ALD)製程及/或化學氣相沉積(chemical vapor deposition；CVD)製程而形成及具有約1奈米(nm)至約5奈米(nm)之厚度。在凹陷隔離絕緣層130之後，隔離絕緣層130之上表面與第二覆蓋層124之頂端之間的距離於一些實施方式中位於自約100奈米(nm)至約400奈米(nm)之範圍中。
在第26A圖及第26B圖中，犧牲層140在凹陷之隔離絕緣層130上方形成，以使得覆蓋有氧化層135之第二覆蓋層124自隔離絕緣層130伸出。於一些實施方式中，犧牲層140由諸如底部抗反射塗層(bottom anti reflective coating；BARC)或光致抗蝕劑之有機材料組成。首先形成厚層狀結構，隨後執行回蝕操作以調整犧牲層140之厚度。
在第27A圖及第27B圖中，在第二覆蓋層124上形成之氧化層135藉由濕式及/或乾式蝕刻而移除，且隨後移除犧牲層140。
在第28A圖及第28B圖中，第一虛設層142在半導體鰭片120上方形成。第一虛設層142由IV族材料之非晶或多晶材料組成，諸如非晶矽(amorphous)或多晶矽(poly silicon)、矽鍺(silicon germanium)或鍺(germanium)。於一些實施方式中，第一虛設層142由具有約5奈米(nm)至約20奈米(nm)之厚度的非晶矽組成。此處，間距在形成於附近鰭片結構上之第一虛設層142之間形成。形成非晶矽之毯覆層，且隨後執行各向異性蝕刻。在形成於第一鰭片F11與第二鰭片F12上之第一虛設層142之間的間距S41於一些實施方式中位於自約4奈米(nm)至約14奈米(nm)的範圍中。在隔離絕緣層130之上表面與第一虛設層142之頂端之間的高度H42於一些實施方式中位於自約120奈米(nm)至約500奈米(nm)之範圍中。於一些實施方式中，因為第二覆蓋層124與第一虛設層142由同一材料組成，例如非晶矽(amorphous Si)，所以在第二覆蓋層124與第一虛設層142之間不存在可見邊界。
在第29A圖及第29B圖中，第二虛設層143藉由使用原子層沉積製程或化學氣相沉積製程共形形成。第二虛設層143由諸如氮化矽(SiN)及氮氧化矽(SiON)之基於氮化矽之材料組成。於一些實施方式中，第二虛設層143由具有約5奈米(nm)至約20奈米(nm)之厚度的氮化矽(SiN)組成。第二虛設層143完全地充填了在第一鰭片F11與第二鰭片F12之間的間距，而間距在第二鰭片F12與第三鰭片F13之間及在第三鰭片F13與第四鰭片F14之間形成。
在第30A圖及第30B圖中，執行各向異性蝕刻以移除第二虛設層143之不必要部分，而保留在第一鰭片F11與第二鰭片F12之間的間距中的第二虛設層143。
在第31A圖及第31B圖中，形成第三虛設層144。第三虛設層144由IV族材料之非晶或多晶材料組成，諸如非晶矽(amorphous silicon)或多晶矽(poly silicon)、矽鍺(silicon germanium)或鍺(germanium)。於一些實施方式中，第三虛設層144由具有約5奈米(nm)至約20奈米(nm)之厚度的非晶矽組成。此處，間距在形成於附近鰭片上之第三虛設層144之間形成。
在第32A圖及第32B圖中，執行各向異性蝕刻。在形成於第二鰭片F12與第三鰭片F13上之第三虛設層144之間的間距S42於一些實施方式中位於自約4奈米(nm)至約14奈米(nm)的範圍中。在形成於第三鰭片F13與第四鰭片F14上之第三虛設層144之間的間距S43於一些實施方式中位於自約8奈米(nm)至約40奈米(nm)的範圍中。
在第33A圖及第33B圖中，藉由濕式及/或乾式蝕刻移除第二虛設層143。在形成於第二鰭片F12與第三鰭片F13上之第三虛設層144之間的間距S44於一些實施方式中位於自約4奈米(nm)至約14奈米(nm)的範圍中。在形成於第三鰭片F13與第四鰭片F14上之第三虛設層144之間的間距S45於一些實施方式中位於自約8奈米(nm)至約40奈米(nm)的範圍中。
在第34A圖及第34B圖中，形成介電分離壁150之介電材料。形成介電材料之毯覆層及隨後執行化學機械研磨或回蝕操作。介電分離壁150包含矽(Si)、碳氮化矽(SiCN)、碳氮氧化矽(SiOCN)、諸如氧化鉿(HfO2)、氧化鋯(ZrO2)及氧化鋁(Al2O3)之金屬氧化物(metal oxide)，或任一其他適宜介電材料之一或多個層。介電分離壁150之介電材料藉由化學氣相沉積製程、原子層沉積製程或任一其他適宜薄膜形成方法而形成。
在第35A圖及第35B圖中，在介電分離壁150及第一虛設層142及第二虛設層143之介電材料上形成遮罩層152。遮罩層152包含諸如氧化矽(SiO2)及氮氧化矽(SiON)之基於氧化矽材料之一或多個層。於一些實施方式中，遮罩層152為具有約5奈米(nm)至約30奈米(nm)之厚度的氧化矽(SiO2)。
在第36A圖、第36B圖以及第36C圖中，藉由使用光致抗蝕劑圖案154，而圖案化遮罩層152。光致抗蝕劑圖案154之一者位於一區域上方，在此區域中單獨地形成兩個閘極電極組；及光致抗蝕劑圖案154之一者位於一區域上方，在此區域中單獨地形成另一閘極電極組。參看第23B圖。
在第37A圖及第37B圖中，藉由使用圖案化之遮罩層152作為蝕刻遮罩，圖案化介電分離壁150之介電材料，進而形成第一介電分離壁150A及第二介電分離壁150B。第一介電分離壁150A具有不同於第二介電分離壁150B之寬度。於一些實施方式中，第一介電分離壁150A之寬度為第二介電分離壁150B之寬度的兩倍或更多。
在第38A圖及第38B圖中，形成第四虛設層170。第四虛設層170由IV族材料之非晶或多晶材料組成，諸如非晶矽(amorphous silicon)或多晶矽(poly silicon)、矽鍺(silicon germanium)或鍺(germanium)。於一些實施方式中，第四虛設層170由多晶矽組成。於某些實施方式中，因為第二覆蓋層124、第一虛設層142、第三虛設層144及第四虛設層170由例如非晶矽之同一材料組成，所以其作為一個虛設閘極電極層。
在第39A圖、第39B圖、第39C圖以及第39D圖中，藉由使用包含層狀結構172及層狀結構174之硬遮罩圖案化虛設閘極電極層(例如，第二覆蓋層124、第一虛設層142、第三虛設層144及第四虛設層170)，進而形成虛設閘極電極175。至少一個虛設閘極電極175設置於第一鰭片F11及第二鰭片F12及第一介電分離壁150A上方，及至少一個虛設閘極電極175設置於第三鰭片F13及第四鰭片F14及第二介電分離壁150B上方。於一些實施方式中，如在第39C圖中繪示，兩個虛設閘極電極175設置於第一鰭片F11至第四鰭片F14及第一介電分離壁150A上方，及一個虛設閘極電極175設置於第一鰭片F11、第二鰭片F12、第三鰭片F13、第四鰭片F14及第二介電 分離壁150B上方。虛設閘極電極175之寬度W41於一些實施方式中位於自約4奈米(nm)至約20奈米(nm)之範圍中。
在第40A圖及第40B圖中，側壁間隙壁176在虛設閘極電極175之相對側面上形成。形成基於氮化矽材料(氮化矽(SiN)、氮氧化矽(SiON)或碳氮化矽(SiCN))之毯覆層，且隨後執行各向異性蝕刻。藉由此蝕刻，移除在暴露之鰭片上形成之基於氮化矽之材料。於一些實施方式中，將不由虛設閘極電極及側壁間隙壁覆蓋之介電分離壁150凹陷。在其他實施方式中，不將介電分離壁150凹陷。
在第41A圖及第41B圖中，源極/汲極磊晶層180在暴露之鰭片上形成。磊晶源極/汲極層包含磷化矽(SiP)、碳化矽(SiC)、碳磷化矽(SiCP)、硼化矽(SiB)、矽鍺(SiGe)及鍺(Ge)之一或多個結晶層。於一些實施方式中，矽化物層進一步在源極/汲極磊晶層180上方形成。
在第42A圖及第42B圖中，形成蝕刻終止層182，且在具有側壁間隙壁176之虛設閘極電極175之間的間距中形成層間介電層184。層間介電層184可包含氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride；SiON)、氮碳氧化矽(SiOCN)、摻氟矽酸鹽玻璃(fluorine-doped silicate glass；FSG)或低介電常數介電材料(low-k dielectric material)，及可由化學氣相沉積製程或其他適宜製程製成。介電分離壁150之絕緣材料不同於隔離絕緣層130及層間介電層184之絕緣材料。
執行平坦化操作，諸如回蝕製程及/或化學機械研磨製程，以便暴露虛設閘極電極175及第一介電分離壁150A及第二介電分離壁150B之上部位。
在第43A圖及第43B圖中，移除虛設閘極電極175、第一覆蓋層122及第二覆蓋層124及氧化層135，進而形成閘極間距189。
在第44A圖、第44B圖以及第44C圖中，包含閘極介電層192、功函數調整層194及主體閘極電極96之金屬閘極結構190在閘極空間189中形成。在形成金屬閘極結構190時，閘極介電層192、功函數調整層194及閘極電極層藉由適宜薄膜形成方法，例如用於閘極介電層192之化學氣相沉積製程或原子層沉積製程、及用於金屬層之化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程或電鍍製程而形成，及隨後執行諸如化學機械研磨之平坦化操作以移除在層間介電層184上方形成之多餘材料。
在第45A圖以及第45B圖中，執行諸如化學機械研磨之平坦化操作以暴露第一介電分離壁150A及第二介電分離壁150B。
於一些實施方式中，一個閘極結構190及側壁間距176之至少一者藉由第一介電分離壁150A與另一第二閘極結構190及側壁間隙壁176之至少一者分離。另外，於一些實施方式中，側壁間隙壁176在第一介電分離壁150A之側壁上連續地形成，及其他側壁間隙壁176在第一介電分離壁150A之其他側壁上連續地形成。
在其他實施方式中，在第42A圖及第42B圖之操作期間，暴露介電分離壁150以將虛設閘極結構分隔為兩個子虛設閘極結構，及在第43A圖至第45B圖之操作期間，兩個子虛設閘極結構分別取代為金屬閘極結構。
如上文闡明，介電分離壁150在虛設閘極結構之前形成，且形成金屬閘極結構190。因此，可更精確地控制介電分離壁150之寬度及可放大金屬閘極電極及鰭片結構之端部大小。
應理解，結構進行另一互補式金屬氧化物半導體製程以形成諸如互連通孔、互連金屬層、鈍化層等之各特徵。
本文描述之各實施方式或實例提供超過現有技術之若干優勢。藉由使用如上所述之介電分離壁，固定適當數量(尺寸)之端蓋(在介電分離壁與最近之鰭片之間的間距)及減少鰭片至鰭片間距是可能的。
應理解，本文無必要論述所有優勢，且沒有特定優勢對於所有實施方式或實例為必需，以及其他實施方式或實例可提供不同優勢。
上文概述若干實施方式或實例之特徵，使得熟習此項技術者可更好地理解本揭露之態樣。熟習此項技術者應瞭解，可輕易使用本揭露作為用於設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施方式或實例之相同目的及/或達成相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭露之精神及範疇，且可在不脫離本揭露之精神及範疇的情況下進行本文的各種變化、替代及更改。

Claims (10)

  1. 一種半導體元件的製造方法，包含：形成一分離壁於兩鰭片結構之間，該分離壁的材質為一介電材料；形成一虛設閘極結構於該分離壁以及該兩鰭片結構上方；形成一層間介電層於該虛設閘極結構上方；移除該層間介電層之一上部位，進而暴露該虛設閘極結構；藉由一金屬閘極結構取代該虛設閘極結構；以及執行一平坦化操作以暴露該分離壁，進而將該金屬閘極結構分隔為一第一閘極結構及一第二閘極結構，其中該第一閘極結構與該第二閘極結構藉由該分離壁而相互分離。
  2. 如請求項1所述之半導體元件的製造方法，更包含：形成該兩鰭片結構；以及形成一隔離絕緣層，使得該兩鰭片結構的複數個上部位突出於該隔離絕緣層，其中該分離壁之的一底部位係嵌入於該隔離絕緣層。
  3. 如請求項1所述之半導體元件的製造方法，更包含：形成該兩鰭片結構；以及形成一隔離絕緣層，使得該兩鰭片結構的複數個上部位突出於該隔離絕緣層，其中該分離壁的一底部位係位於該隔離絕緣層的一上表面上或上方。
  4. 如請求項1所述之半導體元件的製造方法，更包含：形成複數個側壁間隙壁於該虛設閘極結構的相對側上，其中在形成該第一閘極結構與該第二閘極結構之後，該第一閘極結構上的該些側壁間隙壁係藉由該分離壁而分離於該第二閘極結構上的該些側壁間隙壁。
  5. 如請求項1所述之半導體元件的製造方法，其中該第一閘極結構與該第二閘極結構分別包含一閘極介電層以及一閘極電極層，且該閘極介電層係形成於該分離壁之複數個側壁上。
  6. 一種半導體元件的製造方法，包含：形成一第一鰭片結構、一第二鰭片結構以及一第三鰭片結構，該第二鰭片結構位於該第一鰭片結構與第三鰭片結構之間，該第一鰭片結構、該第二鰭片結構以及該第三鰭片結構中之每一者的材質為半導體材料，且具有一絕緣覆蓋層；形成一隔離絕緣層，使得該第一鰭片結構、該第二鰭片結構以及該第三鰭片結構係嵌入於該隔離絕緣層，而該絕緣覆蓋層被暴露出；形成一第一遮罩圖案於該隔離絕緣層上方，該第一遮罩圖案具有一第一開口，該第一開口位於該第二鰭片結構上方；藉由蝕刻製程使該第二鰭片結構凹陷，且該第一遮罩圖案作為一蝕刻遮罩；形成一介電分離壁於凹陷之該第二鰭片結構上；使該隔離絕緣層凹陷，使得該第一鰭片結構及第三鰭片結構的複數個上部位與該介電分離壁的上部位被暴露出；形成一第一虛設閘極結構於暴露之該第一鰭片結構、暴露之該第三鰭片結構以及暴露之該介電分離壁上方；形成一層間介電層於該第一虛設閘極結構上方；移除該層間介電層的一上部位，進而暴露該第一虛設閘極結構；藉由一金屬閘極結構取代該第一閘極結構；以及執行一平坦化操作以暴露該介電分離壁，進而將該金屬閘極結構分隔為一第一閘極結構及一第二閘極結構，其中該第一閘極結構與該第二閘極結構藉由該介電分離壁而相互分離。
  7. 如請求項6所述之半導體元件的製造方法，更包含：在形成該第一虛設閘極結構的步驟與形成該層間介電層的步驟之間：形成複數個側壁間隙壁於該第一鰭片結構、該第三鰭片結構以及該介電分離壁的相對側上；移除在該第一鰭片結構及第三鰭片結構上該側壁間隙壁的複數個部位，進而暴露該第一鰭片結構及第三鰭片結構的複數個源極/汲極部位；以及形成複數個源極/汲極磊晶層於暴露之該些源極/汲極部位上。
  8. 一種半導體元件，包含：一第一閘極電極，設置於一隔離絕緣層上方，該隔離絕緣層形成於一基板上；一第二閘極電極，設置於該隔離絕緣層上方，該第一閘極電極與該第二閘極電極延伸於一第一方向，且沿著該第一方向對準；以及一介電分離壁，穿過該隔離絕緣層，突出於該隔離絕緣層，且設置於該第一閘極電極與該第二閘極電極之間，且將該第一閘極電極分離於該第二閘極電極，其中該介電分離壁的介電材料，係不同於該隔離絕緣層的介電材料。
  9. 如請求項8所述之半導體元件，更包含：一第一鰭片結構，突出於該隔離絕緣層；以及一第二鰭片結構，突出於該隔離絕緣層，其中該第一閘極電極係設置於該第一鰭片結構上方，該第二閘極電極係設置於該第二鰭片結構上方，且該介電分離壁與該第一鰭片結構之間的一中心距離實質上相同於該介電分離壁與該第二鰭片結構之間的一中心距離。
  10. 如請求項8所述之半導體元件，更包含：一第一鰭片結構，突出於該隔離絕緣層；以及一第二鰭片結構，突出於該隔離絕緣層，其中該第一閘極電極係設置於該第一鰭片結構上方，該第二閘極電極係設置於該第二鰭片結構上方，該第一鰭片結構與該介電分離壁之間的一第一間距實質上相同於一基礎鰭片間距或為該基礎鰭片間距的倍數，且該第二鰭片結構與該介電分離壁之間的一第二間距等於該基礎鰭片間距或為該基礎鰭片間距的倍數。
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