KR20180079160A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20180079160A
KR20180079160A KR1020170117200A KR20170117200A KR20180079160A KR 20180079160 A KR20180079160 A KR 20180079160A KR 1020170117200 A KR1020170117200 A KR 1020170117200A KR 20170117200 A KR20170117200 A KR 20170117200A KR 20180079160 A KR20180079160 A KR 20180079160A
Authority
KR
South Korea
Prior art keywords
layer
pin
fin
gate structure
dielectric
Prior art date
Application number
KR1020170117200A
Other languages
English (en)
Other versions
KR102041357B1 (ko
Inventor
구오-쳉 칭
시 닝 주
치흐-리앙 첸
치흐-하오 왕
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20180079160A publication Critical patent/KR20180079160A/ko
Application granted granted Critical
Publication of KR102041357B1 publication Critical patent/KR102041357B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

반도체 소자를 제조하는 방법에서, 유전체 재료로 이루어지는 분리 벽이, 2개의 핀 구조물 사이에 형성된다. 더미 게이트 구조물이, 분리 벽 및 2개의 핀 구조물 위에 형성된다. 층간 유전체(ILD) 층이, 더미 게이트 구조물 위에 형성된다. ILD 층의 상측 부분이 제거되어, 그로 인해 더미 게이트 구조물이 노출되도록 한다. 더미 게이트 구조물은, 금속 게이트 구조물로 교체된다. 평탄화 공정이, 분리 벽을 노출시키기 위해 실행되며, 그로 인해 금속 게이트 구조물을 제1 게이트 구조물 및 제2 게이트 구조물로 분할하도록 한다. 제1 게이트 구조물 및 제2 게이트 구조물은, 분리 벽에 의해 분리된다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
관련 출원의 상호 참조
본 출원은, 그 전체 개시가 본 명세서에 참조로 통합되는, 2016년 12월 30일 출원된, 미국 가출원번호 제62/440,800호에 대한 우선권을 주장한다.
본 개시는 반도체 집적 회로에 관한 것으로, 더욱 구체적으로 핀 구조물을 구비하는 반도체 소자 및 그의 제조 공정에 관한 것이다.
반도체 산업이, 더 높은 소자 밀도, 더 높은 성능, 및 더 낮은 비용을 쫓아서, 나노미터 기술 처리 노드들(nodes)로 진전됨에 따라, 제조 및 설계 문제 모두로부터의 도전들이, 핀 전계 효과 트랜지스터(Fin FET)와 같은, 3차원 설계의 발전을 야기해 왔다. Fin FET 소자들은 전형적으로, 높은 형상비를 구비하며 그리고 그 내부에 반도체 트랜지스터 소자들의 채널 영역들 및 소스/드레인 영역들이 형성되는, 반도체 핀들을 포함한다. 게이트가, 더 빠르고 더 신뢰할 수 있으며 그리고 더 양호하게 제어되는 반도체 트랜지스터 소자들을 생성하기 위해, 채널 영역들 및 소스/드레인 영역들의 증가된 표면적의 이점을 활용하도록, 핀 구조물들의 측면들 위에 그리고 그를 따라 형성된다(예를 들어, 둘러쌈(wrapping)). 금속 게이트 구조물은 흔히, 높은 전기 유전 상수를 갖는 하이-k 게이트 유전체와 함께, Fin FET 소자에서 사용되며, 그리고 게이트 교체 기술에 의해 제조된다.
본 발명은, 반도체 소자를 제조하는 방법으로서, 2개의 핀 구조물 사이에 유전체 재료로 이루어지는 분리 벽을 형성하는 단계; 분리 벽 및 2개의 핀 구조물 위에 더미 게이트 구조물을 형성하는 단계; 더미 게이트 구조물 위에 층간 유전체(ILD) 층을 형성하는 단계; 더미 게이트 구조물을 노출시키도록 ILD 층의 상측 부분을 제거하는 단계; 더미 게이트 구조물을 금속 게이트 구조물로 교체하는 단계; 및 분리 벽을 노출시키도록, 그로 인해 금속 게이트 구조물을 제1 게이트 구조물 및 제2 게이트 구조물로 분할하도록, 평탄화 공정을 실행하는 단계를 포함하고, 제1 게이트 구조물 및 제2 게이트 구조물은 분리 벽에 의해 분리되는 것인, 반도체 소자 제조 방법을 제공한다.
본 개시는, 첨부되는 도면들과 함께 읽을 때 뒤따르는 상세한 설명으로부터 최상으로 이해된다. 본 산업의 표준 관행에 따라, 다양한 특징부들이 축적대로 도시되지 않으며 그리고 단지 예시의 목적으로 사용된다는 것이 강조된다. 실제로, 다양한 특징부들의 치수들은 논의의 명료함을 위해 임의로 증가되거나 감소될 수 있다.
도 1a는, 본 개시의 일부 실시예에 따른 반도체 소자의 사시도를 도시한다. 도 1b는, 본 개시의 일부 실시예에 따른 반도체 소자의 평면도를 도시한다. 본 개시의 일부 실시예에 따른 것으로서, 도 1c는 도 1b의 X1-X1 선에 대응하는 단면도를 도시하며, 그리고 도 1d는, 도 1b의 X2-X2 선에 대응하는 단면도를 도시한다. 도 1e는, 본 개시의 일부 실시예에 따른, 도 1b의 Y1-Y1 선에 대응하는 단면도를 도시한다. 도 1f는, 본 개시의 다른 실시예에 따른, 도 1b의 Y1-Y1 선에 대응하는 단면도를 도시한다.
양자 모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 2a는 사시도이며 그리고 도 2b는 도 1b의 X1-X1 선에 대응하는 단면도이다.
양자 모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 3a는 사시도이며 그리고 도 3b는 도 1b의 X1-X1 선에 대응하는 단면도이다.
양자 모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 4a는 사시도이며 그리고 도 4b는 도 1b의 X1-X1 선에 대응하는 단면도이다.
양자 모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 5a는 사시도이며 그리고 도 5b는 도 1b의 X1-X1 선에 대응하는 단면도이다.
양자 모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 6a는 사시도이며 그리고 도 6b는 도 1b의 X1-X1 선에 대응하는 단면도이다.
양자 모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 7a는 사시도이며 그리고 도 7b는 도 1b의 X1-X1 선에 대응하는 단면도이다.
양자 모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 8a는 사시도이며 그리고 도 8b는 도 1b의 X1-X1 선에 대응하는 단면도이다.
양자 모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 9a는 사시도이며 그리고 도 9b는 도 1b의 X1-X1 선에 대응하는 단면도이다.
양자 모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 10a는 사시도이며 그리고 도 10b는 도 1b의 X1-X1 선에 대응하는 단면도이다.
양자 모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 11a는 사시도이며 그리고 도 11b는 도 1b의 X1-X1 선에 대응하는 단면도이다.
모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 12a는 사시도이고, 도 12b는 도 1b의 X1-X1 선에 대응하는 단면도이며, 그리고 도 12c는 도 1b의 Y1-Y1 선에 대응하는 단면도이다.
양자 모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 13a는 사시도이며 그리고 도 13b는 도 1b의 X1-X1 선에 대응하는 단면도이다.
모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 14a는 사시도이고, 도 14b는 도 1b의 X1-X1 선에 대응하는 단면도이며, 그리고 도 14c는 도 1b의 Y1-Y1 선에 대응하는 단면도이다.
양자 모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 15a는 사시도이며 그리고 도 15b는 도 1b의 X1-X1 선에 대응하는 단면도이다.
양자 모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 16a는 사시도이며 그리고 도 16b는 도 1b의 X1-X1 선에 대응하는 단면도이다.
양자 모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 17a는 사시도이며 그리고 도 17b는 도 1b의 X1-X1 선에 대응하는 단면도이다.
양자 모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 18a는 사시도이며 그리고 도 18b는 도 1b의 X1-X1 선에 대응하는 단면도이다.
양자 모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 19a는 사시도이며 그리고 도 19b는 도 1b의 X1-X1 선에 대응하는 단면도이다.
양자 모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 20a는 사시도이며 그리고 도 20b는 도 1b의 X1-X1 선에 대응하는 단면도이다.
모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 21a는 사시도이고, 도 21b는 도 1b의 X1-X1 선에 대응하는 단면도이며, 그리고 도 21c는 평면도이다.
모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 22a는 사시도이고, 도 22b는 도 1b의 X1-X1 선에 대응하는 단면도이며, 그리고 도 22c는 평면도이다.
도 23a는, 본 개시의 일부 실시예에 따른 반도체 소자의 사시도를 도시한다. 도 23b는, 본 개시의 일부 실시예에 따른 반도체 소자의 평면도를 도시한다. 본 개시의 일부 실시예에 따른 것으로서, 도 23c는 도 23b의 X11-X11 선에 대응하는 단면도를 도시하며, 그리고 도 23d는, 도 23b의 X12-X12 선에 대응하는 단면도를 도시한다.
양자 모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 24a는 사시도이며 그리고 도 24b는 도 23b의 X12-X12 선에 대응하는 단면도이다.
양자 모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 25a는 사시도이며 그리고 도 25b는 도 23b의 X12-X12 선에 대응하는 단면도이다.
양자 모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 26a는 사시도이며 그리고 도 26b는 도 23b의 X12-X12 선에 대응하는 단면도이다.
양자 모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 27a는 사시도이며 그리고 도 27b는 도 23b의 X12-X12 선에 대응하는 단면도이다.
양자 모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 28a는 사시도이며 그리고 도 28b는 도 23b의 X12-X12 선에 대응하는 단면도이다.
양자 모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 29a는 사시도이며 그리고 도 29b는 도 23b의 X12-X12 선에 대응하는 단면도이다.
양자 모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 30a는 사시도이며 그리고 도 30b는 도 23b의 X12-X12 선에 대응하는 단면도이다.
양자 모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 31a는 사시도이며 그리고 도 31b는 도 23b의 X12-X12 선에 대응하는 단면도이다.
양자 모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 32a는 사시도이며 그리고 도 32b는 도 23b의 X12-X12 선에 대응하는 단면도이다.
양자 모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 33a는 사시도이며 그리고 도 33b는 도 23b의 X12-X12 선에 대응하는 단면도이다.
양자 모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 34a는 사시도이며 그리고 도 34b는 도 23b의 X12-X12 선에 대응하는 단면도이다.
양자 모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 35a는 사시도이며 그리고 도 35b는 도 23b의 X12-X12 선에 대응하는 단면도이다.
모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 36a는 사시도이고, 도 36b는 도 23b의 X12-X12 선에 대응하는 단면도이며, 그리고 도 36c는 평면도이다.
양자 모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 37a는 사시도이며 그리고 도 37b는 도 23b의 X12-X12 선에 대응하는 단면도이다.
양자 모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 38a는 사시도이며 그리고 도 38b는 도 23b의 X12-X12 선에 대응하는 단면도이다.
모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 39a는 사시도이며, 도 39b는 도 23b의 X12-X12 선에 대응하는 단면도이고, 도 39c는 평면도이며, 그리고 도 39d는 Y 방향을 따라 보이는 측면도이다.
양자 모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 40a는 사시도이며 그리고 도 40b는 도 23b의 X12-X12 선에 대응하는 단면도이다.
양자 모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 41a는 사시도이며 그리고 도 41b는 도 23b의 X12-X12 선에 대응하는 단면도이다.
양자 모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 42a는 사시도이며 그리고 도 42b는 도 23b의 X12-X12 선에 대응하는 단면도이다.
양자 모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 43a는 사시도이며 그리고 도 43b는 도 23b의 X12-X12 선에 대응하는 단면도이다.
모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 44a는 사시도이고, 도 44b는 도 23b의 X12-X12 선에 대응하는 단면도이며, 그리고 도 44c는 평면도이다.
양자 모두 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들 중 하나를 도시하는 것으로서, 도 45a는 사시도이며 그리고 도 45b는 도 23b의 X12-X12 선에 대응하는 단면도이다.
뒤따르는 개시는 본 발명의 상이한 특징들을 구현하기 위한 상이한 실시예들 또는 예들을 제공한다는 것이 이해되어야 한다. 구성요소들 및 배열들에 대한 구체적인 실시예들 또는 예들이 본 개시를 단순화하기 위해 이하에 설명된다. 물론, 이들은 단지 예들이며 제한할 의도가 아니다. 예를 들어, 요소들의 치수들은 개시된 범위들 또는 값들로 제한되지 않는 대신, 공정 조건들 및/또는 소자의 요구되는 특성들에 의존할 수 있을 것이다. 더불어 뒤따르는 설명에서 제2 특징부 위의 또는 상의 제1 특징부의 형성은, 제1 특징부 및 제2 특징부가 직접적인 접촉 상태로 형성되는 실시예들을 포함할 수 있으며, 그리고 또한 부가적인 특징부들이, 제1 특징부 및 제2 특징부가 직접적인 접촉 상태에 놓이지 않도록, 제1 특징부 및 제2 특징부 사이에 놓이도록 형성될 수도 있는 실시예들을 포함할 수 있다. 다양한 특징부들이 임의로 단순함 및 명료함을 위해 상이한 축적으로 작도될 수 있을 것이다.
또한, "밑에", "아래에", "아래쪽", "위에", "위쪽" 및 이와 유사한 것과 같은, 공간적으로 상대적인 용어들은, 본 명세서에서, 도면에 예시된 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관련성을 설명하기 위한, 설명의 용이함을 위해 사용될 수 있을 것이다. 공간적으로 상대적인 용어들은, 도면에 도시된 방향성에 부가하여, 사용 또는 작동 중인 디바이스의 상이한 방향성을 포괄하도록 의도된다. 소자는 달리 배향될 될 수 있으며(90°회전하게 되거나 또는 다른 방향으로) 그리고 본 명세서에서 사용되는 공간적으로 상대적인 기술어들은 마찬가지로 그에 따라 해석될 것이다. 부가적으로, 용어 "이루어지는"은, "포함하는" 또는 "구성되는"을 의미할 수 있을 것이다.
도 1a 내지 도 1e는, 본 개시의 일부 실시예에 따른, 반도체 핀 전계 효과 트랜지스터(FinFET)의 여러 도면을 도시한다.
본 개시에서, X 방향을 따라 연장되고 정렬되는 2개의 게이트 패턴이, 유전체 재료로 이루어지는 분리 벽에 의해 물리적으로 분리된다. 도 1a 내지 도 1e에 도시된 바와 같이, 반도체 소자가, 기판(10), 반도체 핀들(20) 및 게이트 구조물들(90)을 포함한다. 반도체 핀들(20)의 바닥은, 격리 절연 층(30) 내에 매립되며, 이는 또한 얕은 트렌치 격리(shallow trench isolation: STI)로 지칭된다. 도 1a 내지 도 1e에서, 4개의 핀(F1, F2, F3, F4)이 기판(10) 위에 배치되지만, 핀들의 개수는 4개로 제한되지 않는다. 게이트 구조물들(90)들 중의 일부는, 유전체 재료로 이루어지는 분리 벽들(50)에 의해 물리적으로 분리된다. 분리 벽(50)은, 일부 실시예에서, 제1 커버 층(51)에 의해 추가로 덮인다. 게이트 구조물(90)의 대향하는 측면들 상에, 측벽 스페이서들(76)이 배치된다. 게이트 구조물들(90)은, 게이트 유전체 층(92), 일 함수 조절 층(94) 및 바디 게이트 전극(body gate electrode)(96)을 포함한다.
게이트 구조물들(90)에 의해 덮이지 않는 핀들(20)은 소스/드레인(S/D) 영역들이다. 에피텍셜 층(80)이, 핀들(20)의 S/D 영역들 상에 형성되며 그리고 에칭 정지 층(ESL)(82)이, 에피텍셜 층(80) 위에 형성된다. 더불어, 층간 유전체(ILD) 층(84)이, S/D 구조물을 덮기 위해 형성된다.
도 1a 내지 도 1e에서, 핀 구조물들(20)은, 일부 실시예에서, 이러한 순서로 배치되는, 제1 핀 구조물(F1), 제2 핀 구조물(F2), 제3 핀 구조물(F3) 및 제4 핀 구조물(F4)을 포함한다. 핀(F2)은, 분리 벽(50)이 그 위에 형성되는, 더미 핀이다. 제1 핀(F1)과 제2 핀(F2) 사이의 피치(P1)가 FP일 때, 일부 실시예에서, 제1 핀(F1)과 제3 핀(F3) 사이의 피치(P2)가 2FP이며 그리고 제3 핀(F3)과 제4 핀(F4) 사이의 피치(P3)가 3FP 이상이다. 핀 피치(P1)는, 일부 실시예에서, 대략 14 nm 내지 30 nm이다.
도 1c 및 도 1d에 도시된 바와 같이, 일부 실시예에서, S/D 영역 상의 ESL(82)과 ILD 층(84)의 상측 표면 사이의 거리(H1)는, 대략 14 nm 내지 대략 30 nm의 범위에 놓인다. 일부 실시예에서, 유전체 분리 벽(50) 상의 ESL(82)과 ILD 층(84)의 상측 표면 사이의 거리(H2)는, 대략 20 nm 내지 대략 50 nm의 범위에 놓인다. 일부 실시예에서, 핀(F1) 상의 일 함수 조절 층(94)과 바디 게이트 전극(96)의 상측 표면 사이의 거리(H3)는, 대략 14 nm 내지 대략 30 nm의 범위에 놓인다. 일부 실시예에서, 핀(F1)의 상면과 바디 게이트 전극(96)의 상측 표면 사이의 거리(H4)는, 대략 18 nm 내지 대략 40 nm의 범위에 놓인다.
도 1a 내지 도 1e에서, 유전체 분리 벽(50)과 인접한 핀 사이의 최소 거리(S1)가, 핀들 사이의 공간과 실질적으로 동등하다. 거리(S1)는, 핀 공간의 배수일 수 있을 것이다. 유전체 분리 벽(50)의 폭은, 핀 폭(예를 들어, 5-10 nm)과 실질적으로 동등하거나 또는 그보다 약간 작다.
유전체 분리 벽(50)의 폭은, 일부 실시예에서, 대략 4 nm 내지 대략 8 nm이다. 유전체 분리 벽(50)과 인접한 핀(F1 또는 F3) 사이의 최소 거리(S1)(도 1b 및 도 1c 참조)는, 일부 실시예에서, 대략 8 nm 내지 대략 16 nm이다. 더불어, 제3 핀(F3)과, ESL(82), 즉 게이트 구조물의 단부, 사이의 공간(S2)은, 일부 실시예에서, 대략 8 nm 내지 대략 16 nm의 범위에 놓인다.
도 1c 및 도 1d에 도시된 바와 같이, 유전체 분리 벽(50)의 바닥은, 격리 절연 층(30)의 아래에 놓인다. 도 1e에서, 선(L1)은, 격리 절연 층(30)의 상측 표면에 대응한다. 분리 벽(50)은, 도 1e에 도시된 바와 같이, 붕괴를 회피하기 위한 더미 부분(50L) 및 분리 부분들(50H)을 포함한다. 게이트 구조물(90)은, 유전체 분리 벽(50)의 더미 부분(50L) 위로 연장되며, 그리고 게이트 연결은, 금속 게이트의 상부에서만 이루어진다. 본 실시예에서, 분리 부분(50H)과 더미 부분(50L) 사이에 더미 부분보다 더 작은 높이를 구비하는 "계곡" 부분들이 존재한다.
도 1e에서, 핀(F2)의 상면으로부터 측정되는 분리 부분(50H)의 높이(H5)는, 일부 실시예에서, 대략 80 nm 내지 대략 120 nm의 범위에 놓인다. 핀(F2)의 상면으로부터 측정되는 더미 부분(50L)의 높이(H6)는, 일부 실시예에서, 대략 60 nm 내지 대략 100 nm의 범위에 놓인다. 격리 절연 층(30)(H7) 내에 매립되는 유전체 분리 벽(50)의 바닥 부분은, 일부 실시예에서, 대략 5 nm 내지 대략 30 nm의 범위에 놓인다.
유전체 분리 벽(50)의 재료들은, SiCN, SiOCN 및, HfO2, ZrO2 및 Al2O3와 같은 금속 산화물, 또는 임의의 적당한 유전체 재료일 수 있다. 일부 실시예에서, SiCN이, 유전체 분리 벽(50)으로서 사용된다.
도 1f는 본 개시의 다른 실시예이다. 본 실시예에서, 분리 부분(50H)과 더미 부분(50L) 사이에 "계곡" 부분이 존재하지 않는다.
도 2a 내지 도 22c는, 본 개시의 일부 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들을 도시한다. 도 2a 내지 도 22c에서, "a" 도면들(예를 들어, 도 1a, 도 2a, 등)은, 사시도를 도시하고, "b" 도면들(예를 들어, 도 1b, 도 2b, 등)은, 도 1b의 X1-X1 선에 대응하는 X 방향을 따르는 단면도를 도시하며, 그리고 "c" 도면들(예를 들어, 도 21c, 등)은, 평면도를 도시한다. 부가적인 공정들이, 도 2a 내지 도 22c에 의해 도시되는 프로세스들 이전에, 도중에 그리고 이후에 제공될 수 있으며, 그리고 이하에 설명되는 공정들 중 일부는, 방법의 부가적인 실시예들을 위해 교체되거나 또는 제거될 수 있다는 것이 이해된다. 공정들/프로세스들의 순서는 상호 교체 가능할 수 있을 것이다.
도 2a 및 도 2b에서, 핀 구조물들(20)이, 기판(10) 위에 형성된다. 핀 구조물들을 형성하기 위해, 마스크 층이, 예를 들어 열적 산화 프로세스 및/또는 화학적 기상 증착(CVD) 프로세스에 의해, 기판(예를 들어, 반도체 웨이퍼) 위에 형성된다. 기판은, 예를 들어, 대략 1 × 1015 cm-3 내지 대략 5 × 1015 cm-3 의 범위에 놓이는 불순물 농도를 갖는, p-형 실리콘 기판이다. 다른 실시예에서, 기판은, 대략 1 × 1015 cm-3 내지 대략 5 × 1015 cm-3 의 범위에 놓이는 불순물 농도를 갖는, n-형 실리콘 기판이다.
대안적으로, 기판(10)은, 게르마늄과 같은 다른 단원소 반도체; SiC 및 SiGe와 같은 IV-IV족 화합물 반도체들, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP와 같은 III-V족 화합물 반도체들을 포함하는 화합물 반도체; 또는 이들의 조합을 포함할 수 있을 것이다. 일 실시예에서, 기판(10)은, 하나의 실리콘 층의 실리콘-온-절연체(silicon-on-insulator: SOI) 기판이다. 비정질 Si 또는 비정질 SiC와 같은 비정질 기판들, 또는 실리콘 산화물과 같은 절연 재료가, 기판(10)으로서 또한 사용될 수 있을 것이다. 기판(10)은, 불순물들(예를 들어, p-형 또는 n-형 도전성)로 적당하게 도핑된, 여러 영역들을 포함할 수 있을 것이다.
일부 실시예에서, 마스크 층은, 예를 들어, 패드 산화물(예를 들어, 실리콘 산화물) 층(24) 및 실리콘 질화물 마스크 층(25)을 포함한다. 패드 산화물 층(24)은, 열적 산화 또는 CVD 프로세스를 사용함에 의해 형성될 수 있을 것이다. 실리콘 질화물 마스크 층(25)은, 스퍼터링법과 같은 물리적 기상 증착(PVD), CVD, 플라즈마 강화 화학적 기상 증착(PECVD), 대기압 화학적 기상 증착(APCVD), 저압 CVD(LPCVD), 고밀도 플라즈마 CVD(HDPCVD), 원자층 증착(ALD), 및/또는 다른 프로세스들에 의해 형성될 수 있을 것이다.
일부 실시예에서, 패드 산화물 층(24)의 두께는, 대략 2 nm 내지 대략 15 nm의 범위에 놓이며, 그리고 실리콘 질화물 마스크 층(25)의 두께는 대략 2 nm 내지 대략 50 nm의 범위에 놓인다. 마스크 패턴이, 마스크 층 위에 추가로 형성된다. 마스크 패턴은, 예를 들어, 포토 리소그래피에 의해 형성되는 포토 레지스트 패턴이다.
에칭 마스크와 같은 마스크 패턴을 사용함에 의해, 패드 산화물 층(24) 및 실리콘 질화물 마스크 층(25)의 하드 마스크 패턴이 형성된다.
에칭 마스크와 같은 하드 마스크 패턴을 사용함에 의해, 기판(10)은, 건식 에칭법 및/또는 습식 에칭법을 사용하는 트렌치 에칭(trench etching)에 의해, 핀 구조물들(20) 내로 패턴화된다.
기판(10) 위에 배치되는 핀 구조물들(20)은, 일 실시예에서, 기판(10)과 동일한 재료로 이루어지며, 그리고 기판(10)으로부터 연속적으로 연장된다. 핀 구조물들(20)은, n-형 불순물 또는 p-형 불순물로, 진성으로 또는 적절하게, 도핑될 수 있을 것이다.
도면들에서, 4개의 핀 구조물(20)이 배치된다. 이러한 핀 구조물들은, p-형 Fin FET 및/또는 n-형 Fin FET을 위해 사용된다. 핀 구조물들의 개수는 4개로 제한되지 않는다. 개수는 1개만큼 작을 수도, 또는 4개보다 많을 수도 있을 것이다. 부가적으로, 하나 이상의 더미 핀 구조물이, 패턴화 프로세스에서 패턴 충실도를 개선하기 위해, 핀 구조물들(20)의 양 측부에 인접하게 배치될 수 있을 것이다. 핀 구조물들(20)의 폭은, 일부 실시예에서 대략 5 nm 내지 대략 30 nm의 범위에 놓이며, 그리고 특정 실시예에서 대략 7 nm 내지 대략 20 nm의 범위에 놓인다. 핀 구조물들(20)의 높이(H11)는, 일부 실시예에서 대략 100 nm 내지 대략 300 nm의 범위에 놓이며, 그리고 다른 실시예에서 대략 50 nm 내지 대략 100 nm의 범위에 놓인다. 핀 구조물의 높이들이 균일하지 않을 때, 기판으로부터의 높이는, 핀 구조물들의 평균 높이에 대응하는 평면으로부터 측정될 수 있을 것이다. 핀 에칭 이후의 마스크 패턴의 높이(H12)는, 일부 실시예에서 대략 4 nm 내지 대략 50 nm이다.
도 3a 및 도 3b에서, 격리 절연 층(30)(STI)이 형성된다. 격리 절연 층(30)을 형성하기 위한 절연 재료 층이, 핀 구조물들(20)을 완전히 덮도록 기판(10) 위에 형성된다.
격리 절연 층(30)을 위한 절연 재료는, 예를 들어, LPCVD (저압 화학적 기상 증착), 플라즈마-CVD 또는 유동형 CVD에 의해 형성되는, 이산화실리콘으로 이루어진다. 유동형 CVD에서, 실리콘 산화물 대신에 유동 가능한 유전체 재료들이 증착된다. 유동 가능한 유전체 재료들은, 그들의 명칭이 제안하는 바와 같이, 높은 형상비를 갖는 틈새들 또는 공간들을 충진하기 위해, 증착 도중에 "유동"할 수 있다. 통상적으로, 다양한 화학적 성질이, 증착 막이 유동하는 것을 허용하기 위해, 실리콘 함유 전구체에 부가된다. 일부 실시예에서, 질소 수소화물 접합제가 부가된다. 예를 들어, 유동형 유전체 전구체들, 특히 실리콘 산화물 유전체 전구체들은, 실리케이트, 실록산, 메틸 실스퀴옥산(MSQ), 수소 실스퀴옥산(HSQ), MSQ/HSQ, 퍼하이드로실라잔(TCPS), 퍼하이드로-폴리실라잔(PSZ), 테트라에틸 오소실리케이트(TEOS), 또는 트리실릴아민 (TSA)과 같은 실릴-아민을 포함한다. 이러한 유동형 실리콘 산화물 재료들은, 복수 공정 프로세스에서 형성된다. 유동형 막이 성막된 이후에, 실리콘 산화물을 형성하기 위해 요구되지 않는 요소(들)를 제거하기 위해, 유동형 막이, 경화된 다음 어닐링된다. 요구되지 않는 요소(들)가 제거될 때, 유동형 막은, 치밀해지고 수축한다. 일부 실시예에서, 복수의 어닐링 프로세스가 실행된다. 유동형 막은, 경화되며 그리고 1번을 초과하여 어닐링된다. 격리 절연 층(30)은, SOG, SiO, SiON, SiOCN, 또는 불소-도핑된 실리케이트 유리 (FSG)일 수 있을 것이다. 격리 절연 층(30)은, 붕소 및/또는 인으로 도핑될 수 있을 것이다.
추가로, 화학적 기계적 폴리싱(CMP) 방법과 같은 평탄화 공정이 실행되며, 그로 인해, 도 3a 및 도 3b에 도시된 바와 같이, 마스크 층(25)이 노출되도록 한다.
도 4a 및 도 4b에서, 제1 마스크 층(40)이 격리 절연 층(30) 상에 형성되며 그리고 제2 마스크 층(42)이 제1 마스크 층(40) 상에 형성된다. 제1 마스크 층(40)은, SiN 및 SiON의 하나 이상의 층을 포함한다. 제2 마스크 층(42)은, 비정질 또는 폴리 실리콘, 실리콘 게르마늄 또는 게르마늄과 같은, IV족 재료의 비정질 또는 다결정 재료(poly material)로 이루어진다. 일부 실시예에서, 제1 마스크 층(40)은, 대략 5 nm 내지 30 nm의 두께를 갖는 SiN이며, 그리고 제2 마스크 층(42)은, 대략 5 nm 내지 30 nm의 두께를 갖는 비정질 Si로 이루어진다. 제1 마스크 층 및 제2 마스크 층은, CVD, PVD 또는 ALD, 또는 임의의 적당한 막 형성 방법에 의해 형성될 수 있다.
도 5a 및 도 5b에서, 포토 레지스트 층(45)이 제2 마스크 층(42) 위에 형성되며, 그리고 리소그래피 공정 및 에칭 공정을 사용함에 의해, 제2 핀(F2) 위의 제1 마스크 층 및 제2 마스크 층의 일부가 제거된다.
도 6a 및 도 6b에서, 제2 핀(F2) 상의 마스크 층들(24, 25)이, 개구(46)를 통한 적당한 에칭 공정을 사용함에 의해 제거된다. 이러한 에칭에 의해, 제2 핀(F2)의 상면이 노출된다.
도 7a 및 도 7b에서, 제2 핀(F2)이, 적당한 건식 에칭에 의해 만입된다. 에칭됨에 따라, 핀(F2)의 위쪽 부분은, 도 7b에 도시된 바와 같이, U-자형 잔여 부분(29)을 구비한다.
도 8a 및 도 8b에서, 에칭 잔여 부분(29)은, 적당한 습식 에칭에 의해 제거된다. 제조 공정의 이러한 단계에서, 핀(F2)의 에칭된 깊이(H13)는, 일부 실시예에서 대략 100 nm 내지 대략 300 nm의 범위에 놓인다.
도 9a 및 도 9b에서, 유전체 분리 벽(50)을 위한 유전체 재료가 형성된다. 유전체 재료의 블랭킷 층(blanket layer)이, CVD 또는 ALD에 의해 형성되며, 그리고 이어서 CMP 또는 에치 백 공정이 실행된다. 유전체 분리 벽(50)은, SiN, SiCN, SiOCN 및, HfO2, ZrO2 및 Al2O3와 같은 금속 산화물, 또는 임의의 적당한 유전체 재료의, 하나 이상의 층을 포함한다.
일부 실시예에서, 유전체 분리 벽(50)을 위한 유전체 재료를 형성하기 이전에, 제1 커버 층(51)이 형성된다. 제1 커버 층은, 예를 들어, 실리콘 산화물 또는 다른 적당한 유전체 재료로 이루어지며, 그리고 CVD 또는 ALD에 의해 형성될 수 있다. 제1 커버 층(51)의 두께는, 일부 실시예에서, 대략 0.5 nm 내지 대략 2 nm의 범위에 놓인다.
도 10a 및 도 10b에서, 제3 마스크 층(52)이 격리 절연 층(30) 위에 형성되며 그리고 개구(56)를 구비하는 레지스트 패턴(54)이 형성된다. 제3 마스크 층(52)은, 비정질 또는 폴리 실리콘, 실리콘 게르마늄 또는 게르마늄과 같은, IV족 재료의 비정질 또는 다결정 재료로 이루어진다. 일부 실시예에서, 제3 마스크 층(52)은, 대략 5 nm 내지 대략 30 nm의 두께를 갖는 비정질 Si로 이루어진다. 개구(56)의 크기는, 게이트들의 피치와 실질적으로 동일하며, 그리고 게이트가 실질적으로 분할되는 위치에 위치하게 된다.
도 11a 및 도 11b에서, 제3 마스크 층(52)은, 에칭 마스크로서 포토 레지스트 패턴(54)을 사용함에 의해 에칭되며, 그리고 인해 제3 마스크 층(52) 내에 1 게이트 피치 폭을 갖는 개구(58)를 형성한다. Y 방향에서의 개구(58)의 폭(S11)은, 일부 실시예에서 대략 20 nm 내지 대략 50 nm의 범위에 놓인다. 이어서, 포토 레지스트 패턴(54)이 제거된다.
도 12a 내지 도 12c에서, 유전체 분리 벽(50)의 일부가, 에칭 마스크로서 패턴화된 제3 마스크 층(52)을 사용함에 의해 만입된다. 이어서, 제3 마스크 층(52)이 제거된다. 이러한 만입 에칭에 의해, 유전체 분리 벽(50)은, 만입된 낮은 부분(50L) 및, 도 12c에 도시된 바와 같은, 만입되지 않은 높은 부분들(50H)을 구비한다. 에칭의 양(H14)은, 일부 실시예에서, 대략 20 nm 내지 대략 100 nm의 범위에 놓인다.
도 13a 및 도 13b에서, 패드 산화물 층(24) 및 SiN 층(25)이 제거된다. 이러한 공정에 의해, 격리 절연 층(30) 또한 부분적으로 에칭되며, 그리고 유전체 분리 벽(50)이 부분적으로 노출된다. 제조 프로세스의 이러한 단계에서, 격리 절연 층(30)의 상측 표면으로부터의 분리 벽(50)(50H)의 돌출 높이(H15)는, 일부 실시예에서, 대략 5 nm 내지 대략 20 nm의 범위에 놓인다. 분리 벽(50H)과 핀들(F1 또는 F3) 사이의 높이 차이(H16)는, 일부 실시예에서, 대략 10 nm 내지 대략 40 nm의 범위에 놓인다. 핀(F2)과 핀들(F1 또는 F3) 사이의 높이 차이(H17)는, 일부 실시예에서, 대략 100 nm 내지 대략 300 nm의 범위에 놓인다. 일부 실시예에서, 높은 부분들(50H)의 높이(H18)는 대략 150 nm 내지 대략 400 nm의 범위에 놓이며 그리고 낮은 부분들(50L)의 높이(H19)는 대략 100 nm 내지 대략 300 nm의 범위에 놓인다.
도 15a 및 도 15b에서, 격리 절연 층(30)이 추가로 만입되어, 제1 핀(F1), 제3 핀(F3), 및 제 4핀(F4), 그리고 유전체 분리 벽(50)이 노출되도록 한다. 여기에서, 만입된 제2 핀(F2)은, 노출되지 않으며 그리고 여전히 격리 절연 층(30) 내에 매립된다. 제1 핀(F1), 제3 핀(F3), 및 제 4핀(F4)은, 일부 실시예에서, 대략 50 nm 내지 대략 200 nm의 양(H20)만큼 노출된다.
도 16a 및 도 16b에서, 더미 게이트 유전체 층(65)이, 노출된 핀들 및 유전체 분리 벽(50) 상에 형성된다. 더미 게이트 유전체 층(65)은, 일부 실시예에서, 예를 들어, 0.5 nm 내지 2 nm의 두께를 갖는 실리콘 산화물로 이루어지며, 그리고 CVD 및/또는 ALD에 의해 형성될 수 있을 것이다. 더미 게이트 유전체 층(65)은 또한, 격리 절연 층(30)의 상측 표면 상에도 형성된다.
도 17a 및 도 17b에서, 더미 게이트 전극 층이 형성되며, 그리고 더미 게이트 전극 층은, 층들(72, 74)을 포함하는 하드 마스크를 사용함에 의해 패턴화되고, 그로 인해 더미 게이트 전극들(70)을 형성한다. 적어도 하나의 더미 게이트 전극(70)이, 제1 핀 및 제 3핀 그리고 유전체 분리 벽(50)의 낮은 부분(50L) 위에 배치되며, 그리고 적어도 하나의 더미 게이트 전극(70)이 제1 핀 및 제 3핀 그리고 유전체 분리 벽(50)의 높은 부분(50H) 위에 배치된다. 일부 실시예에서, 마스크 층(72)은, SiN과 같은 실리콘 질화물계 재료로 이루어지며, 그리고 마스크 층(74)은, SiO2와 같은 실리콘 산화물계 재료로 이루어진다.
도 18a 및 도 18b에서, 측벽 스페이서들(76)이, 더미 게이트 전극(70)의 대향하는 측면들 상에 형성된다. 실리콘 질화물계 재료(예를 들어, SiN, SiON 또는 SiCN)의 블랭킷 층이 형성되며 그리고 이어서 이방성 에칭이 실행된다. 이러한 에칭에 의해, 노출된 핀들 상에 형성되는 더미 게이트 유전체 층(65)이 제거된다. 더불어, 노출된 유전체 분리 벽(50)이, 일부 실시예에서, 만입된다. 그러한 경우에, 도 1e에 도시된 바와 같은 구조가 달성될 수 있다. 다른 실시예에서, 유전체 분리 벽(50)은 만입되지 않는다. 그러한 경우에, 도 1f에 도시된 바와 같은 구조가 달성될 수 있다.
도 19a 및 도 19b에서, 소스/드레인(S/D) 에피텍셜 층(80)이, 노출된 핀들 상에 형성된다. 에피텍셜 S/D 층(80)은, 노출된 핀들 상에 에피텍셜 방식으로 형성되며 그리고, SiP, SiC, SiCP, SiB, SiGe 및 Ge의 하나 이상의 결정 층을 포함한다. 일부 실시예에서, 규화물 층이, 에피텍셜 S/D 층(80) 위에 추가로 형성된다.
후속적으로, 측벽 스페이서들(76)을 갖는 더미 게이트 전극들(70) 사이의 공간들 내에 그리고 S/D 영역들 위에, 에칭 정치 층(ESL)(82)이 형성되며 그리고 층간 유전체(ILD) 층(84)이 형성된다. ILD 층(84)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물(SiON), SiOCN, 불소-도핑된 실리케이트 유리(FSG), 또는 로우-k 유전체 재료를 포함할 수 있으며, 그리고 CVD 또는 다른 적당한 프로세스에 의해 이루어질 수 있다. 유전체 분리 벽(50)을 위한 절연 재료는, 격리 절연 층(30) 및 ILD 층(84)을 위한 절연 재료와 상이하다.
에치 백 프로세스 및/또는 화학적 기계적 폴리싱(CMP) 프로세스와 같은 평탄화 공정들이 실행되며, 따라서 더미 게이트 전극(70) 및 유전체 분리 벽(50)의 위쪽 부분들이 노출된다. 이어서, 더미 게이트 전극(70) 및 더미 게이트 유전체 층(65)이 제거되며, 그로 인해 도 20a 및 도 20b에 도시된 바와 같이, 게이트 공간들(89)을 형성하도록 한다.
도 21a 내지 도 21c에서, 게이트 유전체 층(92) 및 금속 게이트 전극 층(96)을 포함하는 금속 게이트 구조물들(90)이, 게이트 공간들(89) 내에 형성된다. 특정 실시예에서, 게이트 유전체 층(92)은, 실리콘 산화물, 실리콘 질화물, 또는 하이-k 유전체 재료, 다른 적당한 유전체 재료, 및/또는 이들의 조합과 같은, 유전체 재료의 하나 이상의 층을 포함한다. 하이-k 유전체 재료의 예들이, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 이산화하프늄-알루미나(HfO2-Al2O3) 합금, 다른 적당한 하이-k 유전체 재료들, 및/또는 이들의 조합을 포함한다.
금속 게이트 전극 층(96)은, 알루미늄, 구리, 티타늄, 탄탈륨, 텅스텐, 코발트, 몰리브덴, 탄탈륨 질화물, 니켈 규화물, 코발트 규화물, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금들, 다른 적당한 재료들, 및/또는 이들의 조합과 같은, 임의의 적당한 재료를 포함한다.
특정 실시예에서, 하나 이상의 일 함수 조절 층(94)이, 게이트 유전체 층(92)과 금속 게이트 전극 층(96) 사이에 또한 배치된다. 일 함수 조절 층들은, TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단일 층, 또는 이러한 재료들의 2개 이상의 복수 층과 같은, 도전성 재료로 이루어진다. n-채널 FET을 위해, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중의 하나 이상이 일 함수 조절 층으로서 사용되며, 그리고 p-채널 FET을 위해, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중의 하나 이상이, 일 함수 조절 층으로서 사용된다. 일 함수 조절 층은, ALD, PVD, CVD, 전자-빔(e-beam) 증착, 또는 다른 적당한 프로세스에 의해 형성될 수 있을 것이다. 또한, 일 함수 조절 층은, 상이한 금속 층들을 사용할 수 있는, n-채널 Fin FET 및 p-채널 Fin FET을 위해 별개로 형성될 수 있을 것이다.
금속 게이트 구조물들을 형성함에 있어서, 게이트 유전체 층, 일 함수 조절 층 및 게이트 전극 층은, 예를 들어, 게이트 유전체 층을 위한 CVD 또는 ALD 그리고 금속 층들을 위한 CVD, PVD, ALD 또는 전기 도금과 같은, 적당한 막 형성 방법에 의해 형성되며, 그리고 이어서, CMP와 같은 평탄화 공정이, ILD 층(84) 위에 형성되는 잉여 재료를 제거하기 위해 실행된다.
도 22a 내지 도 22c에서, ILD 층(84) 및 금속 게이트 구조물들(90)은, CMP와 같은 평탄화 공정에 의해 더 만입되며, 그로 인해 분리 벽(50)의 높은 부분들(50H)을 노출시킨다.
다른 실시예에서, 도 20a 및 도 20b의 공정들 도중에, 유전체 분리 벽(50)은, 더미 게이트 구조물을 2개의 하위-더미 게이트 구조물로 분할하도록 노출되며, 그리고 도 21a 내지 도 21c의 공정들 도중에, 2개의 하위-더미 게이트 구조물은, 개별적으로 금속 게이트 구조물과 교체된다.
이상에 기술된 바와 같이, 분리 벽(50)은, 더미 게이트 구조물 및 금속 게이트 구조물이 형성되기 이전에 형성된다. 따라서, 분리 벽(50)의 폭을 최소화하는 것 및 금속 게이트 전극 및 핀 구조물의 최종 크기를 확대하는 것이 가능하다.
구조물은, 상호연결 비아들, 상호연결 금속 층들, 패시베이션 층들, 등과 같은 다양한 특징부들을 형성하기 위해, 추가적인 CMOS 프로세스들을 겪는다는 것이 이해된다.
도 23a 내지 도 23d는, 본 개시의 다른 실시예에 따른, 반도체 핀 전계 효과 트랜지스터(FinFET)의 여러 도면을 도시한다. 도 1a 내지 도 22c의 것들과 동일한 또는 유사한, 재료들, 구성들, 프로세스들 및/또는 구조물들이, 뒤따르는 실시예들에 적용될 수 있으며, 그리고 상세한 설명은 생략될 수 있을 것이다.
뒤따르는 실시예들에서, 유전체 분리 벽(150)과 핀(120) 사이의 거리가 실질적으로 변화한다. 거리는, 더미 층들의 두께에 의해 한정될 수 있을 것이다. 유전체 분리 벽(150)은, 격리 절연 층(130) 상에 위치하게 된다. 게이트 유전체 층(192)(면과 면 사이에 끼인 실리콘 산화물 및 하이-k 유전체 재료)은, 핀(120) 및 유전체 분리 벽(150) 상에 성막된다.
도 23a 내지 도 23d에 도시된 바와 같이, 반도체 소자가, 기판(110), 반도체 핀들(120) 및 게이트 구조물들(190)을 포함한다. 반도체 핀들(120)의 바닥은, 격리 절연 층(130) 내에 매립되며, 이는 또한 얕은 트렌치 격리(shallow trench isolation: STI)로 지칭된다. 도 23a 내지 도 23d에서, 4개의 핀(F11, F12, F13, F14)이 기판(110) 위에 배치되지만, 핀들의 개수는 4개로 제한되지 않는다. 게이트 구조물들(190)들 중의 일부는, 유전체 재료로 이루어지는 분리 벽들(150A 또는 150B)에 의해 물리적으로 분리된다. 게이트 구조물(190)의 대향하는 측면들 상에, 측벽 스페이서들(176)이 배치된다. 게이트 구조물들(190)은, 게이트 유전체 층(192), 일 함수 조절 층(194) 및 바디 게이트 전극(196)을 포함한다.
게이트 구조물들(190)에 의해 덮이지 않는 핀들(120)은, 소스/드레인(S/D) 영역들이다. 에피텍셜 층(180)이, 핀들(120)의 S/D 영역들 상에 형성되며 그리고 에칭 정지 층(ESL)(182)이, 에피텍셜 층(180) 위에 형성된다. 더불어, 층간 유전체(ILD) 층(184)이, S/D 구조물을 덮기 위해 형성된다.
도 23a 내지 도 23d에서, 핀 구조물들(120)은, 일부 실시예에서, 이러한 순서로 배치되는, 제1 핀 구조물(F11), 제2 핀 구조물(F12), 제3 핀 구조물(F13) 및 제4 핀 구조물(F14)을 포함한다. 제1 핀(F11)과 제2 핀(F12) 사이의 피치(P31)가 2FP이고, 제2 핀(F12)과 제3 핀(F13) 사이의 피치(P32)가 3FP이며 그리고 제3 핀(F13)과 제4 핀(F14) 사이의 피치(P33)가 4FP 이상이다. 일부 실시예에서, FP는 기본 핀 피치(설계 기준에 의해 정의되는 최소 핀 피치)(FP)이고, 이는, 일부 실시예에서, 약 14 nm 내지 30 nm이다.
도 23c 및 도 23d에 도시된 바와 같이, 일부 실시예에서, S/D 영역 상의 ESL(182)과 ILD 층(184)의 상측 표면 사이의 거리(H32)는, 대략 14 nm 내지 대략 30 nm의 범위에 놓인다. 일부 실시예에서, 핀(F11)의 상면과 바디 게이트 전극(196)의 상측 표면 사이의 거리(H31)는, 대략 18 nm 내지 대략 40 nm의 범위에 놓인다.
도 23a 내지 도 23d에서, 일부 실시예에서, 유전체 분리 벽(150A)과 인접한 핀(F11 또는 F12) 사이의 거리(S31)가, 대략 8 nm 내지 대략 20 nm의 범위에 놓이며, 그리고 유전체 분리 벽(150B)과 인접한 핀(F13 또는 F14) 사이의 거리(S32)가, 대략 20 nm 내지 대략 40 nm의 범위에 놓인다.
유전체 분리 벽(150A)의 폭(W31)은, 일부 실시예에서, 대략 4 nm 내지 대략 8 nm이다. 유전체 분리 벽(150B)의 폭(W32)은, 일부 실시예에서, 대략 8 nm 내지 대략 40 nm이다.
도 23c 및 도 23d에 도시된 바와 같이, 유전체 분리 벽(150)의 바닥은, 격리 절연 층(30)의 상측 표면 상에 놓인다.
유전체 분리 벽의 재료들은, SiCN, SiOCN 및, HfO2, ZrO2 및 Al2O3와 같은 금속 산화물, 또는 임의의 적당한 유전체 재료일 수 있다.
도 24a 내지 도 45b는, 본 개시의 다른 실시예에 따른 순차적 반도체 소자 제조 프로세스의 여러 단계들을 도시한다. 도 24a 내지 도 45b에서, "a" 도면들은, 사시도를 도시하고, "b" 도면들은, 도 23b의 X12-X12 선에 대응하는 X 방향을 따르는 단면도를 도시하며, 그리고 "c" 도면들은, 평면도를 도시한다. 부가적인 공정들이, 도 24a 내지 도 45b에 의해 도시되는 프로세스들 이전에, 도중에 그리고 이후에 제공될 수 있으며, 그리고 이하에 설명되는 공정들 중 일부는, 방법의 부가적인 실시예들을 위해 교체되거나 또는 제거될 수 있다는 것이 이해된다. 공정들/프로세스들의 순서는 상호 교체 가능할 수 있을 것이다. 앞선 실시예들과 유사한 또는 동일한, 구조물들, 구성들, 재료들, 및/또는 프로세스들이, 뒤따르는 실시예들에서 사용될 수 있으며, 그리고 상세한 설명은 생략될 수 있을 것이다.
도 24a 및 도 24b에서, 핀 구조물들(120)이, 기판(110) 위에 형성된다. 핀들(F11-F14)은 제1 캡 층(122) 및 제2 캡 층(124)을 포함한다. 제1 캡 층(122)은, 티타늄 산화물, 하프늄 산화물 및 지르코늄 산화물과 같은 금속 산화물로 이루어진다. 제1 캡 층(122)의 두께, 일부 실시예에서, 대략 5 nm 내지 대략 20 nm이다. 제2 캡 층(124)은, 비정질 또는 폴리 실리콘, 실리콘 게르마늄 또는 게르마늄과 같은, IV족 재료의 비정질 또는 다결정 재료로 이루어진다. 일부 실시예에서, 제2 캡 층(124)은, 대략 20 nm 내지 대략 50 nm의 두께를 갖는 비정질 Si로 이루어진다.
추가로, 격리 절연 층(STI)(130)이 형성된다. 격리 절연 층(130)을 위한 절연 재료 층이, 핀 구조물들(120)을 완전히 덮도록 기판(110) 위에 형성된다. 화학적 기계적 폴리싱(CMP) 방법과 같은 평탄화 공정이 실행되며, 그로 인해 제2 캡 층(124)이 노출된다.
도 25a 및 도 25b에서, 격리 절연 층(130)이 만입되며, 그리고 산화물 층(135)이 형성된다. 일부 실시예에서, 부산화물 층(135)은, ALD 및/또는 CVD에 의해 형성될 수 있으며, 그리고 대략 1 nm 내지 대략 5 nm의 두께를 구비한다. 격리 절연 층(130)이 만입된 이후에, 격리 절연 층(130)의 상측 표면과 제2 캡 층(124)의 상면 사이의 거리는, 일부 실시예에서, 대략 100 nm 내지 대략 400 nm의 범위에 놓인다.
도 26a 및 도 26b에서, 희생 층(140)이, 산화물 층(135)으로 덮인 제2 캡 층(124)이 격리 절연 층(130)으로부터 돌출하도록, 만입된 격리 절연 층(130) 위에 형성된다. 일부 실시예에서, 희생 층(140)은, 바닥 반사 방지 코팅(bottom anti reflective coating: BARC) 또는 포토 레지스트와 같은, 유기 재료로 이루어진다. 두꺼운 층이 먼저 형성되며, 그리고 이어서 에치-백 공정이, 희생 층(140)의 두께를 조절하기 위해 실행된다.
도 27a 및 도 27b에서, 제2 캡 층(124) 상에 형성되는 산화물 층(135)이, 습식 에칭 및/또는 건식 에칭에 의해 제거되며, 그리고 이어서 희생 층(140)이 제거된다.
도 28a 및 도 28b에서, 제1 더미 층(142)이 핀들 위에 형성된다. 제1 더미 층(142)은, 비정질 또는 폴리 실리콘, 실리콘 게르마늄 또는 게르마늄과 같은, IV족 재료의 비정질 또는 다결정 재료로 이루어진다. 일부 실시예에서, 제1 더미 층(142)은, 대략 5 nm 내지 대략 20 nm의 두께를 갖는 비정질 Si로 이루어진다. 여기서, 공간들이, 인접한 핀 구조물들 상에 형성되는 제1 더미 층들 사이에 형성된다. 비정질 Si의 블랭킷 층이 형성되며 그리고 이어서 이방성 에칭이 실행된다. 제1 핀(F11)과 제2 핀(F12) 상에 형성되는 제1 더미 층들 사이의 공간(S41)은, 일부 실시예에서, 대략 4 nm 내지 대략 14 nm의 범위에 놓인다. 격리 절연 층(130)의 상측 표면과 제1 더미 층(142)의 상면 사이의 거리(H42)는, 일부 실시예에서, 대략 120 nm 내지 대략 500 nm의 범위에 놓인다. 일부 실시예에서, 제2 캡 층(124) 및 제1 더미 층(142)이, 동일한 재료로, 예를 들어 비정질 Si로, 이루어지기 때문에, 제2 캡 층(124)과 제1 더미 층(142) 사이에 관찰 가능한 경계가 존재하지 않는다.
도 29a 및 도 29b에서, 제2 더미 층(143)이, ALD 또는 CVD를 사용함에 의해, 형상적으로 순응하도록 형성된다. 제2 더미 층(143)은, SiN 및 SiON과 같은 실리콘 질화물계 재료로 이루어진다. 일부 실시예에서, 제2 더미 층(143)은, 대략 5 nm 내지 대략 20 nm의 두께를 갖는 SiN으로 이루어진다. 제2 더미 층(143)은, 제1 핀과 제2 핀 사이의 공간은 완전히 채우는 가운데, 공간들이, 제2 핀과 제3 핀 사이 그리고 제3 핀과 제4 핀 사이에 형성된다.
도 30a 및 도 30b에서, 이방성 에칭이, 제2 더미 층(143)의 불필요한 부분을 제거하기 위해 실행되는 가운데, 제1 핀과 제2 핀 사이의 공간 내의 제2 더미 층(143)은 남게 된다.
도 31a 및 도 31b에서, 제3 더미 층(144)이 형성된다. 제3 더미 층(144)은, 비정질 또는 폴리 실리콘, 실리콘 게르마늄 또는 게르마늄과 같은, IV족 재료의 비정질 또는 다결정 재료로 이루어진다. 일부 실시예에서, 제3 더미 층(144)은, 대략 5 nm 내지 대략 20 nm의 두께를 갖는 비정질 Si로 이루어진다. 여기서, 공간들이, 인접한 핀 구조물들 상에 형성되는 제3 더미 층들 사이에 형성된다.
도 32a 및 도 32b에서, 이방성 에칭이 실행된다. 제2 핀(F12)과 제3 핀(F13) 상에 형성되는 제3 더미 층들 사이의 공간(S42)은, 일부 실시예에서, 대략 4 nm 내지 대략 14 nm의 범위에 놓인다. 제3 핀(F13)과 제4 핀(F14) 상에 형성되는 제4 더미 층들 사이의 공간(S43)은, 일부 실시예에서, 대략 8 nm 내지 대략 40 nm의 범위에 놓인다.
도 33a 및 도 33b에서, 제2 더미 층(143)이 습식 에칭 및/또는 건식 에칭에 의해 제거된다. 제2 핀(F12)과 제3 핀(F13) 상에 형성되는 제3 더미 층들 사이의 공간(S44)은, 일부 실시예에서, 대략 4 nm 내지 대략 14 nm의 범위에 놓인다. 제3 핀(F13)과 제4 핀(F14) 상에 형성되는 제3 더미 층들 사이의 공간(S45)은, 일부 실시예에서, 대략 8 nm 내지 대략 40 nm의 범위에 놓인다.
도 34a 및 도 34b에서, 유전체 분리 벽(150)을 위한 유전체 재료가 형성된다. 유전체 재료의 블랭킷 층이 형성되며, 그리고 이어서 CMP 또는 에치 백 공정이 실행된다. 유전체 분리 벽(150)은, SiN, SiCN, SiOCN 및, HfO2, ZrO2 및 Al2O3와 같은 금속 산화물, 또는 임의의 다른 적당한 유전체 재료의, 하나 이상의 층을 포함한다. 유전체 분리 벽(150)을 위한 유전체 재료는, 화학적 기상 증착 (CVD), 원자층 증착 (ALD), 또는 임의의 다른 적당한 막 형성 방법들에 의해 형성될 수 있을 것이다.
도 35a 및 도 35b에서, 마스크 층(152)이, 유전체 분리 벽(150)을 위한 유전체 재료 그리고 제1 더미 층들(142) 및 제3 더미 층들(144)상에 형성된다. 마스크 층(152)은, SiO2 및 SiON과 같은, 실리콘 산화물계 재료의 하나 이상의 층을 포함한다. 일부 실시예에서, 마스크 층(152)은, 대략 5 nm 내지 대략 30 nm의 두께를 갖는 SiO2이다.
도 36a 내지 도 36c에서, 포토 레지스트 패턴(154)을 사용하여, 마스크 층(152)이 패턴화된다. 포토 레지스트 패턴들 중의 하나가, 2세트의 게이트 전극이 별개로 형성되는 영역 위에 위치하게 되며, 그리고 포토 레지스트 패턴들 중의 하나가, 다른 세트의 게이트 전극이 별개로 형성되는 영역 위에 위치하게 된다. 도 23b 참조.
도 37a 및 도 37b에서, 에칭 마스크로서 패턴화된 마스크 층(152)을 사용하여, 유전체 분리 벽(150)을 위한 유전체 재료가 패턴화되며, 그로 인해 제1 유전체 분리 벽(150A) 및 제2 유전체 분리 벽(150B)을 형성한다. 제1 유전체 분리 벽(150A)은 제2 유전체 분리 벽(150B)과 상이한 폭을 구비한다. 일부 실시예에서, 제1 유전체 분리 벽(150A)의 폭은, 제2 유전체 분리 벽(150B)의 폭의 2배 이상이다.
도 38a 및 도 38b에서, 제4 더미 층(170)이 형성된다. 제4 더미 층(170)은, 비정질 또는 폴리 실리콘, 실리콘 게르마늄 또는 게르마늄과 같은, IV족 재료의 비정질 또는 다결정 재료로 이루어진다. 일부 실시예에서, 제4 더미 층(170)은 폴리 실리콘으로 이루어진다. 특정 실시예에서, 제2 캡 층(124), 제1 더미 층(142), 제3 더미 층(144) 및 제4 더미 층(170)이, 동일한 재료로, 예를 들어 비정질 Si로 이루어지기 때문에, 이들은 하나의 더미 게이트 전극 층으로서 취급된다.
도 39a 내지 도 39d에서, 더미 게이트 전극 층(층들: 124, 142, 144 및 170)은, 층들(172, 174)을 포함하는 하드 마스크를 사용함에 의해 패턴화되고, 그로 인해 더미 게이트 전극들(175)을 형성한다. 적어도 하나의 더미 게이트 전극(175)이, 제1 핀 및 제 2핀 그리고 제1 유전체 분리 벽(150A) 위에 배치되며, 그리고 적어도 하나의 더미 게이트 전극(175)이 제3 핀 및 제 4핀 그리고 제2 유전체 분리 벽(150B) 위에 배치된다. 일부 실시예에서, 도 39c에 도시된 바와 같이, 2개의 더미 게이트 전극(175)이, 제1 핀 내지 제 4핀 그리고 제1 유전체 분리 벽(150A) 위에 배치되며, 그리고 하나의 더미 게이트 전극(175)이 제1 핀 내지 제 4핀 그리고 제2 유전체 분리 벽(150B) 위에 배치된다. 더미 게이트 전극(175)의 폭(W41)은, 일부 실시예에서, 대략 4 nm 내지 대략 20 nm의 범위에 놓인다.
도 40a 및 도 40b에서, 측벽 스페이서들(176)이, 더미 게이트 전극들(175)의 대향하는 측면들 상에 형성된다. 실리콘 질화물계 재료(SiN, SiON, SiCN)의 블랭킷 층이 형성되며 그리고 이어서 이방성 에칭이 실행된다. 이러한 에칭에 의해, 노출된 핀들 상에 형성되는 실리콘 질화물계 재료가 제거된다. 일부 실시예에서, 유전체 분리 벽들(150)은 더미 게이트 전극에 의해 덮이지 않으며 그리고 측벽 스페이서들은 만입된다. 다른 실시예에서, 유전체 분리 벽들(150)은 만입되지 않는다.
도 41a 및 도 41b에서, 소스/드레인(S/D) 에피텍셜 층(180)이, 노출된 핀들 상에 형성된다. 에피텍셜 S/D 층(180)은, SiP, SiC, SiCP, SiB, SiGe 및 Ge의 하나 이상의 결정 층을 포함한다. 일부 실시예에서, 규화물 층이, 에피텍셜 S/D 층(180) 위에 추가로 형성된다.
도 42a 및 도 42b에서, 측벽 스페이서들(176)을 갖는 더미 게이트 전극들(175) 사이의 공간들 내에, 에칭 정치 층(ESL)(182)이 형성되며 그리고 층간 유전체(ILD) 층(184)이 형성된다. ILD 층(184)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물(SiON), SiOCN, 불소-도핑된 실리케이트 유리(FSG), 또는 로우-k 유전체 재료를 포함할 수 있으며, 그리고 CVD 또는 다른 적당한 프로세스에 의해 이루어질 수 있다. 유전체 분리 벽(150)을 위한 절연 재료는, 격리 절연 층(130) 및 ILD 층(184)과 상이하다.
에치 백 프로세스 및/또는 화학적 기계적 폴리싱(CMP) 프로세스와 같은 평탄화 공정들이 실행되며, 따라서 더미 게이트 전극들(175) 그리고 제1 및 제2 유전체 분리 벽(150A, 150B)의 위쪽 부분들이 노출된다.
도 43a 및 도 43b에서, 더미 게이트 전극(175), 제1 캡 층(122) 및 제2 캡 층(124), 그리고 산화물 층(135)이 제거되며, 그로 인해 게이트 공간들(189)을 형성한다.
도 44a 내지 도 44c에서, 게이트 유전체 층(192), 일 함수 조절 층(194) 및 금속 게이트 전극 층(196)을 포함하는 금속 게이트 구조물들(190)이, 게이트 공간(189) 내에 형성된다. 금속 게이트 구조물들을 형성함에 있어서, 게이트 유전체 층, 일 함수 조절 층 및 게이트 전극 층은, 예를 들어, 게이트 유전체 층을 위한 CVD 또는 ALD 그리고 금속 층들을 위한 CVD, PVD, ALD 또는 전기 도금과 같은, 적당한 막 형성 방법에 의해 형성되며, 그리고 이어서, CMP와 같은 평탄화 공정이, ILD 층(184) 위에 형성되는 잉여 재료를 제거하기 위해 실행된다.
도 45a 및 도 45b에서, CMP와 같은 평탄화 공정이, 유전체 분리 벽들(150A, 150B)을 노출시키기 위해 실행된다.
일부 실시예에서, 하나의 게이트 전극(190) 및 적어도 하나의 측벽 스페이서(176)가, 제1 유전체 분리 벽(150A)에 의해, 다른 제2 게이트 전극(190) 및 적어도 하나의 측벽 스페이서(176)로부터 분리된다. 더불어, 일부 실시예에서, 측벽 스페이서들(176)은, 제1 유전체 분리 벽(150A)의 측벽들 상에 연속적으로 형성되며 그리고 다른 측벽 스페이서들(176)은, 제1 유전체 분리 벽(150A)의 다른 측벽들 상에 연속적으로 형성된다.
다른 실시예에서, 도 42a 및 도 42b의 공정들 도중에, 유전체 분리 벽(150)은, 더미 게이트 구조물을 2개의 하위-더미 게이트 구조물로 분할하도록 노출되며, 그리고 도 43a 내지 도 45b의 공정들 도중에, 2개의 하위-더미 게이트 구조물은, 개별적으로 금속 게이트 구조물과 교체된다.
이상에 기술된 바와 같이, 분리 벽(150)은, 더미 게이트 구조물 및 금속 게이트 구조물이 형성되기 이전에 형성된다. 따라서, 분리 벽(150)의 폭을 더욱 정밀하게 제어하는 것 및 금속 게이트 전극 및 핀 구조물의 최종 크기를 확대하는 것이 가능하다.
구조물은, 상호연결 비아들, 상호연결 금속 층들, 패시베이션 층들, 등과 같은 다양한 특징부들을 형성하기 위해, 추가적인 CMOS 프로세스들을 겪는다는 것이 이해된다.
여기에서 설명되는 다양한 실시예들 또는 예들은, 기존의 기술을 넘는 여러 이점들을 제공한다. 이상에 설명된 바와 같은 유전체 분리 벽을 사용함에 의해, 단부 캡(유전체 분리 벽과 가장 가까운 핀 사이의 공간)의 적절한 양(치수)을 보장하는 것 및 핀-대-핀 공간을 감소시키는 것이 가능하다.
모든 이점들이 여기에서 반드시 논의되지 않았고, 특정 이점이 모든 실시예 또는 예를 위해 요구되지 않으며, 그리고 다른 실시예들 또는 예들이 상이한 이점들을 제공할 수 있다는 것을, 이해하게 될 것이다.
본 개시의 일 양태에 따르면, 반도체 소자를 제조하는 방법에서, 유전체 재료로 이루어지는 분리 벽이, 2개의 핀 구조물 사이에 형성된다. 더미 게이트 구조물이, 분리 벽 및 2개의 핀 구조물 위에 형성된다. 층간 유전체(ILD) 층이, 더미 게이트 구조물 위에 형성된다. ILD 층의 상측 부분이 제거되어, 그로 인해 더미 게이트 구조물이 노출되도록 한다. 더미 게이트 구조물은, 금속 게이트 구조물로 교체된다. 평탄화 공정이, 분리 벽을 노출시키기 위해 실행되며, 그로 인해 금속 게이트 구조물을 제1 게이트 구조물 및 제2 게이트 구조물로 분할하도록 한다. 제1 게이트 구조물 및 제2 게이트 구조물은, 분리 벽에 의해 분리된다.
ILD 층의 상측 부분이 제거되고, 그로 인해 분리 벽이 제거되도록 그리고 더미 게이트 구조물을 제1 더미 게이트 구조물 및 제2 더미 게이트 구조물로 분할하도록 한다. 제1 더미 게이트 구조물 및 제2 더미 게이트 구조물은, 개별적으로 제1 게이트 구조물 및 제2 게이트 구조물로 교체된다. 제1 게이트 구조물 및 제2 게이트 구조물은, 분리 벽에 의해 분리된다.
본 개시의 다른 양태에 따르면, 반도체 소자를 제조하는 방법에서, 제1 핀 구조물, 제2 핀 구조물 및 제3 핀 구조물이 형성된다. 제2 핀 구조물은, 제1 핀 구조물과 제3 핀 구조물 사이에 위치하게 되며, 제1 핀 구조물 내지 제3 핀 구조물은 각각, 반도체 재료로 이루어지며 그리고 절연 캡 층을 구비한다. 격리 절연 층이, 제1 핀 구조물 내지 제3 핀 구조물이 격리 절연 층 내에 매립되도록 그리고 절연 캡 층이 노출되도록, 형성된다. 제1 마스크 패턴이 격리 절연 층 위에 형성된다. 제1 마스크 패턴은, 제2 핀 구조물 위에 제1 개구를 구비한다. 제2 핀 구조물은, 에칭 마스크로서 제1 마스크 패턴을 사용하여 에칭함에 의해 만입된다. 유전체 분리 벽이, 만입된 제2 핀 구조물 상에 형성된다. 격리 절연 층은, 제1 핀 구조물 및 제3 핀 구조물의 상측 부분들 그리고 유전체 분리 벽의 상측 부분이 노출되도록, 형성된다. 제1 더미 게이트 구조물이, 노출된 제1 핀 구조물 및 제3 핀 구조물 그리고 노출된 유전체 분리 벽 위에 형성된다. 층간 유전체(ILD) 층이, 제1 더미 게이트 구조물 위에 형성된다. ILD 층의 상측 부분이 제거되며, 그로 인해 제1 더미 게이트 구조물을 노출시키도록 한다. 제1 더미 게이트 구조물은, 금속 게이트 구조물로 교체된다. 평탄화 공정이 실행되며, 그로 인해 금속 게이트 구조물을 제1 게이트 구조물 및 제2 게이트 구조물로 분할하도록 한다. 제1 게이트 구조물 및 제2 게이트 구조물은 유전체 분리 벽에 의해 분리된다.
본 개시의 다른 양태에 따르면, 반도체 소자가, 기판 상에 형성되는 격리 절연 층 위에 배치되는 제1 게이트 전극, 격리 절연 층 위에 배치되는 제2 게이트 전극을 포함하고, 제1 게이트 전극 및 제2 게이트 전극은, 제1 방향으로 연장되며 그리고 제1 방향을 따라 정렬되고, 그리고 유전체 분리 벽이, 격리 절연 층으로부터 돌출하며 그리고 제1 게이트 전극과 제2 게이트 전극 사이에 배치되어 제1 게이트 전극과 제2 게이트 전극을 분리한다. 유전체 분리 벽은, 격리 절연 층과 상이한 유전체 재료로 이루어진다.
이상의 설명은 여러 실시예들 또는 예들에 대한 특징들을 개략적으로 개시하여 당업자가 본 개시의 양태들을 더욱 잘 이해하도록 한다. 당업자는, 그들이 본 명세서에서 소개되는 실시예들 또는 예들과 동일한 목적을 수행하고 및/또는 동일한 장점들을 달성하기 위해 다른 프로세스들 및 구조들을 설계하거나 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 할 것이다. 당업자는 또한, 그러한 균등한 구성들이 본 개시의 사상 및 범위로부터 벗어남이 없다는 것 및, 그들이 본 개시의 사상 및 범위로부터 벗어남 없이 본 명세서에 다양한 변화, 치환 및 변경을 이룰 수 있다는 것을 인식해야 할 것이다.
(항목 1)
반도체 소자를 제조하는 방법으로서:
2개의 핀 구조물 사이에 유전체 재료로 이루어지는 분리 벽을 형성하는 단계;
분리 벽 및 2개의 핀 구조물 위에 더미 게이트 구조물을 형성하는 단계;
더미 게이트 구조물 위에 층간 유전체(ILD) 층을 형성하는 단계;
더미 게이트 구조물을 노출시키도록 ILD 층의 상측 부분을 제거하는 단계;
더미 게이트 구조물을 금속 게이트 구조물로 교체하는 단계; 및
분리 벽을 노출시키도록, 그로 인해 금속 게이트 구조물을 제1 게이트 구조물 및 제2 게이트 구조물로 분할하도록, 평탄화 공정을 실행하는 단계
를 포함하고,
제1 게이트 구조물 및 제2 게이트 구조물은 분리 벽에 의해 분리되는 것인, 반도체 소자 제조 방법.
(항목 2)
항목 1에 있어서,
분리 벽은, SiCN, 지르코늄 산화물, 알루미늄 산화물 및 하프늄 산화물의 하나 이상의 층을 포함하는 것인, 반도체 소자 제조 방법.
(항목 3)
항목 1에 있어서,
더미 게이트 구조물은, 폴리 실리콘으로 이루어진 더미 게이트 전극을 포함하는 것인, 반도체 소자 제조 방법.
(항목 4)
항목 1에 있어서,
2개의 핀 구조물을 형성하는 단계; 및
2개의 핀 구조물의 상측 부분들이 격리 절연 층으로부터 돌출하도록, 격리 절연 층을 형성하는 단계
를 더 포함하고,
분리 벽의 바닥은 격리 절연 층 내에 매립되는 것인, 반도체 소자 제조 방법.
(항목 5)
항목 4에 있어서,
분리 벽은, 2개의 핀 구조물 사이에 배치되며 그리고 2개의 핀 구조물보다 더 낮은 높이를 구비하는, 중간 핀 구조물 상에 배치되는 것인, 반도체 소자 제조 방법.
(항목 6)
항목 1에 있어서,
2개의 핀 구조물을 형성하는 단계; 및
2개의 핀 구조물의 상측 부분들이 격리 절연 층으로부터 돌출하도록, 격리 절연 층을 형성하는 단계
를 더 포함하고,
분리 벽의 바닥은, 격리 절연 층의 상측 표면 상에 또는 위에 위치하게 되는 것인, 반도체 소자 제조 방법.
(항목 7)
항목 1에 있어서,
더미 게이트 구조물의 대향하는 측면들 상에 측벽 스페이서들을 형성하는 단계를 더 포함하고,
제1 게이트 구조물 및 제2 게이트 구조물이 형성된 이후에, 제1 게이트 구조물 상의 측벽 스페이서들은 제2 게이트 구조물 상의 측벽 스페이서들로부터 분리 벽에 의해 분리되는 것인, 반도체 소자 제조 방법.
(항목 8)
항목 1에 있어서,
제1 게이트 구조물 및 제2 게이트 구조물은, 개별적으로 게이트 유전체 층 및 게이트 전극 층을 포함하며, 그리고
게이트 유전체 층은 분리 벽의 측벽들 상에 형성되는 것인, 반도체 소자 제조 방법.
(항목 9)
반도체 소자를 제조하는 방법으로서:
제2 핀 구조물이, 제1 핀 구조물과 제3 핀 구조물 사이에 위치하게 되고, 제1 핀 구조물 내지 제3 핀 구조물은 각각, 반도체 재료로 이루어지며 그리고 절연 캡 층을 구비하도록, 제1 핀 구조물, 제2 핀 구조물 및 제3 핀 구조물을 형성하는 단계;
제1 핀 구조물 내지 제3 핀 구조물이 격리 절연 층 내에 매립되며 그리고 절연 캡 층이 노출되도록, 격리 절연 층을 형성하는 단계;
격리 절연 층 위에, 제2 핀 구조물 위에 제1 개구를 구비하는 제1 마스크 패턴을 형성하는 단계;
에칭 마스크로서 제1 마스크 패턴을 사용하여 에칭함에 의해 제2 핀 구조물을 만입시키는 단계;
만입된 제2 핀 구조물 상에 유전체 분리 벽을 형성하는 단계;
제1 핀 구조물 및 제3 핀 구조물의 상측 부분들 그리고 유전체 분리 벽의 상측 부분이 노출되도록, 격리 절연 층을 만입시키는 단계;
노출된 제1 핀 구조물 및 제3 핀 구조물 그리고 노출된 유전체 분리 벽 위에 제1 더미 게이트 구조물을 형성하는 단계;
제1 더미 게이트 구조물 위에 층간 유전체(ILD) 층을 형성하는 단계;
제1 더미 게이트 구조물을 노출시키도록 ILD 층의 상측 부분을 제거하는 단계;
제1 더미 게이트 구조물을 금속 게이트 구조물로 교체하는 단계; 및
유전체 분리 벽을 노출시키도록, 그로 인해 금속 게이트 구조물을 제1 게이트 구조물 및 제2 게이트 구조물로 분할하도록, 평탄화 공정을 실행하는 단계
를 포함하고,
제1 게이트 구조물 및 제2 게이트 구조물은 유전체 분리 벽에 의해 분리되는 것인, 반도체 소자 제조 방법.
(항목 10)
항목 9에 있어서,
유전체 분리 벽은, SiCN, 지르코늄 산화물, 알루미늄 산화물 및 하프늄 산화물의 하나 이상의 층을 포함하는 것인, 반도체 소자 제조 방법.
(항목 11)
항목 9에 있어서,
제1 마스크 패턴은, 비정질 실리콘 층을 포함하는 것인, 반도체 소자 제조 방법.
(항목 12)
항목 11에 있어서,
제1 마스크 패턴은, 비정질 실리콘 층 아래에 실리콘 질화물 층을 더 포함하는 것인, 반도체 소자 제조 방법.
(항목 13)
항목 9에 있어서,
제1 더미 게이트 구조물을 형성하는 단계와 ILD 층을 형성하는 단계 사이에:
제1 핀 구조물, 제3 핀 구조물 및 유전체 분리 벽의 대향하는 측면들 상에 측벽 스페이서들을 형성하는 단계;
제1 핀 구조물 및 제3 핀 구조물의 소스/드레인(S/D) 부분들을 노출시키도록, 제1 핀 구조물 및 제3 핀 구조물 상에 형성되는 측벽 스페이서들의 부분들을 제거하는 단계; 및
노출된 S/D 부분들 상에 S/D 에피텍셜 층들을 형성하는 단계
를 더 포함하는 것인, 반도체 소자 제조 방법.
(항목 14)
항목 13에 있어서,
측벽 스페이서들의 부분들을 제거할 때, 유전체 분리 벽이 부분적으로 만입되는 것인, 반도체 소자 제조 방법.
(항목 15)
반도체 소자로서,
기판 상에 형성되는 격리 절연 층 위에 배치되는 제1 게이트 전극;
격리 절연 층 위에 배치되는 제2 게이트 전극으로서, 제1 게이트 전극 및 제2 게이트 전극은 제1 방향으로 연장되며 그리고 제1 방향을 따라 정렬되는 것인, 제2 게이트 전극; 및
격리 절연 층으로부터 돌출하며 그리고 제1 게이트 전극과 제2 게이트 전극 사이에 배치되어 제1 게이트 전극과 제2 게이트 전극을 분리하는, 유전체 분리 벽
을 포함하고,
유전체 분리 벽은, 격리 절연 층과 상이한 유전체 재료로 이루어지는 것인, 반도체 소자.
(항목 16)
항목 15에 있어서,
격리 절연 층으로부터 돌출하는 제1 핀 구조물; 및
격리 절연 층으로부터 돌출하는 제2 핀 구조물
을 더 포함하며,
제1 게이트 전극은 제1 핀 구조물 위에 배치되고,
제2 게이트 전극은 제2 핀 구조물 위에 배치되며, 그리고
유전체 분리 벽과 제1 핀 구조물 사이의 중심-대-중심 거리는, 유전체 분리 벽과 제2 핀 구조물 사이의 중심-대-중심 거리와 실질적으로 동등한 것인, 반도체 소자.
(항목 17)
항목 15에 있어서,
격리 절연 층으로부터 돌출하는 제1 핀 구조물; 및
격리 절연 층으로부터 돌출하는 제2 핀 구조물
을 더 포함하고,
제1 게이트 전극은 제1 핀 구조물 위에 배치되며,
제2 게이트 전극은 제2 핀 구조물 위에 배치되고,
제1 핀 구조물과 유전체 분리 벽 사이의 제1 피치가, 기본 핀 피치와 동등하거나 또는 기본 핀 피치의 배수이며, 그리고
제2 핀 구조물과 유전체 분리 벽 사이의 제2 피치가, 기본 핀 피치와 동등하거나 또는 기본 핀 피치의 배수인 것인, 반도체 소자.
(항목 18)
항목 17에 있어서,
제1 피치는 제2 피치와 상이한 것인, 반도체 소자.
(항목 19)
항목 17에 있어서,
격리 절연 층 내에 매립되며 그리고 제1 핀 구조물과 제2 핀 구조물 사이에 배치되는 제3 핀 구조물을 더 포함하고
유전체 분리 벽은 제3 핀 구조물 상에 배치되는 것인, 반도체 소자.
(항목 20)
항목 16에 있어서,
유전체 분리 벽은, SiCN, 지르코늄 산화물, 알루미늄 산화물 및 하프늄 산화물의 하나 이상의 층을 포함하는 것인, 반도체 소자.

Claims (10)

  1. 반도체 소자를 제조하는 방법으로서:
    2개의 핀 구조물 사이에 유전체 재료로 이루어지는 분리 벽을 형성하는 단계;
    분리 벽 및 2개의 핀 구조물 위에 더미 게이트 구조물을 형성하는 단계;
    더미 게이트 구조물 위에 층간 유전체(ILD) 층을 형성하는 단계;
    더미 게이트 구조물을 노출시키도록 ILD 층의 상측 부분을 제거하는 단계;
    더미 게이트 구조물을 금속 게이트 구조물로 교체하는 단계; 및
    분리 벽을 노출시키도록, 그로 인해 금속 게이트 구조물을 제1 게이트 구조물 및 제2 게이트 구조물로 분할하도록, 평탄화 공정을 실행하는 단계
    를 포함하고,
    제1 게이트 구조물 및 제2 게이트 구조물은 분리 벽에 의해 분리되는 것인, 반도체 소자 제조 방법.
  2. 제 1항에 있어서,
    분리 벽은, SiCN, 지르코늄 산화물, 알루미늄 산화물 및 하프늄 산화물의 하나 이상의 층을 포함하는 것인, 반도체 소자 제조 방법.
  3. 제 1항에 있어서,
    2개의 핀 구조물을 형성하는 단계; 및
    2개의 핀 구조물의 상측 부분들이 격리 절연 층으로부터 돌출하도록, 격리 절연 층을 형성하는 단계
    를 더 포함하고,
    분리 벽의 바닥은 격리 절연 층 내에 매립되는 것인, 반도체 소자 제조 방법.
  4. 제 1항에 있어서,
    2개의 핀 구조물을 형성하는 단계; 및
    2개의 핀 구조물의 상측 부분들이 격리 절연 층으로부터 돌출하도록, 격리 절연 층을 형성하는 단계
    를 더 포함하고,
    분리 벽의 바닥은, 격리 절연 층의 상측 표면 상에 또는 위에 위치하게 되는 것인, 반도체 소자 제조 방법.
  5. 제 1항에 있어서,
    더미 게이트 구조물의 대향하는 측면들 상에 측벽 스페이서들을 형성하는 단계를 더 포함하고,
    제1 게이트 구조물 및 제2 게이트 구조물이 형성된 이후에, 제1 게이트 구조물 상의 측벽 스페이서들은 제2 게이트 구조물 상의 측벽 스페이서들로부터 분리 벽에 의해 분리되는 것인, 반도체 소자 제조 방법.
  6. 반도체 소자를 제조하는 방법으로서:
    제2 핀 구조물이, 제1 핀 구조물과 제3 핀 구조물 사이에 위치하게 되고, 제1 핀 구조물 내지 제3 핀 구조물은 각각, 반도체 재료로 이루어지며 그리고 절연 캡 층을 구비하도록, 제1 핀 구조물, 제2 핀 구조물 및 제3 핀 구조물을 형성하는 단계;
    제1 핀 구조물 내지 제3 핀 구조물이 격리 절연 층 내에 매립되며 그리고 절연 캡 층이 노출되도록, 격리 절연 층을 형성하는 단계;
    격리 절연 층 위에, 제2 핀 구조물 위에 제1 개구를 구비하는 제1 마스크 패턴을 형성하는 단계;
    에칭 마스크로서 제1 마스크 패턴을 사용하여 에칭함에 의해 제2 핀 구조물을 만입시키는 단계;
    만입된 제2 핀 구조물 상에 유전체 분리 벽을 형성하는 단계;
    제1 핀 구조물 및 제3 핀 구조물의 상측 부분들 그리고 유전체 분리 벽의 상측 부분이 노출되도록, 격리 절연 층을 만입시키는 단계;
    노출된 제1 핀 구조물 및 제3 핀 구조물 그리고 노출된 유전체 분리 벽 위에 제1 더미 게이트 구조물을 형성하는 단계;
    제1 더미 게이트 구조물 위에 층간 유전체(ILD) 층을 형성하는 단계;
    제1 더미 게이트 구조물을 노출시키도록 ILD 층의 상측 부분을 제거하는 단계;
    제1 더미 게이트 구조물을 금속 게이트 구조물로 교체하는 단계; 및
    유전체 분리 벽을 노출시키도록, 그로 인해 금속 게이트 구조물을 제1 게이트 구조물 및 제2 게이트 구조물로 분할하도록, 평탄화 공정을 실행하는 단계
    를 포함하고,
    제1 게이트 구조물 및 제2 게이트 구조물은 유전체 분리 벽에 의해 분리되는 것인, 반도체 소자 제조 방법.
  7. 제 6항에 있어서,
    제1 더미 게이트 구조물을 형성하는 단계와 ILD 층을 형성하는 단계 사이에:
    제1 핀 구조물, 제3 핀 구조물 및 유전체 분리 벽의 대향하는 측면들 상에 측벽 스페이서들을 형성하는 단계;
    제1 핀 구조물 및 제3 핀 구조물의 소스/드레인(S/D) 부분들을 노출시키도록, 제1 핀 구조물 및 제3 핀 구조물 상에 형성되는 측벽 스페이서들의 부분들을 제거하는 단계; 및
    노출된 S/D 부분들 상에 S/D 에피텍셜 층들을 형성하는 단계
    를 더 포함하는 것인, 반도체 소자 제조 방법.
  8. 반도체 소자로서,
    기판 상에 형성되는 격리 절연 층 위에 배치되는 제1 게이트 전극;
    격리 절연 층 위에 배치되는 제2 게이트 전극으로서, 제1 게이트 전극 및 제2 게이트 전극은 제1 방향으로 연장되며 그리고 제1 방향을 따라 정렬되는 것인, 제2 게이트 전극; 및
    격리 절연 층으로부터 돌출하며 그리고 제1 게이트 전극과 제2 게이트 전극 사이에 배치되어 제1 게이트 전극과 제2 게이트 전극을 분리하는, 유전체 분리 벽
    을 포함하고,
    유전체 분리 벽은, 격리 절연 층과 상이한 유전체 재료로 이루어지는 것인, 반도체 소자.
  9. 제 8항에 있어서,
    격리 절연 층으로부터 돌출하는 제1 핀 구조물; 및
    격리 절연 층으로부터 돌출하는 제2 핀 구조물
    을 더 포함하며,
    제1 게이트 전극은 제1 핀 구조물 위에 배치되고,
    제2 게이트 전극은 제2 핀 구조물 위에 배치되며, 그리고
    유전체 분리 벽과 제1 핀 구조물 사이의 중심-대-중심 거리는, 유전체 분리 벽과 제2 핀 구조물 사이의 중심-대-중심 거리와 동등한 것인, 반도체 소자.
  10. 제 8항에 있어서,
    격리 절연 층으로부터 돌출하는 제1 핀 구조물; 및
    격리 절연 층으로부터 돌출하는 제2 핀 구조물
    을 더 포함하고,
    제1 게이트 전극은 제1 핀 구조물 위에 배치되며,
    제2 게이트 전극은 제2 핀 구조물 위에 배치되고,
    제1 핀 구조물과 유전체 분리 벽 사이의 제1 피치가, 기본 핀 피치와 동등하거나 또는 기본 핀 피치의 배수이며, 그리고
    제2 핀 구조물과 유전체 분리 벽 사이의 제2 피치가, 기본 핀 피치와 동등하거나 또는 기본 핀 피치의 배수인 것인, 반도체 소자.
KR1020170117200A 2016-12-30 2017-09-13 반도체 소자 및 그 제조 방법 KR102041357B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662440800P 2016-12-30 2016-12-30
US62/440,800 2016-12-30
US15/491,206 US10026737B1 (en) 2016-12-30 2017-04-19 Semiconductor device and manufacturing method thereof
US15/491,206 2017-04-19

Publications (2)

Publication Number Publication Date
KR20180079160A true KR20180079160A (ko) 2018-07-10
KR102041357B1 KR102041357B1 (ko) 2019-11-07

Family

ID=62711981

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170117200A KR102041357B1 (ko) 2016-12-30 2017-09-13 반도체 소자 및 그 제조 방법

Country Status (4)

Country Link
US (4) US10026737B1 (ko)
KR (1) KR102041357B1 (ko)
CN (1) CN108269803B (ko)
TW (1) TWI662601B (ko)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110729244A (zh) * 2018-07-16 2020-01-24 台湾积体电路制造股份有限公司 集成电路器件及其形成方法
CN110875252A (zh) * 2018-08-31 2020-03-10 台湾积体电路制造股份有限公司 半导体器件和制造半导体器件的方法
KR20200026732A (ko) * 2018-08-31 2020-03-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 메탈 게이트 구조물 절단 프로세스
KR20210086948A (ko) * 2019-12-30 2021-07-09 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 제조 방법 및 반도체 디바이스
KR20210098819A (ko) * 2020-01-31 2021-08-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 트랜지스터 게이트 및 이의 형성 방법
KR20210110144A (ko) * 2020-02-27 2021-09-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 장치 및 그 제조 방법
KR20210122676A (ko) * 2020-03-31 2021-10-12 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 전계효과 트랜지스터에서의 기생 커패시턴스의 감소
KR20210134495A (ko) * 2020-04-30 2021-11-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 멀티게이트 디바이스를 위한 자가-정렬 금속 게이트
US11830937B2 (en) 2019-12-30 2023-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11894277B2 (en) 2020-01-31 2024-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor gates and methods of forming thereof
US11996320B2 (en) 2020-03-31 2024-05-28 Taiwan Semiconductor Manufacturing Co., Ltd. Reducing parasitic capacitance in field-effect transistors
US12033899B2 (en) 2020-04-30 2024-07-09 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned metal gate for multigate device

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10026737B1 (en) * 2016-12-30 2018-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
DE102017118920B4 (de) 2016-12-30 2022-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiter-Bauelement und dessen Herstellungsverfahren
US10163900B2 (en) * 2017-02-08 2018-12-25 Globalfoundries Inc. Integration of vertical field-effect transistors and saddle fin-type field effect transistors
TWI735675B (zh) * 2017-10-06 2021-08-11 聯華電子股份有限公司 半導體元件及其製作方法
US10867833B2 (en) * 2017-11-30 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Buried metal for FinFET device and method
DE102018128925B4 (de) 2017-11-30 2024-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zur Herstellung einer Halbleitervorrichtung und Halbleitervorrichtung
WO2019125456A1 (en) * 2017-12-21 2019-06-27 Intel Corporation Quantum dot devices
US10777465B2 (en) 2018-01-11 2020-09-15 Globalfoundries Inc. Integration of vertical-transport transistors and planar transistors
US11114566B2 (en) * 2018-07-12 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US10872891B2 (en) * 2018-09-25 2020-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuits with gate cut features
JP7042726B2 (ja) * 2018-10-04 2022-03-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10943819B2 (en) * 2018-12-20 2021-03-09 Nanya Technology Corporation Semiconductor structure having a plurality of capped protrusions
KR20200121154A (ko) 2019-04-15 2020-10-23 삼성전자주식회사 반도체 장치
US11424165B2 (en) * 2019-10-16 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices having different gate dielectric thickness within one transistor
KR102663811B1 (ko) * 2019-11-06 2024-05-07 삼성전자주식회사 집적회로 소자 및 이의 제조 방법
US11521969B2 (en) 2020-01-29 2022-12-06 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation structures for semiconductor devices
DE102020120099B4 (de) 2020-01-29 2024-07-25 Taiwan Semiconductor Manufacturing Co. Ltd. Verfahren zur herstellung von isolationsstrukturen für halbleitervorrichtungen
US11482524B2 (en) * 2020-03-26 2022-10-25 Intel Corporation Gate spacing in integrated circuit structures
DE102020128271A1 (de) 2020-05-20 2021-11-25 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy-Finnenprofil-Steuerung zur Vergrößerung von Gateprozessfenster
US11600717B2 (en) 2020-05-20 2023-03-07 Taiwan Semiconductor Manufacturing Co., Ltd Dummy FIN profile control to enlarge gate process window
CN114156263A (zh) * 2020-09-07 2022-03-08 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11522073B2 (en) * 2020-10-27 2022-12-06 Taiwan Semicondutor Manufacturing Company Limited Semiconductor devices and methods of manufacturing thereof
US11842933B2 (en) * 2021-01-15 2023-12-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US20230011218A1 (en) * 2021-07-08 2023-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Finfet with bowl-shaped gate isolation and method
US11948840B2 (en) * 2021-08-31 2024-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Protective layer over FinFET and method of forming same
US20230395701A1 (en) * 2022-06-03 2023-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor devices and semiconductor devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140065828A1 (en) * 2012-09-05 2014-03-06 GlobalFoundries, Inc. Selective fin cut process
KR20160098195A (ko) * 2013-12-19 2016-08-18 인텔 코포레이션 자기 정렬 게이트 에지 및 로컬 상호접속 및 그 제조 방법
KR20160140973A (ko) * 2012-07-27 2016-12-07 인텔 코포레이션 핀 기반 트랜지스터를 위한 고 이동도를 갖도록 변형된 채널을 포함하는 반도체 장치, 이동 컴퓨팅 장치, 통신장치, 이동 컴퓨팅 시스템

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102768957B (zh) * 2011-05-06 2016-09-14 中国科学院微电子研究所 鳍式场效应晶体管及其制造方法
KR102066848B1 (ko) * 2013-06-24 2020-01-16 삼성전자 주식회사 반도체 소자 및 그 제조 방법
US9553171B2 (en) * 2014-02-14 2017-01-24 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device and method for forming the same
US9530665B2 (en) * 2014-06-24 2016-12-27 International Business Machines Corporation Protective trench layer and gate spacer in finFET devices
US9293459B1 (en) * 2014-09-30 2016-03-22 International Business Machines Corporation Method and structure for improving finFET with epitaxy source/drain
KR102217246B1 (ko) * 2014-11-12 2021-02-18 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9601492B1 (en) * 2015-11-16 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET devices and methods of forming the same
US9935199B2 (en) * 2016-01-15 2018-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with source/drain structure
US10026737B1 (en) * 2016-12-30 2018-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160140973A (ko) * 2012-07-27 2016-12-07 인텔 코포레이션 핀 기반 트랜지스터를 위한 고 이동도를 갖도록 변형된 채널을 포함하는 반도체 장치, 이동 컴퓨팅 장치, 통신장치, 이동 컴퓨팅 시스템
US20140065828A1 (en) * 2012-09-05 2014-03-06 GlobalFoundries, Inc. Selective fin cut process
KR20160098195A (ko) * 2013-12-19 2016-08-18 인텔 코포레이션 자기 정렬 게이트 에지 및 로컬 상호접속 및 그 제조 방법

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11742415B2 (en) 2018-07-16 2023-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-like field effect transistor patterning methods for achieving fin width uniformity
KR20200008522A (ko) * 2018-07-16 2020-01-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀 폭 균일성을 달성하기 위한 핀형 전계 효과 트랜지스터 패터닝 방법
US10930767B2 (en) 2018-07-16 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-like field effect transistor patterning methods for achieving fin width uniformity
CN110729244A (zh) * 2018-07-16 2020-01-24 台湾积体电路制造股份有限公司 集成电路器件及其形成方法
US11652160B2 (en) 2018-07-16 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-like field effect transistor patterning methods for achieving fin width uniformity
CN110875252A (zh) * 2018-08-31 2020-03-10 台湾积体电路制造股份有限公司 半导体器件和制造半导体器件的方法
KR20200026732A (ko) * 2018-08-31 2020-03-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 메탈 게이트 구조물 절단 프로세스
US10930564B2 (en) 2018-08-31 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure cutting process
US11694931B2 (en) 2018-08-31 2023-07-04 Taiwan Semiconductor Manufacturing Co., Ltd Metal gate structure cutting process
CN110875252B (zh) * 2018-08-31 2022-04-19 台湾积体电路制造股份有限公司 半导体器件和制造半导体器件的方法
KR20210086948A (ko) * 2019-12-30 2021-07-09 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 제조 방법 및 반도체 디바이스
US11830937B2 (en) 2019-12-30 2023-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11437287B2 (en) 2020-01-31 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor gates and methods of forming thereof
US11894277B2 (en) 2020-01-31 2024-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor gates and methods of forming thereof
KR20210098819A (ko) * 2020-01-31 2021-08-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 트랜지스터 게이트 및 이의 형성 방법
US11721694B2 (en) 2020-02-27 2023-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR20210110144A (ko) * 2020-02-27 2021-09-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 장치 및 그 제조 방법
KR20210122676A (ko) * 2020-03-31 2021-10-12 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 전계효과 트랜지스터에서의 기생 커패시턴스의 감소
US11996320B2 (en) 2020-03-31 2024-05-28 Taiwan Semiconductor Manufacturing Co., Ltd. Reducing parasitic capacitance in field-effect transistors
KR20210134495A (ko) * 2020-04-30 2021-11-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 멀티게이트 디바이스를 위한 자가-정렬 금속 게이트
US12033899B2 (en) 2020-04-30 2024-07-09 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned metal gate for multigate device

Also Published As

Publication number Publication date
US20190229120A1 (en) 2019-07-25
CN108269803B (zh) 2021-03-30
TWI662601B (zh) 2019-06-11
US11424243B2 (en) 2022-08-23
US10868001B2 (en) 2020-12-15
US20180342509A1 (en) 2018-11-29
CN108269803A (zh) 2018-07-10
US10026737B1 (en) 2018-07-17
US20180190652A1 (en) 2018-07-05
US20210134798A1 (en) 2021-05-06
TW201837995A (zh) 2018-10-16
US10269798B2 (en) 2019-04-23
KR102041357B1 (ko) 2019-11-07

Similar Documents

Publication Publication Date Title
KR102041357B1 (ko) 반도체 소자 및 그 제조 방법
KR102183123B1 (ko) 반도체 디바이스 및 이의 제조 방법
US10879374B2 (en) Semiconductor device and manufacturing method thereof
CN109727916B (zh) 半导体装置的制造方法
CN107154432B (zh) 半导体器件及其制造方法
KR102114771B1 (ko) 소스/드레인 영역들의 선택적 nfet/pfet 리세스
CN107665825B (zh) 半导体器件以及PMOS FET的源极/漏极结构和PMOS FinFET的制造方法
TW201926685A (zh) 半導體裝置及其製造方法
US11804489B2 (en) Semiconductor device and manufacturing method thereof
US20210376116A1 (en) Method of manufacturing a semiconductor device and semiconductor device
TWI767417B (zh) 半導體裝置及其製造方法
CN114242590A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right