CN110729244A - 集成电路器件及其形成方法 - Google Patents

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Abstract

公开了FinFET图案化方法以用于实现鳍宽度均匀性。示例性方法包括在衬底上方形成心轴层。第一切割去除心轴层的一部分，留下直接邻近伪心轴部件设置的心轴部件。使用心轴部件和伪心轴部件作为蚀刻掩模蚀刻衬底，从而形成伪鳍部件和有源鳍部件，伪鳍部件与有源鳍部件沿第一方向分隔开第一间距。第二切割去除伪鳍部件的一部分和有源鳍部件的一部分，从而形成分隔开第二间距的伪鳍和分隔开第二间距的有源鳍。第二间距沿着基本垂直于第一方向的第二方向。第三切割去除伪鳍，形成鳍开口。用介电材料填充鳍开口，以形成介电鳍。本发明的实施例还涉及集成电路器件及其形成方法。

Description

集成电路器件及其形成方法
技术领域
本发明的实施例涉及集成电路器件及其形成方法。
背景技术
半导体集成电路(IC)工业经历了指数式增长。IC材料和设计的技术进步已经产生了多代IC，其中每一代都具有比上一代更小和更复杂的电路。在IC演变过程中，功能密度(即，每芯片面积的互连器件的数量)通常增加，而几何尺寸(即，可使用制造工艺产生的最小组件(或线))减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。
这种按比例缩小也增加了处理和制造IC的复杂性，并且为了实现这些进步，需要IC处理和制造中的类似发展。诸如，随着鳍式场效应晶体管(FinFET)技术朝着更小的部件尺寸(诸如32纳米、28纳米、20纳米及以下)发展，FinFET图案化工艺受到降低工艺裕度的显著限制。因此，尽管现有的鳍图案化工艺对于它们的预期目的通常已经足够，但它们不是在所有方面都已完全令人满意。
发明内容
本发明的实施例提供了一种形成集成电路器件的方法，包括：在衬底上方形成心轴层；执行第一切割以去除所述心轴层的一部分，从而留下设置在所述衬底上方的心轴部件和伪心轴部件，其中，所述伪心轴部件直接邻近所述心轴部件设置；使用所述心轴部件和所述伪心轴部件作为蚀刻掩模，蚀刻所述衬底，从而形成伪鳍部件和有源鳍部件，其中，所述伪鳍部件与所述有源鳍部件沿第一方向分隔开第一间距；执行第二切割以去除所述伪鳍部件的一部分和所述有源鳍部件的一部分，从而形成分隔开第二间距的伪鳍和分隔开所述第二间距的有源鳍，其中，所述第二间距沿着垂直于所述第一方向的第二方向；执行第三切割以去除所述伪鳍，从而形成鳍开口；以及用介电材料填充所述鳍开口，从而形成介电鳍。
本发明的另一实施例提供了一种形成集成电路器件的方法，包括：在衬底上方形成心轴层，其中，所述心轴层包括分隔开第一间距的心轴的阵列；执行鳍切割工艺以图案化所述心轴层以限定第一鳍有源区和第二鳍有源区，其中，所述鳍切割工艺去除所述心轴层的一部分，使得所述心轴的阵列的第一心轴和第一伪心轴保留在限定所述第一鳍有源区的所述衬底上方，并且所述心轴的阵列的第二心轴和第二伪心轴保留在限定所述第二鳍有源区的所述衬底上方，其中，所述第一伪心轴和所述第二伪心轴分隔开第二间距，所述第二间距大于所述第一间距，其中，所述第一伪心轴和所述第二伪心轴设置在所述第一心轴和所述第二心轴之间；使用图案化的心轴层作为蚀刻掩模来蚀刻所述衬底，以在所述第一鳍有源区中形成第一有源鳍部件和第一伪鳍部件，并且在所述第二鳍有源区中形成第二有源鳍部件和第二伪鳍部件；执行鳍端部切割工艺以图案化所述第一有源鳍部件、所述第一伪鳍部件、所述第二有源鳍部件和所述第二伪鳍部件，从而将所述第一有源鳍部件划分为分隔开端到端间距的第一鳍，将所述第一伪鳍部件划分为分隔开所述端到端间距的第一伪鳍，将所述第二有源鳍部件划分为分隔开所述端到端间距的第二鳍，以及将所述第二伪鳍部件划分为分隔开所述端到端间距的第二伪鳍；以及用介电鳍替换所述第一伪鳍和所述第二伪鳍。
本发明的又一实施例提供了一种集成电路器件，包括：鳍式场效应晶体管(FinFET)器件，具有：鳍结构，所述鳍结构包括沿第一方向延伸的介电鳍和有源鳍，其中，所述介电鳍直接邻近所述有源鳍设置，并且其中，所述介电鳍的宽度与所述有源鳍的宽度相同；隔离部件，设置在所述介电鳍和所述有源鳍之间，其中，所述介电鳍的介电材料不同于所述隔离部件的介电材料；以及栅极结构，设置在所述介电鳍和所述有源鳍的一部分上方，其中，所述栅极结构沿垂直于所述第一方向的第二方向延伸。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的各个方面的用于制造鳍式场效应晶体管(FinFET)器件的方法的流程图。
图2A至图2P是根据本发明的各个方面的在各个制造阶段(诸如与图1的方法相关的那些)的部分或全部的FinFET器件的局部示意图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。
另外，本发明可以在各种示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且本身并不表示所讨论的各种实施例和/或配置之间的关系。此外，在随后的本发明中的另一部件上、连接到和/或耦合到其他部件的部件的形成可以包括其中部件以直接接触形成的实施例，并且还可以包括其中可以形成附加部件而使得部件可以不直接接触的实施例。此外，空间相对术语，诸如，“下”、“上”、“水平”、“垂直”、“之上”、“上方”、“下方”、“下面”、“向上”、“向下”、“顶部”，“底部”等以及其衍生物(诸如，“水平地”、“向下地”、“向上地”等)用于便于描述本发明的一个部件与另一部件的关系。空间相对术语旨在覆盖包括部件的器件的不同取向。
图1是根据本发明的各个方面的用于制造集成电路(IC)器件的方法100的流程图。在一些实施方式中，IC器件包括鳍式场效应晶体管(FinFET)器件，通常指任何基于鳍的晶体管器件，诸如基于鳍的多栅极晶体管。在框110处，方法100包括在衬底上方形成心轴层。在框120处，执行第一切割以去除心轴层的一部分，从而留下设置在衬底上方的心轴部件和伪心轴部件。伪心轴部件直接邻近心轴部件设置。在框130处，方法100继续使用心轴部件和伪心轴部件作为蚀刻掩模来蚀刻衬底，从而形成伪鳍部件和有源鳍部件。伪鳍部件与有源鳍部件沿第一方向分隔开第一间距。在框140处，执行第二切割以去除伪鳍部件的一部分和有源鳍部件的一部分，从而形成分隔开第二间距的伪鳍和分隔开第二间距的有源鳍。第二间距沿着基本垂直于第一方向的第二方向。在框150处，执行第三切割以去除伪鳍，从而形成鳍开口。在框160处，用介电材料填充鳍开口，从而形成介电鳍。在一些实施方式中，方法100可继续制造IC器件的其他部件。可以在方法100之前、期间和之后提供附加步骤，并且可以针对方法100的其他实施例移动、替换或消除所描述的一些步骤。下面的讨论示出了可以根据方法100的各个实施例制造的FinFET器件。
图2A至图2P是根据本发明的各个方面的在各种制造阶段(诸如与方法100相关联的那些)的部分或全部的FinFET器件200的局部示意图。FinFET器件200可以包括在微处理器、存储器和/或其他IC器件中。在一些实施方式中，FinFET器件200可以为IC芯片的一部分、片上系统(SoC)或其部分，包括各种无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高压晶体管、高频晶体管、其他合适的部件或它们的组合。为了清楚起见，已经简化了图2A至图2P以更好地理解本发明的发明构思。可以在FinFET器件200中添加附加部件，并且可以在FinFET器件200的其他实施例中替换、修改或消除下面描述的一些部件。
在图2A至图2D中，执行鳍切割第一工艺以限定FinFET器件200的有源区。鳍切割第一工艺实施多重图案化工艺，诸如双重图案化光刻(DPL)工艺(例如，光刻-蚀刻-光刻-蚀刻(LELE)工艺、自对准双重图案化(SADP)工艺、间隔件-电介质图案化(SIDP)工艺、其他双重图案化工艺或它们的组合)、三重图案化工艺(例如，光刻-蚀刻-光刻-蚀刻-光刻-蚀刻(LELELE)工艺、自对准三重图案化(SATP)工艺、其他三重图案化工艺或它们的组合)、其他多重图案化工艺(例如，自对准四重图案化)(SAQP)工艺)或它们的组合。通常，多重图案化工艺组合光刻工艺和自对准工艺，允许创建具有诸如比使用单个直接光刻工艺可获得的间距更小的间距的图案。诸如，在一些实施方式中，使用光刻工艺在衬底上方形成图案化的牺牲层，以及使用例如自对准工艺在图案化的牺牲层旁边形成间隔件。然后，去除图案化的牺牲层，并且间隔件可以用于图案化下面的层。在一些实施方式中，在多重图案化工艺期间实现定向自组装(DSA)技术。本发明考虑了下面描述的鳍切割第一工艺的变型，并且注意到为了便于讨论可以省略多个步骤。
转到图2A，FinFET器件200包括衬底(晶圆)205。在所示实施例中，衬底205是包括硅的块状衬底。可选地，在一些实施方式中，衬底205包括块状衬底(包括例如硅)和设置在块状衬底上方的一个或多个材料层。例如，一个或多个材料层可以包括具有设置在块状衬底上方的多个半导体层(诸如异质结构)的半导体层堆叠件，其中随后将半导体层堆叠件图案化以形成鳍。半导体层可以包括任何合适的半导体材料，诸如硅、锗、硅锗、其他合适的半导体材料或它们的组合。取决于FinFET器件200的设计要求，半导体层可以包括相同或不同的材料、蚀刻速率、构成原子百分比、构成重量百分比、厚度和/或配置。在一些实施方式中，半导体层堆叠件包括交替的半导体层，诸如由第一材料构成的半导体层和由第二材料构成的半导体层。例如，半导体层堆叠件交替存在硅层和硅锗层(例如，从底部到顶部的Si/SiGe/Si)。在一些实施方式中，半导体层堆叠件包括相同材料但具有交替的构成原子百分比的半导体层，诸如具有第一原子百分比的成分的半导体层和具有第二原子百分比的成分的半导体层。例如，半导体层堆叠件包括具有交替的硅和/或锗原子百分比的硅锗层(例如，从底部到顶部的SiaGeb/SicGed/SiaGeb，其中a，c是硅的不同原子百分比，并且b，d是锗的不同原子百分比)。可选地或另外地，块状衬底和/或一个或多个材料层包括另一种元素半导体，诸如锗；化合物半导体，诸如碳化硅、磷化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、氧化锌、硒化锌、硫化锌、碲化锌、硒化镉、硫化镉和/或碲化镉；合金半导体，诸如SiGe、SiPC、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；其他III-V族材料；其他II-V族材料；或它们的组合。可选地，衬底205是绝缘体上半导体衬底，诸如绝缘体上硅(SOI)衬底、绝缘体上硅锗(SGOI)衬底或绝缘体上锗(GOI)衬底。可以使用通过注氧隔离(SIMOX)、晶圆接合和/或其他合适的方法来制造绝缘体上半导体衬底。
图案化层210设置在衬底205上方。图案化层210包括与衬底205的材料不同的材料，以在鳍蚀刻工艺期间实现蚀刻选择性，使得可以选择性地蚀刻衬底205而最少(或者不)蚀刻图案化层210，反之亦然。在所示实施例中，图案化层210包括衬垫层212和掩模层214，其中衬垫层212设置在衬底205上，并且掩模层214设置在衬垫层212上。在一些实施方式中，衬垫层212包括硅和氧(例如，氧化硅)，掩模层214包括硅和氮(例如，氮化硅或氮氧化硅)。在一些实施方式中，衬垫层212为通过热氧化和/或其他合适工艺形成的氧化硅层，并且掩模层214为通过化学气相沉积(CVD)、低压CVD(LPCVD)、等离子体增强CVD(PECVD)、热氮化(例如，硅的热氮化)、其他合适的工艺或它们的组合形成的氮化硅层。在一些实施方式中，衬垫层212包括促进衬底205与掩模层214之间的粘附的材料和/或在蚀刻掩模层214时用作蚀刻停止层的材料。用于形成衬垫层212和/或掩模层214的其它材料和/或方法以及图案化层210的其他配置由本发明预期。
转到图2B，心轴层220形成在图案化层210上方。心轴层220包括设置在图案化层220上的心轴阵列，其中相邻的心轴分隔开间距S。在所示实施例中，心轴层220包括心轴222A和伪心轴222B，心轴222A对应于将形成在衬底205的一部分中的有源鳍，伪心轴222B对应于包括在心轴层220内的额外心轴部件以保持心轴部件密度(并且因此最小化图案化效应，诸如鳍蚀刻负载效应，可以影响均匀性)和/或对应于将形成在衬底205的一部分中的介电鳍，其中介电鳍是FinFET器件200的非电功能部件。在一些实施方式中，心轴222A的宽度基本上等于FinFET器件200的鳍的期望宽度(也称为临界尺寸(CD))。在一些实施方式中，心轴222A的宽度大于FinFET器件200的鳍的期望宽度，以补偿在后续处理期间鳍和/或用于形成鳍的图案化层的消耗(例如，以补偿蚀刻负载效应)。心轴层220包括与图案化层210(特别地，掩模层214)不同的材料，以在蚀刻工艺期间实现蚀刻选择性，使得可以选择性地蚀刻图案化层210而最少(或者不)蚀刻心轴层220，反之亦然。心轴层220包括实现所需蚀刻选择性的半导体材料和/或介电材料，诸如硅、非晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、其他合适的材料或它们的组合。
在所示实施例中，使用间隔件图案化技术形成心轴层220。例如，形成心轴层220包括使用光刻工艺在图案化层210上方形成图案化的牺牲层(包括具有第一间距的牺牲部件)，在图案化的牺牲层上方形成间隔件层，蚀刻间隔件层以沿着每个牺牲部件的侧壁形成间隔件(诸如，从牺牲部件的顶面和图案化层210的顶面的一部分去除间隔件层)，以及去除图案化的牺牲层，留下具有第二间距的间隔件(可以称为图案化的间隔件层，其包括暴露图案化层210的一部分的开口)。因此，心轴层220和心轴222A、222B可分别称为间隔件层和间隔件。在一些实施方式中，间隔件层共形地形成在图案化的牺牲层上方，使得间隔件层具有基本均匀的厚度。在一些实施方式中，在去除图案化的牺牲层之前或之后修整间隔件。可选地，在一些实施方式中，通过以下步骤形成心轴层220：形成心轴材料层(包括例如介电材料)，使用光刻工艺在心轴材料层上方形成图案化的光刻胶层，使用图案化的光刻胶层作为蚀刻掩模来蚀刻心轴材料层，以及去除图案化的光刻胶层(例如，通过光刻胶剥离工艺)，留下图案化的心轴材料层，图案化的心轴材料层包括暴露图案化层210的开口。可选地，在一些实施方式中，心轴层220是图案化的光刻胶层，使得心轴层220包括光刻胶材料。光刻工艺可以包括形成光刻胶层(例如，通过旋涂)，执行预曝光烘烤工艺，使用掩模执行曝光工艺，执行曝光后烘烤工艺，以及执行显影工艺。在曝光工艺期间，光刻胶层暴露于辐射能(诸如紫外(UV)光、深UV(DUV)光或极紫外(EUV)光)，其中掩模阻挡、透射和/或反射辐射到光刻胶，取决于掩模的掩模图案和/或掩模类型(例如，二元掩模、相移掩模或EUV掩模)，使得图像被投影到与掩模图案对应的光刻胶层上。由于光刻胶层对辐射能量敏感，光刻胶层的曝光部分发生化学变化，并且在显影工艺期间光刻胶层的曝光(或未曝光)部分溶解，取决于光刻胶层的特性和用于显影工艺的显影液的特性。在显影之后，图案化的光刻胶层包括与掩模对应的光刻胶图案。然后，在蚀刻工艺期间，图案化的光刻胶层可以用作蚀刻掩模，以去除下面的层的部分，诸如牺牲层或心轴材料层。蚀刻工艺可以包括干蚀刻工艺(例如，反应离子蚀刻(RIE)工艺)、湿蚀刻工艺、其他合适的蚀刻工艺或它们的组合。在蚀刻工艺之后，可以去除图案化的光刻胶层。可选地，曝光工艺可以实现无掩模光刻、电子束写入、离子束写入和/或纳米压印技术。
转到图2C，去除心轴层220的伪心轴222B以限定FinFET器件200的鳍有源区，诸如鳍有源区224和鳍有源区226，从而形成图案化的心轴层220'。在所示实施例中，鳍有源区224与鳍有源区226直接相邻，使得在鳍有源区224和鳍有源区226之间不设置其他鳍有源区。通常，鳍切割第一工艺将继续去除所有伪心轴222B，使得仅保留与要在衬底205中形成的有源鳍相对应的心轴222A。然而，已经观察到，由这种鳍切割第一技术产生的密度变化可能导致蚀刻效应，引起有源鳍中的鳍宽度(或鳍CD)差异，这可能对FinFET器件性能产生负面影响。例如，当伪心轴222B完全从心轴层220去除时，在直接相邻的鳍有源区中的心轴222A之间限定间距S2，这导致围绕每个心轴222A的区域具有不同的密度。不同的密度可导致鳍有源区224和鳍有源区226具有隔离(iso)心轴和密集心轴，其中隔离心轴的左/右间距大于密集心轴的左/右间距。左/右间距(负载)通常是指沿着心轴的宽度方向的心轴的左侧壁与最近的器件部件(例如，另一心轴或衬底205的边缘)之间的间距与沿着宽度方向的心轴的右侧壁和最近的器件部件之间的间距的总和。换句话说，L/R负载＝L间距+R间距。在一些实施方式中，限定阈值左/右负载以用于将心轴分类为隔离心轴或密集心轴。出于本示例的目的，假设对应于最外侧心轴222A的左/右负载小于阈值左/右负载，使得最外侧心轴222A被分类为密集心轴，并且最内侧心轴222A被分类为隔离心轴(图2C)。
由于心轴222A的左/右负载随后被转移到有源鳍(当心轴222A用作蚀刻掩模以形成有源鳍)时，与隔离心轴对应的衬底205的区域可以与和密集心轴对应的衬底205的区域不同地蚀刻(例如，在一个或多个方向上更快或更慢，取决于蚀刻是各向异性地还是各向同性地配置)，使得与隔离心轴相对应的有源鳍的宽度不同于与密集心轴相对应的有源鳍的宽度。由左/右负载引起的这种蚀刻差异通常称为鳍蚀刻隔离/密集负载。在一些实施方式中，已经观察到与隔离心轴相对应的衬底205的区域比与密集心轴对应的衬底205的区域更慢地蚀刻，使得与隔离心轴对应的有源鳍(称为隔离鳍)的宽度大于与密集心轴对应的有源鳍(称为密集鳍)的宽度。与密集鳍相比，这种鳍蚀刻隔离/密集负载导致对隔离鳍中短沟道效应的控制较小(例如，漏极感应势垒降低(DIBL)的增加)，降低FinFET器件性能和/或导致FinFET器件性能的不希望的变化。此外，随着IC技术节点持续减小，在先进IC技术节点制造的FinFET器件中不断缩小的栅极长度加剧了这些问题。
本发明提出在与隔离的有源鳍相邻地插入伪鳍，诸如FinFET器件的边缘鳍，以减小隔离的有源鳍的左/右负载。因此，隔离的有源鳍的区域中的密度更接近(并且在一些实施方式中，等效于)密集有源鳍的区域中的密度，从而减小鳍蚀刻隔离/密集负载并且改善鳍宽度均匀性。例如，在图2C中，鳍切割第一工艺去除伪心轴222B'的子集(而不是所有伪心轴222B)，使得鳍区域224和鳍区域226各自具有邻近心轴222A设置的伪心轴222B中的一个，该伪心轴222B被分类为隔离心轴。在所示实施例中，剩余的伪心轴222B直接邻近心轴222A设置，从而在鳍有源区224和鳍有源区226中的伪心轴222B之间限定小于间距S2的间距S3。剩余的伪心轴222B减小最内侧心轴222A的左/右负载(例如，从S+S2到S+S)。在一些实施方式中，最内侧心轴222A的左/右负载基本上等于最外侧心轴222A的左/右负载。诸如，最内侧心轴222A和最外侧心轴222A的左/右负载是S+S。本发明考虑去除的任何伪心轴的子集，只要剩余的伪心轴将隔离心轴(诸如最内侧心轴222A)的左/右负载减小至小于或等于阈值左/右负载。在一些实施方式中，当鳍有源区的心轴之间的间距(诸如间距S2)大于或等于阈值间距时(例如，限定已经确定导致不可接受水平的鳍蚀刻隔离/密集负载的间距)，鳍切割第一工艺在每个鳍有源区中留下至少一个伪心轴，以在鳍有源区的伪鳍之间限定间距，诸如间距S3。在这样的实施方式中，当鳍有源区的心轴之间的间距小于阈值间距时，在限定鳍有源区的心轴之间去除所有伪心轴。
去除伪心轴222B'的子集包括在心轴层220上方形成图案化的掩模层，图案化的掩模层包括限定受保护的心轴的切割图案(这里，心轴222A和至少一个邻近每个心轴222A设置的伪心轴222B被分类为隔离心轴)和未受保护的(不需要的)心轴(这里是伪心轴222B'的子集)的切割图案，并且使用图案化的掩模层作为蚀刻掩模蚀刻未受保护的心轴。在一些实施方式中，切割图案限定图案化的掩模层中的开口，开口暴露未受保护的心轴。在一些实施方式中，图案化的掩模层是通过光刻工艺形成的图案化的光刻胶层，诸如本文所述的那些。在一些实施方式中，图案化的掩模层是图案化的硬掩模层，其通过以下步骤形成：在心轴层220上方沉积硬掩模层，使用光刻工艺(诸如本文所述的那些)形成具有切割图案的图案化的光刻胶层，以及使用图案化的光刻胶层作为蚀刻掩模蚀刻硬掩模层，使得图案化的硬掩模层包括暴露未受保护的心轴的切割图案。在一些实施方式中，图案化的掩模层具有多层结构。在一些实施方式中，在不蚀刻(或不显著蚀刻)图案化的掩模层的情况下选择性地蚀刻伪心轴222B'的子集。蚀刻工艺是干蚀刻工艺、湿蚀刻工艺或它们的组合。可以调整各种蚀刻参数以选择性地蚀刻伪心轴222B'的子集，诸如蚀刻剂成分、蚀刻温度、蚀刻溶液浓度、蚀刻时间、蚀刻压力、源功率、RF偏置电压、RF偏置功率、蚀刻剂流速、其他合适的蚀刻参数或它们的组合。在一些实施方式中，湿蚀刻工艺使用包括四甲基氢氧化铵(TMAH)、氢氟酸(HF)、硫酸(H2SO4)、盐酸(HCl)、氢氧化铵(NH4OH)、过氧化氢(H2O2)的蚀刻溶液、其他合适的湿蚀刻成分或它们的组合。此后，去除图案化的掩模层(例如，通过光刻胶剥离工艺和/或选择性蚀刻工艺)，留下如图2C所示的心轴222A和伪心轴222B。
转到图2D，使用心轴层220'作为蚀刻掩模，执行鳍蚀刻工艺以在衬底205的一部分中限定鳍结构228A和鳍结构228B(统称为鳍层)。鳍结构228A设置在鳍有源区224中，并且鳍结构228B设置在鳍有源区226中。在所示实施例中，鳍结构228A和鳍结构228B各自包括两个有源鳍230A和一个伪鳍232B，其中伪鳍232B配置在相邻鳍结构228A、228B的有源鳍230A之间。心轴层220'的间距被传递到鳍层，使得鳍结构228A、228B的鳍分隔开间距S，并且鳍结构228A、228B的伪鳍230B分隔开间距S3。有源鳍230A和伪鳍230B基本上彼此平行地定向，每个具有在x方向上限定的宽度、在y方向上限定的长度以及在z方向上限定的高度。有源鳍230A和伪鳍230B具有基本相同的宽度、长度和高度。在所示实施例中，其中衬底205是包括硅的块状衬底，有源鳍230A和伪鳍230B包括硅。可选地，在一些实施方式中，其中衬底205包括设置在块状衬底上方的半导体层堆叠件，有源鳍230A和伪鳍230B限定在半导体层堆叠件中，使得有源鳍230A和伪鳍230B包括一个或多个半导体材料层。在进一步描述的实施例中，在鳍结构228A、228B的鳍之间限定沟槽232A，并且在相邻的鳍结构228A、228B之间限定沟槽232B(这里，在鳍结构228A的伪鳍230B和鳍结构228B的伪鳍230B之间)。沟槽232A、232B具有由有源鳍230A、伪鳍230B和/或图案化层210的侧壁限定的侧壁以及由衬底205的顶面限定的底部。
鳍蚀刻工艺选择性地蚀刻图案化层210和衬底205而不蚀刻(或不显著蚀刻)心轴层220'，使得心轴222A和伪心轴222B用作用于去除图案化层210和衬底205的部分的蚀刻掩模。在最内侧的隔离的有源鳍230A(对应于被分类为隔离心轴的最内侧心轴222A)附近插入伪鳍230B(对应于剩余的伪心轴222B)减小鳍蚀刻隔离/密集负载，使得最内侧有源鳍230A的宽度基本上类似于最外侧有源鳍230A的宽度。在一些实施方式中，对应于最内侧心轴222A的衬底205的区域以与对应于最外侧心轴222A的衬底205的区域大约相同的速率蚀刻。在一些实施方式中，与在传统鳍切割第一工艺期间出现的鳍蚀刻隔离/密集负载相比，鳍蚀刻隔离/密集负载减少多达45％。蚀刻工艺是干蚀刻工艺、湿蚀刻工艺或它们的组合。在一些实施方式中，鳍蚀刻工艺为各向异性干蚀刻工艺(例如，RIE工艺)，配置为沿y方向基本上去除图案化层210及部分衬底205而不沿x方向去除(或不显著去除)图案化层210和衬底205的部分。在一些实施方式中，干蚀刻工艺使用含氟前体(例如，CF4、SF6、NF3、CH2F2、CHF3和/或C2F6)、含氧前体、含氯前体(诸如，Cl2、CHCl3，CCl4和/或BCl3)、含溴前体(例如，HBr和/或CHBr3)、含碘前体、其他合适的前体(可用于产生蚀刻剂气体和/或蚀刻等离子体)或它们的组合。在一些实施方式中，湿蚀刻工艺采用蚀刻溶液，蚀刻溶液包括TMAH、NH4OH、H2O2、H2SO4、HF、HCl、其他合适的湿蚀刻成分或它们的组合。可以调整各种蚀刻参数以选择性地蚀刻图案化层210和衬底205，诸如蚀刻剂组合物、蚀刻温度、蚀刻溶液浓度、蚀刻时间、蚀刻压力、源功率、RF偏置电压、RF偏置功率、蚀刻剂流速、其他合适的蚀刻参数或它们的组合。本发明考虑了用于限定鳍结构228A和鳍结构228B的蚀刻工艺和/或其他工艺的任何组合。在蚀刻图案化层210或衬底205之后，可以去除心轴层220'(诸如，通过蚀刻工艺)。蚀刻工艺可以选择性地蚀刻心轴222A和伪心轴222B而不蚀刻(或不显著蚀刻)图案化层210和/或衬底205。在一些实施方式中，可在鳍蚀刻工艺期间部分地去除图案化层210。在一些实施方式中，省略图案化层210。在这样的实施方式中，心轴层220包括与衬底205不同的材料以在蚀刻工艺期间实现蚀刻选择性，使得可以在心轴层220'的最小(或没有)蚀刻的情况下选择性地蚀刻衬底205的部分，反之亦然。在这样的实施方式中，心轴层220'可以用作用于图案化衬底205的蚀刻掩模。
转到图2E，在FinFET器件200上方形成隔离层240。隔离层240覆盖衬底205、图案化层210、有源鳍230A和伪鳍230B的顶面。隔离层240还完全填充沟槽232A并且部分地填充沟槽232B，但是本发明预期隔离层240部分地填充沟槽232A和/或完全填充沟槽232B的实施例。随后图案化隔离层240(下面将详细描述)以形成隔离部件，诸如浅沟槽隔离部件，隔离部件将有源鳍230A彼此电隔离。因此，隔离层240包括隔离材料，诸如氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料(例如，包括硅、氧、氮、碳和/或其他合适的隔离成分)或它们的组合。在所示实施例中，隔离层240包括氧化物材料，诸如氧化硅，因此可以称为氧化物层。在一些实施方式中，隔离层240包括多层结构，诸如设置在衬垫介电层上方的块状介电层，其中块状介电层和衬垫介电层包括取决于设计要求的材料。在一些实施方式中，隔离层240包括设置在掺杂衬垫层(包括例如硼硅酸盐玻璃(BSG)或磷硅酸盐玻璃(PSG))上方的介电层。通过CVD、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD(RPCVD)、PECVD、LPCVD、原子层CVD(ALCVD)、常压CVD(APCVD)、其他合适的沉积工艺或它们的组合来沉积隔离层240。
转到图2F，执行鳍端部切割工艺以去除有源鳍230A的一部分和伪鳍230B的一部分，从而限定FinFET器件200的FinFET器件区。在所示实施例中，鳍端部切割工艺形成沟槽245，将鳍有源区224分成FinFET器件区250A和FinFET器件区250B以及将鳍有源区226分成FinFET器件区250C和FinFET器件区250D。沟槽245具有由隔离层240、有源鳍230A、伪鳍230B和图案化层210的端部侧壁限定的侧壁以及由衬底205的顶面限定的底部。每个FinFET器件区250A-250D包括两个有源鳍230A和一个伪鳍230B。相邻的FinFET器件区250A-250D由沿着x方向的伪鳍230B之间限定的间距S3分隔开，而不是由有源鳍230A之间限定的间距S2分隔开。例如，间距S3将FinFET器件区250A和FinFET器件区250C分开，并且间距S3将FinFET器件区250B和FinFET器件区250D分隔开。沟槽245沿y方向在相邻的FinFET器件区之间产生端到端间距252。例如，FinFET器件区250A的鳍的端部(通常称为鳍线端部)和FinFET器件区250B的鳍的端部分隔开端到端间距252，并且FinFET器件区250C的鳍的端部和FinFET器件区250D的鳍的端部分隔开端到端间距252。
鳍端部切割工艺包括在隔离层240上方沉积掩模层(在一些实施方式中，掩模层填充沟槽232B)；执行光刻和蚀刻工艺，诸如本文所述的那些工艺，以在掩模层中限定暴露一部分隔离层240的切割图案；蚀刻隔离层240的暴露部分，从而暴露隔离层240下面的一部分有源鳍230A和伪鳍230B；蚀刻有源鳍230A和伪鳍230B的暴露部分；以及去除掩模层，从而形成沟槽245。可以在蚀刻有源鳍230A和伪鳍230B的暴露部分之前或之后去除掩模层。在一些实施方式中，掩模层为光刻胶层。在一些实施方式中，掩模层为硬掩模层，通过以下步骤形成：在隔离层240上方沉积硬掩模层(在一些实施方式中，硬掩模层填充沟槽232B)，使用光刻工艺(诸如本文所述的那些)形成具有切割图案的图案化的光刻胶层，以及使用图案化的光刻胶层作为蚀刻掩模来蚀刻硬掩模层，使得图案化的硬掩模层包括切割图案。在一些实施方式中，掩模层具有多层结构。在一些实施方式中，选择性地蚀刻隔离层240的暴露部分而不蚀刻(或不显著蚀刻)掩模层和/或位于隔离层240下方的有源鳍230A和伪鳍230B的部分。在一些实施方式中，选择性地蚀刻有源鳍230A和伪鳍230B的暴露部分而不蚀刻(或不显著蚀刻)掩模层和/或隔离层240。在一些实施方式中，在整个过程中调整蚀刻工艺以蚀刻氧化硅而不蚀刻(或者不显著蚀刻)硅，反之亦然，以去除隔离层240、有源鳍230A和伪鳍230B的暴露部分。在一些实施方式中，干蚀刻工艺使用含氟前体(例如，CF4、SF6、NF3、CH2F2、CHF3和/或C2F6)、含氧前体、含氯前体(诸如，Cl2、CHCl3，CCl4和/或BCl3)、含溴前体(例如，HBr和/或CHBr3)、含碘前体、其他合适的前体(可用于产生蚀刻剂气体和/或蚀刻等离子体)或它们的组合。在一些实施方式中，湿蚀刻工艺采用蚀刻溶液，蚀刻溶液包括TMAH、NH4OH、H2O2、H2SO4、HF、HCl、其他合适的湿蚀刻成分或它们的组合。可以调整各种蚀刻参数以选择性地蚀刻隔离层140、有源鳍230A和/或伪鳍230B，诸如蚀刻剂成分、蚀刻温度、蚀刻溶液浓度、蚀刻时间、蚀刻压力、源功率、RF偏置电压、RF偏置功率、蚀刻剂流速、其他合适的蚀刻参数或它们的组合。本发明预期用于去除有源鳍230A和伪鳍230B的部分的蚀刻工艺和/或其他工艺的任何组合，以限定如图2F所示的FinFET器件区250A-250D。
转到图2G，在FinFET器件200上方形成隔离层260。例如，隔离层260覆盖隔离层240和限定沟槽245的FinFET器件200的表面(诸如，隔离层240、有源鳍230A、伪鳍230B和/或图案化层210的端部侧壁和衬底205的顶面)。在进一步的示例中，隔离层260填充沟槽232B的剩余部分(使得沟槽232B被隔离层240和隔离层260完全填充)并且部分地填充沟槽245，但是本发明预期其中隔离层260部分地填充沟槽232B和/或完全填充沟槽245的实施例。随后图案化隔离层260(下面将详细描述)以形成隔离部件，诸如STI部件，隔离部件将FinFET器件区250A-250D彼此电隔离。因此，隔离层260包括隔离材料，诸如氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料(诸如，包括硅、氧、氮、碳和/或其他合适的隔离成分)或它们的组合。在一些实施方式中，隔离材料为高k介电材料(使得隔离层260可称为高k介电层)，诸如二氧化铪(HfO2)、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料(例如，包括铪、镧、铝和/或其他合适的高k介电材料成分)或它们的组合。高k介电材料通常是指具有高介电常数的介电材料，例如，大于氧化硅的介电常数(k≈3.9)。在所示实施例中，隔离层260包括与隔离层240的隔离材料不同的隔离材料，以在蚀刻工艺期间实现蚀刻选择性，使得可以在不蚀刻(或不显著蚀刻)隔离层240的情况下蚀刻隔离层260，反之亦然。例如，隔离层260包括硅、氧、碳和氮，诸如碳氮氧化硅(诸如，SiOCN)。在另一个示例中，隔离层260包括高k介电材料。在一些实施方式中，隔离层260包括多层结构，诸如设置在衬垫介电层上方的块状介电层，其中块状介电层和衬垫介电层包括取决于设计要求的材料。在一些实施方式中，隔离层260包括设置在掺杂衬垫层(包括例如BSG或PSG)上方的介电层。通过CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其他合适的沉积工艺或它们的组合来沉积隔离层260。
转到图2H，在FinFET器件200上方形成隔离层265。隔离层265填充沟槽245的剩余部分，使得沟槽245被隔离层260和隔离层265完全填充。隔离层265包括与隔离层260的隔离材料不同的隔离材料，以在蚀刻工艺期间实现蚀刻选择性，使得可以在不蚀刻(或不显著蚀刻)隔离层260的情况下蚀刻隔离层265，反之亦然。在所示实施例中，隔离层265通过可流动CVD(FCVD)工艺形成，包括在隔离层260上方沉积可流动介电材料(在一些实施方式中，以液态)以及将可流动介电材料转换成固体介电材料(诸如，通过退火工艺)。可流动介电材料流入沟槽245并且与FinFET器件200的暴露表面共形，使得能够无空隙地填充沟槽245。例如，FCVD工艺将含硅前体和氧化剂(统称为反应物)引入到沉积室，其中含硅前驱物和氧化剂反应并冷凝到隔离层260的暴露表面上以形成可流动介电材料。在一些实施方式中，可流动介电材料是可流动的含硅-氧-和-氮的材料，其中可流动的含硅-氧-和-氮的材料包括Si-OH、Si-H、Si-O和/或Si-N键。退火工艺可以将可流动的硅-氧-氮材料转化为含硅和氧的层，诸如氧化硅层。在这样的实施例中，退火工艺促进Si-Si和/或Si-O键的形成并减少Si-N和/或Si-H键。在一些实施方式中，退火工艺将Si-OH、Si-H和/或Si-N键转化为Si-O键。在一些实施方式中，退火工艺为热退火工艺，将FinFET器件200加热到可促进可流动介电材料转变成固体介电材料的温度。热退火工艺可以经由衬底台(其上固定衬底205)、灯源、激光源、其他源或它们的组合来加热FinFET器件200。在一些实施方式中，可流动介电材料在退火工艺期间暴露于UV辐射。可选地或另外地，隔离层265通过高纵横比工艺(HARP)(采用例如TEOS前体和O3前体)、HDPCVD(采用例如SiH4前体和O2前体)其他合适的方法或它们的组合形成。此后，对固体介电材料执行平坦化工艺，诸如化学机械抛光(CMP)工艺，直到到达并暴露隔离层260。在一些实施方式中，在平坦化工艺之后，隔离层265和隔离层260的顶面基本上是共面的。在一些实施方式中，随后执行退火工艺以进一步固化和/或致密隔离层265。
转到图2I，在隔离层265上执行回蚀刻工艺。在所示实施例中，回蚀刻工艺将隔离层265的厚度T1减小到厚度T2，从而在FinFET器件区250A、250B和FinFET器件区250C、250D之间形成沟槽267。沟槽267具有由隔离层260限定的侧壁和底部。回蚀刻工艺是干蚀刻工艺、湿蚀刻工艺或它们的组合，配置成在不(或最小程度地)蚀刻隔离层260的情况下选择性地蚀刻隔离层265。在一些实施方式中，调整回蚀刻工艺的蚀刻化学物质以选择性地蚀刻氧化硅而不蚀刻(或不显著蚀刻)碳氮氧化硅或高k介电材料。
图2J至图2L描绘了伪鳍替换工艺，其中伪鳍230B被介电鳍替换。转到图2J，从FinFET器件区250A-250D去除伪鳍230B，从而形成鳍开口270，随后用如下所述的介电材料填充鳍开口270。去除伪鳍230B包括在隔离层260和隔离层265上方沉积掩模层(在一些实施方式中，掩模层填充沟槽267)；执行光刻和蚀刻工艺，诸如本文所述的那些，以在掩模层中限定暴露伪鳍230B的开口(在所示实施例中，在掩模层中形成四个开口，其中每个开口暴露位于相应的伪鳍230B上面的一部分隔离层260)；蚀刻隔离层260的暴露部分，从而暴露隔离层260(位于伪鳍230B上面)下面的隔离层240的一部分；蚀刻隔离层240的暴露部分，从而暴露设置在伪鳍230B上方的图案化层210；蚀刻暴露的图案化层210，从而暴露伪鳍230；蚀刻暴露的伪鳍230B，从而形成鳍沟槽270；以及去除掩模层。在所示实施例中，伪鳍230B未被完全去除，留下限定鳍开口270的底部的剩余伪鳍230B'。在一些实施方式中，伪鳍230B被完全去除，使得衬底205的顶面限定鳍开口270的底部。可以在蚀刻伪鳍230B之前或之后去除掩模层。在一些实施方式中，掩模层为光刻胶层。在一些实施方式中，掩模层为硬掩模层，其通过以下步骤形成：在隔离层260和隔离层265上方沉积硬掩模层(在一些实施方式中，硬掩模层填充沟槽267)，使用诸如本文所述的光刻和蚀刻工艺形成具有开口的图案化的光刻胶层，以及使用图案化的光刻胶层作为蚀刻掩模来蚀刻硬掩模层，使得图案化的硬掩模层包括开口。在一些实施方式中，掩模层具有多层结构。
执行各种选择性蚀刻工艺以蚀刻隔离层260、隔离层240、图案化层210和伪鳍230B以形成鳍开口270。选择性地蚀刻隔离层260的暴露部分而不蚀刻(或者不显著蚀刻)掩模层和/或隔离层240。例如，调整蚀刻工艺的蚀刻化学物质以选择性地蚀刻碳氮氧化硅或高k介电材料而不蚀刻(或不显著蚀刻)氧化硅和/或光刻胶材料。选择性地蚀刻隔离层240的暴露部分而不蚀刻(或不显著蚀刻)掩模层、隔离层260和/或图案化层210。例如，调整蚀刻工艺的蚀刻化学物质以选择性地蚀刻氧化硅而不蚀刻(或不显著蚀刻)蚀刻氮化硅、光刻胶材料、碳氮氧化硅和/或高k介电材料。选择性地蚀刻设置在伪鳍230B上方的暴露的图案化层210，而不蚀刻(或不显著蚀刻)掩模层、隔离层265、隔离层240和/或伪鳍230B。例如，调整蚀刻工艺的蚀刻化学物质以选择性地蚀刻氮化硅和/或氧化硅，而不蚀刻(或不显著蚀刻)蚀刻硅和/或光刻胶材料。选择性地蚀刻暴露的伪鳍230B而不蚀刻(或不显著蚀刻)掩模层、隔离层265和/或隔离层240。例如，调整蚀刻工艺的蚀刻化学物质以选择性地蚀刻硅而不蚀刻(或者不显著蚀刻)碳氮氧化硅、高k介电材料、氧化硅和/或光刻胶材料。在所示实施例中，由于图案化层210包括与隔离层265和隔离层240共同的一些成分，因此在图案化层210的蚀刻期间可以部分地蚀刻隔离层265和/或隔离层240。例如，图案化层210的衬垫层212包括氧化硅，图案化层210的掩模层214包括氮化硅，隔离层265包括碳氮氧化硅，隔离层240包括氧化硅，图案化层210的蚀刻部分地蚀刻掩模层下面的隔离层265和/或隔离层240，使得鳍开口270具有设置在第二部分上方的第一部分，该第一部分具有第一宽度(通过蚀刻隔离层265、隔离层240和图案化层210形成)，第二部分具有第二宽度(通过蚀刻伪鳍230B形成)，其中第一宽度大于第二宽度。在一些实施方式中，蚀刻掩模层214部分地蚀刻设置在掩模层下方的隔离层240，并且蚀刻衬垫层212部分地蚀刻设置在掩模层下方的隔离层240，这扩展鳍开口270的宽度。在一些实施方式中，选择性蚀刻工艺利用干蚀刻工艺，干蚀刻工艺采用含氟前体(诸如，CF4、SF6、NF3、CH2F2、CHF3和/或C2F6)、含氧前体、含氯前体(诸如，Cl2、CHCl3、CCl4和/或BCl3)、含溴前体(例如，HBr和/或CHBr3)、含碘前体、其他合适的前体(可用于产生蚀刻剂气体和/或蚀刻等离子体)或它们的组合。在一些实施方式中，选择性蚀刻工艺利用湿蚀刻工艺，湿蚀刻工艺采用蚀刻溶液，所述蚀刻溶液包括TMAH、NH4OH、H2O2、H2SO4、HF、HCl、其他合适的湿蚀刻成分或它们的组合。可以调整各种蚀刻参数以选择性地蚀刻隔离层260、隔离层240、图案化层210和/或伪鳍230B，诸如蚀刻剂成分、蚀刻温度、蚀刻溶液浓度、蚀刻时间、蚀刻压力、源功率、RF偏置电压、RF偏置功率、蚀刻剂流速、其他合适的蚀刻参数或它们的组合。本发明预期用于去除伪鳍230B的蚀刻工艺和/或其他工艺的任何组合。
转到图2K，用介电材料填充鳍开口270。例如，在FinFET器件200上形成介电层280，并且在介电层280上方形成介电层285。在所示实施例中，介电层280填充鳍开口270和沟槽267，并且介电层285设置在介电层280的顶面上方。介电层280和介电层285包括任何合适的介电材料，诸如氧化硅、氮化硅、氮氧化硅、其他合适的介电材料(诸如，包括硅、氧、氮、碳和/或其他合适的介电成分)或它们的组合。在一些实施方式中，介电材料为高k介电材料(使得介电层280和/或介电层285可称为高k介电层)，诸如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、HfO2-Al2O3合金、其他合适的高k介电材料(诸如，包括铪、镧、铝和/或其他合适的高k介电材料成分)或它们的组合。介电层280的材料不同于介电层285的材料。在所示实施例中，介电层280的材料与隔离层260的材料相同，并且介电层285的材料与隔离层240的材料相同。例如，介电层280包括硅、氧、碳和/或氮，诸如碳氮氧化硅或碳氧化硅(SiOC)，并且介电层285包括硅和氧，诸如氧化硅。在另一个示例中，介电层280包括配置为高k介电材料的金属氧化物，诸如HfO2、ZrO2或ZrSiO2，并且介电层285包括氧化硅。本发明还预期其中介电层280的材料不同于隔离层260的材料，并且介电层285的材料不同于隔离层240的材料的实施方式。在一些实施方式中，介电层280和/或介电层285包括多层结构。通过CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其他合适的沉积工艺或它们的组合来沉积介电层280和/或介电层285。
转到图2L，执行诸如CMP工艺的平坦化工艺，直到到达有源鳍230A，使得有源鳍230A用作平坦化(或CMP)停止层。平坦化工艺去除位于有源鳍230A的顶面上面(或之上)的任何介电材料，诸如介电层285、介电层280的一部分、隔离层260的一部分、隔离层240的一部分以及设置在有源鳍230A上方的图案化层210，从而形成介电鳍290，介电鳍290替代伪鳍230B。介电鳍290的宽度、长度和高度与有源鳍230A的宽度、长度和高度基本相同。在一些实施方式中，宽度为约6nm至约11nm。在所示实施例中，介电鳍290包括设置在剩余伪鳍230B'上方的介电层280，使得介电鳍290包括设置在半导体部分上方的介电部分。在一些实施方式中，介电鳍290的介电部分(此处为介电层280)的高度为约100nm至约200nm。可选地，在完全去除伪鳍230B的情况下，介电鳍290包括介电层280，使得介电鳍290仅包括介电部分。
平坦化工艺还产生FinFET器件200的隔离部件240'、介电部件292A、介电部件292B和隔离部件294。隔离部件240'包括隔离层240，分离并隔离每个FinFET器件区250A-250D中的相邻的鳍。例如，FinFET器件区250A-250D中的每一个包括两个有源鳍230A和一个介电鳍290，它们由隔离部件240'分隔开。介电部件292A、292B两者都包括隔离层260，沿着鳍宽度方向(这里，x方向)将相邻的FinFET器件区分隔开。例如，介电部件292A将FinFET器件区250A与FinFET器件区250C分隔开，并且介电部件292B将FinFET器件区250B与FinFET器件区250D分隔开。介电部件292A设置在FinFET器件区250A、250C的介电鳍290之间，并且介电部件292B设置在FinFET器件区250B、250D的介电鳍290之间。在一些实施方式中，介电部件292A、292B设置于隔离部件240'中，使得隔离部件240'沿介电部件292A、292B的侧壁和底部设置。隔离部件294沿着鳍长度方向(这里，y方向)将相邻的FinFET器件区分隔开。例如，隔离部件294将FinFET器件区250A与FinFET器件区250B分隔和隔离，并且将FinFET器件区250C与FinFET器件区250D分隔和隔离。隔离部件294设置在FinFET器件区250A、250B的有源鳍230A的端部之间以及FinFET器件区250C、250D的有源鳍230A的端部之间。在所示实施例中，隔离部件294包括隔离层260、隔离层265和隔离层280，其中隔离层260配置为隔离部件294的衬垫层，并且隔离层265和隔离层280配置为隔离部件294的块状层。在一些实施方式中，在平坦化工艺之后，有源鳍230A、隔离层240、介电鳍290、介电部件292A、介电部件292B和隔离部件294的顶面基本上共面。
转到图2M，使隔离部件240'凹陷，使得有源鳍230A、介电鳍290、介电部件292A、介电部件292B和隔离部件294从相邻的隔离部件240'之间延伸(突出)。例如，隔离部件240'围绕有源鳍230A的底部，从而限定有源鳍230A的上部鳍有源区(通常指的是从隔离部件240'的顶面延伸的有源鳍230A的一部分)和有源鳍230A的下部鳍有源区(通常是指由隔离部件240'围绕的有源鳍230A的一部分，其从衬底205的顶面延伸到隔离部件240'的顶面)。在一些实施方式中，回蚀刻工艺使隔离层240凹陷，直到获得有源鳍230A的上部鳍有源区的期望(目标)高度。隔离部件240'还围绕介电鳍290、介电部件292A、介电部件292B和隔离部件294的底部。回蚀刻工艺是干蚀刻工艺、湿蚀刻工艺或它们的组合。回蚀刻工艺选择性地蚀刻隔离层240而不蚀刻(或不显著蚀刻)有源鳍230A、介电鳍290、介电部件292A、介电部件292B和/或隔离部件294。例如，调整蚀刻化学物质以选择性地选择蚀刻氧化硅而不蚀刻(或不显著蚀刻)硅、碳氮氧化硅和/或高k介电材料。
转到图2N至图2P，FinFET器件200的制造可以继续。例如，制造可以继续形成伪栅极，形成外延源极/漏极部件，形成层间介电(ILD)层，用金属栅极替换伪栅极，以及形成多层互连结构。转到图2N，在有源鳍230A和介电鳍290上方形成多个栅极结构，诸如栅极结构300A、栅极结构300B、栅极结构300C、栅极结构300D和栅极结构300E。栅极结构300A-300E沿x方向(诸如，基本上垂直于有源鳍230A和介电鳍290)延伸并且横穿相应的FinFET器件区250A-250D的鳍结构，使得栅极结构300A-300E包裹相应的有源鳍230A的上部鳍有源区和介电鳍290。栅极结构300A设置在FinFET器件区250A、250C中的有源鳍230A的沟道区上方，并且栅极结构300E设置在FinFET器件区250B、250D中的有源鳍230A的相应沟道区上方。栅极结构300A、300E包裹相应有源鳍230A的沟道区，从而插入相应有源鳍230A的相应源极/漏极区。栅极结构300A、300E接合相应鳍230A的沟道区，使得电流可在操作期间在相应鳍230A的源极/漏极区之间流动。栅极结构300B包裹FinFET器件区250A、250C中的有源鳍230A的部分，定位成使得FinFET器件区250A、250C中的有源鳍230A的源极/漏极区设置在栅极结构300B和栅极结构300A之间，并且栅极结构300D包裹FinFET器件区250B、250D中的有源鳍230A的部分，定位成使得FinFET器件区250B、250D中的有源鳍230A的源极/漏极区设置在栅极结构300D和栅极结构300E之间。栅极结构300B、300D进一步部分地设置在隔离部件294上方。栅极结构300C设置在隔离部件294上方。在一些实施方式中，栅极结构300A、300E是有源栅极结构，而栅极结构300B-300D是伪栅极结构。“有源栅极结构”通常是指FinFET器件200的电功能栅极结构，而“伪栅极结构”通常是指FinFET器件200的非功能栅极结构。在一些实施方式中，伪栅极结构模仿有源栅极结构的物理性质，诸如有源栅极结构的物理尺寸，但是不可操作(换句话说，不能使电流流动)。在一些实施方式中，栅极结构300B-300D实现基本上均匀的处理环境，例如，使得能够在有源鳍230A的源极/漏极区中均匀地外延材料生长(例如，当形成外延源极/漏极部件时)、有源鳍230A的源极/漏极区中的均匀的蚀刻速率(例如，当形成源极/漏极凹槽时)和/或均匀的、基本上平坦的表面(例如，通过减少(或防止)CMP引起的凹陷效应)。
栅极结构300A-300E包括栅极堆叠件，配置为根据FinFET器件200的设计要求实现期望的功能，使得栅极结构300A-300E包括相同或不同的层和/或材料。根据后栅极工艺制造栅极结构300A-300E，使得栅极结构300A-300E具有图2N中的伪栅极302，随后用金属栅极替换伪栅极302。伪栅极302包括例如界面层304(包括例如氧化硅)、伪栅电极306(包括例如多晶硅)和硬掩模层308(包括例如氮化硅)。在一些实施方式中，伪栅极302包括设置在伪栅电极306与界面层304之间的伪栅极电介质。伪栅极电介质包括介电材料，诸如氧化硅、高k介电材料、其他合适的介电材料或它们的组合。伪栅极302可以包括许多其他层，例如，覆盖层、界面层、扩散层、阻挡层或它们的组合。伪栅极302通过沉积工艺、光刻工艺、蚀刻工艺、其他合适的工艺或它们的组合形成。例如，执行沉积工艺以在衬底205上方(特别是在有源鳍230A和介电鳍290上方)形成伪栅电极层。在一些实施方式中，在形成伪栅电极层之前，执行沉积工艺以在有源鳍230A和介电鳍290上方形成伪栅极介电层，其中伪栅电极层形成在伪栅极介电层上方。沉积工艺包括CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、镀、其他合适的方法或它们的组合。然后执行光刻图案化和蚀刻工艺以图案化伪栅电极层(以及在一些实施方式中，伪栅极介电层)以形成伪栅极302，使得伪栅极302包裹有源鳍230A，如图所示。光刻图案化工艺包括光刻胶涂布(诸如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、冲洗、干燥(例如，硬烘烤)、其他合适的工艺或它们的组合。可选地，光刻曝光工艺由其他方法辅助、实施或替换，诸如无掩模光刻、电子束写入或离子束写入。在又一替代方案中，光刻图案化工艺实施纳米压印技术。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺、其他蚀刻方法或它们的组合。
转到图2O，继续处理以形成栅极结构300A-300E的栅极间隔件310。栅极间隔件310邻近伪栅极302(诸如，沿着伪栅极302的侧壁)设置。在一些实施方式中，栅极间隔件310填充有源鳍230A、介电鳍290、介电部件292A和/或介电部件292B的上部之间的空间。栅极间隔件310通过任何合适的工艺形成并且包括介电材料。介电材料可以包括硅、氧、碳、氮、其他合适的材料或它们的组合(例如，氧化硅、氮化硅、氮氧化硅或碳化硅)。例如，在所示实施例中，可以在衬底205上方沉积包括硅和氮的介电层，诸如氮化硅层，并且随后各向异性地蚀刻以形成栅极间隔件310。在一些实施方式中，栅极间隔件310包括多层结构，诸如包括氮化硅的第一介电层和包括氧化硅的第二介电层。在一些实施方式中，栅极间隔件310包括邻近栅极堆叠件形成的多于一组间隔件，诸如密封间隔件、偏移间隔件、牺牲间隔件、伪间隔件和/或主间隔件。在这样的实施方式中，各组间隔件可以包括具有不同蚀刻速率的材料。例如，可以在FinFET器件200上方沉积包括硅和氧的第一介电层，并且随后各向异性地蚀刻第一介电层以形成与栅极堆叠件相邻的第一间隔件组，并且可以在FinFET器件200上方沉积包括硅和氮的第二介电层，然后各向异性地蚀刻第二介电层以形成与第一间隔件组相邻的第二间隔件组。在形成栅极间隔件310之前和/或之后，可以执行注入、扩散和/或退火工艺以在有源鳍230A的源极/漏极区中形成轻掺杂源极和漏极(LDD)部件和/或重掺杂源极和漏极(HDD)部件(两者都未示出)。
源极部件和漏极部件(称为源极/漏极部件)形成在有源鳍230A的源极/漏极区中。例如，在有源鳍230A上外延生长半导体材料，形成外延源/漏极部件315。在所示实施例中，在有源鳍230A的源极/漏极区上执行鳍凹陷工艺(例如，回蚀刻工艺)，使得外延源极/漏极部件315从凹陷的有源鳍230A'生长。在一些实施方式中，介电鳍290、介电部件292A、介电部件292B、隔离部件294和/或设置在有源鳍230A与介电鳍290的上部之间的栅极间隔件310在鳍凹陷工艺和/或其它蚀刻工艺期间被部分地蚀刻，使得栅极结构300A-300E下面的介电鳍290、介电部件292A、介电部件292B和/或隔离部件294的高度大于不在栅极结构300A-300E下面的介电鳍290、介电部件292A、介电部件292B和/或隔离部件294的高度。在这样的实施方式中，诸如图2O中所示，介电鳍290具有第一部分和第二部分，该第一部分的顶面高于外延源/漏极部件315的底面并且低于外延源/漏部件315的顶面(例如，栅极结构300A-300E下面的介电鳍290的部分)，第二部分的顶面低于外延源极/漏极部件315的底面(诸如，不在栅极结构300A-300E下面的介电鳍290的部分)。在一些实施方式中，有源鳍230的源极/漏极区未经受鳍凹陷工艺，使得外延源极/漏极部件315从有源鳍230A的上部鳍有源区生长并包裹上部鳍有源区。在进一步描述的实施例中，外延源极/漏极部件315沿x方向横向延伸(生长)(在一些实施方式中，基本上垂直于凹陷的鳍230A')，使得外延源极/漏极部件315为跨越多个凹陷的有源鳍230A'的合并的外延源/漏极部件。在一些实施方式中，外延源极/漏极部件315包括部分合并的部分(在从相邻的凹陷的有源鳍230A'生长的外延材料之间具有中断(或间隙))和/或完全合并的部分(在从相邻的凹陷的有源鳍230A'生长的外延材料生长之间没有中断(或间隙))。
外延工艺可以实施CVD沉积技术(例如，气相外延(VPE)、超高真空CVD(UHV-CVD)、LPCVD和/或PECVD)、分子束外延、其他合适的SEG工艺或它们的组合。外延工艺可以使用气态和/或液态前体，气态和/或液态前体与凹陷的有源鳍230A'的成分相互作用。外延源极/漏极部件315掺杂有n型掺杂剂和/或p型掺杂剂。在所示实施例中，取决于在其相应的FinFET器件区中制造的FinFET的类型来配置外延源极/漏极部件315。例如，在配置用于n型FinFET的FinFET器件区250A-250D中，外延源/漏极部件315可以包括具有硅和/或碳的外延层，其中含硅外延层或含硅碳外延层掺杂有磷、砷、其他n型掺杂剂或它们的组合(例如，形成Si：P外延层、Si：C外延层或Si：C：P外延层)。在进一步的示例中，在配置用于p型FinFET的FinFET器件区250A-250D中，外延源极/漏极部件315可以包括具有硅和/或锗的外延层，其中含硅锗的外延层掺杂有硼、碳、其他p型掺杂剂或它们的组合(例如，形成Si：Ge：B外延层或Si：Ge：C外延层)。在一些实施方式中，外延源极/漏极部件315包括在沟道区中实现期望拉伸应力和/或压缩应力的材料和/或掺杂剂。在一些实施方式中，在沉积期间通过向外延工艺的源材料添加杂质来掺杂外延源极/漏极部件315。在一些实施方式中，在沉积工艺之后通过离子注入工艺掺杂外延源极/漏极部件315。在一些实施方式中，执行退火工艺以激活FinFET器件200的外延源极/漏极部件315和/或其他源极/漏极部件(诸如HDD区域和/或LDD区域)中的掺杂剂。
转到图2P，ILD层320形成在FinFET器件200上方，特别是在外延源/漏极部件315、栅极结构300A-300E、介电鳍290、介电部件292A、介电部件292B和隔离部件294上方。在一些实施方式中，ILD层320是多层互连(MLI)部件的一部分，MLI部件电耦合FinFET器件200的各种器件(诸如，晶体管、电阻器、电容器和/或电感器)和/或组件(例如，栅极结构和/或源极/漏极部件)，使得各种器件和/或组件可以按照FinFET器件200的设计要求来操作。ILD层320包括介电材料，包括例如氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物、PSG、BPSG、低k介电材料、其他合适的介电材料或它们的组合。示例性的低k介电材料包括FSG、碳掺杂的氧化硅、Black
Figure BDA0002130260450000251
(加利福尼亚州圣克拉拉的应用材料公司)、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、BCB、SiLK(密歇根州米德兰的陶氏化学公司)、聚酰亚胺、其他低k介电材料或它们的组合。在一些实施方式中，ILD层320具有多层结构，多层结构具有多种介电材料。在一些实施方式中，接触蚀刻停止层(CESL)设置于ILD层320与外延源极/漏极部件315、栅极结构300A-300E、介电鳍290、介电部件292A、介电部件292B和/或隔离部件294之间。CESL包括与ILD层320不同的材料，诸如与ILD层320的介电材料不同的介电材料。在所示实施例中，ILD层320包括低k介电材料，CESL包括硅和氮(诸如，氮化硅或氮氧化硅)。ILD层320和/或CESL例如通过沉积工艺(诸如CVD、PVD、ALD、FCVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、镀、其他合适的方法或它们的组合)形成。在沉积ILD层320和/或CESL之后，执行CMP工艺和/或其他平坦化工艺，使得到达(暴露)栅极结构300A-300E的伪栅极310的顶部(这里是硬掩模层308)。
然后用金属栅极330替换栅极结构300A-300E的伪栅极302。在一些实施方式中，去除伪栅极302以在栅极结构300A-300E中形成栅极开口(例如，具有由栅极间隔件310限定的侧壁)，栅极开口暴露一部分有源鳍230A的上部鳍有源区和介电鳍290的上部。在一些实施方式中，去除一部分伪栅极302，使得栅极开口暴露伪栅极302的界面层和/或栅极电介质(以及，在一些实施方式中，伪栅极电介质)。蚀刻工艺是干蚀刻工艺、湿蚀刻工艺或它们的组合。在一些实施方式中，蚀刻工艺选择性地去除伪栅极302而不蚀刻(或不显著蚀刻)ILD层320、栅极间隔件310和/或FinFET器件200的其他部件。在一些实施方式中，可调整选择性蚀刻工艺，使得蚀刻伪栅电极306(包括例如多晶硅)而不蚀刻(或不显著蚀刻)伪栅极302的界面层和/或伪栅极电介质、栅极间隔件310、ILD层320和/或FinFET器件200的其他部件。然后，在栅极开口中形成金属栅极330。金属栅极330配置为根据FinFET器件200的设计要求实现期望的功能，使得栅极结构300A-300E包括相同或不同的层和/或材料。在所示实施例中，金属栅极330包括栅极电介质332和栅电极334。在栅极结构300A-300E跨越p型FinFET和n型FinFET的实施方式中(例如，其中FinFET器件区250A、250B配置有p型FinFET，并且FinFET器件区250C、250D配置有n型FinFET，或反之亦然)，本发明预期栅极结构300A-300E可以包括在与p型FinFET和n型FinFET对应的区域中的不同层。例如，FinFET器件区250A、250B中的栅极电介质332和/或栅电极334的层的数量、配置和/或材料可以与FinFET器件区250C、250D中的栅极电介质332和/或栅电极334的层的数量、配置和/或材料不同。在一些实施方式中，形成隔离部件338以将FinFET器件区250A、250C的金属栅极330与FinFET器件区250B、250D的金属栅极330分隔开。隔离部件338通过任何合适的工艺形成，并且在一些实施方式中，包括介电材料。
栅极电介质332包括介电材料，诸如氧化硅、高k介电材料、其他合适的介电材料或它们的组合。栅极电介质332包裹有源鳍230A的一部分的上部鳍有源区和介电鳍290的一部分的上部区域。在所示实施例中，栅极电介质332包括一个或多个高k介电层，包括例如铪、铝、锆、镧、钽、钛、钇、氧、氮、其他合适的成分或它们的组合。在一些实施方式中，一个或多个高k介电层包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3、HfO2-Al2O3、TiO2、Ta2O5、La2O3、Y2O3、其他合适的高k介电材料或它们的组合。在一些实施方式中，栅极电介质332进一步包括界面层(包括介电材料，诸如氧化硅)，界面层设置在高k介电层与相应的有源鳍230A和隔离部件240'之间。在一些实施方式中，栅极电介质332配置为根据FinFET器件200的设计要求调整FinFET器件区250A-250D中的相应FinFET的功函数。栅极电介质332通过各种工艺形成，诸如ALD、CVD、PVD和/或其他合适的工艺。
栅电极334分别设置在栅极电介质332上方。栅电极334包括导电材料。在一些实施方式中，栅电极334包括多个层，诸如一个或多个覆盖层、功函层、粘合/阻挡层和/或金属填充(或块状)层。覆盖层可以包括防止或消除栅极电介质332与栅极结构300A-300E的其他层(特别是包括金属的栅极层)之间的成分的扩散和/或反应的材料。在一些实施方式中，覆盖层包括金属和氮，诸如氮化钛(TiN)、氮化钽(TaN)、氮化钨(W2N)、氮化钛硅(TiSiN)、氮化钽硅(TaSiN)或它们的组合。功函层可以包括被调整以具有期望的功函数(诸如n型功函数或p型功函数)的导电材料，诸如n型功函材料和/或p型功函材料。P型功函材料包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他p型功函材料或它们的组合。N型功函材料包括Ti、Al、Ag、Mn、Zr、TiAl、TiAlC、TaC、TaCN、TaSiN、TaAl、TaAlC、TiAlN、其他n型功函材料或它们的组合。粘合/阻挡层可以包括促进相邻层(诸如功函层和金属填充层)之间的粘附的材料，和/或阻挡和/或减少栅极层(诸如功函层和金属填充层)之间的扩散的材料。例如，粘合/阻挡层包括金属(例如，W、Al、Ta、Ti、Ni、Cu、Co、其他合适的金属或它们的组合)、金属氧化物、金属氮化物(例如，TiN)或它们的组合。金属填充层可以包括合适的导电材料，诸如Al、W和/或Cu。在一些实施方式中，硬掩模层(包括例如氮化硅或碳化硅)设置于栅电极334上方。栅电极334通过各种沉积工艺形成，诸如ALD、CVD、PVD和/或其它合适的工艺。
可以形成各种接触件以促进FinFET器件200的操作。例如，可以继续制造MLI部件。MLI部件包括介电层(包括ILD层320)和导电层(例如，金属层)的组合，其配置为形成各种互连结构。导电层配置为形成垂直互连部件(诸如器件级接触件和/或通孔)和/或水平互连部件(诸如导线)。垂直互连部件通常连接MLI部件的不同层(或不同平面)中的水平互连部件。在FinFET器件200的操作期间，互连部件配置为在FinFET器件200的器件和/或组件之间路由信号和/或将信号(例如，时钟信号、电压信号和/或接地信号)分配到FinFET器件200的器件和/或组件。取决于FinFET器件200的设计要求，本发明预期包括介电层和/或导电层的任何数量和/或配置的MLI部件。
在所示实施例中，器件级接触件340、通孔(未示出)和导线(未示出)形成在MLI部件的ILI层320和/或其他ILD层中以形成互连结构。器件级接触件340(也称为局部互连件或局部接触件)电耦合和/或物理耦合IC器件部件，诸如FinFET器件区250A-250D中的FinFET的部件。例如，器件级接触件340是金属到器件(MD)接触件，其通常是指到FinFET器件200的导电区域(诸如源极/漏极区)的接触件。在所示实施例中，器件级接触件340设置在相应的外延源极/漏极部件315上，使得器件级接触件340物理地(或直接地)将FinFET器件区250A-250D中的FinFET的源极/漏极区连接到MLI部件(例如，连接到相应的通孔)。器件级接触件340、通孔和导线包括任何合适的导电材料，诸如Ta、Ti、Al、Cu、Co、W、TiN、TaN、其他合适的导电材料或它们的组合。可以组合各种导电材料以提供具有各种层的器件级接触件340、通孔和/或导线，诸如一个或多个阻挡层、粘合层、衬垫层、块状层、其他合适的层或它们的组合。在一些实施方式中，器件级接触件340包括Ti、TiN和/或Co；通孔包括Ti、TiN和/或W；并且导线包括Cu、Co和/或Ru。通过图案化ILD层320和/或MLI部件的其他ILD层来形成器件级接触件340、通孔和导线。图案化ILD层可以包括光刻工艺和/或蚀刻工艺，以在相应的ILD层中形成开口(沟槽)，诸如接触开口、通孔开口和/或线开口。在一些实施方式中，光刻工艺包括在相应的ILD层上方形成光刻胶层，将光刻胶层暴露于图案化的辐射，以及使曝光的光刻胶层显影，从而形成图案化的光刻胶层，图案化的光刻胶层可以用作用于在相应的ILD层中蚀刻开口的掩模元件。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺、其他蚀刻工艺或它们的组合。此后，用一种或多种导电材料填充开口。可以通过PVD、CVD、ALD、电镀、化学镀、其他合适的沉积工艺或它们的组合来沉积导电材料。此后，可以通过平坦化工艺(诸如CMP工艺)去除任何多余的导电材料，从而平坦化ILD层(诸如，ILD层320)、器件级接触件340、通孔和/或导线的顶面。本发明预期器件级接触件、通孔和/或导线的任何配置。
本文公开了用于实现鳍宽度均匀性的鳍式场效应晶体管(FinFET)图案化方法。尽管在此应用方法100以形成FinFET器件200的FinFET器件的鳍，但是可以以多种方式应用方法100以形成IC器件的其他IC部件。作为许多示例中的一个，可以实现本文公开的图案化技术以形成具有降低的蚀刻负载效应的栅极部件和/或其他IC部件。本发明提供了许多不同的实施例。
示例性方法包括在衬底上方形成心轴层以及执行第一切割以去除心轴层的一部分，从而留下设置在衬底上方的心轴部件和伪心轴部件。伪心轴部件直接邻近心轴部件设置。使用心轴部件和伪心轴部件作为蚀刻掩模蚀刻衬底，从而形成伪鳍部件和有源鳍部件。伪鳍部件与有源鳍部件沿第一方向分隔开第一间距。然后执行第二切割以去除伪鳍部件的一部分和有源鳍部件的一部分，从而形成分隔开第二间距的伪鳍和分隔开第二间距的有源鳍。第二间距沿着基本垂直于第一方向的第二方向。然后执行第三切割以去除伪鳍，从而形成鳍开口。用介电材料填充鳍开口，诸如高k介电材料或包括硅、氧和碳的材料，从而形成介电鳍。在一些实施方式中，所述方法进一步包括在执行第二切割之前在伪鳍部件和有源鳍部件上方形成第一隔离层，以及在执行第二切割之后在第一隔离层上方形成第二隔离层。第一隔离层填充限定在伪鳍部件和有源鳍部件之间的沟槽。第二隔离层的材料不同于第一隔离层的材料。
在一些实施方式中，心轴部件是第一心轴部件，伪心轴部件是第一伪心轴部件，伪鳍部件是第一伪鳍部件，有源鳍部件是第一有源鳍部件，伪鳍是第一伪鳍，有源鳍是第一有源鳍，鳍开口是第一鳍开口，并且介电鳍是第一介电鳍。在这样的实施方式中，执行第一切割还可以包括留下设置在衬底上方的第二心轴部件和第二伪心轴部件。第二伪心轴部件直接邻近第二心轴部件设置。在这样的实施方式中，蚀刻衬底还可以包括使用第二心轴部件和第二伪心轴部件作为蚀刻掩模，从而形成分隔开第一间距的第二伪鳍部件和第二有源鳍部件。在这样的实施方式中，执行第二切割还可以包括去除第二伪鳍部件的一部分和第二有源鳍部件的一部分，从而形成分隔开第二间距的第二伪鳍和分隔开第二间距的第二有源鳍。在这样的实施方式中，执行第三切割还可以包括去除第二伪鳍，从而形成第二鳍开口。在这样的实施方式中，填充鳍开口可进一步包括形成第二介电鳍，其中第一介电鳍沿第一方向与第二介电鳍分隔开第三间距，其中第三间距大于第一间距。
在一些实施方式中，限定在伪鳍部件与有源鳍部件之间的沟槽是限定在第一伪鳍部件与第一有源鳍部件之间的第一沟槽。在这样的实施方式中，形成第一隔离层可进一步包括在第二伪鳍部件和第二有源鳍部件上方形成第一隔离层，其中第一隔离层填充限定在第二伪鳍部件与第二有源鳍部件之间的第二沟槽，并且部分地填充限定在第二伪鳍部件和第一伪鳍部件之间的第三沟槽。在这样的实施方式中，在第一隔离层上方形成第二隔离层可进一步包括填充第三沟槽的剩余部分并且部分地填充限定在第一有源鳍的端部、第一伪鳍的端部、第二有源鳍的端部和第二伪鳍的端部之间的第四沟槽。在一些实施方式中，该方法还包括在第二隔离层上方形成第三隔离层，其中第三隔离层部分地填充第四沟槽，并且第三隔离层的材料不同于第一隔离层和第二隔离层的材料。
在一些实施方式中，执行第三切割包括执行选择性蚀刻工艺以去除第二隔离层和第一隔离层的一部分以暴露第一伪鳍和第二伪鳍，以及执行选择性蚀刻工艺以去除暴露的第一伪鳍和暴露的第二伪鳍。在一些实施方式中，填充鳍开口包括在第一隔离层、第二隔离层和第三隔离层上方沉积介电层，以及执行平坦化工艺以去除介电层的一部分、第二隔离层的一部分和第一隔离层的一部分，从而暴露第一有源鳍和第二有源鳍。介电层填充第一鳍开口、第二鳍开口和第四沟槽的剩余部分，并且其中，介电层的材料与第二隔离层的材料相同。
另一示例性方法包括在衬底上方形成心轴层，以及执行鳍切割工艺以图案化心轴层以限定第一鳍有源区和第二鳍有源区。心轴层包括分隔开第一间距的心轴的阵列，并且鳍切割工艺去除心轴层的一部分，使得心轴的阵列的第一心轴和第一伪心轴保留在限定第一鳍有源区的衬底上方，并且心轴的阵列的第二心轴和第二伪心轴保留在限定第二鳍有源区的衬底上方。第一伪心轴和第二伪心轴分隔开第二间距，第二间距大于第一间距。第一伪心轴和第二伪心轴设置在第一心轴和第二心轴之间。该方法还包括使用图案化的心轴层作为蚀刻掩模来蚀刻衬底，以在第一鳍有源区中形成第一有源鳍部件和第一伪鳍部件，并且在第二鳍有源区中形成第二有源鳍部件和第二伪鳍部件。该方法还包括执行鳍端部切割工艺以图案化第一有源鳍部件、第一伪鳍部件、第二有源鳍部件和第二伪鳍部件，从而将第一有源鳍部件划分为分隔开端到端间距的第一鳍，将第一伪鳍部件划分为分隔开端到端间距的第一伪鳍，将第二有源鳍部件划分为分隔开端到端间距的第二鳍，以及将第二伪鳍部件划分为分隔开端到端间距的第二伪鳍。该方法还包括用介电鳍替换第一伪鳍和第二伪鳍。
在一些实施方式中，所述方法进一步包括在执行鳍端部切割工艺之前，在第一有源鳍部件、第二有源鳍部件、第一伪鳍部件和第二伪鳍部件上方形成第一隔离层。第一隔离层填充限定在第一鳍部件和第一伪鳍部件之间以及第二有源鳍部件和第二伪鳍部件之间的第一沟槽。第一隔离层还部分地填充限定在第一伪鳍部件和第二伪鳍部件之间的第二沟槽。在一些实施方式中，回蚀刻第一隔离层以形成隔离部件，所述隔离部件将第一鳍和第二鳍与介电鳍隔离。在一些实施方式中，所述方法进一步包括在执行鳍端部切割工艺之后在第一隔离层上方形成第二隔离层。第二隔离层填充第二沟槽的剩余部分并且部分地填充限定在第一鳍的端部、第一伪鳍的端部、第二鳍的端部和第二伪鳍的端部之间的第三沟槽。在一些实施方式中，所述方法进一步包括在第二隔离层上方形成第三隔离层。第三隔离层部分地填充第三沟槽。在一些实施方式中，通过执行可流动化学气相沉积(FCVD)工艺以沉积隔离材料(隔离材料填充第三沟槽)以及回蚀刻隔离材料来形成第三隔离层。在一些实施方式中，通过蚀刻第二隔离层和第一隔离层的一部分，然后蚀刻暴露的第一伪鳍和第二伪鳍以形成鳍开口，用介电材料填充鳍开口，由此来用介电鳍替换第一伪鳍和第二伪鳍。在一些实施方式中，用介电层填充鳍开口包括在第一隔离层、第二隔离层和第三隔离层上方沉积介电层，以及执行平坦化工艺直到到达第一鳍和第二鳍。介电层填充鳍开口以及第三沟槽的剩余部分。
示例性集成电路器件包括具有鳍结构的鳍式场效应晶体管(FinFET)器件，该鳍结构包括沿第一方向延伸的介电鳍和有源鳍。介电鳍直接邻近有源鳍设置。介电鳍的宽度与有源鳍的宽度基本相同。隔离部件设置在介电鳍和有源鳍之间。介电鳍的介电材料不同于隔离部件的介电材料。栅极结构设置在介电鳍和有源鳍的一部分上方，其中栅极结构沿基本垂直于第一方向的第二方向延伸。
在一些实施方式中，FinFET器件是第一FinFET器件，鳍结构是第一鳍结构，介电鳍是第一介电鳍，有源鳍是第一有源鳍，并且隔离部件是第一隔离部件。在这样的实施方式中，集成电路器件还包括具有第二鳍结构的第二FinFET器件，该第二鳍结构包括沿第一方向延伸的第二介电鳍和第二有源鳍。第二介电鳍直接邻近第二有源鳍设置。第二介电鳍的宽度与第二有源鳍的宽度基本相同。第二隔离部件设置在第二介电鳍和第二有源鳍之间。第二介电鳍的介电材料不同于第二隔离部件的介电材料。在进一步的这样的实施方式中，栅极结构还设置在第二介电鳍和第二有源鳍的一部分上方，第一有源鳍和第一介电鳍分隔开第一间距，第二有源鳍和第二介电鳍分隔开第一间距，并且第一介电鳍和第二介电鳍设置在第一有源鳍和第二有源鳍之间。第一介电鳍和第二介电鳍分隔开第二间距，第二间距大于第一间距。在一些实施方式中，集成电路器件还包括设置在第一介电鳍和第二介电鳍之间的介电部件。介电部件的宽度大于第一介电鳍的宽度和第二介电鳍的宽度。在一些实施方式中，介电部件与第一介电鳍和第二介电鳍分隔开第一间距。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成集成电路器件的方法，包括：
在衬底上方形成心轴层；
执行第一切割以去除所述心轴层的一部分，从而留下设置在所述衬底上方的心轴部件和伪心轴部件，其中，所述伪心轴部件直接邻近所述心轴部件设置；
使用所述心轴部件和所述伪心轴部件作为蚀刻掩模，蚀刻所述衬底，从而形成伪鳍部件和有源鳍部件，其中，所述伪鳍部件与所述有源鳍部件沿第一方向分隔开第一间距；
执行第二切割以去除所述伪鳍部件的一部分和所述有源鳍部件的一部分，从而形成分隔开第二间距的伪鳍和分隔开所述第二间距的有源鳍，其中，所述第二间距沿着垂直于所述第一方向的第二方向；
执行第三切割以去除所述伪鳍，从而形成鳍开口；以及
用介电材料填充所述鳍开口，从而形成介电鳍。
2.根据权利要求1所述的方法，其中，用所述介电材料填充所述鳍开口包括沉积高k介电材料。
3.根据权利要求1所述的方法，其中，用所述介电材料填充所述鳍开口包括沉积包括硅、氧和碳的材料。
4.根据权利要求1所述的方法，还包括在执行所述第二切割之前，在所述伪鳍部件和所述有源鳍部件上方形成第一隔离层，其中，所述第一隔离层填充限定在所述伪鳍部件和所述有源鳍部件之间的沟槽；以及
在执行所述第二切割之后，在所述第一隔离层上方形成第二隔离层，其中，所述第二隔离层的材料不同于所述第一隔离层的材料。
5.根据权利要求4所述的方法，其中：
所述心轴部件是第一心轴部件，所述伪心轴部件是第一伪心轴部件，所述伪鳍部件是第一伪鳍部件，所述有源鳍部件是第一有源鳍部件，所述伪鳍是第一伪鳍，所述有源鳍是第一有源鳍，所述鳍开口是第一鳍开口，并且所述介电鳍是第一介电鳍；
执行所述第一切割还可以包括留下设置在所述衬底上方的第二心轴部件和第二伪心轴部件，其中，所述第二伪心轴部件直接邻近所述第二心轴部件设置；
蚀刻所述衬底还包括使用所述第二心轴部件和所述第二伪心轴部件作为蚀刻掩模，从而形成分隔开所述第一间距的第二伪鳍部件和第二有源鳍部件；
执行所述第二切割还包括去除所述第二伪鳍部件的一部分和所述第二有源鳍部件的一部分，从而形成分隔开所述第二间距的第二伪鳍和分隔开所述第二间距的第二有源鳍；
执行所述第三切割还包括去除所述第二伪鳍，从而形成第二鳍开口；以及
填充所述鳍开口还包括形成第二介电鳍，其中，所述第一介电鳍沿所述第一方向与所述第二介电鳍分隔开第三间距，其中，所述第三间距大于所述第一间距。
6.根据权利要求5所述的方法，其中：
限定在所述伪鳍部件与所述有源鳍部件之间的沟槽是限定在所述第一伪鳍部件与所述第一有源鳍部件之间的第一沟槽；
形成所述第一隔离层还包括在所述第二伪鳍部件和所述第二有源鳍部件上方形成所述第一隔离层，其中，所述第一隔离层填充限定在所述第二伪鳍部件与所述第二有源鳍部件之间的第二沟槽，并且部分地填充限定在所述第二伪鳍部件和所述第一伪鳍部件之间的第三沟槽；以及
在所述第一隔离层上方形成所述第二隔离层还包括填充所述第三沟槽的剩余部分并且部分地填充限定在所述第一有源鳍的端部、所述第一伪鳍的端部、所述第二有源鳍的端部和所述第二伪鳍的端部之间的第四沟槽。
7.根据权利要求6所述的方法，还包括在所述第二隔离层上方形成第三隔离层，其中，所述第三隔离层部分地填充所述第四沟槽，并且所述第三隔离层的材料不同于所述第一隔离层和所述第二隔离层的材料。
8.根据权利要求7所述的方法，其中：
执行所述第三切割包括：
执行选择性蚀刻工艺以去除所述第二隔离层和所述第一隔离层的一部分以暴露所述第一伪鳍和所述第二伪鳍，和
执行选择性蚀刻工艺以去除暴露的第一伪鳍和暴露的第二伪鳍；以及
填充所述鳍开口包括：
在所述第一隔离层、所述第二隔离层和所述第三隔离层上方沉积介电层，其中，所述介电层填充所述第一鳍开口、所述第二鳍开口和所述第四沟槽的剩余部分，并且其中，所述介电层的材料与所述第二隔离层的材料相同；和
执行平坦化工艺以去除所述介电层的一部分、所述第二隔离层的一部分和所述第一隔离层的一部分，从而暴露所述第一有源鳍和所述第二有源鳍。
9.一种形成集成电路器件的方法，包括：
在衬底上方形成心轴层，其中，所述心轴层包括分隔开第一间距的心轴的阵列；
执行鳍切割工艺以图案化所述心轴层以限定第一鳍有源区和第二鳍有源区，其中，所述鳍切割工艺去除所述心轴层的一部分，使得所述心轴的阵列的第一心轴和第一伪心轴保留在限定所述第一鳍有源区的所述衬底上方，并且所述心轴的阵列的第二心轴和第二伪心轴保留在限定所述第二鳍有源区的所述衬底上方，其中，所述第一伪心轴和所述第二伪心轴分隔开第二间距，所述第二间距大于所述第一间距，其中，所述第一伪心轴和所述第二伪心轴设置在所述第一心轴和所述第二心轴之间；
使用图案化的心轴层作为蚀刻掩模来蚀刻所述衬底，以在所述第一鳍有源区中形成第一有源鳍部件和第一伪鳍部件，并且在所述第二鳍有源区中形成第二有源鳍部件和第二伪鳍部件；
执行鳍端部切割工艺以图案化所述第一有源鳍部件、所述第一伪鳍部件、所述第二有源鳍部件和所述第二伪鳍部件，从而将所述第一有源鳍部件划分为分隔开端到端间距的第一鳍，将所述第一伪鳍部件划分为分隔开所述端到端间距的第一伪鳍，将所述第二有源鳍部件划分为分隔开所述端到端间距的第二鳍，以及将所述第二伪鳍部件划分为分隔开所述端到端间距的第二伪鳍；以及
用介电鳍替换所述第一伪鳍和所述第二伪鳍。
10.一种集成电路器件，包括：
鳍式场效应晶体管(FinFET)器件，具有：
鳍结构，所述鳍结构包括沿第一方向延伸的介电鳍和有源鳍，其中，所述介电鳍直接邻近所述有源鳍设置，并且其中，所述介电鳍的宽度与所述有源鳍的宽度相同；
隔离部件，设置在所述介电鳍和所述有源鳍之间，其中，所述介电鳍的介电材料不同于所述隔离部件的介电材料；以及
栅极结构，设置在所述介电鳍和所述有源鳍的一部分上方，其中，所述栅极结构沿垂直于所述第一方向的第二方向延伸。
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