TWI741419B - 半導體元件及其製造方法 - Google Patents

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Abstract

在製造半導體元件的方法中，在基板上方形成具有底部部件及底部部件上的上部部件的鰭結構。修整底部部件，使得底部部件的最上部的寬度小於上部部件的寬度。修整上部部件的底端拐角以減小在上部部件的底部處的上部部件的寬度。形成隔離絕緣層，使得上部部件從隔離絕緣層突出。形成虛設閘極結構。形成源極/汲極結構。層間介電層在虛設閘極結構及源極/汲極結構上方形成。虛設閘極結構用金屬閘極結構替代。

Description

半導體元件及其製造方法
本揭露的實施例是關於一種半導體元件及其製造方法，特別係關於具有鰭結構的半導體元件及其製造方法。
在鰭式場效電晶體(FinFET)中，應當防止或抑制在鰭結構的底部部分中的FinFET的通道區域下方的一區域中的電流洩漏。為了減少電流洩漏，可使用絕緣體上矽(SOI)基板(此基板比傳統矽基板昂貴得多)，使得SOI基板的埋入氧化物層可以用於隔離源極及汲極區域。或者，擊穿阻止層或氧化物層可埋入通道區域下方以便增加其電阻率，由此減少電流洩漏。然而，在通道區域下方形成擊穿阻止層以及在通道區域下方形成氧化物層係複雜的且難以控制。
根據本揭露的一個態樣，在製造半導體元件的方法中，具有底部部件及底部部件上的上部部件的鰭結構形成在基板上方。修整底部部件，使得底部部件的最上部的寬度小於上部部件的寬度。修整上部部件的底端拐角以減小在上部部件 的底部處的上部部件的寬度。形成隔離絕緣層，使得上部部件從隔離絕緣層突出。形成虛設閘極結構。形成源極/汲極結構。層間介電層在虛設閘極結構及源極/汲極結構上方形成。虛設閘極結構用金屬閘極結構替代。
根據本揭露的另一態樣，在製造半導體元件的方法中，磊晶半導體層在半導體基板上方形成。鰭結構藉由圖案化磊晶半導體層及半導體基板形成，使得鰭結構具有對應於半導體基板的底部部件以及對應於磊晶半導體層的上部部件。修整底部部件，使得底部部件的最上部的寬度小於上部部件的寬度。修整上部部件的底端拐角，以減小上部部件的底部的寬度。形成隔離絕緣層，使得上部部件從隔離絕緣層突出。形成虛設閘極結構。形成源極/汲極結構。層間介電層在虛設閘極結構及源極/汲極結構上方形成。虛設閘極結構用金屬閘極結構替代。
根據本揭露的另一態樣，一種半導體元件包括：隔離絕緣層，在基板上方設置；鰭結構，具有在基板上方設置的底部部件及上部部件，上部部件突出隔離絕緣層；閘極結構，在鰭結構的上部部件上方設置；以及源極/汲極結構。底部部件具有漸縮形狀，並且上部部件的底部具有顛倒的漸縮形狀。由閘極介電層覆蓋具有鰭結構的最小寬度的一部分，此部分位於具有最大寬度的部分下方。
10:基板
11:第一磊晶半導體層
12:n型阱
13:凹陷
14:p型阱
15:第二磊晶半導體層
19:遮罩圖案
20:鰭結構
22:底部鰭結構(底部部件)
24:上部鰭結構(上部部件)
24B:經修整部分
25:鰭結構
27:底部鰭結構(底部部件)
29:上部鰭結構(上部部件)
29B:經修整部分
30:犧牲層
35:覆蓋層
40:鰭襯墊層
45:隔離絕緣層
50:犧牲閘極結構(虛設閘極結構)
52:犧牲閘極介電層
54:犧牲閘電極層
56:側壁間隔件
60:源極/汲極磊晶層
60':源極/汲極磊晶層
65:源極/汲極磊晶層
65':源極/汲極磊晶層
70:層間介電層(ILD層)
80:金屬閘極結構
82:閘極介電層
84:主體閘電極層
當結合隨附圖式閱讀時，自以下詳細描述將很好地理解本揭露的態樣。應注意，根據工業中的標準實務，各個特徵並非按比例繪製。事實上，出於論述清晰的目的，可任意增加或減小各個特徵的尺寸。
第1圖顯示根據本揭露的一實施例的鰭式場效電晶體(FinFET)的連續製造操作的各個階段之一的剖面圖。
第2圖顯示根據本揭露的一實施例的鰭式場效電晶體的連續製造操作的各個階段之一的剖面圖。
第3圖顯示根據本揭露的一實施例的鰭式場效電晶體的連續製造操作的各個階段之一的剖面圖。
第4圖顯示根據本揭露的一實施例的鰭式場效電晶體的連續製造操作的各個階段之一的剖面圖。
第5圖顯示根據本揭露的一實施例的鰭式場效電晶體的連續製造操作的各個階段之一的剖面圖。
第6圖顯示根據本揭露的一實施例的鰭式場效電晶體的連續製造操作的各個階段之一的剖面圖。
第7圖顯示根據本揭露的一實施例的鰭式場效電晶體的連續製造操作的各個階段之一的剖面圖。
第8圖顯示根據本揭露的一實施例的鰭式場效電晶體的連續製造操作的各個階段之一的剖面圖。
第9圖顯示根據本揭露的一實施例的鰭式場效電晶體的連續製造操作的各個階段之一的剖面圖。
第10圖顯示根據本揭露的一實施例的鰭式場效電晶體的連續製造操作的各個階段之一的剖面圖。
第11圖顯示根據本揭露的一實施例的鰭式場效電晶體的連續製造操作的各個階段之一的剖面圖。
第12圖顯示根據本揭露的一實施例的鰭式場效電晶體的連續製造操作的各個階段之一的剖面圖。
第13圖顯示根據本揭露的一實施例的鰭式場效電晶體的連續製造操作的各個階段之一的剖面圖。
第14圖顯示根據本揭露的一實施例的鰭式場效電晶體的連續製造操作的各個階段之一的剖面圖。
第15圖顯示根據本揭露的一實施例的鰭式場效電晶體的連續製造操作的各個階段之一的剖面圖。
第16A圖顯示沿著閘極延伸方向的剖面圖。
第16B圖顯示根據本揭露的一實施例的鰭式場效電晶體的連續製造操作的各個階段之一沿著鰭延伸方向的剖面圖。
第17圖顯示根據本揭露的一實施例的鰭式場效電晶體的連續製造操作的各個階段之一的剖面圖。
第18圖顯示第17圖的部分放大的剖面圖。
第19圖顯示根據本揭露的另一實施例的鰭式場效電晶體的連續製造操作的各個階段之一的剖面圖。
第20圖顯示根據本揭露的一實施例的鰭式場效電晶體的連續製造操作的各個階段之一的剖面圖。
第21圖顯示根據本揭露的一實施例的鰭式場效電晶體的連續製造操作的各個階段之一的剖面圖。
第22圖顯示根據本揭露的一實施例的由閘極介電層覆蓋的通道區域的放大的剖面圖。
第23圖顯示根據本揭露的另一實施例的鰭式場效電晶體的連續製造操作的各個階段之一的剖面圖。
第24圖顯示根據本揭露的另一實施例的鰭式場效電晶體的連續製造操作的各個階段之一的剖面圖。
應理解，以下揭露提供了眾多不同的實施例或實例，以用於實現本發明的不同特徵。下文描述部件及排列的特定實施例或實例以簡化本揭露。當然，此等僅為實例且並不意欲為限制性。例如，元件的尺寸不限於所揭露的範圍或值，但可取決於製程條件及/或元件的期望性質。此外，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例，且亦可包括插入第一特徵與第二特徵之間而形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。各種特徵可出於簡便性及清晰目的而以不同比例任意繪製。
另外，為了便於描述，本文可使用空間相對性術語(諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者)來描述諸圖中所示出的一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)的關係。除了諸圖所描繪的定向外，空間相對性術語意欲包括使用或操作中元件的不同定向。元件可經其他方式定向(旋轉90度或處於其他定向)且由此可類似解讀本文所使用的空間相對性描述詞。此外，術語「由…製成(made of)」可意謂「包括(comprising)」或「由… 組成(consisting of)」。此外，術語「由…製成(made of)」可意謂「包括(comprising)」或「由…組成(consisting of)」。在本揭露中，片語「A、B及C之一者」意謂「A、B及/或C」(A、B、C，A及B，A及C，B及C，或A、B及C)，並且不意謂來自A的一個元素、來自B的一個元素及來自C的一個元素，除非另外描述。在本揭露全文中，源極及汲極可互換地使用，並且源極/汲極指源極及汲極中的一個或兩個。
第1圖至第21圖顯示根據本揭露的實施例的Fin FET元件的連續製造製程的各個階段。應理解，在連續製造製程中，一或多個額外操作可以在第1圖至第21圖所示的階段之前、期間、及之後提供，且可以替代或消除下文所描述的一些操作以獲得本方法的額外實施例。操作/製程的順序係可互換的。
第1圖顯示根據本揭露的一實施例的鰭式場效電晶體(FinFET)的連續製造操作的各個階段之一的剖面圖。
如第1圖所示，在基板10上方磊晶形成第一半導體層11。基板10可以係由例如下列中的一個形成的半導體基板：Si、Ge、SiGe、SiC、SiP、SiPC、InP、InAs、GaAs、AlInAs、InGaP、InGaAs、GaAsSb、GaPN、AlPN、及任何其他合適材料。在某些實施例中，結晶矽基板用作基板10。
第一磊晶半導體層11在一些實施例中係與基板10相同的半導體。在某些實施例中，基板10及第一磊晶半導體層11均係矽。在其他實施例中，第一磊晶半導體層11由Si1-xGex製成，其中0<x<0.2，並且基板10係矽。在一些實施 例中，第一磊晶半導體層11的厚度D1係在從約20nm至約200nm的範圍中，並且在其他實施例中係在從50nm至約100nm的範圍中。
第一磊晶半導體層11可以使用化學氣相沉積(chemical vapor deposition，CVD)、原子層沉積(atomic layer deposition，ALD)或分子束磊晶(molecular beam epitaxy，MBE)由磊晶生長方法形成。在一些實施例中，第一磊晶半導體層用雜質(諸如P、As、In及/或B)適當地摻雜。
在一些實施例中，在基板10上方不形成第一磊晶半導體層11。
第2圖顯示根據本揭露的一實施例的鰭式場效電晶體(FinFET)的連續製造操作的各個階段之一的剖面圖。
在形成第一磊晶半導體層11之後，第一磊晶半導體層11的一部件藉由微影及蝕刻操作中之一或多個來凹陷。在一些實施例中，凹陷13的深度D2係在從約10nm至約200nm的範圍中，並且在其他實施例中係在從30nm至約120nm的範圍中。在一些實施例中，凹陷13的深度D2小於第一磊晶半導體層11的厚度，並且因此凹陷13未到達半導體的基板10。在其他實施例中，凹陷13穿透到半導體的基板10中，並且因此凹陷13的深度D2大於第一磊晶半導體層11的厚度。在某些實施例中，凹陷蝕刻在半導體的基板10的表面處終止。當不形成第一磊晶半導體時，圖案化基板10的一部分以形成凹陷13。
第3圖顯示根據本揭露的一實施例的鰭式場效電晶體(FinFET)的連續製造操作的各個階段之一的剖面圖。
在形成凹陷13之後，在凹陷13中磊晶地形成第二半導體層15。在一些實施例中，第二磊晶半導體層15由Si1-yGey製成，其中0.15
Figure 108143484-A0305-02-0010-3
y
Figure 108143484-A0305-02-0010-10
0.85，並且在其他實施例中，0.3
Figure 108143484-A0305-02-0010-6
y
Figure 108143484-A0305-02-0010-7
0.6。第二磊晶半導體層15可以使用化學氣相沉積(CVD)、原子層沉積(ALD)或分子束磊晶(MBE)由磊晶生長方法形成。在一些實施例中，執行化學機械拋光(CMP)操作以移除在第一磊晶半導體層11的上表面上方生長的第二磊晶半導體層的過量部分。在一些實施例中，第二磊晶半導體層15由Ge、第IV族化合物半導體(例如，SiC、SiGeSn、SiSn及GeSn)或第III-V族化合物半導體(例如，InP、InAs、GaAs、AlInAs、GaN、InGaN、AlGaN、InGaP、InGaAs及GaAsSb)製成。
在一些實施例中，第一磊晶半導體層11、第二磊晶半導體層15及/或基板10由雜質適當地摻雜以形成一或多個阱。在一些實施例中，如第3圖所示，n型阱12在第二磊晶半導體層15中及/或下方(在第一磊晶半導體層11及/或基板10中)形成來用於p型FET，並且p型阱14在第一磊晶半導體層11中及/或下方(以及在基板10中)形成來用於n型FET。可以在形成第二磊晶半導體層15之前或之後形成阱。
第4圖顯示根據本揭露的一實施例的鰭式場效電晶體(FinFET)的連續製造操作的各個階段之一的剖面圖。如第4圖所示，形成鰭結構。
在一些實施例中，包括SiO2層、Si3N4層、及SiON層中的一或多個的硬遮罩層在第一磊晶半導體層11及第二磊晶半導體層15上形成。隨後，藉由使用一或多個微影及蝕刻操 作將硬遮罩層圖案化為遮罩圖案19。另外，第一及第二磊晶層係藉由使用電漿蝕刻來蝕刻的溝槽，其中遮罩圖案19用作為蝕刻遮罩。在一些實施例中，在從約10mTorr至約200mTorr的壓力下、從約300W至約1000W的源功率下、以及從約500W至約2000W的偏壓功率下，蝕刻氣體包括一或多種CF4、SF6、CH2F2、HBr、Cl2、及/或O2。
在一些實施例中，鰭結構可藉由其他合適方法來圖案化。例如，鰭結構可使用一或多個光微影製程(包括雙圖案化或多圖案化製程)來圖案化。大體上，雙圖案化或多圖案化製程結合光微影及自對準製程，從而允許產生具有例如與可另外使用單個、直接光微影製程獲得的間距相比較小的間距的圖案。例如，在一個實施例中，犧牲層在基板上方形成並且使用光微影製程圖案化。間隔件使用自對準製程在圖案化的犧牲層旁邊形成。隨後移除犧牲層，並且可隨後使用剩餘間隔件或心軸(mandrels)來圖案化鰭。
在一些實施例中，包括底部鰭結構(亦稱作底部部件)22及上部鰭結構(亦稱作上部部件)24的鰭結構20在n型阱12上方形成，並且鰭結構25在p型阱14上方形成。儘管第4圖顯示在n型阱12上方的用於一或多個p型FET的兩個鰭結構以及在p型阱14上方的用於一或多個n型FET的兩個鰭結構，但鰭結構的數量不限於兩個。
鰭結構20的寬度Wp在一些實施例中係在從約5nm至約40nm的範圍中，且在其他實施例中係在從約10nm至約25nm的範圍中。鰭結構25的寬度Wn在一些實施例中係在 從約5nm至約40nm的範圍中，且在其他實施例中係在從約10nm至約25nm的範圍中。在一些實施例中，Wp=Wn。在其他實施例中，Wp<Wn，這可以改進汲極引發的阻障降低(drain-induced barrier lowering，DIBL)的可控制性。在其他實施例中，Wp>Wn，這可以增強p型FET中的載流子遷移率。
第5圖顯示根據本揭露的一實施例的鰭式場效電晶體(FinFET)的連續製造操作的各個階段之一的剖面圖。
在形成鰭結構20及25之後，犧牲層30在鰭結構上方形成，使得鰭結構完全嵌入犧牲層30中，如第5圖所示。在一些實施例中，犧牲層30包括藉由LPCVD(低壓化學氣相沉積)、電漿CVD或可流動CVD形成的一或多層絕緣材料，諸如氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN、氟摻雜的矽酸鹽玻璃(FSG)、或低介電常數介電材料。可在形成犧牲層30之後執行退火操作。在一些實施例中，犧牲層係非晶矽。
第6圖顯示根據本揭露的一實施例的鰭式場效電晶體(FinFET)的連續製造操作的各個階段之一的剖面圖。
如第6圖所示，執行回蝕操作以減小犧牲層30的高度。在一些實施例中，減小的犧牲層30的高度等於在底部鰭結構22與上部鰭結構24之間的界面位準。在其他實施例中，減小的犧牲層30的高度與在底部鰭結構22與上部鰭結構24之間的界面位準相比較低或較高。
第7圖顯示根據本揭露的一實施例的鰭式場效電晶體(FinFET)的連續製造操作的各個階段之一的剖面圖。
覆蓋層35在暴露的鰭結構20及25上方保形地形成。覆蓋層35係由與犧牲層不同的材料製成，並且在一些實施例中包括氮化矽或SiON。在一些實施例中，如第7圖所示，執行各向異性蝕刻以移除在犧牲層30的上表面上形成的覆蓋層。
第8圖顯示根據本揭露的一實施例的鰭式場效電晶體(FinFET)的連續製造操作的各個階段之一的剖面圖。
在形成覆蓋層35之後，移除犧牲層30。如第8圖所示，鰭結構25的暴露部分係底部鰭結構(亦稱作上部部件)27，並且由鰭結構25的覆蓋層35覆蓋的部分係上部鰭結構(亦稱作底部部件)29。
第9圖顯示根據本揭露的一實施例的鰭式場效電晶體(FinFET)的連續製造操作的各個階段之一的剖面圖。
在移除犧牲層30之後，底部鰭結構22及27藉由合適蝕刻操作修整。在一些實施例中，執行一或多個乾式蝕刻操作以減小底部鰭結構22及27的寬度。在其他實施例中，執行使用HF及O3水的濕式蝕刻操作。如第9圖所示，執行蝕刻，使得底部鰭結構22及27具有漸縮形狀，此形狀在頂部具有最小寬度。在一些實施例中，乾式蝕刻包括重複蝕刻階段及沉積階段，以獲得漸縮形狀。
第10圖顯示根據本揭露的一實施例的鰭式場效電晶體(FinFET)的連續製造操作的各個階段之一的剖面圖。
如第10圖所示，移除覆蓋層35，由此暴露出整個鰭結構。在一些實施例中，底部鰭結構22在底部鰭結構22與上部鰭結構24之間的界面(「頸部」)處具有最小寬度 Wpneck。在一些實施例中，頸部的寬度Wpneck係WP的約50%至WP的約95%之間。WP為上部鰭結構24的寬度。類似地，底部鰭結構27在與底部鰭結構22與上部鰭結構24之間的界面(「頸部」)相同的位準處具有最小寬度Wnneck。在一些實施例中，頸部的寬度Wnneck係Wn的約50%至Wn的約95%之間。Wn為上部鰭結構29的寬度。在一些實施例中，在製造操作的此階段移除硬遮罩圖案19。
第11圖顯示根據本揭露的一實施例的鰭式場效電晶體(FinFET)的連續製造操作的各個階段之一的剖面圖。
在移除犧牲層30之後，修整上部鰭結構24及29的拐角以減小在上部鰭結構與底部鰭結構之間的界面附近的上部鰭結構的寬度，如第11圖所示。在一些實施例中，執行濕式蝕刻操作。在一些實施例中，含有氨及過氧化氫的水溶液及/或含有氫氯酸及過氧化氫的水溶液用作濕式蝕刻劑。由於與平坦部分相比更可能蝕刻具有銳角(例如，90度)的拐角，端部拐角係倒圓的或斜角。在修整上部部件的端部拐角之後，在一些實施例中端部拐角係倒圓的。在其他實施例中，端部拐角係斜角。
在一些實施例中，上部鰭結構24的經修整部分24B的尺寸Ht1係在從約2nm至約10nm的範圍中。在一些實施例中，上部鰭結構29的經修整部分29B的尺寸Ht2係在從約2nm至約10nm的範圍中。在修整操作之後，鰭結構20及25在底部鰭結構與上部鰭結構之間的界面處或附近具有頸部，並且 除了鰭結構的頂部之外，頸部具有最小寬度。在一些實施例中，頸部位於沿著垂直方向的鰭結構的中心下方。
在一些實施例中，上部鰭結構24及29的高度Hfin在一些實施例中係在從約20nm至約100nm的範圍中，且在其他實施例中係在從約30nm至約70nm的範圍中。在一些實施例中，底部鰭結構22及27的高度Hbot在一些實施例中係在從約10nm至約80nm的範圍中，並且在其他實施例中係在從約20nm至約50nm的範圍中。在一些實施例中，高度Hbot小於高度Hfin，並且在其他實施例中，高度Hbot等於或大於高度Hfin。在一些實施例中，經修整部分24B的尺寸Ht1或經修整部分29B的高度Ht2係上部鰭結構24及29的高度Hfin的約5%至約30%，並且在其他實施例中，係約10%至約20%。
第12圖顯示根據本揭露的一實施例的鰭式場效電晶體(FinFET)的連續製造操作的各個階段之一的剖面圖。
在修整操作之後，形成一或多個鰭襯墊層40，並且隔離絕緣層45在鰭襯墊層40上方形成。在一些實施例中，鰭襯墊層40包括在此結構上方形成的第一襯墊層以及在第一襯墊層上方形成的第二襯墊層。第一襯墊層係由氧化矽或基於氧化矽的材料製成，並且第二襯墊層係由SiN或基於氮化矽的材料製成。在一些實施例中，第二襯墊層係由氧化矽或基於氧化矽的材料製成，並且第一襯墊層係由SiN或基於氮化矽的材料製成。在一些實施例中，僅形成第一及第二襯墊層中的一個。
隔離絕緣層45(用於淺溝槽隔離，STI)包括一或多層絕緣材料。如第12圖所示，形成隔離絕緣層45，使得 鰭結構完全嵌入絕緣層中。用於隔離絕緣層45的絕緣材料可包括藉由LPCVD(低壓化學氣相沉積)、電漿CVD或可流動CVD形成的氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN、氟摻雜的矽酸鹽玻璃(FSG)、或低介電常數介電材料。退火操作可在形成隔離絕緣層45之後執行。
第13圖顯示根據本揭露的一實施例的鰭式場效電晶體(FinFET)的連續製造操作的各個階段之一的剖面圖。
如第13圖所示，凹陷隔離絕緣層45以部分暴露出由鰭襯墊層40覆蓋的上部鰭結構24及上部鰭結構29。在一些實施例中，減小的隔離絕緣層45的高度等於頸部(在底部鰭結構與上部鰭結構之間的界面位準)。
第14圖顯示根據本揭露的一實施例的鰭式場效電晶體(FinFET)的連續製造操作的各個階段之一的剖面圖。
如第14圖所示，移除鰭襯墊層40以暴露出上部鰭結構24及上部鰭結構29。
第15圖顯示根據本揭露的另一實施例的鰭式場效電晶體(FinFET)的連續製造操作的各個階段之一的剖面圖。
在一些實施例中，如第15圖所示，減小的隔離絕緣層45的高度低於頸部。換言之，隔離絕緣層45的上表面位於頸部下方，由此暴露出頸部。在一些實施例中，在頸部與隔離絕緣層45的上表面之間的距離Hsti係在從上部鰭結構的高度Hfin的約0%至高度Hfin的約20%的範圍中。
第16A圖及第16B圖顯示根據本揭露的另一實施例的鰭式場效電晶體(FinFET)的連續製造操作的各個階段之一的剖面圖。
在暴露出上部鰭結構之後，犧牲閘極結構50在暴露的上部鰭結構上方形成，如第16圖所示。在本揭露中，元件名稱「犧牲閘極結構」與「虛設閘極結構」可相互置換。犧牲閘極結構50包括犧牲閘極介電層52及犧牲閘電極層54。犧牲閘極結構50藉由在鰭結構上方毯覆沉積犧牲閘極介電層52而形成。犧牲閘極介電層52包括一或多層氧化矽、氮化矽或氮氧化矽。犧牲閘極介電層52的厚度在一些實施例中係在從約1nm至約5nm的範圍中。犧牲閘電極層54隨後在犧牲閘極介電層52上及鰭結構上方毯覆式沉積，使得鰭結構完全嵌入犧牲閘電極層54中。犧牲閘電極層54包括矽，諸如多晶矽或非晶矽。犧牲閘電極層54的厚度在一些實施例中係在從約100nm至約200nm的範圍中。在一些實施例中，犧牲閘電極層54經歷平坦化操作。犧牲閘極介電層及犧牲閘電極層使用CVD(包括LPCVD及PECVD)、PVD、ALD、或其他合適製程沉積。隨後，遮罩層在犧牲閘電極層54上方形成。遮罩層在一些實施例中包括墊SiN層及氧化矽遮罩層。在遮罩層上執行圖案化操作，並且將犧牲閘電極層54圖案化為犧牲閘極結構50。
在第16A圖及第16B圖所示的實施例中，一個犧牲閘極結構在兩個鰭結構上方形成來用於p型FET，並且一個犧牲閘極結構在兩個鰭結構上方形成來用於n型FET。然而，犧牲閘極結構50的構造不限於第16A圖及第16B圖的構造。犧 牲閘電極層54的寬度在一些實施例中係在從約5nm至約40nm的範圍中。
另外，在形成犧牲閘極結構50之後，用於側壁間隔件56的絕緣材料的毯覆層藉由使用CVD或其他合適方法來保形地形成。毯覆層以保形方式沉積，使得將此毯覆層形成為在垂直表面(諸如犧牲閘極結構的側壁、水平表面、及頂部)上具有實質上相等的厚度。在一些實施例中，將毯覆層沉積為在從約2nm至約10nm的範圍中的厚度。在一個實施例中，毯覆層的絕緣材料係基於氮化矽的材料，諸如SiN、SiON、SiOCN或SiCN及其組合。
隨後，如第16A圖及第16B圖所示，側壁間隔件56在犧牲閘極結構50的相對側壁上形成。在形成毯覆層之後，例如，使用反應性離子蝕刻(RIE)在毯覆層上執行各向異性蝕刻。在各向異性蝕刻製程期間，從水平表面移除大部分絕緣材料，從而在垂直表面(諸如犧牲閘極結構的側壁及暴露的鰭結構的側壁)上餘留介電間隔層。在一些實施例中，隨後執行各向同性蝕刻以從暴露的鰭結構的側壁移除絕緣材料。
第17圖顯示根據本揭露的另一實施例的鰭式場效電晶體(FinFET)的連續製造操作的各個階段之一的剖面圖。第18圖顯示第17圖的部分放大的剖面圖。第19圖顯示根據本揭露的另一實施例的鰭式場效電晶體(FinFET)的連續製造操作的各個階段之一的剖面圖。
在形成犧牲閘極結構50之後，用於p型FET的源極/汲極磊晶層60及用於n型FET的源極/汲極磊晶層65分別在 上部鰭結構24及29的源極/汲極區域上方形成。在一些實施例中，源極/汲極磊晶層60包括一或多層SiGe、Ge及GeSn。在一些實施例中，源極/汲極磊晶層60摻雜有硼。在一些實施例中，源極/汲極磊晶層65包括一或多層SiP、SiC及SiCP。在一些實施例中，源極/汲極磊晶層65摻雜有磷及/或砷。源極/汲極磊晶層使用CVD、ALD或分子束磊晶(MBE)藉由磊晶生長方法來形成。在一些實施例中，源極/汲極磊晶層60及65係由兩個相鄰的上部鰭結構共用的合併結構。在部分實施例中，源極/汲極鰭結構及對應的源極/汲極磊晶層60及65分別構成源極/汲極結構。
如第18圖所示，在一些實施例中，源極/汲極磊晶層60及65的底部位於在垂直方向中距頸部約±10nm處(Hsd=±10nm)。在一些實施例中，源極/汲極磊晶層60(65)的磊晶生長在底部鰭結構22(27)處開始，並且源極/汲極磊晶層60(65)覆蓋頸部(Hsd>0nm)。在其他實施例中，源極/汲極磊晶層60(65)的磊晶生長在上部鰭結構24(29)的底部處開始，並且頸部從源極/汲極磊晶層60(65)暴露出(Hsd<0nm)。在某些實施例中，源極/汲極磊晶層60(65)的磊晶生長在頸部處開始(Hsd=0nm)。
在其他實施例中，如第19圖所示，源極/汲極磊晶層60’及65’針對每個上部鰭結構獨立地形成。在一些實施例中，n型FET具有如第17圖所示的合併的磊晶源極/汲極結構，並且p型FET具有如第19圖所示的獨立的磊晶源極/汲極結構。
第20圖顯示根據本揭露的另一實施例的鰭式場效電晶體(FinFET)的連續製造操作的各個階段之一的剖面圖。
在形成源極/汲極磊晶層之後，形成一或多個介電材料層作為層間介電(interlayer dielectric，ILD)層70。用於ILD層70的材料可包括化合物，此等化合物包括Si、O、C及/或H，諸如SiCOH及SiOC。有機材料(諸如聚合物)可用於ILD層70。另外，在一些實施例中，在形成ILD層70之前，作為蝕刻終止層的氮化矽層可在源極/汲極磊晶層上方形成。
第21圖顯示根據本揭露的另一實施例的鰭式場效電晶體(FinFET)的連續製造操作的各個階段之一的剖面圖。
在形成用於ILD層70的一或多層介電材料層之後，執行平坦化操作(諸如CMP操作)以暴露出犧牲閘電極層54。
另外，犧牲閘極結構50用金屬閘極結構80替代。移除犧牲閘電極層54及犧牲閘極介電層52，由此暴露出上部鰭結構24及29，此等上部鰭結構隨後變成通道區域。當犧牲閘電極層54係多晶矽時，濕式蝕刻劑(諸如TMAH溶液)可以用於選擇性移除犧牲閘電極層54。隨後使用電漿乾式蝕刻及/或濕式蝕刻來移除犧牲閘極介電層54。
在一些實施例中，金屬閘極結構80包括高介電常數的閘極介電層82、一或多層功函數調節材料(work function adjustment layer，未圖示)及主體閘電極層84。在一些實施 例中，包括氧化矽層的界面層在形成閘極介電層82之前形成。在一些實施例中，閘極介電層82包括一或多層介電材料，諸如氮化矽、HfO2、La2O3、ZrO2、BaO、TiO2、Ta2O5、SrO、Y2O3、HfSiO4、ZrSiO4、Al2O3、MgO、CaO、其他合適高介電常數介電材料、及/或其組合。
閘極介電層82可由CVD、ALD或任何合適方法形成。在一個實施例中，閘極介電層使用高度保形的沉積製程(諸如ALD)形成，以便確保在每個通道層周圍形成具有均勻厚度的閘極介電層。閘極介電層82的厚度在一個實施例中係在從約1nm至約6nm的範圍中。
在一些實施例中，一或多個功函數調節層在閘極介電層82上形成。功函數調節層由導電材料製成，諸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的單層，或者兩種或多種此等材料的多層。對於nFET而言，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi及TaSi的一或多個用作功函數調節層，並且對於pFET而言，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co的一或多個用作功函數調節層。功函數調節層可藉由ALD、PVD、CVD、電子束蒸發、或其他合適製程來形成。另外，主體閘電極層84可單獨地針對nFET及pFET形成，此等FET可使用不同的金屬層。
形成主體閘電極層84以圍繞每個通道區域(奈米線)。主體閘電極層84包括一或多層導電材料，諸如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、 WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他合適材料、及/或其組合。
主體閘電極層84可由CVD、ALD、電鍍、或其他合適方法形成。主體閘電極層84亦在ILD層的上表面上方沉積。用於ILD層上方的金屬閘極結構80的材料隨後藉由使用例如CMP平坦化，直至露出ILD層的頂表面。在一些實施例中，源極/汲極觸點分別在源極/汲極磊晶層60及65上形成。在一些實施例中，一個源極/汲極觸點提供在源極/汲極磊晶層60及65二者上。在某些實施例中，形成連接閘電極及源極/汲極磊晶層的觸點。
應理解，Fin FET經歷進一步CMOS製程以形成各種特徵，諸如觸點/通孔、互連金屬層、介電層、鈍化層等。
第22圖顯示根據本揭露的一實施例的由閘極介電層覆蓋的通道區域的放大的剖面圖。
如第22圖所示，金屬閘極結構(特定而言閘極介電層82)覆蓋鰭結構中的頸部。在一些實施例中，上部鰭結構24的最大寬度W1、頸部的寬度W2(最小寬度)及底部鰭結構22在隔離絕緣層45的上表面的位準處的寬度W3滿足W2<(W1+W3)/2。類似地，在一些實施例中，上部鰭結構29的最大寬度W4、頸部的寬度W5(最小寬度)及底部鰭結構27在隔離絕緣層45的上表面的位準處的寬度W6滿足W5<(W4+W6)/2。在一些實施例中，W2
Figure 108143484-A0305-02-0022-1
0.5W1，並且W5
Figure 108143484-A0305-02-0022-2
0.5W4。
第23圖及第24圖顯示根據本揭露的另一實施例的鰭式場效電晶體(FinFET)的連續製造操作的各個階段的剖面圖。關於以上實施例說明的材料、尺寸、構造、製程、及/或操作可在以下實施例中採用，並且可省略其詳細說明。
在一些實施例中，如第23圖所示，在圖案化鰭結構20及25之後，鰭結構20及25具有漸縮形狀。在修整上部鰭結構24及29的拐角之後，鰭結構顯示第24圖所示的形狀。在一些實施例中，上部鰭結構24的最大寬度W11、頸部的寬度W2(最小寬度)及底部鰭結構22在隔離絕緣層45的上表面的位準處的寬度W13滿足W12<(W11+W13)/2。類似地，在一些實施例中，上部鰭結構29的最大寬度W14、頸部的寬度W15(最小寬度)及底部鰭結構27在隔離絕緣層45的上表面的位準處的寬度W16滿足W15<(W14+W16)/2。在一些實施例中，W12
Figure 108143484-A0305-02-0023-9
0.5W11，並且W15
Figure 108143484-A0305-02-0023-8
0.5W14。
本文描述的各個實施例或實例提供了優於現有技術的若干優點。例如，在本揭露中，由於通道區域具有頸部，此頸部具有最小寬度(在具有最大寬度的部分下方)，可能有效抑制洩漏電流，而不犧牲電晶體效能。另外，可能改進汲極引發的阻障降低(drain-induced barrier lowering，DIBL)的可控制性。
將理解，本文不一定論述所有優點，無特定優點為所有實施例或實例所必需，且其他實施例或實例可提供不同優點。
根據本揭露的一個態樣，在製造半導體元件的方法中，具有底部部件及底部部件上的上部部件的鰭結構形成在基板上方。修整底部部件，使得底部部件的最上部的寬度小於上部部件的寬度。修整上部部件的底端拐角以減小在上部部件的底部處的上部部件的寬度。形成隔離絕緣層，使得上部部件從隔離絕緣層突出。形成虛設閘極結構。形成源極/汲極結構。層間介電層在虛設閘極結構及源極/汲極結構上方形成。虛設閘極結構用金屬閘極結構替代。在以上或以下實施例的一或多個中，鰭結構的上部部件由與鰭結構的底部部件不同的半導體材料製成。在以上或以下實施例的一或多個中，鰭結構的上部部件由SiGe製成並且鰭結構的底部部件由Si製成。在以上或以下實施例的一或多個中，在修整上部部件的底端拐角之後，底端拐角係倒圓的或斜角。在以上或以下實施例的一或多個中，由虛設閘極結構覆蓋具有鰭結構的最小寬度的一部分，此部分位於具有最大寬度的部分下方。在以上或以下實施例的一或多個中，在修整上部部件的底端拐角時，亦修整上部部件的頂端拐角。在以上或以下實施例的一或多個中，執行修整底部部件，使得底部部件具有漸縮形狀，此形狀在頂部具有最小寬度。在以上或以下實施例的一或多個中，形成隔離絕緣層，使得隔離絕緣層的上表面位於鰭結構的底部部件與上部部件之間的界面下方，並且從界面量測的隔離絕緣層的上表面的高度係鰭結構的上部部件的垂直長度的0%至20%。在以上或以下實施例的一或多個中，在形成隔離絕緣層之前，在鰭結構的底部部件上方形成鰭襯墊層。在以上或以下實施例的一或多個 中，在形成層間介電層之後，鰭襯墊層覆蓋鰭結構的上部部件的底部。在以上或以下實施例的一或多個中，在上部部件由遮罩層覆蓋時，執行修整底部部件。在以上或以下實施例的一或多個中，為了形成遮罩層，犧牲層在鰭結構上方形成，減小犧牲層的高度，使得暴露出鰭結構的上部部件，用於遮罩層的層在暴露的上部部件上方形成，並且移除犧牲層，使得暴露出鰭結構的底部部件。在以上或以下實施例的一或多個中，鰭結構具有梯形形狀，此形狀在底部具有最大寬度。
根據本揭露的另一態樣，在製造半導體元件的方法中，磊晶半導體層在半導體基板上方形成。鰭結構藉由圖案化磊晶半導體層及半導體基板形成，使得鰭結構具有對應於半導體基板的底部部件以及對應於磊晶半導體層的上部部件。修整底部部件，使得底部部件的最上部的寬度小於上部部件的寬度。修整上部部件的底端拐角，以減小上部部件的底部的寬度。形成隔離絕緣層，使得上部部件從隔離絕緣層突出。形成虛設閘極結構。形成源極/汲極結構。層間介電層在虛設閘極結構及源極/汲極結構上方形成。虛設閘極結構用金屬閘極結構替代。在以上或以下實施例的一或多個中，修整底部部件的操作藉由一濕式蝕刻操作使用HF及臭氧水執行。在以上或以下實施例的一或多個中，修整底部部件的操作藉由乾式蝕刻執行，包括重複一蝕刻階段及一沉積階段。在以上或以下實施例的一或多個中，磊晶半導體層由與半導體基板不同的半導體材料製成。在以上或以下實施例的一或多個中，磊晶半導體層由SiGe製成，並且半導體基板由Si製成。在以上或以下實施例的 一或多個中，由金屬閘極結構覆蓋具有鰭結構的最小寬度的一部分，此部分位於具有最大寬度的部分下方。在以上或以下實施例的一或多個中，修整等底端拐角的操作係藉由一濕式蝕刻操作使用一水溶液執行，水溶液含有選自由氨、過氧化氫及氫氯酸所組成的群組的至少一個。在以上或以下實施例的一或多個中，執行修整底部部件，使得底部部件具有梯形形狀，此形狀在頂部具有最小寬度。在以上或以下實施例的一或多個中，在修整底部部件之後的界面處的底部部件的寬度W2係在修整底部部件之前的界面處的上部部件的寬度W1的50%至95%。
根據本揭露的另一態樣，在製造半導體元件的方法中，磊晶半導體層形成在半導體基板的凹陷部件上方。第一鰭結構藉由圖案化磊晶半導體層及半導體基板形成，並且第二鰭結構藉由圖案化半導體基板形成，使得第一鰭結構具有對應於半導體基板的底部部件以及對應於磊晶半導體層的上部部件，並且第二鰭結構具有均對應於半導體基板的底部部件及上部部件。修整第一及第二鰭結構的底部部件，使得底部部件的最上部的寬度小於在第一及第二鰭結構的每一者中的上部部件的寬度。針對第一及第二鰭結構的每一者，修整上部部件的底端拐角以減小上部部件的底部的寬度。形成隔離絕緣層，使得第一及第二鰭結構的每一者的上部部件從隔離絕緣層突出。虛設閘極結構形成在第一及第二鰭結構上方。形成源極/汲極結構。層間介電層在虛設閘極結構及源極/汲極結構上方形成。虛設閘極結構用金屬閘極結構替代。
根據本揭露的另一態樣，一種半導體元件包括：隔離絕緣層，在基板上方設置；鰭結構，具有在基板上方設置的底部部件及上部部件，上部部件突出隔離絕緣層；閘極結構，在鰭結構的上部部件上方設置；以及源極/汲極結構。底部部件具有漸縮形狀，並且上部部件的底部具有顛倒的漸縮形狀。由閘極介電層覆蓋具有鰭結構的最小寬度的一部分，此部分位於具有最大寬度的部分下方。在以上或以下實施例的一或多個中，鰭結構的上部部件由與鰭結構的底部部件不同的半導體材料製成。在以上或以下實施例的一或多個中，鰭結構的上部部件由SiGe製成並且鰭結構的底部部件由Si製成。在以上或以下實施例的一或多個中，上部部件的底端拐角係倒圓的。在以上或以下實施例的一或多個中，上部部件的底端拐角係斜角。在以上或以下實施例的一或多個中，隔離絕緣層的上表面位於鰭結構的底部部件與上部部件之間的界面下方，並且從界面量測的隔離絕緣層的上表面的高度係鰭結構的上部部件的垂直長度的0%至20%。在以上及以下實施例的一或多個中，上部部件的垂直長度係在從30nm至70nm的範圍中。在以上或以下實施例的一或多個中，在鰭結構的底部部件與上部部件之間的界面處的底部部件的寬度係上部部件的平均寬度的50%至95%。在以上或以下實施例的一或多個中，源極/汲極結構包括源極/汲極鰭結構及源極/汲極磊晶層。在以上或以下實施例的一或多個中，源極/汲極磊晶層的底部係在鰭結構的底部部件與上部部件之間的界面的±10nm內。在以上或以下 實施例的一或多個中，上部部件的頂端拐角係倒圓的。在以上或以下實施例的一或多個中，上部部件的頂端拐角係斜角。
根據本揭露的另一態樣，一種半導體元件包括：隔離絕緣層，在基板上方設置；第一鰭結構及第二鰭結構，各者具有在基板上方設置的底部部件及上部部件，上部部件突出隔離絕緣層；閘極結構，在第一及第二鰭結構的每一者的上部部件上方設置；以及源極/汲極結構，包括源極/汲極磊晶層。第一及第二鰭結構的每一者的上部部件的最大寬度位於在上部部件與底部部件之間的界面之上的位準處。由閘極介電層覆蓋具有第一及第二鰭結構的每一者的最小寬度的一部分，此部分位於具有最大寬度的部分下方。在以上或以下實施例的一或多個中，底部部件具有漸縮形狀，並且上部部件的底部具有顛倒的漸縮形狀。在以上或以下實施例的一或多個中，鰭結構的上部部件由與鰭結構的底部部件不同的半導體材料製成。在以上或以下實施例的一或多個中，從鰭結構的底部部件與上部部件之間的界面量測的隔離絕緣層的上表面的高度係在鰭結構的上部部件的垂直長度的0%至20%內。在以上及以下實施例的一或多個中，上部部件的垂直長度係在從30nm至70nm的範圍中。在以上或以下實施例的一或多個中，源極/汲極磊晶層係覆蓋第一鰭結構的上部部件及第二鰭結構的上部部件的合併結構。在以上或以下實施例的一或多個中，在第一及第二鰭結構之間，在隔離絕緣層與源極/汲極磊晶層之間存在空隙。
根據本揭露的另一態樣，一種半導體元件包括：隔離絕緣層，在基板上方設置；第一鰭結構及第二鰭結構，各 者具有在基板上方設置的底部部件及上部部件，上部部件突出隔離絕緣層；閘極結構，在第一及第二鰭結構的每一者的上部部件上方設置；以及源極/汲極結構，包括源極/汲極磊晶層。第一鰭結構的上部部件由與第一鰭結構的底部部件不同的半導體材料製成。第二鰭結構的上部部件由與第二鰭結構的底部部件相同的半導體材料製成。第一及第二鰭結構的每一者的上部部件的最大寬度位於在上部部件與底部部件之間的界面之上的位準處。
上文概述若干實施例的特徵，使得熟習此項技術者可更好地理解本揭露的態樣。熟習此項技術者應瞭解，可輕易使用本揭露作為設計或修改其他製程及結構的基礎，以便實施本文所介紹的實施例的相同目的及/或實現相同優點。熟習此項技術者亦應認識到，此類等效構造並未脫離本揭露的精神及範疇，且可在不脫離本揭露的精神及範疇的情況下產生本文的各種變化、取代及更改。
12:n型阱
14:p型阱
22:底部鰭結構(底部部件)
24:上部鰭結構(上部部件)
27:底部鰭結構(底部部件)
29:上部鰭結構(上部部件)
40:鰭襯墊層
45:隔離絕緣層
60':源極/汲極磊晶層
65':源極/汲極磊晶層

Claims (10)

  1. 一種製造一半導體元件的方法，包括：在一基板上方形成具有一底部部件及該底部部件上的一上部部件的一鰭結構；修整該底部部件，使得該底部部件的一最上部的一寬度小於該上部部件的一寬度；修整該上部部件的底端拐角以減小在該上部部件的一底部處的該上部部件的一寬度；形成一隔離絕緣層，使得該上部部件從該隔離絕緣層突出，其中該隔離絕緣層的一上表面位於該鰭結構的該底部部件與該上部部件之間的一界面下方，並且從該界面量測的該隔離絕緣層的該上表面的一高度係該鰭結構的該上部部件的一垂直長度的0%至20%；形成一虛設閘極結構；形成一源極/汲極結構；在該虛設閘極結構及該源極/汲極結構上方形成一層間介電層；以及用一金屬閘極結構替代該虛設閘極結構。
  2. 如請求項1所述之方法，其中該鰭結構的該上部部件由與該鰭結構的該底部部件不同的一半導體材料製成。
  3. 如請求項2所述之方法，其中由該虛設閘極結構覆蓋具有該鰭結構的一最小寬度的一部分，該部分位於具有一最大寬度的一部分下方。
  4. 如請求項2所述之方法，其中執行修整該底部部件，使得該底部部件具有一漸縮形狀，該形狀在一頂部具有一最小寬度。
  5. 如請求項1所述之方法，更包括在形成該隔離絕緣層之前，在該鰭結構的該底部部件上方形成一鰭襯墊層。
  6. 一種製造一半導體元件的方法，該方法包括：在一半導體基板上方形成一磊晶半導體層；藉由圖案化該磊晶半導體層及該半導體基板來形成一鰭結構，使得該鰭結構具有對應於該半導體基板的一底部部件以及對應於該磊晶半導體層的一上部部件；修整該底部部件，使得該底部部件的一最上部的一寬度小於該上部部件的一寬度；修整該上部部件的底端拐角以減小該上部部件的一底部的一寬度；形成一隔離絕緣層，使得該上部部件從該隔離絕緣層突出，其中該隔離絕緣層的一上表面位於該鰭結構的該底部部件與該上部部件之間的一界面下方，並且從該界面量測的該 隔離絕緣層的該上表面的一高度係該鰭結構的該上部部件的一垂直長度的0%至20%；形成一虛設閘極結構；形成一源極/汲極結構；在該虛設閘極結構及該源極/汲極結構上方形成一層間介電層；以及用一金屬閘極結構替代該虛設閘極結構。
  7. 如請求項6所述之方法，其中由該金屬閘極結構覆蓋具有該鰭結構的一最小寬度的一部分，該部分位於具有一最大寬度的一部分下方。
  8. 如請求項6所述之方法，其中修整該等底端拐角的操作係藉由一濕式蝕刻操作使用一水溶液執行，該水溶液含有選自由氨、過氧化氫及氫氯酸所組成的群組的至少一個。
  9. 如請求項6所述之方法，其中在修整該底部部件之後的一界面處的該底部部件的一寬度W2係在該修整該底部部件之前的該界面處的該上部部件的一寬度W1的50%至95%。
  10. 一種半導體元件，包括：一隔離絕緣層，在一基板上方設置； 一鰭結構，具有在該基板上方設置的一底部部件及一上部部件，該上部部件突出該隔離絕緣層，其中該隔離絕緣層的一上表面位於該鰭結構的該底部部件與該上部部件之間的一界面下方，並且從該界面量測的該隔離絕緣層的該上表面的一高度係該鰭結構的該上部部件的一垂直長度的0%至20%；一閘極結構，在該鰭結構的該上部部件上方設置；以及一源極/汲極結構，其中：該底部部件具有一漸縮形狀並且該上部部件的一底部具有一顛倒的漸縮形狀，並且一閘極介電層覆蓋具有一最小寬度的該鰭結構的一部分，該部分位於具有一最大寬度的該鰭結構的一部分下方。
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