KR102248387B1 - 반도체 소자 제조 방법 및 반도체 소자 - Google Patents

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KR102248387B1
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블랑딘 듀리에즈
달 마커스 요하네스 헨리쿠스 반
마틴 크리스토퍼 홀란드
게르벤 둔보스
게오르기오스 벨리안티스
티모시 바센
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 소자의 제조 방법은 반도체 층의 채널 영역 위에 더미 게이트 구조체를 형성하고, 더미 게이트 구조체의 양 측면 상에 소스/드레인 에피택셜 층을 형성하고, 상기 소스/드레인 에피택셜 층에 대해 평탄화 동작을 수행하고, 평탄화된 소스/드레인 에피택셜 층을 패턴화하고, 상기 더미 게이트 구조체를 제거하여 게이트 공간을 형성하고, 게이트 공간에 금속 게이트 구조체를 형성하는 단계를 포함한다.

Description

반도체 소자 제조 방법 및 반도체 소자{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE AND A SEMICONDUCTOR DEVICE}
[관련 출원]
본 출원은 2018년 10월 31일자 출원된 미국 가출원 제62/753,893호의 우선권을 주장하며, 그 개시 내용은 여기에 참조로 포함된다.
종래의 상보적 금속 산화물 반도체(CMOS) 기술은 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) 및 바이폴라 접합 트랜지스터(BJT)와 같은 다수의 반도체 소자를 단일 집적 회로(IC) 칩에 대략 동일한 레벨로 제조하기 위해 종종 구현된다. 진보된 IC 칩에서, 트랜지스터는 다중 층에 배치된다.
반도체 소자의 제조 방법은 반도체 층의 채널 영역 위에 더미 게이트 구조체를 형성하고, 더미 게이트 구조체의 양 측면 상에 소스/드레인 에피택셜 층을 형성하고, 상기 소스/드레인 에피택셜 층에 대해 평탄화 동작을 수행하고, 평탄화된 소스/드레인 에피택셜 층을 패턴화하고, 상기 더미 게이트 구조체를 제거하여 게이트 공간을 형성하고, 게이트 공간에 금속 게이트 구조체를 형성하는 단계를 포함한다.
본 개시 내용은 첨부 도면을 함께 판독시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성되지 않고 예시만을 목적으로 사용된 것임을 강조한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 본 개시 내용의 일 실시예에 따른 반도체 FET 소자의 단면도이다.
도 2는 본 개시 내용의 일 실시예에 따른 반도체 FET 소자의 단면도이다.
도 3은 본 개시 내용의 다른 실시예에 따른 반도체 FET 소자의 단면도이다.
도 4a 및 도 4b는 본 개시 내용의 일 실시예에 따른 반도체 FET 소자를 제조하는 다양한 단계 중 하나를 예시한다.
도 5a 및 도 5b는 본 개시 내용의 일 실시예에 따른 반도체 FET 소자를 제조하는 다양한 단계 중 하나를 예시한다.
도 6a 및 도 6b는 본 개시 내용의 일 실시예에 따른 반도체 FET 소자를 제조하는 다양한 단계 중 하나를 예시한다.
도 7a 및 도 7b는 본 개시 내용의 일 실시예에 따른 반도체 FET 소자를 제조하는 다양한 단계 중 하나를 예시한다.
도 8a 및 도 8b는 본 개시 내용의 일 실시예에 따른 반도체 FET 소자를 제조하는 다양한 단계 중 하나를 예시한다.
도 9a 및 도 9b는 본 개시 내용의 일 실시예에 따른 반도체 FET 소자를 제조하는 다양한 단계 중 하나를 예시한다.
도 10a 및 도 10b는 본 개시 내용의 일 실시예에 따른 반도체 FET 소자를 제조하는 다양한 단계 중 하나를 예시한다.
도 11a 및 도 11b는 본 개시 내용의 일 실시예에 따른 반도체 FET 소자를 제조하는 다양한 단계 중 하나를 예시한다.
도 12a 및 도 12b는 본 개시 내용의 일 실시예에 따른 반도체 FET 소자를 제조하는 다양한 단계 중 하나를 예시한다.
도 13a 및 도 13b는 본 개시 내용의 일 실시예에 따른 반도체 FET 소자를 제조하는 다양한 단계 중 하나를 예시한다.
도 14a 및 도 14b는 본 개시 내용의 일 실시예에 따른 반도체 FET 소자를 제조하는 다양한 단계 중 하나를 예시한다.
도 15a 및 도 15b는 본 개시 내용의 일 실시예에 따른 반도체 FET 소자를 제조하는 다양한 단계 중 하나를 예시한다.
도 16a 및 도 16b는 본 개시 내용의 일 실시예에 따른 반도체 FET 소자를 제조하는 다양한 단계 중 하나를 예시한다.
도 17은 본 개시 내용의 일 실시예에 따른 반도체 FET 소자의 단면도이다.
다음의 개시 내용은 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들어, 요소의 치수는 개시된 범위 또는 값으로 제한되지 않지만, 공정 조건 및/또는 소자의 원하는 특성에 의존할 수 있다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 다양한 특징부는 간략하고 명료하게 하기 위해 다른 비율로 임의로 작성될 수 있다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다. 또한, "형성된다"라는 표현은 "포함하다" 또는 "구성된다"를 의미할 수 있다. 본 개시 내용에서, "A, B 및 C 중 하나"는 "A, B 및/또는 C"(A, B, C, A와 B, A와 C, B와 C 또는 A, B 및 C)를 의미하며, 달리 설명되지 않으면, A로부터의 하나의 요소, B로부터의 하나의 요소, C로부터의 하나의 요소를 의미하지 않는다.
BEOL(back-end of line)에서의 트랜지스터 제조 공정에서는 소스/드레인 에피택셜 층을 선택적으로 형성하는 것이 필요하다. 그러나 선택적인 소스/드레인 에피택셜 성장 방법은 예를 들어 450℃ 미만이라는 열 발생(thermal budget)의 한계가 있기 때문에, BEOL 공정에 적합하지 않을 수 있다. 소스/드레인 에피택셜 층에 높은 레벨로 도펀트를 도입하는 것은 종종 선택적 에피택셜 성장을 비선택적이 되게 한다. HCl 가스는 선택도를 회복시키는 것을 도울 수 있지만 도핑 효율 및 성장 속도를 감소시킬 수 있다. 특히 Ge 또는 SiGe가 사용되는 nm-스케일의 구조체의 경우, 낮은 열 발생이 필요하다. 그러나 Si:P에 대한 저온(< 500℃)에서의 선택적 에피택셜 성장은 일반적으로 어렵다. Ge:P에 대한 저온(< 500℃)에서의 선택적 에피택셜 성장이 가능하지만, Ge:P는 고밀도 산화물에만 선택적인 것이다. 질화물 또는 PVD 산화물의 경우, 선택도가 다시 문제가 된다. 또한, 대체 게이트(RPG) 기술은 일반적으로 대체 게이트 공정 후에 소스 및 드레인(S/D)과 접촉하는 접촉 개구 마스크를 필요로 한다.
본 개시 내용은 1개의 적은 마스크(접촉 개구 마스크가 필요없음) 및 비선택적 소스/드레인(S/D) 에피택셜 공정을 갖는 새로운 대체 게이트(RPG) 기술을 제공한다.
이하의 실시예에서, 하나의 실시예의 재료, 구성, 치수 및/또는 공정은, 다른 설명이 없으면, 다른 실시예에 채용될 수 있으며, 그 상세한 설명은 생략될 수 있다.
도 1은 본 개시 내용의 일 실시예에 따른 반도체 FET 소자의 단면도를 예시한다. 일부 실시예에서, 반도체 소자는 반도체 층(10) 위에 또는 반도체 층(10)의 일부로서 형성된 채널 영역, 소스 영역 및 드레인 영역을 갖는 반도체 층(20)과, 반도체 층(20)의 채널 영역 위에 배치된 하이-k 유전체 재료와 같은 게이트 유전체 층(82)과, 게이트 유전체 층(82) 위에 배치된 금속 게이트 전극층(85)과, 게이트 전극층(85)의 양측 측면 상에 배치된 제1 게이트 측벽 스페이서(46)와, 반도체 층(20)의 소스 및 드레인 영역 위에 배치된 소스/드레인 에피택셜 층(60)을 포함한다. 일부 실시예에서, 반도체 층(20)은 Si, SiGe, Ge 또는 III-V족 반도체와 같은 결정질 반도체이다.
일부 실시예에서, 에피택셜 층(60)의 최상부와 게이트 전극층(85)의 최상부 사이의 높이차는 5 nm(± 5 nm) 미만이다. 다른 실시예에서, 높이차는 2 nm 미만이다. 특정 실시예에서, 높이차는 제로(서로 동평면)이다.
일부 실시예에서, 소스/드레인 에피택셜 층(60)은 반도체 층(20)의 소스 및 드레인 영역을 넘어 측방에 배치되어 유전체 층(30) 상에 배치된다. 일부 실시예에서, 유전체 층(30)은 얕은 트렌치 소자 분리층(STI)과 같은 소자 분리 절연층이다. 일부 실시예에서, 소스/드레인 에피택셜 층(60)은 SiP와 SiCP 중 하나 이상을 포함한다. 다른 실시예에서, 소스/드레인 에피택셜 층(60)은 SiGe 및 Ge 중 하나 이상을 포함한다. 일부 실시예에서, 제1 게이트 측벽 스페이서(46)의 최상부와 소스/드레인 에피택셜 층(60)의 최상부 또는 게이트 전극층(85)의 최상부 사이의 높이차는 5nm 미만이다. 일부 실시예에서, 제2 게이트 측벽 스페이서(48)의 최상부와 소스/드레인 에피택셜 층(60)의 최상부 또는 게이트 전극층(85)의 최상부 사이의 높이차는 5 nm 미만이다. 또한, 도 1에 예시된 바와 같이, 제1 층간 절연체(ILD) 층(50)이 게이트 구조체의 측면 상에 배치되고, 제2 ILD 층(70)이 제1 ILD 층(50) 위에 배치된다. 소스/드레인 접촉부(80)가 소스/드레인 에피택셜 층(60) 위에 제2 ILD 층(70)을 관통하여 배치된다.
도 2는 본 개시 내용의 다른 실시예에 따른 반도체 FET 소자의 단면도이다.
일부 실시예에서, 반도체 소자는 반도체 층(10) 위에 또는 반도체 층(10)의 일부로서 형성된 채널 영역, 소스 영역 및 드레인 영역을 갖는 반도체 층(20)과, 반도체 층(20)의 채널 영역 위에 배치된 하이-k 유전체 재료와 같은 게이트 유전체 층(82)과, 게이트 유전체 층(82) 위에 배치된 금속 게이트 전극층(85)과, 게이트 전극층(85)의 양측 측면 상에 배치된 제1 게이트 측벽 스페이서(46)와, 제1 게이트 측벽 스페이서(46)와 게이트 전극층(85) 사이에 배치된 제2 게이트 측벽 스페이서(48)와, 반도체 층(20)의 소스 및 드레인 영역 위에 배치된 소스/드레인 에피택셜 층(60)을 포함한다. 일부 실시예에서, 반도체 층(20)은 Si, SiGe, Ge 또는 III-V족 반도체와 같은 결정질 반도체이다.
일부 실시예에서, 에피택셜 층(60)의 최상부와 게이트 전극층(85)의 최상부 사이의 높이차는 5 nm(± 5 nm) 미만이다. 다른 실시예에서, 높이차는 2 nm 미만이다. 특정 실시예에서, 높이차는 제로(서로 동평면)이다. 일부 실시예에서, 반도체 층(20 또는 22)의 상부면으로부터 측정된 게이트 전극층(85)의 최상부의 높이(H2)에 대한 에피택셜 층(60)의 최상부의 높이(H1)의 비율(H1/H2)은 약 0.90 내지 1.10의 범위이고, 다른 실시예에서는 약 0.95 내지 1.05의 범위이다.
일부 실시예에서, 소스/드레인 에피택셜 층(60)은 반도체 층(20)의 소스 및 드레인 영역을 넘어 측방에 배치되어 유전체 층(30) 상에 배치된다. 일부 실시예에서, 유전체 층(30)은 얕은 트렌치 소자 분리층(STI)과 같은 소자 분리 절연층이다. 일부 실시예에서, 소스/드레인 에피택셜 층(60)은 SiP와 SiCP 중 하나 이상을 포함한다. 다른 실시예에서, 소스/드레인 에피택셜 층(60)은 SiGe 및 Ge 중 하나 이상을 포함한다. 일부 실시예에서, 제1 게이트 측벽 스페이서(46)의 최상부와 소스/드레인 에피택셜 층(60)의 최상부 또는 게이트 전극층(85)의 최상부 사이의 높이차는 5nm 미만이다. 일부 실시예에서, 제2 게이트 측벽 스페이서(48)의 최상부와 소스/드레인 에피택셜 층(60)의 최상부 또는 게이트 전극층(85)의 최상부 사이의 높이차는 5 nm 미만이다. 또한, 도 1에 예시된 바와 같이, 제1 층간 절연체(ILD) 층(50)이 게이트 구조체의 측면 상에 배치되고, 제2 ILD 층(70)이 제1 ILD 층(50) 위에 배치된다. 소스/드레인 접촉부(80)가 소스/드레인 에피택셜 층(60) 위에 제2 ILD 층(70)을 관통하여 배치된다.
이 실시예에서, 게이트 측벽 스페이서는 제1 게이트 측벽 스페이서(46) 및 제1 게이트 측벽 스페이서보다 게이트 전극(85)에 더 가깝게 배치된 제2 게이트 측벽 스페이서(48)를 포함한다. 제1 측벽 스페이서(46)의 곡면은 소스/드레인 에피택셜 층(60)에 대향되고, 제2 게이트 측벽 스페이서(48)의 곡면은 게이트 전극층(85)에 대향된다. 일부 실시예에서, 제2 측벽 스페이서(48)의 곡면은 게이트 유전체 층(82)과 접촉한다.
일부 실시예에서, 더미 게이트 유전체 층의 피스(도 1 내지 도 3에 도시되지 않음)가 제1 측벽 스페이서(46)와 반도체 층(20) 사이에 배치된다. 일부 실시예에서, 제2 측벽 스페이서(48)와 반도체 층(20) 사이에는 어떤 더미 게이트 유전체 층의 피스도 배치되지 않는다.
도 3은 본 개시 내용의 다른 실시예에 따른 반도체 FET 소자의 단면도이다. 이 실시예에서, 채널 영역 및 소스/드레인 영역을 위한 반도체 층(22)이 절연층(32) 상에 배치된다. 일부 실시예에서, 절연층(32)은 실리콘-온-인슐레이터(SOI) 웨이퍼의 절연층(예, 실리콘 산화물 층)이고, 다른 실시예에서, 절연층(32)은 트랜지스터와 같은 하부 소자 위에 배치된 층간 절연체 층이다. 일부 실시예에서, 반도체 층(22)은 Si, SiGe, Ge 또는 III-V족 반도체와 같은 결정질 반도체이다. 일부 실시예에서, 반도체 층(22)의 측면 상에 측벽(46')이 형성된다.
일부 실시예에서, 반도체 소자는 절연층(35) 위에 형성된 채널 영역, 소스 영역 및 드레인 영역을 갖는 반도체 층(22)과, 반도체 층(22)의 채널 영역 위에 배치된 하이-k 유전체 재료와 같은 게이트 유전체 층(82)과, 게이트 유전체 층(82) 위에 배치된 금속 게이트 전극층(85)과, 게이트 전극층(85)의 양측 측면 상에 배치된 제1 게이트 측벽 스페이서(46)와, 제1 게이트 측벽 스페이서(46)와 게이트 전극층(85) 사이에 배치된 제2 게이트 측벽 스페이서(48)와, 반도체 층(22)의 소스 및 드레인 영역 위에 배치된 소스/드레인 에피택셜 층(60)을 포함한다.
일부 실시예에서, 에피택셜 층(60)의 최상부와 게이트 전극층(85)의 최상부 사이의 높이차는 5 nm(± 5 nm) 미만이다. 다른 실시예에서, 높이차는 2 nm 미만이다. 특정 실시예에서, 높이차는 제로(서로 동평면)이다.
일부 실시예에서, 소스/드레인 에피택셜 층(60)은 반도체 층(22)의 소스 및 드레인 영역을 넘어 측방에 배치되어 유전체 층(32) 상에 배치된다. 일부 실시예에서, 소스/드레인 에피택셜 층(60)은 SiP와 SiCP 중 하나 이상을 포함한다. 다른 실시예에서, 소스/드레인 에피택셜 층(60)은 SiGe 및 Ge 중 하나 이상을 포함한다. 일부 실시예에서, 제1 게이트 측벽 스페이서(46)의 최상부와 소스/드레인 에피택셜 층(60)의 최상부 또는 게이트 전극층(85)의 최상부 사이의 높이차는 5 nm 미만이다. 일부 실시예에서, 제2 게이트 측벽 스페이서(48)의 최상부와 소스/드레인 에피택셜 층(60)의 최상부 또는 게이트 전극층(85)의 최상부 사이의 높이차는 5 nm 미만이다. 또한, 도 1에 예시된 바와 같이, 제1 층간 절연체(ILD) 층(50)이 게이트 구조체의 측면 상에 배치되고, 제2 ILD 층(70)이 제1 ILD 층(50) 위에 배치된다. 소스/드레인 접촉부(80)가 소스/드레인 에피택셜 층(60) 위에 제2 ILD 층(70)을 관통하여 배치된다.
이 실시예에서, 게이트 측벽 스페이서는 제1 게이트 측벽 스페이서(46) 및 제1 게이트 측벽 스페이서보다 게이트 전극(85)에 더 가깝게 배치된 제2 게이트 측벽 스페이서(48)를 포함한다. 제1 측벽 스페이서(46)의 곡면은 소스/드레인 에피택셜 층(60)에 대향되고, 제2 게이트 측벽 스페이서(48)의 곡면은 게이트 전극층(85)에 대향된다. 일부 실시예에서, 제2 측벽 스페이서(48)의 곡면은 게이트 유전체 층(82)과 접촉한다.
일부 실시예에서, 더미 게이트 유전체 층의 피스(도 1 내지 도 3에 도시되지 않음)가 제1 측벽 스페이서(46)와 반도체 층(22) 사이에 배치된다. 일부 실시예에서, 제2 측벽 스페이서(48)와 반도체 층(22) 사이에는 어떤 더미 게이트 유전체 층의 피스도 배치되지 않는다.
일부 실시예에서, 소스/드레인 에피택셜 층(60)은 반도체 층(22)의 소스 및 드레인 영역을 넘어 측방에 배치되어 절연층(32) 상에 배치된다.
또한, 일부 실시예에서, 하나 이상의 더미 게이트 구조체(DG)가 기판(10) 위에 배치된다. 일부 실시예에서, 더미 게이트 구조체(DG)는 기능적 트랜지스터용 게이트 구조체와 실질적으로 동일한 구조를 가지며, 반도체 층 상에 배치되지 않고 절연층(35) 상에 배치된다. 더미 게이트 구조체(DG)의 측면 상에는 소스/드레인 에피택셜 층이 배치되지 않는다.
일부 실시예에서, 전술한 바와 같은 높이차는 0이 아니며, 소스/드레인 에피택셜 층(60)이 다른 특징부보다 적어도 0.5 nm 더 높거나 낮다.
도 4a~도 16b는 본 개시 내용의 일 실시예에 따른 반도체 FET 소자를 제조하는 다양한 단계를 예시한다. 추가적인 동작들이 도 4~16b에 예시된 동작의 이전, 도중 및 이후에 제공될 수 있으며, 방법의 추가적인 실시예에 대해 아래에서 설명되는 동작 중 일부를 대체하거나 제거할 수 있음을 이해할 수 있다. 동작/프로세스의 순서는 호환 가능할 수 있다. 또한, 본 개시 내용에서, 소스 및 드레인은 호환 가능하게 사용되고, 소스/드레인은 소스 및 드레인 중 적어도 하나를 지칭한다. 도 4a~16b에서, "a" 도면은 사시도이고 "b" 도면은 도 4의 A-A' 선에 따른 단면도이다.
도 4a 및 도 4b에 예시된 바와 같이, 기판(10)이 제공된다. 일부 실시예에서, 기판(10)은 실리콘-온-인슐레이터(SOI) 기판이다. 다른 실시예에서, 기판(10)은 적어도 그 표면 일부 상에 단결정 반도체 층을 포함한다. 기판(10)은 한정되는 것은 아니지만, Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 및 InP와 같은 단결정 반도체 재료를 포함할 수 있다. 특정 실시예에서, 기판(10)은 결정질 Si, SiGe 또는 Ge로 형성된다. 기판(10)은 일부 실시예에서 그 표면 영역에 하나 이상의 버퍼층(미도시)을 포함할 수 있다. 버퍼층은 기판의 격자 상수로부터 소스/드레인 영역의 격자 상수로 점진적으로 격자 상수를 변화시키는 역할을 할 수 있다. 버퍼층은 에피택셜 성장된 단결정 반도체 재료, 예컨대, 한정되는 것은 아니지만, Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP 및 InP로 형성될 수 있다. 특정 실시예에서, 기판(10)은 실리콘 기판(10) 상에 에피택셜 성장된 실리콘 게르마늄(SiGe) 버퍼층을 포함한다. SiGe 버퍼층의 게르마늄 농도는 최하부 버퍼층에 대한 30 원자% 게르마늄으로부터 최상부 버퍼층에 대한 70 원자% 게르마늄까지 증가할 수 있다.
도 4a 및 도 4b에 예시된 바와 같이, 절연층(35)이 기판(10) 위에 배치되고, 반도체 층(22)이 절연층(35) 위에 배치된다. SOI 기판이 사용될 때, 반도체 층(22)은 실리콘 층이고, 절연층(35)은 SOI 기판의 절연층이다. 일부 실시예에서, 반도체 층(22)은 절연층(35) 상에 형성된 비정질 반도체 층 또는 다결정 반도체 층을 재결정화하는 것에 의해 형성된다. 일부 실시예에서, 반도체 층(22)은 Si, SiGe, Ge 또는 III-V족 반도체와 같은 결정질 반도체이다. 일부 실시예에서, 반도체 층(22)의 두께는 약 10 nm 내지 약 10 ㎛의 범위 내에 있다.
도 5a 및 도 5b에 예시된 바와 같이, 반도체 층(22)은 능동층(채널 및 소스/드레인 영역)을 형성하도록 패턴화된다.
이후, 도 6a 및 도 6b에 예시된 바와 같이 게이트 대체 기술을 위한 더미 게이트 구조체가 형성된다. 일부 실시예에서, 더미 게이트 구조체는 실리콘 산화물과 같은 더미 게이트 유전체 층(미도시) 및 더미 게이트 전극층(40)을 포함한다. 일부 실시예에서, 더미 게이트 전극층(40)은 다결정 또는 비정질 SiGe 또는 Ge이다. 특정 실시예에서, 더미 게이트 전극층(40)은 비정질 또는 다결정 Ge이다. 더미 게이트 전극층(40)은 화학적 기상 증착(CVD) 또는 임의의 다른 적절한 성막 방법에 의해 형성된다. 일부 실시예에서, CVD는 450 ℃ 이하의 온도에서 수행된다. 일부 실시예에서, 상기 온도는 200 ℃보다 높다.
또한, 하드 마스크 층(42)이 더미 게이트 전극층(40) 위에 형성된다. 일부 실시예에서, 하드 마스크 층(42)은 실리콘 질화물, SiON 또는 SiCN과 같은 실리콘 질화물계 재료로 형성된다. 하드 마스크 층(42)이 형성된 후에, 하나 이상의 리소그래피 및 에칭 동작을 이용하는 것에 의해, 하드 마스크 층(42)이 패턴화된다. 그 다음, 패턴화된 하드 마스크 층(42)을 에칭 마스크로서 사용하여, 증착된 더미 게이트 전극층(40)을 패턴화한다. 일부 실시예에서, 공정 변화를 억제하고 및/또는 패턴 충실도를 향상시키기 위한 하나 이상의 더미 구조체(DG)가 기능적 트랜지스터용 더미 게이트 구조체를 둘러싸도록 형성된다.
일부 실시예에서, 기능적 트랜지스터용 더미 게이트 전극(40)은 반도체 층(20) 위에 배치된 게이트부와 게이트 접촉부를 위해 절연층(35) 위에 배치된 패드부를 포함한다. 더미 게이트 전극(40)의 말단부는 절연층(35) 상에 배치된다. 더미 구조체(DG)는 유전체층 상에 형성된다. 일부 실시예에서, 더미 게이트 전극(40)의 두께는 약 20 nm 내지 약 500 nm의 범위 내에 있고, 다른 실시 예에서는 약 50 nm 내지 약 200 nm의 범위에 있다. 일부 실시예에서, 하드 마스크 층(42)의 두께는 약 20 nm 내지 약 100 nm 범위이다.
다음으로, 도 7a 및 도 7b에 예시된 바와 같이, 제1 측벽 스페이서(46)가 더미 게이트 전극(40)의 측면 상에 형성된다. 제1 측벽 스페이서용 절연 재료의 블랭킷 층은 CVD 또는 다른 적절한 방법을 사용하여 동형으로(conformally) 형성된다. 블랭킷 층은 동형 방식으로 증착됨으로써, 더미 게이트 구조체의 측벽, 수평면 및 상부와 같은 수직면 상에 실질적으로 동일한 두께를 갖도록 형성된다. 일부 실시예에서, 블랭킷 층은 약 2 nm 내지 약 30 nm 범위의 두께로 증착된다. 일 실시예에서, 블랭킷 층의 절연 재료는 더미 게이트 구조체의 재료와 다르며, 실리콘 질화물, SiON, SiOCN 또는 SiCN 및 이들의 조합과 같은 실리콘 질화물계 재료로 형성된다. 일부 실시예에서, 블랭킷 층은 실리콘 질화물로 형성된다. 이방성 에칭에 의해 더미 게이트 구조체의 대향하는 양측 측면 상에 측벽 스페이서가 형성된다. 도 7a 및 도 7b에 예시된 바와 같이, 반도체 층(22)의 측면 상에 측벽(46')이 형성되고, 측벽 스페이서는 더미 구조체(DG) 상에도 형성된다.
이후, 도 8a 및 도 8b에 예시된 바와 같이, 소스/드레인 에피택셜 층(60)이 형성된다. 소스/드레인 에피택셜 층(60)은 n-채널 FET용 Si, SiP, SiC 및 SiCP 또는 p-채널 FET용 SiGe, Ge의 하나 이상의 층을 포함한다. p-채널 FET의 경우, 붕소(B)도 역시 소스/드레인 영역에 포함될 수 있다. 소스/드레인 에피택셜 층은 일부 실시예에서 500 ℃ 미만의 온도에서 CVD, ALD 또는 MBE를 사용하는 에피택셜 성장법에 의해 형성된다. 다른 실시예에서, 상기 온도는 약 250 ℃ 내지 약 450 ℃ 범위이고, 특정 실시예에서 약 250 ℃ 내지 약 350 ℃ 범위이다. 일부 실시예에서, 소스/드레인 에피택셜 층은 반도체 층(22)의 소스/드레인 영역뿐만 아니라 절연층(35) 위에 비선택적으로 형성된다. 일부 실시예에서, 소스/드레인 에피택셜 층(60)이 형성되기 전에, 반도체 층(22)의 소스/드레인 영역은 리세스되고, 소스/드레인 에피택셜 층(60)은 리세스된 소스/드레인 영역 위에 형성된다. 일부 실시예에서, 소스/드레인 에피택셜 층(60)은 소스/드레인 에피택셜 층의 상부가 더미 게이트 전극(40) 및 하드 마스크 층(42)을 포함하는 더미 게이트 구조체 위에 위치되도록 형성된다. 다른 실시예에서, 소스/드레인 에피택셜 층(60)은 소스/드레인 에피택셜 층(60)이 더미 게이트 구조체를 완전히 덮도록 형성된다.
다음으로, 도 9a 및 도 9b에 예시된 바와 같이, 화학적 기계적 연마(CMP) 공정과 같은 평탄화 공정을 수행하여 소스/드레인 에피택셜 층(60)을 평탄화한다. 일부 실시예에서, CMP 공정은 하드 마스크 층(42)이 노출되도록 수행된다.
다음으로, 도 10a 및 도 10b에 예시된 바와 같이, 리소그래피 및 에칭 동작 중 하나 이상을 사용함으로써, 평탄화된 소스/드레인 에피택셜 층이 실질적으로 반도체 층(22)의 소스/드레인 영역 위에 남겨지도록 소스/드레인 에피택셜 층(60)이 패턴화된다.
일부 실시예에서, 소스/드레인 에피택셜 층(60)은 반도체 층(22)의 소스/드레인 영역 위에 형성된 결정부 및 절연층(35) 위에 형성된 비결정부를 포함한다. 일부 실시예에서, 평탄화된 소스/드레인 에피택셜 층(60)의 비결정부는 리소그래피 동작을 이용하지 않고(마스크 (레지스트) 패턴이 없음) 적절한 습식 및/또는 건식 에칭에 의해 선택적으로 제거될 수 있다. 일부 실시예에서, 습식 에칭제로서 암모니아 수산화물-과산화수소-물 혼합물(APM)이 사용된다.
다음에, 도 11a 및 도 11b에 예시된 바와 같이, 제1 층간 절연체(ILD) 층(50)이 소스/드레인 에피택셜 층(60) 및 더미 게이트 구조체 위에 형성된다. 제1 ILD 층(50)을 위한 재료는 실리콘 산화물, SiCOH 및 SiOC와 같은 Si, O, C 및/또는 H를 포함하는 화합물을 포함한다. 중합체와 같은 유기 재료가 ILD 층(50)에 사용될 수 있다. 제1 ILD 층(50)이 형성된 후, CMP와 같은 평탄화 공정이 수행되어, 도 12a 및 도 12b에 예시된 바와 같이 소스/드레인 에피택셜 층(60) 및 더미 게이트 전극층(40)의 상부가 노출된다. 일부 실시예에서, 소스/드레인 에피택셜 층(60) 및/또는 더미 게이트 전극층(40)은 CMP 정지층으로서 기능한다. 일부 실시예에서, 제1 ILD 층(50)이 형성되기 전에, 실리콘 질화물 층 또는 실리콘 산질화물 층과 같은 접촉 에칭 정지층이 형성된다.
다음으로, 더미 게이트 전극층(40) 및 더미 게이트 유전체 층을 제거하여 도 13a 및 도 13b에 예시된 바와 같이 게이트 공간(45)을 형성한다. 더미 게이트 구조체는 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거될 수 있다. 일부 실시예에서, 더미 게이트 전극층(40)이 다결정 또는 비정질 Ge로 형성될 때, 암모니아 수산화물-과산화수소-물 혼합물(APM)이 습식 에칭제로서 사용된다. 일부 실시예에서, 더미 게이트 전극층(40)이 다결정 또는 비정질 Si로 형성된 경우, 테트라메틸암모늄 수산화물 용액(TMAH)이 습식 에칭제로서 사용된다. 더미 게이트 유전체 층도 역시 적절한 습식/건식 에칭에 의해 제거된다.
더미 게이트 구조체가 제거된 후, 일부 실시예에서, 도 14a 및 도 14b에 예시된 바와 같이, 제2 게이트 측벽 스페이서(48)가 게이트 공간(45) 내의 제1 게이트 측벽 스페이서(46) 상에 선택적으로 형성된다. 제2 게이트 측벽 스페이서(48)을 위한 유전체 재료는 제1 측벽 스페이서(46)와 동일하거나 다를 수 있다. 제2 게이트 측벽 스페이서(48)를 형성하는 것에 의해, 게이트 공간(45)의 폭은 감소되고, 후속으로 형성되는 금속 게이트 전극의 길이가 감소될 수 있다.
다음으로, 도 15a 및 도 15b에 예시된 바와 같이, 게이트 유전체 층(82) 및 게이트 전극(85)이 게이트 공간에 형성된다. 일부 실시예에서, 게이트 유전체 층(82)은 실리콘 산화물, 실리콘 질화물 또는 하이-k 유전체 재료, 다른 적절한 유전체 재료, 및/또는 이들의 조합과 같은 유전체 재료의 하나 이상의 층을 포함한다. 하이-k 유전체 재료의 예로는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적절한 하이-k 유전체 재료, 및/또는 이들의 조합을 포함한다. 일부 실시예에서, 게이트 유전체 층(82)은 화학적 산화를 이용하는 것에 의해 채널층과 유전체 재료 사이에 형성된 계면층을 포함한다. 게이트 유전체 층(82)은 CVD, ALD 또는 임의의 적절한 방법에 의해 형성될 수 있다. 일 실시예에서, 게이트 유전체 층(82)은 각 채널층 주위에 균일한 두께를 갖는 게이트 유전체 층의 형성을 보장하기 위해 ALD와 같은 고도의 동형 방식의(conformal) 증착 공정을 이용하여 형성된다. 게이트 유전체 층(82)의 두께는 일 실시예에서 약 1 nm 내지 약 10 nm의 범위 내에 있다.
게이트 전극층(82)은 폴리실리콘, 알루미늄, 구리, 티타늄, 탄탈, 텅스텐, 코발트, 몰리브덴, 탄탈 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적절한 재료 및/또는 이들의 조합과 같은 도전 재료의 하나 이상의 층을 포함한다. 게이트 전극층(85)은 CVD, ALD, 전기 도금 또는 다른 적절한 방법에 의해 형성될 수 있다. 게이트 유전체 층(82) 및 게이트 전극층(85)용 금속도 역시 제1 ILD 층(50)의 상부면 위에 증착된다. 이후, 도 16a 및 도 16b에 예시된 바와 같이, 제1 ILD 층(50)의 상부면이 드러날 때까지 제1 ILD 층(50) 위에 형성된 게이트 전극층(85)의 재료가 예를 들어 CMP를 이용하여 평탄화된다. 일부 실시예에서, 평탄화 동작 후에, 금속 게이트 전극층이 리세스되고 캡 절연층(미도시)이 리세스된 게이트 전극층 위에 형성된다. 캡 절연층은 실리콘 질화물과 같은 실리콘 질화물계 재료의 하나 이상의 층을 포함한다. 캡 절연층은 절연 재료를 증착한 후에 평탄화 공정을 수행함으로써 형성될 수 있다.
본 개시 내용의 특정 실시예에서, 게이트 유전체 층(82)과 게이트 전극층(85) 사이에 하나 이상의 일함수 조절층(미도시)이 개재된다. 일함수 조절층은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단일층 또는 이들 재료 중 2종 이상의 재료의 다층과 같은 도전 재료로 형성된다. n-채널 FET의 경우, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 일종 이상이 일함수 조절층으로서 사용되고, p-채널 FET의 경우, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중 일종 이상이 일함수 조절층으로서 사용된다. 일함수 조절층은 ALD, PVD, CVD, 전자빔 증발 또는 다른 적절한 공정에 의해 형성될 수 있다. 또한, 일함수 조절층은 상이한 금속층을 사용할 수 있는 n-채널 FET 및 p-채널 FET에 대해 개별적으로 형성될 수 있다.
또한, 제1 ILD 층(50) 위에 제2 ILD 층(70)이 형성되고(도 1~3 참조), 제2 ILD 층(70) 또는 제2 및 제1 ILD 층을 관통하는 도전 접촉부(80)가 게이트 전극(85) 및 소스/드레인 에피택셜 층(60)과 접촉하도록 형성된다. 접촉 개구부가 제1 및/또는 제2 ILD 층(50,70)에 형성된다. 도전 재료의 하나 이상의 층이 접촉 개구부 내부와 상부에 형성된 후, CMP 동작과 같은 평턴화 동작이 수행되어 도전 접촉부(80)를 형성한다. 일부 실시예에서, 도전 접촉부(80)는 라이너 층 및 본체층을 포함한다. 라이너 층은 장벽층 및/또는 접착(부착)층이다. 일부 실시예에서, Ti 층이 소스/드레인 에피택셜 층 상에 형성되고, TiN 또는 TaN 층이 라이너 층으로서 Ti 층 상에 형성된다. 본체층은 Co, Ni, W, Ti, Ta, Cu 및 Al의 하나 이상의 층 또는 임의의 다른 적절한 재료의 하나 이상의 층을 포함한다.
상기 FET는 접촉부/비아, 상호 접속 금속층, 유전체 층, 패시베이션 층 등과 같은 다양한 특징부를 형성하기 위해 추가의 CMOS 공정을 받는 것으로 이해된다.
도 17은 본 개시 내용의 일 실시예에 따른 반도체 소자의 단면도를 예시한다. 도 17에 예시된 바와 같이, 하부층 소자(100)가 기판 위에 형성된다. 하층 소자(100)는 하나 이상의 핀형 전계 효과 트랜지스터(FinFET), 게이트-올-어라운드 FET(GAA FET), 평면 FET, 수직 FET 또는 임의의 다른 전자 소자를 포함한다. 도 17은 하부층 소자(100) 위에 배치된 상부층 소자(200)도 역시 예시한다. 일부 실시예에서, 하나 이상의 ILD 층, 금속 배선 층 및/또는 비아 접촉부가 하부층 소자(100)와 상부층 소자(200) 사이에 배치된다. 일부 실시예에서, 상부층 소자(200)는 본 개시 내용의 전술한 실시예에 의해 제조된 하나 이상의 FET를 포함한다.
전술한 실시예에서, 리소그래피 공정의 공정수를 증가시키지 않고 소스/드레인 구조체를 형성하거나 심지어 게이트 대체 공정에서 하나의 리소그래피 공정을 제거하는 것이 가능하다. 게이트 대체 공정에서 게이트 길이를 감소시키는 것도 가능하다. 또한, 큰 소스/드레인 에피택셜 층을 얻을 수 있고, 이는 접촉 면적을 증가시킬 수 있다. 또한, 소스/드레인 에피택셜 층을 형성하는 데 저온 공정이 가능하므로, 상기 공정은 BEOL 공정에 유용할 수 있다.
본 명세서에서 모든 장점들이 반드시 논의된 것은 아니며, 모든 실시 예 또는 예에 어떤 특별한 장점이 요구되지 않으며, 다른 실시예 또는 예는 상이한 장점을 제공할 수 있다는 것을 이해할 것이다.
본 개시 내용의 일 양태에 따르면, 반도체 소자의 제조 방법에서, 반도체 층의 채널 영역 위에 더미 게이트 구조체를 형성하고, 소스/드레인 에피택셜 층을 형성하고, 상기 소스/드레인 에피택셜 층에 대해 평탄화 동작을 수행하고, 평탄화된 소스/드레인 에피택셜 층을 패턴화하고, 상기 더미 게이트 구조체를 제거하여 게이트 공간을 형성하고, 게이트 공간에 금속 게이트 구조체를 형성한다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 제1 게이트 측벽 스페이서가 소스/드레인 에피택셜 층이 형성되기 전에 더미 게이트 구조체의 양 측면 상에 형성된다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 제2 게이트 측벽 스페이서가 게이트 공간 내의 제1 게이트 측벽 스페이서 상에 형성된다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 더미 게이트 구조체는 다결정 또는 비정질 SiGe 또는 Ge로 형성된 더미 게이트 전극층을 포함한다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 소스/드레인 에피택셜 층은 소스/드레인 에피택셜 층의 상부가 더미 게이트 구조체 위에 위치되도록 형성된다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 소스/드레인 에피택셜 층은 더미 게이트 구조체를 완전히 덮도록 형성된다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 소스/드레인 에피택셜 층은 250 ℃ 내지 450 ℃의 온도에서 형성된다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 평탄화 된 소스/드레인 에피택셜 층 및 더미 게이트 구조체 위에 제1 층간 절연체(ILD) 층이 형성되고, 평탄화된 소스/드레인 에피택셜 층 및 더미 게이트 구조체의 상부면이 노출되도록 제1 ILD 층에 대해 평탄화 동작이 수행된다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 제2 ILD 층이 금속 게이트 구조체 위에 형성되고, 소스/드레인 접촉부가 형성된다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 반도체 소자는 실리콘-온-인슐레이터(SOI) 기판 위에 형성되고, 반도체 층은 SOI 기판의 실리콘 층이다.
본 개시 내용의 일 양태에 따르면, 반도체 소자의 제조 방법에서, 기판의 유전체 층 상에 반도체 층을 형성하고, 반도체 층의 채널 영역 위에 더미 게이트 구조체를 형성하고, 소스/드레인 에피택셜 층을 형성하고, 상기 소스/드레인 에피택셜 층에 대해 평탄화 동작을 수행하고, 평탄화된 소스/드레인 에피택셜 층을 패턴화하고, 상기 더미 게이트 구조체를 제거하여 게이트 공간을 형성하고, 게이트 공간에 금속 게이트 구조체를 형성한다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 제1 게이트 측벽 스페이서가 소스/드레인 에피택셜 층이 형성되기 전에 더미 게이트 구조체의 양 측면 상에 형성된다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 제2 게이트 측벽 스페이서가 게이트 공간 내의 제1 게이트 측벽 스페이서 상에 형성된다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 더미 게이트 구조체는 다결정 또는 비정질 SiGe 또는 Ge로 형성된 더미 게이트 전극층을 포함한다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 소스/드레인 에피택셜 층은 소스/드레인 에피택셜 층의 상부가 더미 게이트 구조체 위에 위치되도록 형성된다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 소스/드레인 에피택셜 층은 더미 게이트 구조체를 완전히 덮도록 형성된다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 소스/드레인 에피택셜 층은 250 ℃ 내지 450 ℃의 온도에서 형성된다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 평탄화된 소스/드레인 에피택셜 층 및 더미 게이트 구조체 위에 제1 층간 절연체(ILD) 층이 형성되고, 평탄화된 소스/드레인 에피택셜 층 및 더미 게이트 구조체의 상부면이 노출되도록 제1 ILD 층에 대해 평탄화 동작이 수행된다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 기판 위에 전계 효과 트랜지스터((FET)가 형성되고, FET를 덮도록 유전체 층이 형성된다.
본 개시 내용의 일 양태에 따르면, 반도체 소자의 제조 방법에서, 반도체 층의 채널 영역 위에 더미 게이트 구조체를 형성하고, 소스/드레인 에피택셜 층을 형성한다. 소스/드레인 에피택셜 층은 반도체 층의 소스/드레인 영역 위에 형성된 결정부 및 유전체 층 위에 형성된 비결정부를 포함한다. 소스/드레인 에피택셜 층에 대해 평탄화 동작을 수행하고, 평탄화된 소스/드레인 에피택셜 층의 비결정부를 선택적으로 제거하고, 더미 게이트 구조체를 제거하여 게이트 공간을 형성하고, 게이트 공간에 금속 게이트 구조체를 형성한다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 소스/드레인 에피택셜 층은 SiP를 포함한다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 제1 게이트 측벽 스페이서가 소스/드레인 에피택셜 층이 형성되기 전에 더미 게이트 구조체의 양 측면 상에 형성된다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 제2 게이트 측벽 스페이서가 게이트 공간 내의 제1 게이트 측벽 스페이서 상에 형성된다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 더미 게이트 구조체는 다결정 또는 비정질 SiGe 또는 Ge로 형성된 더미 게이트 전극층을 포함한다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 소스/드레인 에피택셜 층은 소스/드레인 에피택셜 층의 상부가 더미 게이트 구조체 위에 위치되도록 형성된다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 소스/드레인 에피택셜 층은 더미 게이트 구조체를 완전히 덮도록 형성된다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 소스/드레인 에피택셜 층은 250 ℃ 내지 450 ℃의 온도에서 형성된다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 평탄화된 소스/드레인 에피택셜 층 및 더미 게이트 구조체 위에 제1 층간 절연체(ILD) 층이 형성되고, 평탄화된 소스/드레인 에피택셜 층 및 더미 게이트 구조체의 상부면이 노출되도록 제1 ILD 층에 대해 평탄화 동작이 수행된다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 기판 위에 전계 효과 트랜지스터((FET)가 형성되고, FET를 덮도록 유전체 층이 형성된다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 소스/드레인 에피택셜 층이 형성되기 전에, 반도체 층의 소스/드레인 영역이 리세스된다.
본 개시 내용의 일 양태에 따르면, 반도체 소자는 유전체 층 상에 배치된 반도체 층의 일부로서 형성된 채널, 상기 채널 위에 배치된 게이트 유전체 층, 상기 게이트 유전체 층 위에 배치된 게이트 전극층, 게이트 전극층의 양 측면 상에 배치된 게이트 측벽 스페이서 및 각각 에피택셜 층을 포함하는 소스 및 드레인을 포함한다. 에피택셜 층의 최상부와 게이트 전극층의 최상부 사이의 높이차는 5nm 미만이다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 높이차는 0이다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 소스/드레인 에피택셜 층은 반도체 층의 소스/드레인 영역을 넘어 측방으로 배치되어 유전체 층 상에 배치된다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 유전체 층은 소자 분리 절연층이다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 소스/드레인 에피택셜 층은 SiP 및 SiCP 중 하나 이상을 포함한다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 게이트 측벽 스페이서의 최상부와 에피택셜 층의 최상부 또는 게이트 전극층의 최상부 사이의 높이차는 5 nm 미만이다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 게이트 측벽 스페이서는 제1 게이트 측벽 스페이서 및 제2 게이트 측벽 스페이서를 포함하고, 제1 게이트 측벽 스페이서의 곡면은 소스/드레인 에피택셜 층과 접촉하고, 제2 게이트 측벽 스페이서의 곡면은 게이트 유전체 층과 접촉한다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 더미 게이트 구조체 중 하나 이상이 유전체 층 상에 배치된다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 더미 게이트 구조체 중 하나 이상의 더미 게이트 구조체의 최상부와 소스/드레인 에피택셜 층의 최상부 또는 게이트 전극층의 최상부 사이의 높이차는 5 nm 미만이다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 유전체 층에 의해 전계 효과 트랜지스터가 피복된다.
본 개시 내용의 일 양태에 따르면, 반도체 소자는 기판 상에 배치된 전자 소자, 전자 소자 상에 배치된 하나 이상의 유전체 층 및 하나 이상의 유전체 층의 최상층에 배치된 박막 트랜지스터를 포함한다. 각각의 박막 트랜지스터는 유전체 층 상에 배치된 반도체 층의 일부로서 형성된 채널, 상기 채널 위에 배치된 게이트 유전체 층, 상기 게이트 유전체 층 위에 배치된 게이트 전극층, 게이트 전극층의 양 측면 상에 배치된 측벽 스페이서 및 각각 에피택셜 층을 포함하는 소스 및 드레인을 포함한다. 반도체 층의 상부면으로부터 측정된 게이트 전극층의 최상부의 높이에 대한 에피택셜 층의 최상부의 높이의 비율(H1/H2)는 약 0.90 내지 1.10의 범위이다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 에피택셜 층의 최상부와 게이트 전극층의 최상부 사이의 높이차는 5nm 미만이다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 전자 소자는 트랜지스터이다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 트랜지스터는 핀형 전계 효과 트랜지스터 및 게이트-올-어라운드 트랜지스터 중 하나이다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 상기 높이차는 0이다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 소스/드레인 에피택셜 층은 반도체 층의 소스/드레인 영역을 넘어 측방으로 배치되어 유전체 층 상에 배치된다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 유전체 층은 소자 분리 절연층이다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 소스/드레인 에피택셜 층은 SiP 및 SiCP 중 하나 이상을 포함한다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 게이트 측벽 스페이서의 최상부와 에피택셜 층의 최상부 또는 게이트 전극층의 최상부 사이의 높이차는 5 nm 미만이다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 게이트 측벽 스페이서는 제1 게이트 측벽 스페이서 및 제2 게이트 측벽 스페이서를 포함하고, 제1 게이트 측벽 스페이서의 곡면은 소스/드레인 에피택셜 층과 접촉하고, 제2 게이트 측벽 스페이서의 곡면은 게이트 유전체 층과 접촉한다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 더미 게이트 구조체 중 하나 이상이 유전체 층 상에 배치된다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 더미 게이트 구조체 중 하나 이상의 더미 게이트 구조체의 최상부와 소스/드레인 에피택셜 층의 최상부 또는 게이트 전극층의 최상부 사이의 높이차는 5 nm 미만이다.
본 개시 내용의 일 양태에 따르면, 반도체 소자는 반도체 재료로 형성된 채널, 상기 채널 위에 배치된 게이트 유전체 층, 상기 게이트 유전체 층 위에 배치된 게이트 전극층, 게이트 전극층의 양 측면 상에 배치된 게이트 측벽 스페이서 및 각각 에피택셜 층을 포함하는 소스 및 드레인을 포함한다. 에피택셜 층의 최상부와 게이트 전극층의 최상부 사이의 높이차는 5nm 미만이다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 높이차는 0이다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 소스/드레인 에피택셜 층은 반도체 층의 소스/드레인 영역을 넘어 측방으로 배치되어 유전체 층 상에 배치된다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 유전체 층은 소자 분리 절연층(STI)이다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 소스/드레인 에피택셜 층은 SiP 및 SiCP 중 하나 이상을 포함한다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 게이트 측벽 스페이서의 최상부와 에피택셜 층의 최상부 또는 게이트 전극층의 최상부 사이의 높이차는 5 nm 미만이다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 게이트 측벽 스페이서는 제1 게이트 측벽 스페이서 및 제2 게이트 측벽 스페이서를 포함하고, 제1 게이트 측벽 스페이서의 곡면은 소스/드레인 에피택셜 층과 접촉하고, 제2 게이트 측벽 스페이서의 곡면은 게이트 유전체 층과 접촉한다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 더미 게이트 구조체 중 하나 이상이 유전체 층 상에 배치된다. 전술한 실시예 또는 후속하는 실시예 중 하나 이상에서, 더미 게이트 구조체 중 하나 이상의 더미 게이트 구조체의 최상부와 소스/드레인 에피택셜 층의 최상부 또는 게이트 전극층의 최상부 사이의 높이차는 5 nm 미만이다.
1) 본 개시의 실시형태에 따른 반도체 소자를 제조하는 방법은, 반도체 층의 채널 영역 위에 더미 게이트 구조체를 형성하는 단계; 상기 더미 게이트 구조체의 양 측(opposing sides) 상에 소스/드레인 에피택셜 층을 형성하는 단계; 상기 소스/드레인 에피택셜 층에 대해 평탄화 동작을 수행하는 단계; 상기 평탄화된 소스/드레인 에피택셜 층을 패턴화하는 단계; 상기 더미 게이트 구조체를 제거하여 게이트 공간을 형성하는 단계; 및 상기 게이트 공간에 금속 게이트 구조체를 형성하는 단계를 포함한다.
2) 본 개시의 실시형태에 따른 반도체 소자를 제조하는 방법은, 상기 소스/드레인 에피택셜 층이 형성되기 전에, 상기 더미 게이트 구조체의 양 측면 상에 제1 게이트 측벽 스페이서를 형성하는 단계를 더 포함한다.
3) 본 개시의 실시형태에 따른 반도체 소자를 제조하는 방법은, 상기 게이트 공간이 형성된 후에, 상기 게이트 공간 내의 상기 제1 게이트 측벽 스페이서 상에 제2 게이트 측벽 스페이서를 형성하는 단계를 더 포함한다.
4) 본 개시의 실시형태에 따른 반도체 소자를 제조하는 방법에 있어서, 상기 더미 게이트 구조체는 다결정 또는 비정질 SiGe 또는 Ge로 형성된 더미 게이트 전극층을 포함한다.
5) 본 개시의 실시형태에 따른 반도체 소자를 제조하는 방법에 있어서, 상기 소스/드레인 에피택셜 층은 상기 소스/드레인 에피택셜 층의 상부가 상기 더미 게이트 구조체 위에 위치되도록 형성된다.
6) 본 개시의 실시형태에 따른 반도체 소자를 제조하는 방법에 있어서, 상기 소스/드레인 에피택셜 층은 상기 소스/드레인 에피택셜 층이 상기 더미 게이트 구조체를 완전히 덮도록 형성된다.
7) 본 개시의 실시형태에 따른 반도체 소자를 제조하는 방법에 있어서, 상기 소스/드레인 에피택셜 층은 250 ℃ 내지 450 ℃의 온도에서 형성된다.
8) 본 개시의 실시형태에 따른 반도체 소자를 제조하는 방법은, 상기 평탄화된 소스/드레인 에피택셜 층 및 상기 더미 게이트 구조체 위에 제1 층간 절연체(ILD) 층을 형성하는 단계; 및 상기 평탄화된 소스/드레인 에피택셜 층 및 상기 더미 게이트 구조체의 상부면이 노출되도록 상기 제1 ILD 층에 대해 평탄화 동작을 수행하는 단계를 더 포함한다.
9) 본 개시의 실시형태에 따른 반도체 소자를 제조하는 방법은, 상기 금속 게이트 구조체 위에 제2 ILD 층을 형성하는 단계; 및 소스/드레인 접촉부를 형성하는 단계를 더 포함한다.
10) 본 개시의 실시형태에 따른 반도체 소자를 제조하는 방법에 있어서, 상기 반도체 소자는 실리콘-온-인슐레이터(SOI) 기판 위에 형성되고, 상기 반도체 층은 상기 SOI 기판의 실리콘 층이다.
11) 본 개시의 다른 실시형태에 따른 반도체 소자를 제조하는 방법은, 기판 위에 배치된 유전체 층 상에 반도체 층을 형성하는 단계; 상기 반도체 층의 채널 영역 위에 더미 게이트 구조체를 형성하는 단계; 상기 더미 게이트 구조체의 양 측 상에 소스/드레인 에피택셜 층을 형성하는 단계; 상기 소스/드레인 에피택셜 층에 대해 평탄화 동작을 수행하는 단계; 상기 평탄화된 소스/드레인 에피택셜 층을 패턴화하는 단계; 상기 더미 게이트 구조체를 제거하여 게이트 공간을 형성하는 단계; 및 상기 게이트 공간에 금속 게이트 구조체를 형성하는 단계를 포함한다.
12) 본 개시의 다른 실시형태에 따른 반도체 소자를 제조하는 방법은, 상기 소스/드레인 에피택셜 층이 형성되기 전에, 상기 더미 게이트 구조체의 양 측면 상에 제1 게이트 측벽 스페이서를 형성하는 단계를 더 포함한다.
13) 본 개시의 다른 실시형태에 따른 반도체 소자를 제조하는 방법은, 상기 게이트 공간 내의 상기 제1 게이트 측벽 스페이서 상에 제2 게이트 측벽 스페이서를 형성하는 단계를 더 포함한다.
14) 본 개시의 다른 실시형태에 따른 반도체 소자를 제조하는 방법에 있어서, 상기 더미 게이트 구조체는 다결정 또는 비정질 SiGe 또는 Ge로 형성된 더미 게이트 전극층을 포함한다.
15) 본 개시의 다른 실시형태에 따른 반도체 소자를 제조하는 방법에 있어서, 상기 소스/드레인 에피택셜 층은 상기 소스/드레인 에피택셜 층의 상부가 상기 더미 게이트 구조체 위에 위치되도록 형성된다.
16) 본 개시의 다른 실시형태에 따른 반도체 소자를 제조하는 방법에 있어서, 상기 소스/드레인 에피택셜 층은 상기 소스/드레인 에피택셜 층이 상기 더미 게이트 구조체를 완전히 덮도록 형성된다.
17) 본 개시의 다른 실시형태에 따른 반도체 소자를 제조하는 방법에 있어서, 상기 소스/드레인 에피택셜 층은 250 ℃ 내지 450 ℃의 온도에서 형성된다.
18) 본 개시의 다른 실시형태에 따른 반도체 소자를 제조하는 방법은, 상기 평탄화된 소스/드레인 에피택셜 층 및 상기 더미 게이트 구조체 위에 제1 층간 절연체(ILD) 층을 형성하는 단계; 및 상기 평탄화된 소스/드레인 에피택셜 층 및 상기 더미 게이트 구조체의 상부면이 노출되도록 상기 제1 ILD 층에 대해 평탄화 동작을 수행하는 단계를 더 포함한다.
19) 본 개시의 다른 실시형태에 따른 반도체 소자를 제조하는 방법은, 상기 기판 위에 전계 효과 트랜지스터(FET)를 형성하는 단계; 및 상기 FET를 덮도록 상기 유전체 층을 형성하는 단계를 포함한다.
20) 본 개시의 또 다른 실시형태에 따른 반도체 소자는, 유전체 층 상에 배치된 반도체 층의 일부로서 형성된 채널; 상기 채널 위에 배치된 게이트 유전체 층; 상기 게이트 유전체 층 위에 배치된 게이트 전극층; 상기 게이트 전극층의 양 측면 상에 배치된 게이트 측벽 스페이서; 및 각각 에피택셜 층을 포함하는 소스 및 드레인을 포함하고, 상기 에피택셜 층의 최상부와 상기 게이트 전극층의 최상부 사이의 높이차는 5 nm 미만이다.
이상의 설명은 당업자가 본 개시 내용의 여러 양태를 잘 이해할 수 있도록 여러 실시예 또는 예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예 또는 예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 등가의 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.

Claims (10)

  1. 반도체 소자를 제조하는 방법으로서,
    반도체 층의 채널 영역 위에 더미 게이트 구조체를 형성하는 단계;
    상기 더미 게이트 구조체의 양 측(opposing sides) 상에 소스/드레인 에피택셜 층을 형성하는 단계;
    상기 소스/드레인 에피택셜 층에 대해 평탄화 동작을 수행하는 단계;
    상기 평탄화된 소스/드레인 에피택셜 층을 패턴화하는 단계;
    상기 더미 게이트 구조체를 제거하여 게이트 공간을 형성하는 단계; 및
    상기 게이트 공간에 금속 게이트 구조체를 형성하는 단계
    를 포함하고,
    상기 소스/드레인 에피택셜 층은 상기 소스/드레인 에피택셜 층의 상부가 상기 더미 게이트 구조체 위에 위치되도록 형성되는 것인, 반도체 소자를 제조하는 방법.
  2. 제1항에 있어서,
    상기 소스/드레인 에피택셜 층이 형성되기 전에, 상기 더미 게이트 구조체의 양 측면 상에 제1 게이트 측벽 스페이서를 형성하는 단계를 더 포함하는, 반도체 소자를 제조하는 방법.
  3. 제2항에 있어서,
    상기 게이트 공간이 형성된 후에, 상기 게이트 공간 내의 상기 제1 게이트 측벽 스페이서 상에 제2 게이트 측벽 스페이서를 형성하는 단계를 더 포함하는, 반도체 소자를 제조하는 방법.
  4. 제3항에 있어서,
    상기 더미 게이트 구조체는 다결정 또는 비정질 SiGe 또는 Ge로 형성된 더미 게이트 전극층을 포함하는 것인, 반도체 소자를 제조하는 방법.
  5. 삭제
  6. 제1항에 있어서,
    상기 소스/드레인 에피택셜 층은 상기 소스/드레인 에피택셜 층이 상기 더미 게이트 구조체를 완전히 덮도록 형성되는 것인, 반도체 소자를 제조하는 방법.
  7. 제1항에 있어서,
    상기 소스/드레인 에피택셜 층은 250 ℃ 내지 450 ℃의 온도에서 형성되는 것인, 반도체 소자를 제조하는 방법.
  8. 제1항에 있어서,
    상기 평탄화된 소스/드레인 에피택셜 층 및 상기 더미 게이트 구조체 위에 제1 층간 절연체(ILD) 층을 형성하는 단계; 및
    상기 평탄화된 소스/드레인 에피택셜 층 및 상기 더미 게이트 구조체의 상부면이 노출되도록 상기 제1 ILD 층에 대해 평탄화 동작을 수행하는 단계
    를 더 포함하는, 반도체 소자를 제조하는 방법.
  9. 반도체 소자를 제조하는 방법으로서,
    기판 위에 배치된 유전체 층 상에 반도체 층을 형성하는 단계;
    상기 반도체 층의 채널 영역 위에 더미 게이트 구조체를 형성하는 단계;
    상기 더미 게이트 구조체의 양 측 상에 소스/드레인 에피택셜 층을 형성하는 단계;
    상기 소스/드레인 에피택셜 층에 대해 평탄화 동작을 수행하는 단계;
    상기 평탄화된 소스/드레인 에피택셜 층을 패턴화하는 단계;
    상기 더미 게이트 구조체를 제거하여 게이트 공간을 형성하는 단계; 및
    상기 게이트 공간에 금속 게이트 구조체를 형성하는 단계
    를 포함하고,
    상기 소스/드레인 에피택셜 층은 상기 유전체 층 위에 형성되고,
    상기 평탄화된 소스/드레인 에피택셜 층을 패턴화함으로써, 상기 유전체 층 위에 형성된 상기 소스/드레인 에피택셜 층의 일부가 제거되는 것인, 반도체 소자를 제조하는 방법.
  10. 반도체 소자로서,
    유전체 층 상에 배치된 반도체 층의 일부로서 형성된 채널;
    상기 채널 위에 배치된 게이트 유전체 층;
    상기 게이트 유전체 층 위에 배치된 게이트 전극층;
    상기 게이트 전극층의 양 측면 상에 배치된 게이트 측벽 스페이서; 및
    각각 에피택셜 층을 포함하는 소스 및 드레인
    을 포함하고,
    상기 에피택셜 층의 최상부와 상기 게이트 전극층의 최상부 사이의 높이차는 5 nm 미만이고,
    상기 에피택셜 층은 상기 게이트 측벽 스페이서의 측면을 완전히 커버하는 것인, 반도체 소자.
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