KR20200037726A - 반도체 디바이스의 제조 방법 및 반도체 디바이스 - Google Patents

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Abstract

반도체 디바이스의 제조 방법에서, 단결정 산화물층이 기판 위에 형성된다. 단결정 산화물층이 형성된 후에, 능동 구역을 형성하기 위한 격리 구조체가 형성된다. 게이트 구조체가 능동 구역에서 단결정 산화물층 위에 형성된다. 소스/드레인 구조체가 형성된다.

Description

반도체 디바이스의 제조 방법 및 반도체 디바이스{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE AND A SEMICONDUCTOR DEVICE}
관련 출원
본 출원은 그 개시내용이 본 명세서에 그 전체가 참조로서 통합되어 있는 2018년 9월 28일에 출원된 미국 가특허 출원 제62/738,595호의 우선권을 주장한다.
종래의 상보형 금속-산화물-반도체(complementary metal-oxide-semiconductor: CMOS) 기술은 종종 금속-산화물-반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field effect transistors: MOSFETs) 및 쌍극 접합 트랜지스터(bipolar junction transistors: BJTs)와 같은 다수의 반도체 디바이스를 단일이 집적 회로(integrated-circuit: IC) 칩 사의 대략 동일한 레벨에서 제조하도록 구현된다. 진보형 IC 칩에서, 트랜지스터는 다수의 층 상에 배치된다.
본 개시내용은 첨부 도면과 함께 숙독될 때 이하의 상세한 설명으로부터 가장 양호하게 이해된다. 산업 분야에서의 표준 실시에 따르면, 다양한 특징부는 실제 축척대로 도시되어 있지는 않고 단지 예시의 목적으로만 사용된다는 것이 강조된다. 실제로, 다양한 특징부의 치수는 설명의 명료화를 위해 임의로 증가되거나 감소될 수도 있다.
도 1은 본 개시내용의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 2는 본 개시내용의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 3은 본 개시내용의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 4는 본 개시내용의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 5는 본 개시내용의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 6은 본 개시내용의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 7은 본 개시내용의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 8은 본 개시내용의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 9는 본 개시내용의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 10은 본 개시내용의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 11은 본 개시내용의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 12는 본 개시내용의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 13a 및 도 13b는 본 개시내용의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 14는 본 개시내용의 다른 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 15는 본 개시내용의 다른 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 16은 본 개시내용의 다른 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 17은 본 개시내용의 다른 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 18은 본 개시내용의 다른 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 19는 본 개시내용의 다른 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 20은 본 개시내용의 다른 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 21은 본 개시내용의 다른 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 22는 본 개시내용의 다른 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 23은 본 개시내용의 다른 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 24는 본 개시내용의 다른 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 25는 본 개시내용의 다른 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 26은 본 개시내용의 다른 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 27은 본 개시내용의 다른 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 28은 본 개시내용의 다른 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 29는 본 개시내용의 다른 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 30은 본 개시내용의 다른 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 31은 본 개시내용의 다른 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 32는 본 개시내용의 다른 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 33은 본 개시내용의 다른 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 34는 본 개시내용의 다른 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 35는 본 개시내용의 다른 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 36a는 본 개시내용의 다른 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지 중 하나를 도시하고 있는 도면. 도 36b는 본 개시내용의 다른 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지 중 하나를 도시하고 있는 도면.
도 37은 본 개시내용의 실시예에 따른 반도체 FET 디바이스의 단면도를 도시하고 있다.
이하의 개시내용은 본 발명의 상이한 특징부를 구현하기 위한 다수의 상이한 실시예 또는 예를 제공한다는 것이 이해되어야 한다. 구성요소 및 장치의 특정 실시예 또는 예가 본 개시내용을 간단화하기 위해 이하에 설명된다. 이들은 물론 단지 예일 뿐이고, 한정이 되도록 의도된 것은 아니다. 예를 들어, 요소의 치수는 개시된 범위 또는 값에 한정되는 것은 아니고, 프로세스 조건 및/또는 디바이스의 원하는 특성에 의존할 수도 있다. 더욱이, 이어지는 설명에서 제2 특징부 위에 또는 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되어 있는 실시예를 포함할 수도 있고, 부가의 특징부가 제1 및 제2 특징부 사이에 형성될 수도 있어, 제1 및 제2 특징부가 직접 접촉하지 않을 수도 있게 되는 실시예를 또한 포함할 수도 있다. 다양한 특징부는 간단화 및 명료화를 위해 상이한 축척으로 임의로 도시되어 있을 수도 있다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적 상대 용어는 도면에 도시되어 있는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 일 요소 또는 특징부의 관계를 설명하기 위해 용이한 설명을 위해 본 명세서에서 사용될 수도 있다. 공간적 상대 용어는 도면에 도시되어 있는 배향에 추가하여 사용 또는 동작시에 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 다른 배향에 있음), 본 명세서에 사용된 공간적 상대 기술자는 마찬가지로 이에 따라 해석될 수도 있다. 게다가, 용어 "~로 제조되는"은 "포함하는" 또는 "~으로 이루어지는"을 의미할 수도 있다. 본 개시내용에 있어서, 구문 "A, B 및 C 중 하나"는 "A, B 및/또는 C"(A, B, C, A 및 B, A 및 C, B 및 C, 또는 A, B 및 C)를 의미하고, 달리 설명되지 않으면, A로부터의 하나의 요소, B로부터의 하나의 요소 및 C로부터의 하나의 요소를 의미하는 것은 아니다.
후공정(back-end of line)에서 트랜지스터 제조 프로세스에서, 실리콘 산화물층과 같은 비결정질층 위에 트랜지스터의 채널을 위한 고품질 결정질 반도체층을 형성하기 위한 주요 프로세스가 존재한다. 실리콘 산화물층 상에 결정질 반도체를 제조하는 방법은 (a) 비정질 상태로 반도체 필름을 성장하고 이어서 고온 어닐링하는 단계; 및 (b) 결정질 Si 기판으로부터 성장된 결정질 시드를 사용함으로써 반도체층을 성장하는 단계를 포함한다. 이들 방법의 모두는, 방법 (a)에서, 예를 들어 450℃ 미만의 열적 버짓(thermal budget)의 제한이 존재하고, 방법 (b)에서는 결정질 시드층이 다수의 금속층 및 층간 유전체층을 통과할 필요가 있기 때문에, 후공정 프로세스에 적합하지 않을 수도 있다.
본 개시내용은 비정질(비결정질) 유전체층 상에 고품질 결정질 반도체층을 형성하기 위한 방법을 제공한다. 본 개시내용은 다결정질 또는 비정질 반도체층이 고도의 결정도를 갖는 결정질층으로 변환되는 영역에서 트랜지스터를 제조하기 위한 자기 정렬된 방법을 또한 제공한다.
이하의 실시예에서, 일 실시예의 재료, 구성, 치수 및/또는 프로세스는, 달리 설명되지 않으면 다른 실시예에 이용될 수도 있고, 그 상세한 설명은 생략될 수도 있다.
도 1 내지 도 13a는 본 개시내용의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지를 도시하고 있다. 부가의 동작이 도 1 내지 도 13a에 의해 도시되어 있는 동작 전, 중 및 후에 제공될 수 있고, 이하에 설명되는 동작의 일부는 방법의 부가의 실시예를 위해 교체되거나 제거될 수 있다는 것이 이해된다. 동작/프로세스의 순서는 상호교환 가능할 수도 있다. 또한, 본 개시내용에서, 소스 및 드레인은 상호교환 가능하게 사용되고 소스/드레인은 소스 및 드레인 중 적어도 하나를 칭한다.
도 1에 도시되어 있는 바와 같이, 기판(10)이 제공된다. 몇몇 실시예에서, 기판(10)은 적어도 그 표면부 상에 단결정 반도체층을 포함한다. 기판(10)은 이들에 한정되는 것은 아니지만, Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 및 InP와 같은 단결정 반도체 재료를 포함할 수도 있다. 특정 실시예에서, 기판(10)은 결정질 Si, SiGe 또는 Ge로 제조된다. 기판(10)은 몇몇 실시예에서 그 표면 구역 내에 하나 이상의 버퍼층(도시 생략)을 포함할 수도 있다. 버퍼층은 기판의 것으로부터 소스/드레인 구역의 것으로 격자 상수를 점진적으로 변경하는 역할을 할 수 있다. 버퍼층은 이들에 한정되는 것은 아니지만, Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP, 및 InP와 같은 에피택셜 성장된 단결정 반도체 재료로부터 형성될 수도 있다. 특정 실시예에서, 기판(10)은 실리콘 기판(10) 상에 에피택셜 성장된 실리콘 게르마늄(SiGe) 버퍼층을 포함한다. SiGe 버퍼층의 게르마늄 농도는 최하부 버퍼층에 대해 30 원자% 게르마늄으로부터 최상부 버퍼층에 대해 70 원자% 게르마늄으로 증가할 수도 있다.
또한, 도 1에 도시되어 있는 바와 같이, 하나 이상의 유전체층(20)이 기판(10) 위에 형성된다. 몇몇 실시예에서, 트랜지스터, 메모리[예를 들어, 동적 랜덤 액세스 메모리(dynamic random access memory: DRAM), 정적 RAM, 자기 MRAM, 및/또는 상변화 RAM]와 같은 하나 이상의 전자 디바이스가 기판(10) 상에 형성되고 하나 이상의 유전체층(20)은 전자 디바이스를 커버한다. 또한, 하나 이상의 금속 배선 구조체가 유전체층(20) 내에 매립된다. 유전체층(20)을 위한 유전 재료는, LPCVD(low pressure chemical vapor deposition: 저압 화학 기상 증착), 플라즈마-CVD 또는 유동성 CVD 또는 임의의 다른 적합한 성막 방법에 의해 형성된 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), SiCN, 불소 도핑된 실리케이트 글래스(FSG), 또는 저-k 유전 재료를 포함한다. 어닐링 작업이 유전체층(20)의 형성 후에 수행될 수도 있다. 몇몇 실시예에서, 화학 기계적 연마(chemical mechanical polishing: CMP) 방법 및/또는 에치백(etch-back) 방법과 같은 평탄화 작업이 유전체층(20)의 표면을 편평하게 하기 위해 수행된다.
도 1을 계속 참조하면, 채널 반도체 재료로서 반도체층(30)이 유전체층(20) 위에 형성된다. 반도체층(30)을 위한 반도체 재료는 몇몇 실시예에서, Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 및 InP를 포함한다. 특정 실시예에서, 반도체층(30)은 Si, SiGe 또는 Ge로 제조된다.
몇몇 실시예에서, 반도체층(30)은 CVD, ALD 또는 임의의 다른 적합한 성막 방법에 의해 형성된다. 몇몇 실시예에서, 성막은 약 450℃ 미만의 온도에서 수행된다. 몇몇 실시예에서, 성막은 약 25℃ 이상의 온도에서 수행된다. 몇몇 실시예에서, Si2H6 가스가 Si의 소스 가스로서 사용되고, Ge2H6가 Ge의 소스 가스로서 사용된다. 특정 실시예에서, Ge2H6 및/또는 Si2H6 대신에 또는 추가하여, GeH4 및/또는 SiH4가 사용된다. 몇몇 실시예에서, 반도체층(30)은 비정질 또는 결정질이다. 몇몇 실시예에서, 반도체층(30)은 P, As, Sb 및/또는 B와 같은 불순물로 적절하게 도핑된다. 불순물은 성막 중에 인시츄(in-situ) 도핑되고, 또는 반도체층(30)이 형성된 후에 이온 주입 또는 플라즈마 도핑에 의해 도핑된다. 반도체층(30)의 두께는 몇몇 실시예에서 약 5 nm 내지 약 500 nm의 범위이고, 다른 실시예에서 약 10 nm 내지 약 50 nm의 범위이다.
다음에, 도 2에 도시되어 있는 바와 같이, 시드층(40)이 반도체층(30) 위에 형성된다. 몇몇 실시예에서, 반도체층(30) 아래에 시드층이 형성되지 않는다. 몇몇 실시예에서, 시드층(40)은 증착 상태에서 결정질인 특성을 갖거나 또는 약 300℃ 내지 약 450℃에서 저온 어닐링에 의해 금속 산화물로 제조된다. 특정 실시예에서, 시드층(40)은 마그네슘 산화물(MgO)로 제조된다. 몇몇 실시예에서, MgO 시드층(40)은 단결정질이다. 다른 실시예에서, MgO 시드층(40)은 다결정질이고 또는 단결정의 다수의 도메인을 갖는다. 시드층(40)은 CVD, 원자층 증착(ALD), 스퍼터링을 포함하는 물리적 기상 증착, 또는 임의의 다른 적합한 성막 방법에 의해 형성될 수 있다. 시드층(40)의 두께는 몇몇 실시예에서 약 1 nm 내지 약 100 nm의 범위이고, 다른 실시예에서 약 2 nm 내지 약 20 nm의 범위이다. 특정 실시예에서, 시드층(40)의 두께는 약 1 nm 내지 약 10 nm의 범위이다. 다른 실시예에서, HfO2, La2Hf2O7, Y2O3, SrTiO3 및 HfZrO2가 시드층(40)으로서 사용된다.
다음에, 도 3에 도시되어 있는 바와 같이, 시드층(40)은 하나 이상의 리소그래피 및 에칭 작업을 사용하여, 패터닝된 시드층(45)으로 패터닝된다. 리소그래피 작업은 자외선(UV) 리소그래피, 심 UV(DUV) 리소그래피, 극 UV(EUV) 리소그래피, 전자빔(e-빔) 리소그래피를 포함하고, 에칭 작업은 플라즈마 건식 에칭을 포함한다. 패터닝된 시드층(45)은 이후에 형성된 FET의 게이트 전극에 대응한다. 따라서, 패터닝된 시드층(45)의 폭(W1)은 FET의 게이트 길이에 대응하고, 패터닝된 시드층(45)은 FET의 게이트 전극에 대응하는 형상을 갖는다. 몇몇 실시예에서, 패터닝된 시드층(45)은 라인 형상을 갖는다. 폭(W1)은 몇몇 실시예에서 약 5 nm 내지 약 500 nm의 범위이고, 다른 실시예에서, 약 20 nm 내지 약 200 nm의 범위이다.
다음에, 도 4 내지 도 7에 도시되어 있는 바와 같이, 반도체층(30)을 결정화하기 위한 결정화 프로세스가 수행된다. 결정화 프로세스는 열적 어닐링을 포함한다. 몇몇 실시예에서, 열적 어닐링은 시드층에 투명한 나노초 레이저를 사용하는 레이저 어닐링 프로세스를 포함한다. 다른 실시예에서, 열적 어닐링은 약 350℃ 내지 450℃의 범위의 온도에서 저온 어닐링을 포함한다.
도 5 및 도 6에 도시되어 있는 바와 같이, 반도체층(30)은 결정 템플레이트로서 패터닝된 시드층의 저부(이후에 형성된 FET의 채널 구역에 대응함)를 결정화하기 시작한다. 열적 어닐링 프로세스를 계속함으로써, 반도체층(30)의 결정화된 부분(35)은 도 7에 도시되어 있는 바와 같이 소스/드레인 구역 내로 측방향으로 팽창한다. 몇몇 실시예에서, 전체 반도체층(30)은 결정이 된다.
다음에, 도 8에 도시되어 있는 바와 같이, 측벽 스페이서(50)가 패터닝된 시드층(45)의 대향 측면들 상에 형성된다. 측벽 스페이서(50)를 위한 절연 재료의 블랭킷층이 CVD 또는 다른 적합한 방법을 사용함으로써 컨포멀하게 형성된다(conformally formed). 블랭킷층은 측벽과 같은 수직면, 수평면, 및 패터닝된 시드층(45)의 상부에 실질적으로 동일한 두께를 갖게 형성되도록 컨포멀 방식으로 증착된다. 몇몇 실시예에서, 블랭킷층은 약 2 nm 내지 약 30 nm의 범위의 두께로 증착된다. 일 실시예에서, 블랭킷층의 절연 재료는 패터닝된 시드층(45)의 재료와는 상이하고, 실리콘 질화물, SiON, SiOCN 또는 SiCN 및 이들의 조합과 같은, 실리콘 질화물계 재료로 제조된다. 몇몇 실시예에서, 블랭킷층[측벽 스페이서(50)]은 실리콘 질화물로 제조된다. 측벽 스페이서(50)는 도 8에 도시되어 있는 바와 같이, 이방성 에칭에 의해, 패터닝된 시드층(45)의 대향 측면들 상에 형성된다. 패터닝된 시드층(45)은 게이트 치환 기술에서 더미 게이트 전극으로서 기능한다.
다음에, 도 9에 도시되어 있는 바와 같이, 소스 구역 및 드레인 구역이 형성된다. 몇몇 실시예에서, 소스/드레인 구역(60)은 하나 이상의 에피택셜 반도체층을 포함한다. 소스/드레인 에피택셜층(60)은 n-채널 FET를 위한 Si, SiP, SiC 및 SiCP 또는 p-채널 FET를 위한 Si, SiGe, Ge의 하나 이상의 층을 포함한다. P-채널 FET에 대해, 붕소(B)가 또한 소스/드레인 구역 내에 함유될 수도 있다. 소스/드레인 에피택셜층(50)은 CVD, ALD 또는 MBE를 사용하여 에피택셜 성장 방법에 의해 형성된다. 몇몇 실시예에서, 결정화된 반도체층(35)의 소스/드레인 구역은 에칭에 의해 리세스 형성되고, 이어서 소스/드레인 에피택셜층(60)은 결정화된 반도체층(35))의 리세스 형성된 소스/드레인 구역 위에 형성된다. 다른 실시예에서, 하나 이상의 이온 주입 프로세스가 수행되어 결정화된 반도체층(35)의 소스/드레인 구역 내로 불순물을 도입한다.
다음에, 제1 층간 유전체(first interlayer dielectric: ILD) 층(65)이 소스/드레인 에피택셜층(60) 및 패터닝된 시드층(45) 위에 형성된다. 제1 ILD 층(65)을 위한 재료는 실리콘 산화물, SiCOH 및 SiOC와 같은, Si, O, C 및/또는 H를 포함하는 화합물을 포함한다. 폴리머와 같은 유기 재료가 제1 ILD 층(65)을 위해 사용될 수도 있다. 제1 ILD 층(65)이 형성된 후에, CMP와 같은 평탄화 작업이 수행되어, 도 10에 도시되어 있는 바와 같이, 패터닝된 시드층(45)의 상부 부분이 노출되게 된다. 몇몇 실시예에서, 패터닝된 시드층(45)은 CMP 정지층으로서 기능한다. 몇몇 실시예에서, 제1 ILD 층(65)이 형성되기 전에, 실리콘 질화물층 또는 실리콘 산질화물층과 같은 콘택트 에칭 정지층이 형성된다.
다음에, 패터닝된 시드층(45)은 제거되어, 이에 의해 도 11에 도시되어 있는 바와 같이 게이트 공간(47)을 형성한다. 패터닝된 시드층(45)은 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거될 수 있다.
패터닝된 시드층(45)이 제거된 후에, 도 12에 도시되어 있는 바와 같이, 게이트 유전체층(70) 및 게이트 전극(75)이 게이트 공간(47) 내에 형성된다. 몇몇 실시예에서, 게이트 유전체층(70)은 실리콘 산화물, 실리콘 질화물, 또는 고-k 유전 재료, 다른 적합한 유전 재료, 및/또는 이들의 조합과 같은 유전 재료의 하나 이상의 층을 포함한다. 고-k 유전 재료의 예는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적합한 고-k 유전 재료, 및/또는 이들의 조합을 포함한다. 몇몇 실시예에서, 게이트 유전체층(70)은 화학적 산화를 사용하여, 채널층(35)과 유전 재료 사이에 형성된 계면층을 포함한다. 게이트 유전체층(70)은 CVD, ALD 또는 임의의 적합한 방법에 의해 형성될 수도 있다. 일 실시예에서, 게이트 유전체층(70)은 각각의 채널층 주위에 균일한 두께를 갖는 게이트 유전체층의 형성을 보장하기 위해 ALD와 같은 고도의 컨포멀 증착 프로세스를 사용하여 형성된다. 게이트 유전체층(70)의 두께는 일 실시예에서 약 1 nm 내지 약 10 nm의 범위이다.
이후에, 게이트 전극층(75)이 게이트 유전체층(70) 상에 형성된다. 게이트 전극층(75)은 알루미늄, 구리, 티타늄, 탄탈, 텅스텐, 코발트, 몰리브덴, 탄탈 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적합한 재료, 및/또는 이들의 조합과 같은 도전성 재료의 하나 이상의 층을 포함한다. 게이트 전극층(75)은 CVD, ALD, 전해 도금 또는 다른 적합한 방법에 의해 형성될 수도 있다. 게이트 유전체층(70) 및 게이트 전극층(75)을 위한 금속이 또한 제1 ILD 층(65)의 상부면 위에 증착된다. ILD 층(65) 위에 형성된 게이트 유전체층을 위한 재료는 이어서 ILD 층(65)의 상부면이 드러날 때까지, 예를 들어 CMP를 사용하여 평탄화된다. 몇몇 실시예에서, 평탄화 작업 후에, 금속 게이트 전극층(77)은 리세스 형성되고 캡 절연층(도시 생략)이 리세스 형성된 게이트 전극층 위에 형성된다. 캡 절연층은 실리콘 질화물과 같은 실리콘 질화물계 재료의 하나 이상의 층을 포함한다. 캡 절연층은 절연 재료를 증착하고 이어서 평탄화 작업에 의해 형성될 수 있다.
본 개시내용의 특정 실시예에서, 하나 이상의 일함수 조정층(도시 생략)이 게이트 유전체층(70)과 게이트 전극층(75) 사이에 개재된다. 일함수 조정층은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단일층, 또는 이들 재료의 2개 이상의 다층과 같은 도전성 재료로 제조된다. n-채널 FET에 대해, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 하나 이상이 일함수 조정층으로서 사용되고, p-채널 FET에 대해, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중 하나 이상이 일함수 조정층으로서 사용된다. 일함수 조정층은 ALD, PVD, CVD, e-빔 증착, 또는 다른 적합한 프로세스에 의해 형성될 수도 있다. 또한, 일함수 조정층은 상이한 금속층을 사용할 수도 있는 n-채널 FET 및 p-채널 FET에 대해 개별적으로 형성될 수도 있다.
또한, 도 13a에 도시되어 있는 바와 같이, 제2 ILD 층(80)이 제1 ILD 층(65) 위에 형성되고, 제2 ILD 층(80) 또는 제2 및 제1 ILD 층을 통과하는 도전성 콘택트(85)가 게이트 전극(75) 및 소스/드레인 에피택셜층(60)에 접촉하도록 형성된다. 콘택트 개구가 제1 및/또는 제2 ILD 층에 형성된다 도전성 재료의 하나 이상의 층이 콘택트 개구 내에 그리고 위에 형성되고, 이어서 도 13a에 도시되어 있는 바와 같이, CMP 작업과 같은 평탄화 작업이 수행되어 도전성 콘택트(85)를 형성한다. 몇몇 실시예에서, 도전성 콘택트(85)는 라이너층 및 바디층을 포함한다. 라이너층은 배리어층 및/또는 접착(접착제)층이다. 몇몇 실시예에서, Ti 층이 소스/드레인 에피택셜층(55) 상에 형성되고 TiN 또는 TaN 층이 라이너층으로서 Ti 층 상에 형성된다. 바디층은 Co, Ni, W, Ti, Ta, Cu 및 Al, 또는 임의의 다른 적합한 재료의 하나 이상의 층을 포함한다.
FET는 추가의 CMOS 프로세스를 경험하여 콘택트/비아, 상호접속 금속층, 유전체층, 패시베이션층 등과 같은 다양한 특징부를 형성한다는 것이 이해된다.
다른 실시예에서, 도 13a에 도시되어 있는 바와 같이, 결정화 프로세스는 결정화된 부분(35)이 채널 구역 및 소스/드레인 구역과 같은 필수 구역에 형성될 때 정지한다. 이에 따라, 비정질 또는 다결정인 비-결정화된 반도체층(30)의 부분이 존재한다.
도 14 내지 도 23은 본 개시내용의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지를 도시하고 있다. 부가의 동작이 도 14 내지 도 23에 의해 도시되어 있는 동작 전, 중 및 후에 제공될 수 있고, 이하에 설명되는 동작의 일부는 방법의 부가의 실시예를 위해 교체되거나 제거될 수 있다는 것이 이해된다. 동작/프로세스의 순서는 상호교환 가능할 수도 있다.
도 1 및 도 2와 유사하게, 시드층(40)이 반도체층(30) 위에 형성된다. 다음에, 도 14에 도시되어 있는 바와 같이, 시드층(40)은 하나 이상의 리소그래피 및 에칭 작업을 사용하여, 다수의 패터닝된 시드층(45)으로 패터닝된다. 리소그래피 작업은 UV 리소그래피, DUV 리소그래피, EUV 리소그래피, e-빔 리소그래피를 포함하고, 에칭 작업은 플라즈마 건식 에칭을 포함한다. 패터닝된 시드층(45)은 이후에 형성된 FET의 게이트 전극에 대응한다. 몇몇 실시예에서, 패터닝된 시드층(45)은 라인 형상을 갖는다. 패터닝된 시드층(45)의 폭은 몇몇 실시예에서 약 5 nm 내지 약 500 nm의 범위이고, 다른 실시예에서 약 20 nm 내지 약 200 nm의 범위이다.
다음에, 도 15 내지 도 18에 도시되어 있는 바와 같이, 반도체층(30)을 결정화하기 위한 결정화 프로세스가 수행된다. 결정화 프로세스는 열적 어닐링을 포함한다. 몇몇 실시예에서, 열적 어닐링은 시드층에 투명한 나노초 레이저를 사용하는 레이저 어닐링 프로세스를 포함한다. 다른 실시예에서, 열적 어닐링은 약 350℃ 내지 450℃의 범위의 온도에서 저온 어닐링을 포함한다.
도 16 및 도 17에 도시되어 있는 바와 같이, 반도체층(30)은 결정 템플레이트로서 패터닝된 시드층(45)의 저부(이후에 형성된 FET의 채널 구역에 대응함)를 결정화하기 시작한다. 열적 어닐링 프로세스를 계속함으로써, 반도체층(30)의 결정화된 부분(35)은 도 17에 도시되어 있는 바와 같이 소스/드레인 구역 내로 측방향으로 팽창한다.
도 18에 도시되어 있는 바와 같이, 결정화된 반도체층(35)의 각각의 전방부는 결정화된 반도체층(35)의 인접한 전방부에 조우하여, 결정 입계(grain boundary)(37)를 생성한다.
다음에, 도 19에 도시되어 있는 바와 같이, 측벽 스페이서(50)가 패터닝된 시드층(45)의 대향 측면들 상에 형성된다. 측벽 스페이서(50)를 위한 절연 재료의 블랭킷층이 CVD 또는 다른 적합한 방법을 사용함으로써 컨포멀하게 형성된다. 블랭킷층은 측벽과 같은 수직면, 수평면, 및 패터닝된 시드층(45)의 상부에 실질적으로 동일한 두께를 갖게 형성되도록 컨포멀 방식으로 증착된다. 몇몇 실시예에서, 블랭킷층은 약 2 nm 내지 약 30 nm의 범위의 두께로 증착된다. 일 실시예에서, 블랭킷층의 절연 재료는 패터닝된 시드층(45)의 재료와는 상이하고, 실리콘 질화물, SiON, SiOCN 또는 SiCN 및 이들의 조합과 같은, 실리콘 질화물계 재료로 제조된다. 몇몇 실시예에서, 블랭킷층[측벽 스페이서(50)]은 실리콘 질화물로 제조된다. 측벽 스페이서(50)는 도 8에 도시되어 있는 바와 같이, 이방성 에칭에 의해, 패터닝된 시드층(45)의 대향 측면들 상에 형성된다. 패터닝된 시드층(45)은 게이트 치환 기술에서 더미 게이트 전극으로서 기능한다.
다음에, 도 20에 도시되어 있는 바와 같이, 소스 구역 및 드레인 구역이 형성된다. 몇몇 실시예에서, 소스/드레인 구역(60)은 하나 이상의 에피택셜 반도체층을 포함한다. 소스/드레인 에피택셜층(60)은 n-채널 FET를 위한 Si, SiP, SiC 및 SiCP 또는 p-채널 FET를 위한 Si, SiGe, Ge의 하나 이상의 층을 포함한다. P-채널 FET에 대해, 붕소(B)가 또한 소스/드레인 구역 내에 함유될 수도 있다. 소스/드레인 에피택셜층(50)은 CVD, ALD 또는 MBE를 사용하여 에피택셜 성장 방법에 의해 형성된다. 몇몇 실시예에서, 결정화된 반도체층(35)의 소스/드레인 구역은 에칭에 의해 리세스 형성되고, 이어서 소스/드레인 에피택셜층(60)은 결정화된 반도체층(35))의 리세스 형성된 소스/드레인 구역 위에 형성된다. 다른 실시예에서, 하나 이상의 이온 주입 프로세스가 수행되어 결정화된 반도체층(35)의 소스/드레인 구역 내로 불순물을 도입한다. 몇몇 실시예에서, 소스/드레인 에피택셜층(60)은 인접한 더미 게이트 전극[패터닝된 시드층(45)] 사이의 공간을 완전히 충전하고, 다른 실시예에서, 소스/드레인 에피택셜층(60)은 인접한 더미 게이트 전극 사이의 공간을 단지 부분적으로 충전한다.
다음에, 제1 층간 유전체(ILD) 층(65)이 소스/드레인 에피택셜층(60) 및 패터닝된 시드층(45) 위에 형성된다. 제1 ILD 층(65)을 위한 재료는 실리콘 산화물, SiCOH 및 SiOC와 같은, Si, O, C 및/또는 H를 포함하는 화합물을 포함한다. 폴리머와 같은 유기 재료가 제1 ILD 층(65)을 위해 사용될 수도 있다. 제1 ILD 층(65)이 형성된 후에, CMP와 같은 평탄화 작업이 수행되어, 도 21에 도시되어 있는 바와 같이, 패터닝된 시드층(45)의 상부 부분이 노출되게 된다. 몇몇 실시예에서, 패터닝된 시드층(45)은 CMP 정지층으로서 기능한다. 몇몇 실시예에서, 제1 ILD 층(65)이 형성되기 전에, 실리콘 질화물층 또는 실리콘 산질화물층과 같은 콘택트 에칭 정지층이 형성된다.
다음에, 패터닝된 시드층(45)은 제거되어, 이에 의해 도 22에 도시되어 있는 바와 같이 게이트 공간(47)을 형성한다. 패터닝된 시드층(45)은 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거될 수 있다.
패터닝된 시드층(45)이 제거된 후에, 도 23에 도시되어 있는 바와 같이, 게이트 유전체층(70) 및 게이트 전극(75)이 각각의 게이트 공간(47) 내에 형성된다. 몇몇 실시예에서, 게이트 유전체층(70)은 실리콘 산화물, 실리콘 질화물, 또는 고-k 유전 재료, 다른 적합한 유전 재료, 및/또는 이들의 조합과 같은 유전 재료의 하나 이상의 층을 포함한다. 고-k 유전 재료의 예는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적합한 고-k 유전 재료, 및/또는 이들의 조합을 포함한다. 몇몇 실시예에서, 게이트 유전체층(70)은 화학적 산화를 사용하여, 채널층(35)과 유전 재료 사이에 형성된 계면층을 포함한다. 게이트 유전체층(70)은 CVD, ALD 또는 임의의 적합한 방법에 의해 형성될 수도 있다. 일 실시예에서, 게이트 유전체층(70)은 각각의 채널층 주위에 균일한 두께를 갖는 게이트 유전체층의 형성을 보장하기 위해 ALD와 같은 고도의 컨포멀 증착 프로세스를 사용하여 형성된다. 게이트 유전체층(70)의 두께는 일 실시예에서 약 1 nm 내지 약 10 nm의 범위이다.
이후에, 게이트 전극층(75)이 게이트 유전체층(70) 상에 형성된다. 게이트 전극층(75)은 알루미늄, 구리, 티타늄, 탄탈, 텅스텐, 코발트, 몰리브덴, 탄탈 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적합한 재료, 및/또는 이들의 조합과 같은 도전성 재료의 하나 이상의 층을 포함한다. 게이트 전극층(75)은 CVD, ALD, 전해 도금 또는 다른 적합한 방법에 의해 형성될 수도 있다. 게이트 유전체층(70) 및 게이트 전극층(75)을 위한 금속이 또한 제1 ILD 층(65)의 상부면 위에 증착된다. ILD 층(65) 위에 형성된 게이트 유전체층을 위한 재료는 이어서 ILD 층(65)의 상부면이 드러날 때까지, 예를 들어 CMP를 사용하여 평탄화된다. 몇몇 실시예에서, 평탄화 작업 후에, 금속 게이트 전극층(77)은 리세스 형성되고 캡 절연층(도시 생략)이 리세스 형성된 게이트 전극층 위에 형성된다. 캡 절연층은 실리콘 질화물과 같은 실리콘 질화물계 재료의 하나 이상의 층을 포함한다. 캡 절연층은 절연 재료를 증착하고 이어서 평탄화 작업에 의해 형성될 수 있다.
본 개시내용의 특정 실시예에서, 하나 이상의 일함수 조정층(도시 생략)이 게이트 유전체층(70)과 게이트 전극층(75) 사이에 개재된다. 일함수 조정층은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단일층, 또는 이들 재료의 2개 이상의 다층과 같은 도전성 재료로 제조된다. n-채널 FET에 대해, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 하나 이상이 일함수 조정층으로서 사용되고, p-채널 FET에 대해, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중 하나 이상이 일함수 조정층으로서 사용된다. 일함수 조정층은 ALD, PVD, CVD, e-빔 증착, 또는 다른 적합한 프로세스에 의해 형성될 수도 있다. 또한, 일함수 조정층은 상이한 금속층을 사용할 수도 있는 n-채널 FET 및 p-채널 FET에 대해 개별적으로 형성될 수도 있다.
또한, 도 13a와 유사하게, 제2 ILD 층이 제1 ILD 층 위에 형성되고, 제2 ILD 층 또는 제2 및 제1 ILD 층을 통과하는 도전성 콘택트가 게이트 전극 및 소스/드레인 에피택셜층에 접촉하도록 형성된다.
다른 실시예에서, 결정화 프로세스는 결정화된 반도체층(35)의 각각의 전방부가 결정화된 반도체층(35)의 인접한 전방부에 조우하기 전에 정지한다. 이러한 경우에, 비-결정화된 반도체층(30)의 부분은 인접한 FET 사이에 남아 있다.
FET는 추가의 CMOS 프로세스를 경험하여 콘택트/비아, 상호접속 금속층, 유전체층, 패시베이션층 등과 같은 다양한 특징부를 형성한다는 것이 이해된다.
도 24 내지 도 36a는 본 개시내용의 실시예에 따른 반도체 FET 디바이스를 제조하는 다양한 스테이지를 도시하고 있다. 부가의 동작이 도 24 내지 도 36a에 의해 도시되어 있는 동작 전, 중 및 후에 제공될 수 있고, 이하에 설명되는 동작의 일부는 방법의 부가의 실시예를 위해 교체되거나 제거될 수 있다는 것이 이해된다. 동작/프로세스의 순서는 상호교환 가능할 수도 있다.
도 1과 유사하게, 반도체층(30)이 도 25에 도시되어 있는 바와 같이, 기판(10) 위에 배치된 유전체층(20) 위에 형성된다. 다음에, 도 2와 유사하게, 시드층(40)이 도 25에 도시되어 있는 바와 같이, 반도체층(30) 위에 형성된다. 몇몇 실시예에서, 시드층(40)은 증착 상태에서 결정질인 특성을 갖거나 또는 약 350℃ 내지 약 450℃에서 저온 어닐링에 의해 금속 산화물로 제조된다. 특정 실시예에서, 시드층(40)은 마그네슘 산화물(MgO)로 제조된다. 몇몇 실시예에서, MgO 시드층(40)은 단결정질이다. 다른 실시예에서, MgO 시드층(40)은 다결정질이고 또는 단결정의 다수의 도메인을 갖는다. 시드층(40)은 CVD, 원자층 증착(ALD), 스퍼터링을 포함하는 물리적 기상 증착, 또는 임의의 다른 적합한 성막 방법에 의해 형성될 수 있다. 시드층(40)의 두께는 몇몇 실시예에서 약 1 nm 내지 약 100 nm의 범위이고, 다른 실시예에서 약 2 nm 내지 약 20 nm의 범위이다. 특정 실시예에서, 시드층(40)의 두께는 약 1 nm 내지 약 10 nm의 범위이다.
다음에, 도 26에 도시되어 있는 바와 같이, 더미 게이트층(90)이 시드층(45) 위에 형성된다. 몇몇 실시예에서, 더미 게이트층(90)은 폴리실리콘 또는 비정질 실리콘으로 제조된다. ILD 층 및 측벽 스페이서에 관하여 선택적으로 제거될 수 있는 다른 반도체 재료 또는 유전 재료가 또한 사용될 수도 있다. 더미 게이트층(90)의 두께는 몇몇 실시예에서 약 50 nm 내지 약 500 nm의 범위이고, 다른 실시예에서, 약 100 nm 내지 약 200 nm의 범위이다. 더미 게이트층(90)은 CVD, 원자층 증착(ALD), 스퍼터링을 포함하는 물리적 기상 증착, 또는 임의의 다른 적합한 성막 방법에 의해 형성될 수 있다.
다음에, 도 27에 도시되어 있는 바와 같이, 더미 게이트층(90) 및 시드층(40)은 하나 이상의 리소그래피 및 에칭 작업을 사용하여, 다수의 패터닝된 더미 게이트층(95) 및 패터닝된 시드층(45)으로 패터닝된다. 리소그래피 작업은 UV 리소그래피, DUV 리소그래피, EUV 리소그래피, e-빔 리소그래피를 포함하고, 에칭 작업은 플라즈마 건식 에칭을 포함한다. 패터닝된 더미 게이트층(95) 및 패터닝된 시드층(45)은 이후에 형성된 FET의 게이트 전극에 대응한다. 몇몇 실시예에서, 패터닝된 더미 게이트층(95) 및 패터닝된 시드층(45)은 라인 형상을 갖는다. 패터닝된 더미 게이트층(95) 및 패터닝된 시드층(45)의 폭은 몇몇 실시예에서 약 5 nm 내지 약 500 nm의 범위이고, 다른 실시예에서 약 20 nm 내지 약 200 nm의 범위이다.
다음에, 도 28 내지 도 31에 도시되어 있는 바와 같이, 반도체층(30)을 결정화하기 위한 결정화 프로세스가 수행된다. 결정화 프로세스는 열적 어닐링을 포함한다. 몇몇 실시예에서, 열적 어닐링은 시드층에 투명한 나노초 레이저를 사용하는 레이저 어닐링 프로세스를 포함한다. 다른 실시예에서, 열적 어닐링은 약 350℃ 내지 450℃의 범위의 온도에서 저온 어닐링을 포함한다.
도 29 및 도 30에 도시되어 있는 바와 같이, 반도체층(30)은 결정 템플레이트로서 패터닝된 시드층(45)의 저부(이후에 형성된 FET의 채널 구역에 대응함)를 결정화하기 시작한다. 열적 어닐링 프로세스를 계속함으로써, 반도체층(30)의 결정화된 부분(35)은 도 30에 도시되어 있는 바와 같이 소스/드레인 구역 내로 측방향으로 팽창한다.
도 31에 도시되어 있는 바와 같이, 결정화된 반도체층(35)의 각각의 전방부는 결정화된 반도체층(35)의 인접한 전방부에 조우하여, 결정 입계(37)를 생성한다.
다음에, 도 32에 도시되어 있는 바와 같이, 측벽 스페이서(50)가 패터닝된 더미 게이트층(95) 및 패터닝된 시드층(45)의 대향 측면들 상에 형성된다. 측벽 스페이서(50)를 위한 절연 재료의 블랭킷층이 CVD 또는 다른 적합한 방법을 사용함으로써 컨포멀하게 형성된다. 블랭킷층은 측벽과 같은 수직면, 수평면, 및 패터닝된 더미 게이트층(95) 및 패터닝된 시드층(45)의 상부에 실질적으로 동일한 두께를 갖게 형성되도록 컨포멀 방식으로 증착된다. 몇몇 실시예에서, 블랭킷층은 약 2 nm 내지 약 30 nm의 범위의 두께로 증착된다. 일 실시예에서, 블랭킷층의 절연 재료는 패터닝된 더미 게이트층(95) 및 패터닝된 시드층(45)의 재료와는 상이하고, 실리콘 질화물, SiON, SiOCN 또는 SiCN 및 이들의 조합과 같은, 실리콘 질화물계 재료로 제조된다. 몇몇 실시예에서, 블랭킷층[측벽 스페이서(50)]은 실리콘 질화물로 제조된다. 측벽 스페이서(50)는 도 8에 도시되어 있는 바와 같이, 이방성 에칭에 의해, 패터닝된 더미 게이트층(95) 및 패터닝된 시드층(45)의 대향 측면들 상에 형성된다. 패터닝된 더미 게이트층(95) 및 패터닝된 시드층(45)은 게이트 치환 기술에서 더미 게이트 전극으로서 기능한다.
다음에, 도 33에 도시되어 있는 바와 같이, 소스 구역 및 드레인 구역이 형성된다. 몇몇 실시예에서, 소스/드레인 구역(60)은 하나 이상의 에피택셜 반도체층을 포함한다. 소스/드레인 에피택셜층(60)은 n-채널 FET를 위한 Si, SiP, SiC 및 SiCP 또는 p-채널 FET를 위한 Si, SiGe, Ge의 하나 이상의 층을 포함한다. P-채널 FET에 대해, 붕소(B)가 또한 소스/드레인 구역 내에 함유될 수도 있다. 소스/드레인 에피택셜층(50)은 CVD, ALD 또는 MBE를 사용하여 에피택셜 성장 방법에 의해 형성된다. 몇몇 실시예에서, 결정화된 반도체층(35)의 소스/드레인 구역은 에칭에 의해 리세스 형성되고, 이어서 소스/드레인 에피택셜층(60)은 결정화된 반도체층(35))의 리세스 형성된 소스/드레인 구역 위에 형성된다. 다른 실시예에서, 하나 이상의 이온 주입 프로세스가 수행되어 결정화된 반도체층(35)의 소스/드레인 구역 내로 불순물을 도입한다. 몇몇 실시예에서, 소스/드레인 에피택셜층(60)은 인접한 더미 게이트 전극[패터닝된 더미 게이트층(95) 및 패터닝된 시드층(45)] 사이의 공간을 완전히 충전하고, 다른 실시예에서, 소스/드레인 에피택셜층(60)은 인접한 더미 게이트 전극 사이의 공간을 단지 부분적으로 충전한다.
다음에, 제1 층간 유전체(ILD) 층(65)이 소스/드레인 에피택셜층(60) 및 패터닝된 더미 게이트층(95) 및 패터닝된 시드층(45) 위에 형성된다. 제1 ILD 층(65)을 위한 재료는 실리콘 산화물, SiCOH 및 SiOC와 같은, Si, O, C 및/또는 H를 포함하는 화합물을 포함한다. 폴리머와 같은 유기 재료가 제1 ILD 층(65)을 위해 사용될 수도 있다. 제1 ILD 층(65)이 형성된 후에, CMP와 같은 평탄화 작업이 수행되어, 도 34에 도시되어 있는 바와 같이, 패터닝된 더미 게이트층(95) 및 패터닝된 시드층(45)의 상부 부분이 노출되게 된다. 몇몇 실시예에서, 패터닝된 더미 게이트층(95)은 CMP 정지층으로서 기능한다. 몇몇 실시예에서, 제1 ILD 층(65)이 형성되기 전에, 실리콘 질화물층 또는 실리콘 산질화물층과 같은 콘택트 에칭 정지층이 형성된다.
다음에, 패터닝된 더미 게이트층(95) 및 패터닝된 시드층(45)은 제거되어, 이에 의해 도 22에 도시되어 있는 바와 같이 게이트 공간(47)을 형성한다. 패터닝된 더미 게이트층(95) 및 패터닝된 시드층(45)은 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거될 수 있다. 패터닝된 더미 게이트층(95)이 폴리실리콘 또는 비정질 실리콘일 때, 테트라메틸암모늄 하이드록사이드(TMAH) 용액과 같은 습식 에칭제가 더미 게이트 전극층을 선택적으로 제거하는 데 사용될 수 있다. 패터닝된 시드층(45)은 그 후에 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거된다.
패터닝된 더미 게이트층(95) 및 패터닝된 시드층(45)이 제거된 후에, 도 36a에 도시되어 있는 바와 같이, 게이트 유전체층(70) 및 게이트 전극(75)이 각각의 게이트 공간(47) 내에 형성된다. 몇몇 실시예에서, 게이트 유전체층(70)은 실리콘 산화물, 실리콘 질화물, 또는 고-k 유전 재료, 다른 적합한 유전 재료, 및/또는 이들의 조합과 같은 유전 재료의 하나 이상의 층을 포함한다. 고-k 유전 재료의 예는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적합한 고-k 유전 재료, 및/또는 이들의 조합을 포함한다. 몇몇 실시예에서, 게이트 유전체층(70)은 화학적 산화를 사용하여, 채널층(35)과 유전 재료 사이에 형성된 계면층을 포함한다. 게이트 유전체층(70)은 CVD, ALD 또는 임의의 적합한 방법에 의해 형성될 수도 있다. 일 실시예에서, 게이트 유전체층(70)은 각각의 채널층 주위에 균일한 두께를 갖는 게이트 유전체층의 형성을 보장하기 위해 ALD와 같은 고도의 컨포멀 증착 프로세스를 사용하여 형성된다. 게이트 유전체층(70)의 두께는 일 실시예에서 약 1 nm 내지 약 10 nm의 범위이다.
이후에, 게이트 전극층(75)이 게이트 유전체층(70) 상에 형성된다. 게이트 전극층(75)은 알루미늄, 구리, 티타늄, 탄탈, 텅스텐, 코발트, 몰리브덴, 탄탈 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적합한 재료, 및/또는 이들의 조합과 같은 도전성 재료의 하나 이상의 층을 포함한다. 게이트 전극층(75)은 CVD, ALD, 전해 도금 또는 다른 적합한 방법에 의해 형성될 수도 있다. 게이트 유전체층(70) 및 게이트 전극층(75)을 위한 금속이 또한 제1 ILD 층(65)의 상부면 위에 증착된다. ILD 층(65) 위에 형성된 게이트 유전체층을 위한 재료는 이어서 ILD 층(65)의 상부면이 드러날 때까지, 예를 들어 CMP를 사용하여 평탄화된다. 몇몇 실시예에서, 평탄화 작업 후에, 금속 게이트 전극층(77)은 리세스 형성되고 캡 절연층(도시 생략)이 리세스 형성된 게이트 전극층 위에 형성된다. 캡 절연층은 실리콘 질화물과 같은 실리콘 질화물계 재료의 하나 이상의 층을 포함한다. 캡 절연층은 절연 재료를 증착하고 이어서 평탄화 작업에 의해 형성될 수 있다.
본 개시내용의 특정 실시예에서, 하나 이상의 일함수 조정층(도시 생략)이 게이트 유전체층(70)과 게이트 전극층(75) 사이에 개재된다. 일함수 조정층은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단일층, 또는 이들 재료의 2개 이상의 다층과 같은 도전성 재료로 제조된다. n-채널 FET에 대해, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 하나 이상이 일함수 조정층으로서 사용되고, p-채널 FET에 대해, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중 하나 이상이 일함수 조정층으로서 사용된다. 일함수 조정층은 ALD, PVD, CVD, e-빔 증착, 또는 다른 적합한 프로세스에 의해 형성될 수도 있다. 또한, 일함수 조정층은 상이한 금속층을 사용할 수도 있는 n-채널 FET 및 p-채널 FET에 대해 개별적으로 형성될 수도 있다.
또한, 도 13a와 유사하게, 제2 ILD 층이 제1 ILD 층 위에 형성되고, 제2 ILD 층 또는 제2 및 제1 ILD 층을 통과하는 도전성 콘택트가 게이트 전극 및 소스/드레인 에피택셜층에 접촉하도록 형성된다. 도 13a에 도시되어 있는 바와 같이, 제조된 FET는 몇몇 실시예에서 박막 트랜지스터(thin film transistor: TFT)이다.
다른 실시예에서, 결정화 프로세스는 결정화된 반도체층(35)의 각각의 전방부가 결정화된 반도체층(35)의 인접한 전방부에 조우하기 전에 정지한다. 이러한 경우에, 비-결정화된 반도체층(30)의 부분은 도 36b에 도시되어 있는 바와 같이, 인접한 FET 사이에 남아 있다.
FET는 추가의 CMOS 프로세스를 경험하여 콘택트/비아, 상호접속 금속층, 유전체층, 패시베이션층 등과 같은 다양한 특징부를 형성한다는 것이 이해된다.
도 37은 본 개시내용의 실시예에 따른 반도체 디바이스의 단면도를 도시하고 있다. 도 37에 도시되어 있는 바와 같이, 하부층 디바이스(100)가 기판 위에 형성된다. 하부층 디바이스(100)는 하나 이상의 핀 전계 효과 트랜지스터(fin field effect transistors: FinFETs), 게이트-올-어라운드 FET(gate-all-around FET: GAA FET), 평면형 FETs, 수직 FETs 또는 임의의 다른 전자 디바이스를 포함한다. 도 37은 하부층 디바이스(100) 위에 배치된 상부층 디바이스(200)를 또한 도시하고 있다. 몇몇 실시예에서, 하나 이상의 ILD 층, 금속 배선층 및/또는 비아 콘택트가 하부층 디바이스(100)와 상부층 디바이스(200) 사이에 배치된다. 몇몇 실시예에서, 상부층 디바이스(200)는 본 개시내용의 전술된 실시예에 의해 제조된 하나 이상의 FET를 포함한다.
본 명세서에 설명된 다양한 실시예 또는 예는 종래 기술에 비해 다수의 장점을 제공한다. 예를 들어, 본 개시내용에 있어서, 비결정 반도체층의 결정화 프로세스가 비결정 반도체층(상부 시드층) 상에 형성된 패터닝된 시드층을 사용하여 수행된다. 비결정 반도체층의 결정화는 패터닝된 시드층의 저부로부터 시작하고 패터닝된 시드층은 더미 게이트로서 이용되기 때문에, FET의 채널 구역으로서, 더 높은 결정질 품질을 갖는 초기에 결정화된 부분(시드층에 더 가까운)을 이용하는 것이 가능하다. 달리 말하면, 가장 결정질 부분이 자기 정렬된 방식으로 채널 구역으로서 이용될 수 있다. 또한, 게이트 치환 프로세스를 위한 더미 게이트로서 시드층을 이용함으로써, 반도체 디바이스를 제조하는 동작 단계의 증가를 억제하는 것이 가능하다. 본 개시내용의 동작은 반도체 제조의 후공정 프로세스와 호환 가능하다.
모든 장점이 본 명세서에 반드시 설명되어 있는 것은 아니고, 어떠한 특정 장점도 모든 실시예 또는 예에 대해 요구되는 것은 아니고, 다른 실시예 또는 예는 상이한 장점을 제공할 수도 있다는 것이 이해될 수 있을 것이다.
본 개시내용의 양태에 따르면, 반도체 디바이스의 제조 방법에서, 반도체층이 기판 위에 배치된 유전체층 상에 형성된다. 시드층이 반도체층 상에 형성된다. 시드층은 패터닝된 시드층으로 패터닝된다. 결정화 작업이 패터닝된 시드층을 결정화의 시드로서 사용하여 반도체층 상에 수행되어, 이에 의해 결정화된 반도체층을 형성한다. 상기 및 이하의 실시예의 하나 이상에서, 시드층은 MgO이다. 상기 및 이하의 실시예의 하나 이상에서, 반도체층은 비정질 또는 다결정이다. 상기 및 이하의 실시예의 하나 이상에서, 반도체층은 Si, SiGe 및 Ge 중 하나이다. 상기 및 이하의 실시예의 하나 이상에서, 시드층의 두께는 1 nm 내지 10 nm의 범위이다. 상기 및 이하의 실시예의 하나 이상에서, 반도체층의 두께는 10 nm 내지 50 nm의 범위이다. 상기 및 이하의 실시예의 하나 이상에서, 결정화 작업은 350℃ 내지 450℃의 온도에서의 열적 어닐링 또는 레이저 어닐링을 포함한다. 상기 및 이하의 실시예의 하나 이상에서, 측벽 스페이서가 패터닝된 시드층의 대향 측면들 상에 형성된다. 소스/드레인 구조체가 형성된다. 층간 유전체(ILD) 층이 측벽 스페이서, 패터닝된 시드층 및 소스/드레인 구조체 위에 형성된다. ILD 층이 형성된 후에, 패터닝된 시드층은 제거되어, 이에 의해 게이트 공간을 형성한다. 게이트 유전체층 및 게이트 전극층이 게이트 공간에 형성된다.
본 개시내용의 다른 양태에 따르면, 반도체 디바이스의 제조 방법에서, 반도체층이 기판 위에 배치된 유전체층 상에 형성된다. 시드층이 반도체층 상에 형성된다. 시드층은 패터닝된 시드층으로 패터닝된다. 결정화 작업이 패터닝된 시드층을 결정화의 시드로서 사용하여 반도체층 상에 수행되어, 이에 의해 결정화된 반도체층을 형성한다. 상기 및 이하의 실시예의 하나 이상에서, 시드층은 MgO이다. 상기 및 이하의 실시예의 하나 이상에서, 반도체층은 Si, SiGe 및 Ge 중 하나의 비정질 또는 다결정이다. 상기 및 이하의 실시예의 하나 이상에서, 결정화 작업은 350℃ 내지 450℃의 온도에서의 열적 어닐링 또는 레이저 어닐링을 포함한다. 상기 및 이하의 실시예의 하나 이상에서, 측벽 스페이서가 패터닝된 시드층의 대향 측면들 상에 형성된다. 소스/드레인 구조체가 형성된다. 층간 유전체(ILD) 층이 측벽 스페이서, 패터닝된 시드층 및 소스/드레인 구조체 위에 형성된다. ILD 층이 형성된 후에, 패터닝된 시드층은 제거되어, 이에 의해 게이트 공간을 형성한다. 게이트 유전체층 및 게이트 전극층이 각각의 게이트 공간에 형성된다. 상기 및 이하의 실시예의 하나 이상에서, 결정화 작업은, 시드층들 중 하나 아래의 결정화된 반도체층의 전방부가 시드층들 중 하나에 인접한 시드층들 중 다른 하나 아래의 결정화된 반도체층의 전방부에 조우하여, 이에 의해 결정 입계를 형성하도록 수행된다. 상기 및 이하의 실시예의 하나 이상에서, 결정화 작업은, 시드층들 중 하나 아래의 결정화된 반도체층의 전방부가 시드층들 중 하나에 인접한 시드층들 중 다른 하나 아래의 결정화된 반도체층의 전방부에 조우하기 전에 정지된다.
본 개시내용의 다른 양태에 따르면, 반도체 디바이스의 제조 방법에서, 반도체층이 기판 위에 배치된 유전체층 상에 형성된다. 시드층이 반도체층 상에 형성된다. 더미 게이트층이 시드층 상에 형성된다. 더미 게이트층 및 시드층은 패터닝된 더미 게이트층 및 패터닝된 시드층으로 형성된다. 결정화 작업이 패터닝된 시드층을 결정화의 시드로서 사용하여 반도체층 상에 수행되어, 이에 의해 결정화된 반도체층을 형성한다. 상기 및 이하의 실시예의 하나 이상에서, 더미 게이트층은 Si, SiGe 및 Ge 중 하나의 비정질 또는 다결정이다. 상기 및 이하의 실시예의 하나 이상에서, 더미 게이트층의 두께는 50 nm 내지 200 nm의 범위이다. 상기 및 이하의 실시예의 하나 이상에서, 시드층은 MgO이다. 상기 및 이하의 실시예의 하나 이상에서, 측벽 스페이서가 패터닝된 더미 게이트층 및 패터닝된 시드층의 대향 측면들 상에 형성된다. 소스/드레인 구조체가 형성된다. 층간 유전체(ILD) 층이 측벽 스페이서, 패터닝된 더미 게이트층 및 소스/드레인 구조체 위에 형성된다. ILD 층이 형성된 후에, 패터닝된 더미 게이트층 및 패터닝된 시드층은 제거되어, 이에 의해 게이트 공간을 형성한다. 게이트 유전체층 및 게이트 전극층이 게이트 공간에 형성된다.
본 개시내용의 일 양태에 따르면, 반도체 디바이스는 유전체층 상에 배치된 반도체층의 부분으로서 형성된 채널, 채널 위에 배치된 게이트 유전체층, 게이트 유전체층 위에 배치된 게이트 전극층, 게이트 전극층의 대향 측면들 상에 배치된 측벽 스페이서, 및 소스 및 드레인을 포함한다. 반도체층은 채널로서 결정부 및 비결정부를 포함한다. 상기 및 이하의 실시예의 하나 이상에서, 반도체 디바이스는 유전체층에 의해 커버된 하나 이상의 트랜지스터를 더 포함한다. 상기 및 이하의 실시예의 하나 이상에서, 하나 이상의 트랜지스터는 핀 전계 효과 트랜지스터를 포함한다. 상기 및 이하의 실시예의 하나 이상에서, 반도체층은 Si, SiGe 및 Ge 중 하나로 제조된다. 상기 및 이하의 실시예의 하나 이상에서, 반도체층의 두께는 10 nm 내지 50 nm의 범위이다.
본 개시내용의 다른 양태에 따르면, 반도체 디바이스는 기판 상에 배치된 전자 디바이스, 전자 디바이스 위에 배치된 하나 이상의 유전체층, 하나 이상의 유전체층의 최상부층 상에 배치된 박막 트랜지스터를 포함한다. 각각의 박막 트랜지스터는 최상부층 상에 배치된 반도체층의 부분으로서 형성된 채널, 채널 위에 배치된 게이트 유전체층, 게이트 유전체층 위에 배치된 게이트 전극층, 게이트 전극층의 대향 측면들 상에 배치된 측벽 스페이서, 및 소스 및 드레인을 포함한다. 반도체층은 단결정이고, 결정 입계가 박막 트랜지스터들 중 하나의 반도체층과 박막 트랜지스터들 중 하나에 인접한 박막 트랜지스터들 중 다른 하나의 반도체층 사이에 존재한다. 상기 및 이하의 실시예의 하나 이상에서, 전자 디바이스는 트랜지스터이다. 상기 및 이하의 실시예의 하나 이상에서, 트랜지스터는 핀 전계 효과 트랜지스터 및 게이트-올-어라운드 트랜지스터 중 하나이다. 상기 및 이하의 실시예의 하나 이상에서, 반도체층은 Si, SiGe 및 Ge 중 하나로 제조된다. 상기 또는 이하의 실시예 중 하나 이상에서, 최상부층은 실리콘 산화물로 제조된다. 상기 및 이하의 실시예의 하나 이상에서, 반도체층의 두께는 10 nm 내지 50 nm의 범위이다. 상기 및 이하의 실시예의 하나 이상에서, 소스 및 드레인은 에피택셜 반도체층을 포함한다. 상기 및 이하의 실시예의 하나 이상에서, 에피택셜 반도체층은 박막 트랜지스터들 중 하나의 측벽 스페이서들 중 하나 및 박막 트랜지스터들 중 다른 하나의 측벽 스페이서들 중 하나와 접촉하고 있다.
본 개시내용의 다른 양태에 따르면, 반도체 디바이스는 기판 상에 배치된 전자 디바이스, 전자 디바이스 위에 배치된 하나 이상의 유전체층, 및 하나 이상의 유전체층의 최상부층 상에 배치된 박막 트랜지스터를 포함한다. 각각의 박막 트랜지스터는 최상부층 상에 배치된 반도체층의 부분으로서 형성된 채널, 채널 위에 배치된 게이트 유전체층, 게이트 유전체층 위에 배치된 게이트 전극층, 게이트 전극층의 대향 측면들 상에 배치된 측벽 스페이서, 및 소스 및 드레인을 포함한다. 채널은 단결정이고, 반도체층과 동일한 재료로 제조된 비결정질 반도체층이 박막 트랜지스터들 중 하나의 반도체층과 박막 트랜지스터들 중 하나에 인접한 박막 트랜지스터들 중 다른 하나의 반도체층 사이에 존재한다. 상기 및 이하의 실시예의 하나 이상에서, 전자 디바이스는 트랜지스터이다. 상기 및 이하의 실시예의 하나 이상에서, 트랜지스터는 핀 전계 효과 트랜지스터 및 게이트-올-어라운드 트랜지스터 중 하나이다. 상기 및 이하의 실시예의 하나 이상에서, 반도체층은 Si, SiGe 및 Ge 중 하나로 제조된다. 상기 및 이하의 실시예의 하나 이상에서, 반도체층의 두께는 10 nm 내지 50 nm의 범위이다. 상기 및 이하의 실시예의 하나 이상에서, 소스 및 드레인은 에피택셜 반도체층을 포함한다. 상기 및 이하의 실시예의 하나 이상에서, 에피택셜 반도체층은 박막 트랜지스터들 중 하나의 측벽 스페이서들 중 하나 및 박막 트랜지스터들 중 다른 하나의 측벽 스페이서들 중 하나와 접촉하고 있다.
상기에는 당 기술 분야의 숙련자들이 본 발명의 양태를 더 양호하게 이해할 수도 있도록 다수의 실시예 또는 예의 특징을 개략 설명하였다. 당 기술 분야의 숙련자들은 이들이 본 명세서에 소개된 실시예 또는 예의 동일한 목적을 수행하고 그리고/또는 동일한 장점을 성취하기 위해 다른 프로세스 및 구조를 설계하거나 수정하기 위한 기초로서 본 개시내용을 즉시 사용할 수도 있다는 것을 이해해야 한다. 당 기술 분야의 숙련자들은 또한 이러한 등가의 구성이 본 발명의 사상 및 범주로부터 벗어나지 않는다는 것과, 이들이 본 발명의 사상 및 범주로부터 벗어나지 않고 본 명세서의 다양한 변경, 치환, 및 변형을 행할 수도 있다는 것을 또한 인식해야 한다.
<부 기>
1. 반도체 디바이스의 제조 방법으로서,
기판 위에 배치된 유전체층 상에 반도체층을 형성하는 단계;
상기 반도체층 상에 시드층을 형성하는 단계;
상기 시드층을 패터닝된 시드층으로 패터닝하는 단계; 및
상기 패터닝된 시드층을 결정화의 시드로서 사용하여 상기 반도체층에 대해 결정화 작업을 수행하여, 이에 의해 결정화된 반도체층을 형성하는 단계
를 포함하는 반도체 디바이스의 제조 방법.
2. 제1항에 있어서, 상기 시드층은 MgO인 것인 반도체 디바이스의 제조 방법.
3. 제1항에 있어서, 상기 반도체층은 비정질 또는 다결정인 것인 반도체 디바이스의 제조 방법.
4. 제3항에 있어서, 상기 반도체층은 Si, SiGe 및 Ge 중 하나인 것인 반도체 디바이스의 제조 방법.
5. 제1항에 있어서, 상기 시드층의 두께는 1 nm 내지 10 nm의 범위에 있는 것인 반도체 디바이스의 제조 방법.
6. 제1항에 있어서, 상기 반도체층의 두께는 10 nm 내지 50 nm의 범위에 있는 것인 반도체 디바이스의 제조 방법.
7. 제1항에 있어서, 상기 결정화 작업은 350℃ 내지 450℃의 온도에서의 열적 어닐링 또는 레이저 어닐링을 포함하는 것인 반도체 디바이스의 제조 방법.
8. 제1항에 있어서,
상기 패터닝된 시드층의 대향 측면들에 측벽 스페이서를 형성하는 단계;
소스/드레인 구조체를 형성하는 단계;
상기 측벽 스페이서, 상기 패터닝된 시드층 및 상기 소스/드레인 구조체 위에 층간 유전체(interlayer dielectric: ILD) 층을 형성하는 단계;
상기 ILD 층이 형성된 후에, 상기 패터닝된 시드층을 제거하여, 이에 의해 게이트 공간을 형성하는 단계; 및
상기 게이트 공간 내에 게이트 유전체층 및 게이트 전극층을 형성하는 단계를 더 포함하는 반도체 디바이스의 제조 방법.
9. 반도체 디바이스의 제조 방법으로서,
기판 위에 배치된 유전체층 상에 비정질(amorphous) 또는 다결정 반도체층을 형성하는 단계;
상기 반도체층 상에 시드층을 형성하는 단계;
상기 시드층을 복수의 패터닝된 시드층으로 패터닝하는 단계; 및
상기 패터닝된 시드층을 결정화의 시드로서 사용하여 상기 반도체층 상에 결정화 작업을 수행하여, 이에 의해 상기 유전체층 위에 복수의 단결정질(single crystalline) 반도체층을 형성하는 단계
를 포함하는 반도체 디바이스의 제조 방법.
10. 제9항에 있어서, 상기 시드층은 MgO인 것인 반도체 디바이스의 제조 방법.
11. 제9항에 있어서, 상기 반도체층은 Si, SiGe 및 Ge 중 하나의 비정질 또는 다결정인 것인 반도체 디바이스의 제조 방법.
12. 제9항에 있어서, 상기 결정화 작업은 350℃ 내지 450℃의 온도에서의 열적 어닐링 또는 레이저 어닐링을 포함하는 것인 반도체 디바이스의 제조 방법.
13. 제9항에 있어서,
상기 패터닝된 시드층의 대향 측면들 상에 측벽 스페이서를 형성하는 단계;
소스/드레인 구조체를 형성하는 단계;
상기 측벽 스페이서, 상기 패터닝된 시드층 및 상기 소스/드레인 구조체 위에 층간 유전체(ILD) 층을 형성하는 단계;
상기 ILD 층이 형성된 후에, 상기 패터닝된 시드층을 제거하여, 이에 의해 게이트 공간을 형성하는 단계; 및
상기 게이트 공간 각각 내에 게이트 유전체층 및 게이트 전극층을 형성하는 단계를 더 포함하는 반도체 디바이스의 제조 방법.
14. 제9항에 있어서, 상기 결정화 작업은, 상기 시드층들 중 하나 아래의 결정화된 반도체층의 전방부가 상기 시드층들 중 하나에 인접한 상기 시드층들 중 다른 하나 아래의 결정화된 반도체층의 전방부에 조우하여, 이에 의해 결정 입계를 형성하도록 수행되는 것인 반도체 디바이스의 제조 방법.
15. 제9항에 있어서, 상기 결정화 작업은, 상기 시드층들 중 하나 아래의 결정화된 반도체층의 전방부가 상기 시드층들 중 하나에 인접한 상기 시드층들 중 다른 하나 아래의 결정화된 반도체층의 전방부에 조우하기 전에 정지되는 것인 반도체 디바이스의 제조 방법.
16. 반도체 디바이스에 있어서,
기판 상에 배치된 전자 디바이스;
상기 전자 디바이스 위에 배치된 하나 이상의 유전체층; 및
상기 하나 이상의 유전체층의 최상부층(uppermost layer) 상에 배치된 박막 트랜지스터
를 포함하고,
상기 박막 트랜지스터의 각각은,
상기 최상부층 상에 배치된 반도체층의 부분으로서 형성된 채널;
상기 채널 위에 배치된 게이트 유전체층;
상기 게이트 유전체층 위에 배치된 게이트 전극층;
상기 게이트 전극층의 대향 측면들 상에 배치된 측벽 스페이서; 및
소스 및 드레인을 포함하고,
상기 채널은 단결정이고,
결정 입계(grain boundary)가 상기 박막 트랜지스터들 중 하나의 박막 트랜지스터의 반도체층과 상기 박막 트랜지스터들 중 상기 하나의 박막 트랜지스터에 인접한 상기 박막 트랜지스터들 중 다른 하나의 박막 트랜지스터의 반도체층 사이에 존재하는 것인 반도체 디바이스.
17. 제16항에 있어서, 상기 전자 디바이스는 트랜지스터인 것인 반도체 디바이스.
18. 제17항에 있어서, 상기 트랜지스터는 핀 전계 효과 트랜지스터 및 게이트-올-어라운드 트랜지스터 중 하나인 것인 반도체 디바이스.
19. 제16항에 있어서, 상기 반도체층은 Si, SiGe 및 Ge 중 하나로 제조되는 것인 반도체 디바이스.
20. 제16항에 있어서, 상기 최상부층은 실리콘 산화물로 제조되는 것인 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스의 제조 방법으로서,
    기판 위에 배치된 유전체층(dielectric layer) 상에 반도체층을 형성하는 단계;
    상기 반도체층 상에 시드층(seed layer)을 형성하는 단계;
    상기 시드층을 패터닝된 시드층으로 패터닝하는 단계; 및
    상기 패터닝된 시드층을 결정화의 시드로서 사용하여 상기 반도체층에 대해 결정화 작업을 수행하여, 이에 의해 결정화된 반도체층을 형성하는 단계
    를 포함하는 반도체 디바이스의 제조 방법.
  2. 제1항에 있어서, 상기 시드층은 MgO인 것인 반도체 디바이스의 제조 방법.
  3. 제1항에 있어서, 상기 반도체층은 비정질 또는 다결정(poly crystal)인 것인 반도체 디바이스의 제조 방법.
  4. 제3항에 있어서, 상기 반도체층은 Si, SiGe 및 Ge 중 하나인 것인 반도체 디바이스의 제조 방법.
  5. 제1항에 있어서, 상기 시드층의 두께는 1 nm 내지 10 nm의 범위에 있는 것인 반도체 디바이스의 제조 방법.
  6. 제1항에 있어서, 상기 반도체층의 두께는 10 nm 내지 50 nm의 범위에 있는 것인 반도체 디바이스의 제조 방법.
  7. 제1항에 있어서, 상기 결정화 작업은 350℃ 내지 450℃의 온도에서의 열적 어닐링 또는 레이저 어닐링을 포함하는 것인 반도체 디바이스의 제조 방법.
  8. 제1항에 있어서,
    상기 패터닝된 시드층의 대향 측면들에 측벽 스페이서를 형성하는 단계;
    소스/드레인 구조체를 형성하는 단계;
    상기 측벽 스페이서, 상기 패터닝된 시드층 및 상기 소스/드레인 구조체 위에 층간 유전체(interlayer dielectric: ILD) 층을 형성하는 단계;
    상기 ILD 층이 형성된 후에, 상기 패터닝된 시드층을 제거하여, 이에 의해 게이트 공간을 형성하는 단계; 및
    상기 게이트 공간 내에 게이트 유전체층 및 게이트 전극층을 형성하는 단계를 더 포함하는 반도체 디바이스의 제조 방법.
  9. 반도체 디바이스의 제조 방법으로서,
    기판 위에 배치된 유전체층 상에 비정질(amorphous) 또는 다결정 반도체층을 형성하는 단계;
    상기 반도체층 상에 시드층을 형성하는 단계;
    상기 시드층을 복수의 패터닝된 시드층으로 패터닝하는 단계; 및
    상기 패터닝된 시드층을 결정화의 시드로서 사용하여 상기 반도체층 상에 결정화 작업을 수행하여, 이에 의해 상기 유전체층 위에 복수의 단결정질(single crystalline) 반도체층을 형성하는 단계
    를 포함하는 반도체 디바이스의 제조 방법.
  10. 반도체 디바이스에 있어서,
    기판 상에 배치된 전자 디바이스;
    상기 전자 디바이스 위에 배치된 하나 이상의 유전체층; 및
    상기 하나 이상의 유전체층의 최상부층(uppermost layer) 상에 배치된 박막 트랜지스터
    를 포함하고,
    상기 박막 트랜지스터의 각각은,
    상기 최상부층 상에 배치된 반도체층의 부분으로서 형성된 채널;
    상기 채널 위에 배치된 게이트 유전체층;
    상기 게이트 유전체층 위에 배치된 게이트 전극층;
    상기 게이트 전극층의 대향 측면들 상에 배치된 측벽 스페이서; 및
    소스 및 드레인을 포함하고,
    상기 채널은 단결정이고,
    결정 입계(grain boundary)가 상기 박막 트랜지스터들 중 하나의 박막 트랜지스터의 반도체층과 상기 박막 트랜지스터들 중 상기 하나의 박막 트랜지스터에 인접한 상기 박막 트랜지스터들 중 다른 하나의 박막 트랜지스터의 반도체층 사이에 존재하는 것인 반도체 디바이스.
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