DE102019112120A1 - Verfahren zur herstellung eines halbleiter-bauelements und halbleiter-bauelement - Google Patents

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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
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    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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Abstract

Bei einem Verfahren zur Herstellung eines Halbleiter-Bauelements wird eine einkristalline Oxidschicht über einem Substrat hergestellt. Nachdem die einkristalline Oxidschicht hergestellt worden ist, wird eine Isolationsstruktur zum Definieren eines aktiven Bereichs hergestellt. Über der einkristallinen Oxidschicht wird eine Gatestruktur in dem aktiven Bereich hergestellt. Es wird eine Source-/Drain-Struktur hergestellt.

Description

  • Verwandte Anmeldung
  • Die vorliegende Anmeldung beansprucht die Priorität der am 28. September 2018 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/738.595, die durch Bezugnahme aufgenommen ist.
  • Hintergrund der Erfindung
  • Die herkömmliche CMOS-Technologie (CMOS: komplementärer Metall-Oxid-Halbleiter) wird oft implementiert, um eine große Anzahl von Halbleiter-Bauelementen, wie etwa Metalloxidhalbleiter-Feldeffekttransistoren (MOSFETs) und Bipolartransistoren (BJTs) auf ungefähr der gleichen Ebene auf einem einzelnen integrierten IC-Chip (IC: integrierter Schaltkreis) herzustellen. In modernen IC-Chips sind Transistoren auf mehreren Ebenen angeordnet.
  • Figurenliste
  • Die vorliegende Erfindung lässt sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind und nur der Erläuterung dienen. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1 zeigt eine von mehreren Herstellungsstufen für ein FET-Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 2 zeigt eine von mehreren Herstellungsstufen für ein FET-Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 3 zeigt eine von mehreren Herstellungsstufen für ein FET-Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 4 zeigt eine von mehreren Herstellungsstufen für ein FET-Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 5 zeigt eine von mehreren Herstellungsstufen für ein FET-Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 6 zeigt eine von mehreren Herstellungsstufen für ein FET-Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 7 zeigt eine von mehreren Herstellungsstufen für ein FET-Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 8 zeigt eine von mehreren Herstellungsstufen für ein FET-Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 9 zeigt eine von mehreren Herstellungsstufen für ein FET-Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 10 zeigt eine von mehreren Herstellungsstufen für ein FET-Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 11 zeigt eine von mehreren Herstellungsstufen für ein FET-Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 12 zeigt eine von mehreren Herstellungsstufen für ein FET-Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung.
    • Die 13A und 13B zeigen eine von mehreren Herstellungsstufen für ein FET-Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 14 zeigt eine von mehreren Herstellungsstufen für ein FET-Halbleiter-Bauelement gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
    • 15 zeigt eine von mehreren Herstellungsstufen für ein FET-Halbleiter-Bauelement gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
    • 16 zeigt eine von mehreren Herstellungsstufen für ein FET-Halbleiter-Bauelement gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
    • 17 zeigt eine von mehreren Herstellungsstufen für ein FET-Halbleiter-Bauelement gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
    • 18 zeigt eine von mehreren Herstellungsstufen für ein FET-Halbleiter-Bauelement gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
    • 19 zeigt eine von mehreren Herstellungsstufen für ein FET-Halbleiter-Bauelement gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
    • 20 zeigt eine von mehreren Herstellungsstufen für ein FET-Halbleiter-Bauelement gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
    • 21 zeigt eine von mehreren Herstellungsstufen für ein FET-Halbleiter-Bauelement gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
    • 22 zeigt eine von mehreren Herstellungsstufen für ein FET-Halbleiter-Bauelement gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
    • 23 zeigt eine von mehreren Herstellungsstufen für ein FET-Halbleiter-Bauelement gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
    • 24 zeigt eine von mehreren Herstellungsstufen für ein FET-Halbleiter-Bauelement gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
    • 25 zeigt eine von mehreren Herstellungsstufen für ein FET-Halbleiter-Bauelement gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
    • 26 zeigt eine von mehreren Herstellungsstufen für ein FET-Halbleiter-Bauelement gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
    • 27 zeigt eine von mehreren Herstellungsstufen für ein FET-Halbleiter-Bauelement gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
    • 28 zeigt eine von mehreren Herstellungsstufen für ein FET-Halbleiter-Bauelement gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
    • 29 zeigt eine von mehreren Herstellungsstufen für ein FET-Halbleiter-Bauelement gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
    • 30 zeigt eine von mehreren Herstellungsstufen für ein FET-Halbleiter-Bauelement gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
    • 31 zeigt eine von mehreren Herstellungsstufen für ein FET-Halbleiter-Bauelement gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
    • 32 zeigt eine von mehreren Herstellungsstufen für ein FET-Halbleiter-Bauelement gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
    • 33 zeigt eine von mehreren Herstellungsstufen für ein FET-Halbleiter-Bauelement gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
    • 34 zeigt eine von mehreren Herstellungsstufen für ein FET-Halbleiter-Bauelement gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
    • 35 zeigt eine von mehreren Herstellungsstufen für ein FET-Halbleiter-Bauelement gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
    • 36A zeigt eine von mehreren Herstellungsstufen für ein FET-Halbleiter-Bauelement gemäß einer weiteren Ausführungsform der vorliegenden Erfindung. 36B zeigt eine von mehreren Herstellungsstufen für ein FET-Halbleiter-Bauelement gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
    • 37 zeigt eine Schnittansicht eines FET-Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Detaillierte Beschreibung
  • Es ist klar, dass die nachstehende Beschreibung viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereitstellt. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel sind die Abmessungen von Elementen nicht auf den angegebenen Bereich oder die angegebenen Werte beschränkt, sondern sie können von Prozessbedingungen und/oder gewünschten Eigenschaften des Bauelements abhängig sein. Außerdem kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Verschiedene Elemente können der Einfachheit und Übersichtlichkeit halber beliebig in verschiedenen Maßstäben gezeichnet sein.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden. Darüber hinaus kann der Begriff „hergestellt aus“ entweder „weist auf“ oder „besteht aus“ bedeuten. In der vorliegenden Erfindung bedeutet die Wendung „ein Element aus der Gruppe A, B und C“ „A, B und/oder C“ (A, B, C, A und B, A und C, B und C, oder A, B und C) und bedeutet nicht ein Element von A, ein Element von B und ein Element von C, wenn nicht anders angegeben.
  • Bei einem Transistor-Herstellungsprozess im Back End of Line (BEOL) gibt es einen Schlüsselprozess zum Herstellen einer qualitativ hochwertigen kristallinen Halbleiterschicht für einen Kanal des Transistors über einer nicht-kristallinen Schicht, wie etwa einer Siliziumoxidschicht. Die Verfahren zum Herstellen eines kristallinen Halbleiters auf einer Siliziumoxidschicht sind: (a) Aufwachsen einer Halbleiterschicht in einem amorphen Zustand und anschließendes Hochtemperatur-Tempern; und (b) Aufwachsen einer Halbleiterschicht unter Verwendung eines Kristallkeims von einem kristallinen Si-Substrat. Beide Verfahren sind für einen BEOL-Prozess nicht geeignet, da bei dem Verfahren (a) das Wärmebudget begrenzt ist, zum Beispiel auf unter 450 °C, und bei dem Verfahren (b) die kristalline Seed-Schicht durch mehrere Metall- und Zwischenschicht-Dielektrikum-Schichten hindurchgehen muss.
  • Die vorliegende Erfindung stellt ein Verfahren zum Herstellen einer qualitativ hochwertigen kristallinen Halbleiterschicht und einer amorphen (nicht-kristallinen) dielektrischen Schicht bereit. Außerdem stellt die vorliegende Erfindung ein selbstjustiertes Verfahren zum Herstellen von Transistoren in den Bereichen bereit, in denen polykristalline oder amorphe Halbleiterschichten in eine kristalline Schicht mit einem höheren Grad an Kristallinität umgewandelt werden.
  • Bei den nachstehenden Ausführungsformen können Materialien, Konfigurationen, Abmessungen und/oder Prozesse einer Ausführungsform auch bei einer anderen Ausführungsform verwendet werden, wenn nicht anders angegeben, und ihre detaillierte Erläuterung kann entfallen.
  • Die 1 bis 13A zeigen verschiedene Herstellungsstufen für ein FET-Halbleiter-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung. Es ist klar, dass weitere Schritte vor, während und nach den in den 1 bis 13A gezeigten Prozessen vorgesehen werden können und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Schritte/Prozesse ist austauschbar. Außerdem werden in der vorliegenden Erfindung eine Source und ein Drain austauschbar verwendet, und eine Source / ein Drain bezieht sich auf eine Source und/oder einen Drain.
  • Wie in 1 gezeigt ist, wird ein Substrat 10 bereitgestellt. Bei einigen Ausführungsformen weist das Substrat 10 eine einkristalline Halbleiterschicht zumindest auf seinem Oberflächenteil auf. Das Substrat 10 kann ein einkristallines Halbleitermaterial aufweisen, wie etwa Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb und InP. Bei bestimmten Ausführungsformen besteht das Substrat 10 aus kristallinem Si, SiGe oder Ge. Das Substrat 10 kann bei einigen Ausführungsformen eine oder mehrere Pufferschichten (nicht dargestellt) in seinem Oberflächenbereich aufweisen. Die Pufferschichten dienen zum schrittweisen Ändern der Gitterkonstante von der des Substrats zu der der Source-/Drain-Bereiche. Die Pufferschichten können aus epitaxial aufgewachsenen einkristallinen Halbleitermaterialien bestehen, wie etwa Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP und InP. Bei einer speziellen Ausführungsform weist das Substrat 10 Siliziumgermanium(SiGe)-Pufferschichten auf, die epitaxial auf dem Siliziumsubstrat 10 aufgewachsen sind. Die Germaniumkonzentration der SiGe-Pufferschichten kann von 30 Atom-% Germanium für die unterste Polymerschicht auf 70 Atom-% Germanium für die oberste Polymerschicht steigen.
  • Wie weiterhin in 1 gezeigt ist, werden eine oder mehrere dielektrische Schichten 20 über dem Substrat 10 hergestellt. Bei einigen Ausführungsformen werden ein oder mehrere elektronische Bauelemente, wie etwa Transistoren, Speicher, z. B. ein dynamischer Direktzugriffsspeicher (DRAM), ein statischer RAM, ein magnetischer RAM und/oder ein Phasenwechsel-RAM, auf dem Substrat 10 hergestellt, und die eine oder die mehreren dielektrischen Schichten 20 bedecken die elektronischen Bauelemente. Außerdem werden eine oder mehrere Metallverdrahtungsstrukturen in die dielektrischen Schichten 20 eingebettet. Das dielektrische Material für die dielektrischen Schichten 20 umfasst Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid (SiON), SiCN, Fluorsilicatglas (FSG) oder ein dielektrisches Low-k-Material, und es wird durch chemische Aufdampfung bei Tiefdruck (LPCVD), Plasma-CVD oder fließfähige CVD oder mit einem anderen geeigneten Schichtherstellungsverfahren abgeschieden. Nach der Herstellung der dielektrischen Schichten 20 kann ein Temperprozess durchgeführt werden. Bei einigen Ausführungsformen wird eine Planarisierung, wie etwa eine chemisch-mechanische Polierung (CMP) und/oder ein Rückätzprozess, durchgeführt, um die Oberfläche der dielektrischen Schicht 20 zu ebnen.
  • Bleiben wir bei 1. Über der dielektrischen Schicht 20 wird eine Halbleiterschicht 30 als ein Kanal-Halbleitermaterial hergestellt. Das Halbleitermaterial für die Halbleiterschicht 30 umfasst bei einigen Ausführungsformen Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb und InP. Bei bestimmten Ausführungsformen besteht die Halbleiterschicht 30 aus Si, SiGe oder Ge.
  • Bei einigen Ausführungsformen wird die Halbleiterschicht 30 durch CVD, Atomlagenabscheidung (ALD) oder mit einem anderen geeigneten Schichtherstellungsverfahren hergestellt. Bei einigen Ausführungsformen erfolgt die Schichtherstellung bei einer Temperatur von weniger als etwa 450 °C. Bei einigen Ausführungsformen erfolgt die Schichtherstellung bei einer Temperatur von gleich oder höher als etwa 25 °C. Bei einigen Ausführungsformen wird Si2H6-Gas als eine Gasquelle für Si verwendet, und Ge2H6-Gas wird als eine Gasquelle für Ge verwendet. Bei bestimmten Ausführungsformen werden statt oder zusätzlich zu Ge2H6 und/oder Si2H6 GeH4 und/oder SiH4 verwendet. Bei einigen Ausführungsformen ist die Halbleiterschicht 30 amorph oder polykristallin. Bei einigen Ausführungsformen wird die Halbleiterschicht 30 entsprechend mit Dotierungsstoffen dotiert, wie etwa P, As, Sb und/oder B. Die Dotierungsstoffe werden in situ während der Schichtherstellung dotiert oder durch Ionenimplantation oder Plasmadotierung nach der Herstellung der Halbleiterschicht 30 dotiert. Eine Dicke der Halbleiterschicht 30 beträgt bei einigen Ausführungsformen etwa 5 nm bis etwa 500 nm und bei anderen Ausführungsformen etwa 10 nm bis etwa 50 nm.
  • Wie in 2 gezeigt ist, wird dann eine Seed-Schicht 40 über der Halbleiterschicht 30 hergestellt. Bei einigen Ausführungsformen wird keine Seed-Schicht unter der Halbleiterschicht 30 hergestellt. Bei einigen Ausführungsformen besteht die Seed-Schicht 40 aus einem Metalloxid, das die Eigenschaft hat, bei der Abscheidung oder bei Tieftemperatur-Tempern bei etwa 300 °C bis etwa 450 °C kristallin zu sein. Bei bestimmten Ausführungsformen besteht die Seed-Schicht 40 aus Magnesiumoxid (MgO). Bei einigen Ausführungsformen ist die MgO-Seed-Schicht 40 einkristallin. Bei anderen Ausführungsformen ist die MgO-Seed-Schicht 40 polykristallin oder sie hat mehrere einkristalline Domänen. Die Seed-Schicht 40 kann durch CVD, ALD, physikalische Aufdampfung (PVD) wie Sputtern oder mit einem anderen geeigneten Schichtherstellungsverfahren hergestellt werden. Eine Dicke der Seed-Schicht 40 beträgt bei einigen Ausführungsformen etwa 1 nm bis etwa 100 nm und bei anderen Ausführungsformen etwa 2 nm bis etwa 20 nm. Bei bestimmten Ausführungsformen beträgt die Dicke der Seed-Schicht 40 etwa 1 nm bis etwa 10 nm. Bei anderen Ausführungsformen wird HfO2, La2Hf2O7, Y2O3, SrTiO3 oder HfZrO2 als die Seed-Schicht 40 verwendet.
  • Wie in 3 gezeigt ist, wird dann mit einem oder mehreren lithografischen und Ätzprozessen die Seed-Schicht 40 zu einer strukturierten Seed-Schicht 45 strukturiert. Der lithografische Prozess umfasst UV-Lithografie, DUV-Lithografie (DUV: tiefes Ultraviolett), EUV-Lithografie (EUV: extremes Ultraviolett), Elektronenstrahl-Lithografie (E-Strahl-Lithografie), und der Ätzprozess umfasst Plasma-Trockenätzung. Die strukturierte Seed-Schicht 45 entspricht einer Gate-Elektrode eines später hergestellten FET. Somit entspricht eine Breite Wi der strukturierten Seed-Schicht 45 einer Gatelänge des FET, und die strukturierte Seed-Schicht 45 hat eine Form, die der Gate-Elektrode des FET entspricht. Bei einigen Ausführungsformen hat die strukturierte Seed-Schicht 45 eine Linienform. Die Breite W1 beträgt bei einigen Ausführungsformen etwa 5 nm bis etwa 500 nm und bei anderen Ausführungsformen etwa 20 nm bis etwa 200 nm.
  • Wie in den 4 bis 7 gezeigt ist, wird anschließend ein Kristallisationsprozess durchgeführt, um die Halbleiterschicht 30 zu kristallisieren. Der Kristallisationsprozess umfasst thermisches Tempern. Bei einigen Ausführungsformen umfasst das thermische Tempern einen Laser-Temperprozess unter Verwendung eines Nanosekundenlasers, der von der Seed-Schicht durchgelassen wird. Bei anderen Ausführungsformen umfasst das thermische Tempern ein Tieftemperatur-Tempern bei etwa 350 °C bis etwa 450 °C.
  • Wie in den 5 und 6 gezeigt ist, beginnt die Halbleiterschicht 30, von der Unterseite der strukturierten Seed-Schicht (die einem Kanalbereich des später hergestellten FET entspricht) als eine Kristallschablone zu kristallisieren. Durch Fortsetzen des thermischen Temperprozesses dehnen sich kristallisierte Teile 35 der Halbleiterschicht 30 seitlich in Source-/Drain-Bereiche aus, wie in 7 gezeigt ist. Bei einigen Ausführungsformen wird die gesamte Halbleiterschicht 30 kristallin.
  • Wie in 8 gezeigt ist, werden anschließend Seitenwand-Abstandshalter 50 auf gegenüberliegenden Seitenflächen der strukturierten Seed-Schicht 45 hergestellt. Eine Schutzschicht aus einem Isoliermaterial für die Seitenwand-Abstandshalter 50 wird durch CVD oder mit anderen geeigneten Verfahren konform hergestellt. Die Schutzschicht wird konform abgeschieden, sodass sie so hergestellt wird, dass sie im Wesentlichen gleiche Dicken auf vertikalen Flächen, wie etwa den Seitenwänden, auf horizontalen Flächen und einer Oberseite der strukturieren Seed-Schicht 45 hat. Bei einigen Ausführungsformen wird die Schutzschicht mit einer Dicke von etwa 2 nm bis etwa 30 nm abgeschieden. Bei einer Ausführungsform ist das Isoliermaterial der Schutzschicht von den Materialien der strukturierten Seed-Schicht 45 verschieden und ist ein Material auf Siliziumnitrid-Basis, wie etwa Siliziumnitrid, SiON, SiOCN oder SiCN oder Kombinationen davon. Bei einigen Ausführungsformen besteht die Schutzschicht (Seitenwand-Abstandshalter 50) aus Siliziumnitrid. Die Seitenwand-Abstandshalter 50 werden durch anisotrope Ätzung auf gegenüberliegenden Seitenflächen der strukturierten Seed-Schicht 45 hergestellt, wie in 8 gezeigt ist. Die strukturierte Seed-Schicht 45 funktioniert in einem Gate-Ersetzungsprozess als eine Dummy-Gate-Elektrode.
  • Wie in 9 gezeigt ist, werden dann ein Source-Bereich und ein Drain-Bereich hergestellt. Bei einigen Ausführungsformen weisen die Source-/Drain-Bereiche 60 eine oder mehrere epitaxiale Halbleiterschichten auf. Die Source-/Drain-Epitaxialschicht 60 umfasst eine oder mehrere Schichten aus Si, SiP, SiC und SiCP für einen n-Kanal-FET oder Si, SiGe und Ge für einen p-Kanal-FET. Für den p-Kanal-FET kann auch Bor (B) in dem Source-/Drain-Bereich verwendet werden. Die Source-/Drain-Epitaxialschicht 60 wird mit einem epitaxialen Aufwachsverfahren durch CVD, ALD oder Molekularstrahlepitaxie (MBE) hergestellt. Bei einigen Ausführungsformen werden die Source-/Drain-Bereiche der kristallisierten Halbleiterschicht 35 durch Ätzen ausgespart, und dann wird die Source-/Drain- Epitaxialschicht 60 über den ausgesparten Source-/Drain-Bereichen der kristallisierten Halbleiterschicht 35 hergestellt. Bei anderen Ausführungsformen werden ein oder mehrere Ionenimplantationsprozesse durchgeführt, um Dotierungsstoffe in die Source-/Drain-Bereiche der kristallisierten Halbleiterschicht 35 einzubringen.
  • Dann wird eine erste Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 65 über der Source-/Drain-Epitaxialschicht 60 und der strukturierten Seed-Schicht 45 hergestellt. Die Materialien für die erste ILD-Schicht 65 sind Verbindungen mit Si, O, C und/oder H, wie etwa Siliziumoxid, SiCOH und SiOC. Für die erste ILD-Schicht 65 können organische Materialien, wie etwa Polymere, verwendet werden. Nachdem die erste ILD-Schicht 65 hergestellt worden ist, wird ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt, sodass der obere Teil der strukturierten Seed-Schicht 45 freigelegt wird, wie in 10 gezeigt ist. Bei einigen Ausführungsformen funktioniert die strukturierte Seed-Schicht 45 als eine CMP-Stoppschicht. Bei einigen Ausführungsformen wird vor der Herstellung der ersten ILD-Schicht 65 eine Kontakt-Ätzstoppschicht, wie etwa eine Siliziumnitridschicht oder eine Siliziumoxidnitridschicht hergestellt.
  • Dann wird die strukturierte Seed-Schicht 45 entfernt, sodass ein Gate-Zwischenraum 47 entsteht, wie in 11 gezeigt ist. Die strukturierte Seed-Schicht 45 wird durch Plasma-Trockenätzung und/oder Nassätzung entfernt.
  • Nachdem die strukturierte Seed-Schicht 45 entfernt worden ist, werden eine dielektrische Gateschicht 70 und eine Gate-Elektrode 75 in dem Gate-Zwischenraum 47 hergestellt, wie in 12 gezeigt ist. Bei einigen Ausführungsformen umfasst die dielektrische Gateschicht 70 eine oder mehrere Schichten aus einem dielektrischen Material, wie etwa Siliziumoxid, Siliziumnitrid, einem dielektrischen High-k-Material, einem anderen geeigneten dielektrischen Material und/oder Kombinationen davon. Beispiele für das dielektrische High-k-Material sind HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirconiumoxid, Aluminiumoxid, Titanoxid, Hafniumoxid-Aluminiumoxid-Legierung (HfO2-Al2O3), andere geeignete dielektrische High-k-Materialien und/oder Kombinationen davon. Bei einigen Ausführungsformen weist die dielektrische Gateschicht 70 eine Grenzflächenschicht auf, die zwischen der Kanalschicht 35 und dem dielektrischen Material durch chemische Oxidation hergestellt wird. Die dielektrische Gateschicht 70 kann durch CVD, ALD oder mit einem anderen geeigneten Verfahren hergestellt werden. Bei einer Ausführungsform wird die dielektrische Gateschicht 70 mit einem hoch-konformen Abscheidungsverfahren wie ALD hergestellt, um die Herstellung einer dielektrischen Gateschicht mit einer gleichbleibenden Dicke in der Nähe jeder Kanalschicht sicherzustellen. Die Dicke der dielektrischen Gateschicht 70 beträgt bei einer Ausführungsform etwa 1 nm bis etwa 10 nm.
  • Anschließend wird eine Gate-Elektrodenschicht 75 auf der dielektrischen Gateschicht 70 hergestellt. Die Gate-Elektrodenschicht 75 weist eine oder mehrere Schichten aus einem leitfähigen Material auf, wie etwa Polysilizium, Aluminium, Kupfer, Titan, Tantal, Wolfram, Cobalt, Molybdän, Tantalnitrid, Nickelsilizid, Cobaltsilizid, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, Metalllegierungen, andere geeignete Materialien und/oder Kombinationen davon. Die Gate-Elektrodenschicht 75 kann durch CVD, ALD, Elektroplattierung oder mit einem anderen geeigneten Verfahren hergestellt werden. Die Metalle für die dielektrische Gateschicht 70 und die Gate-Elektrodenschicht 75 werden ebenfalls über der Oberseite der ersten ILD-Schicht 65 abgeschieden. Das Material für die Gate-Elektrodenschicht, das über der ILD-Schicht 65 abgeschieden worden ist, wird dann zum Beispiel mit einer CMP planarisiert, bis die Oberseite der ILD-Schicht 65 freigelegt ist. Bei einigen Ausführungsformen wird nach der Planarisierung die metallische Gate-Elektrodenschicht 75 ausgespart, und über der ausgesparten Gate-Elektrodenschicht wird eine isolierende Verkappungsschicht (nicht dargestellt) hergestellt. Die isolierende Verkappungsschicht weist eine oder mehrere Schichten aus einem Material auf Siliziumnitrid-Basis auf, wie etwa Siliziumnitrid. Die isolierende Verkappungsschicht kann durch Abscheiden eines Isoliermaterials und anschließende Planarisierung hergestellt werden.
  • Bei bestimmten Ausführungsformen der vorliegenden Erfindung werden eine oder mehrere Austrittsarbeits-Einstellungsschichten (nicht dargestellt) zwischen die dielektrische Gateschicht 70 und die Gate-Elektrodenschicht 75 geschichtet. Die Austrittsarbeits-Einstellungsschichten bestehen aus einem leitfähigen Material, wie etwa einer Einfachschicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC oder einer Multischicht aus zwei oder mehreren dieser Materialien. Für den n-Kanal-FET werden eine oder mehrere der Verbindungen/Elemente TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi als die Austrittsarbeits-Einstellungsschicht verwendet, und für den p-Kanal-FET werden eine oder mehrere der Verbindungen/Elemente TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co für die Austrittsarbeits-Einstellungsschicht verwendet. Die Austrittsarbeits-Einstellungsschicht kann durch ALD, PVD, CVD, Elektronenstrahlverdampfung oder mit einem anderen geeigneten Verfahren hergestellt werden. Außerdem kann die Austrittsarbeits-Einstellungsschicht getrennt für den n-Kanal-FET und den p-Kanal-FET hergestellt werden, für die unterschiedliche Metallschichten verwendet werden können.
  • Wie in 13A gezeigt ist, wird außerdem eine zweite ILD-Schicht 80 über der ersten ILD-Schicht 65 hergestellt, und leitfähige Kontakte 85, die durch die zweite ILD-Schicht 80 oder die zweite und die erste ILD-Schicht hindurchgehen, werden so hergestellt, dass sie die Gate-Elektrode 75 und die Source-/Drain-Epitaxialschichten 60 kontaktieren. In der ersten und/oder der zweiten ILD-Schicht werden Kontaktöffnungen erzeugt. In und über den Kontaktöffnungen werden eine oder mehrere Schichten aus leitfähigen Materialien hergestellt, und dann wird eine Planarisierung, wie etwa eine CMP, durchgeführt, um die leitfähigen Kontakte 85 herzustellen, wie in 13A gezeigt ist. Bei einigen Ausführungsformen umfassen die leitfähigen Kontakte 85 eine Deckschicht und eine Body-Schicht. Die Deckschicht ist eine Sperrschicht und/oder eine Klebstoffschicht (Haftschicht). Bei einigen Ausführungsformen wird eine Ti-Schicht auf der Source-/Drain-Epitaxialschicht 60 hergestellt, und eine TiN- oder TaN-Schicht wird auf der Ti-Schicht als die Deckschicht hergestellt. Die Body-Schicht weist eine oder mehrere Schichten aus Co, Ni, W, Ti, Ta, Cu oder Al oder einem anderen geeigneten Material auf.
  • Es ist klar, dass der FET weitere CMOS-Prozesse durchläuft, um verschiedene Strukturelemente, wie etwa Kontakte/Durchkontaktierungen, metallische Verbindungsschichten, dielektrische Schichten, Passivierungsschichten usw. herzustellen.
  • Wie in 13A gezeigt ist, wird bei anderen Ausführungsformen der Kristallisationsprozess beendet, wenn die kristallisierten Teile 35 in den erforderlichen Bereichen, wie etwa den Kanalbereichen und den Source-/Drain-Bereichen, hergestellt worden sind. Daher gibt es einen Teil der nicht-kristallisierten Halbleiterschicht 30, der amorph oder polykristallin ist.
  • Die 14 bis 23 zeigen verschiedene Stufen der Herstellung eines FET-Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. Es ist klar, dass weitere Schritte vor, während und nach den in den 14 bis 23 gezeigten Schritten vorgesehen werden können und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Schritte/Prozesse ist austauschbar.
  • Ähnlich wie in den 1 und 2 wird eine Seed-Schicht 40 über der Halbleiterschicht 30 hergestellt. Wie in 14 gezeigt ist, wird die Seed-Schicht 40 dann mit einem oder mehreren lithografischen und Ätzprozessen zu mehreren strukturierten Seed-Schichten 45 strukturiert. Der lithografische Prozess umfasst UV-Lithografie, DUV-Lithografie, EUV-Lithografie, Elektronenstrahl-Lithografie, und der Ätzprozess umfasst Plasma-Trockenätzung. Die strukturierten Seed-Schichten 45 entsprechen Gate-Elektroden von später hergestellten FETs. Bei einigen Ausführungsformen haben die strukturierten Seed-Schichten 45 eine Linienform. Die Breite W1 der strukturierten Seed-Schichten 45 beträgt bei einigen Ausführungsformen etwa 5 nm bis etwa 500 nm und bei anderen Ausführungsformen etwa 20 nm bis etwa 200 nm.
  • Wie in den 15 bis 18 gezeigt ist, wird anschließend ein Kristallisationsprozess durchgeführt, um die Halbleiterschicht 30 zu kristallisieren. Der Kristallisationsprozess umfasst ein thermisches Tempern. Bei einigen Ausführungsformen umfasst das thermische Tempern einen Laser-Temperprozess unter Verwendung eines Nanosekundenlasers, der von der Seed-Schicht durchgelassen wird. Bei anderen Ausführungsformen umfasst das thermische Tempern eine Tieftemperatur-Tempern bei etwa 350 °C bis etwa 450 °C.
  • Wie in den 16 und 17 gezeigt ist, beginnt die Halbleiterschicht 30, von den Unterseiten der strukturierten Seed-Schichten 45 (die Kanalbereichen der später hergestellten FETs entsprechen) als eine Kristallschablone zu kristallisieren. Durch Fortsetzen des thermischen Temperprozesses dehnen sich kristallisierte Teile 35 der Halbleiterschicht 30 seitlich in Source-/Drain-Bereiche aus, wie in 17 gezeigt ist.
  • Wie in 18 gezeigt ist, treffen die vorderen Teile der kristallisierten Halbleiterschichten 35 jeweils mit dem benachbarten vorderen Teil der kristallisierten Halbleiterschichten 35 zusammen, sodass eine Korngrenze 37 entsteht.
  • Wie in 19 gezeigt ist, werden anschließend Seitenwand-Abstandshalter 50 auf gegenüberliegenden Seitenflächen der strukturierten Seed-Schichten 45 hergestellt. Eine Schutzschicht aus einem Isoliermaterial für die Seitenwand-Abstandshalter 50 wird durch CVD oder mit anderen geeigneten Verfahren konform hergestellt. Die Schutzschicht wird konform abgeschieden, sodass sie so hergestellt wird, dass sie im Wesentlichen gleiche Dicken auf vertikalen Flächen, wie etwa den Seitenwänden, auf horizontalen Flächen und Oberseiten der strukturieren Seed-Schichten 45 hat. Bei einigen Ausführungsformen wird die Schutzschicht mit einer Dicke von etwa 2 nm bis etwa 30 nm abgeschieden. Bei einer Ausführungsform ist das Isoliermaterial der Schutzschicht von den Materialien der strukturierten Seed-Schichten 45 verschieden und ist ein Material auf Siliziumnitrid-Basis, wie etwa Siliziumnitrid, SiON, SiOCN oder SiCN oder Kombinationen davon. Bei einigen Ausführungsformen besteht die Schutzschicht (Seitenwand-Abstandshalter 50) aus Siliziumnitrid. Die Seitenwand-Abstandshalter 50 werden durch anisotrope Ätzung auf gegenüberliegenden Seitenflächen der strukturierten Seed-Schichten 45 hergestellt, wie in 19 gezeigt ist. Die strukturierten Seed-Schichten 45 funktionieren in einem Gate-Ersetzungsprozess als eine Dummy-Gate-Elektrode.
  • Wie in 20 gezeigt ist, werden dann Source-Bereiche und Drain-Bereiche hergestellt. Bei einigen Ausführungsformen weisen die Source-/Drain-Bereiche 60 eine oder mehrere epitaxiale Halbleiterschichten auf. Die Source-/Drain-Epitaxialschichten 60 umfassen eine oder mehrere Schichten aus Si, SiP, SiC und SiCP für einen n-Kanal-FET oder Si, SiGe und Ge für einen p-Kanal-FET. Für den p-Kanal-FET kann auch Bor (B) in dem Source-/Drain-Bereich verwendet werden. Die Source-/Drain-Epitaxialschicht 60 wird mit einem epitaxialen Aufwachsverfahren durch CVD, ALD oder MBE hergestellt. Bei einigen Ausführungsformen werden die Source-/Drain-Bereiche der kristallisierten Halbleiterschicht 35 durch Ätzen ausgespart, und dann werden die Source-/Drain-Epitaxialschichten 60 über den ausgesparten Source-/Drain-Bereichen der kristallisierten Halbleiterschicht 35 hergestellt. Bei anderen Ausführungsformen werden ein oder mehrere Ionenimplantationsprozesse durchgeführt, um Dotierungsstoffe in die Source-/Drain-Bereiche der kristallisierten Halbleiterschicht 35 einzubringen. Bei einigen Ausführungsformen füllen die Source-/Drain-Epitaxialschichten 60 Zwischenräume zwischen benachbarten Dummy-Gate-Elektroden (strukturierte Seed-Schichten 45) vollständig, und bei anderen Ausführungsformen füllen die Source-/Drain-Epitaxialschichten 60 Zwischenräume zwischen benachbarten Dummy-Gate-Elektroden nur teilweise.
  • Dann wird eine erste Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 65 über den Source-/Drain-Epitaxialschichten 60 und den strukturierten Seed-Schichten 45 hergestellt. Die Materialien für die erste ILD-Schicht 65 sind Verbindungen mit Si, O, C und/oder H, wie etwa Siliziumoxid, SiCOH und SiOC. Für die erste ILD-Schicht 65 können organische Materialien, wie etwa Polymere, verwendet werden. Nachdem die erste ILD-Schicht 65 hergestellt worden ist, wird ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt, sodass die oberen Teile der strukturierten Seed-Schichten 45 freigelegt werden, wie in 21 gezeigt ist. Bei einigen Ausführungsformen funktionieren die strukturierten Seed-Schichten 45 als eine CMP-Stoppschicht. Bei einigen Ausführungsformen wird vor der Herstellung der ersten ILD-Schicht 65 eine Kontakt-Ätzstoppschicht, wie etwa eine Siliziumnitridschicht oder eine Siliziumoxidnitridschicht, hergestellt.
  • Dann werden die strukturierten Seed-Schichten 45 entfernt, sodass Gate-Zwischenräume 47 entstehen, wie in 22 gezeigt ist. Die strukturierten Seed-Schichten 45 werden durch Plasma-Trockenätzung und/oder Nassätzung entfernt.
  • Nachdem die strukturierten Seed-Schichten 45 entfernt worden sind, werden eine dielektrische Gateschicht 70 und eine Gate-Elektrode 75 in jedem der Gate-Zwischenräume 47 hergestellt, wie in 23 gezeigt ist. Bei einigen Ausführungsformen umfasst die dielektrische Gateschicht 70 eine oder mehrere Schichten aus einem dielektrischen Material, wie etwa Siliziumoxid, Siliziumnitrid, einem dielektrischen High-k-Material, einem anderen geeigneten dielektrischen Material und/oder Kombinationen davon. Beispiele für dielektrische High-k-Materialien sind HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirconiumoxid, Aluminiumoxid, Titanoxid, Hafniumoxid-Aluminiumoxid-Legierung (HfO2-Al2O3), andere geeignete dielektrische High-k-Materialien und/oder Kombinationen davon. Bei einigen Ausführungsformen weist die dielektrische Gateschicht 70 eine Grenzflächenschicht auf, die zwischen der Kanalschicht 35 und dem dielektrischen Material durch chemische Oxidation hergestellt wird. Die dielektrische Gateschicht 70 kann durch CVD, ALD oder mit einem anderen geeigneten Verfahren hergestellt werden. Bei einer Ausführungsform wird die dielektrische Gateschicht 70 mit einem hoch-konformen Abscheidungsverfahren wie ALD hergestellt, um die Herstellung einer dielektrischen Gateschicht mit einer gleichbleibenden Dicke in der Nähe jeder Kanalschicht sicherzustellen. Die Dicke der dielektrischen Gateschicht 70 beträgt bei einer Ausführungsform etwa 1 nm bis etwa 10 nm.
  • Anschließend wird eine Gate-Elektrodenschicht 75 auf der dielektrischen Gateschicht 70 hergestellt. Die Gate-Elektrodenschicht 75 weist eine oder mehrere Schichten aus einem leitfähigen Material auf, wie etwa Polysilizium, Aluminium, Kupfer, Titan, Tantal, Wolfram, Cobalt, Molybdän, Tantalnitrid, Nickelsilizid, Cobaltsilizid, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, Metalllegierungen, andere geeignete Materialien und/oder Kombinationen davon. Die Gate-Elektrodenschicht 75 kann durch CVD, ALD, Elektroplattierung oder mit einem anderen geeigneten Verfahren hergestellt werden. Die Metalle für die dielektrische Gateschicht 70 und die Gate-Elektrodenschicht 75 werden ebenfalls über der Oberseite der ersten ILD-Schicht 65 abgeschieden. Das Material für die Gate-Elektrodenschicht, das über der ILD-Schicht 65 abgeschieden worden ist, wird dann zum Beispiel mit einer CMP planarisiert, bis die Oberseite der ILD-Schicht 65 freigelegt ist. Bei einigen Ausführungsformen wird nach der Planarisierung die metallische Gate-Elektrodenschicht 75 ausgespart, und über der ausgesparten Gate-Elektrodenschicht wird eine isolierende Verkappungsschicht (nicht dargestellt) hergestellt. Die isolierende Verkappungsschicht weist eine oder mehrere Schichten aus einem Material auf Siliziumnitrid-Basis auf, wie etwa Siliziumnitrid. Die isolierende Verkappungsschicht kann durch Abscheiden eines Isoliermaterials und anschließende Planarisierung hergestellt werden.
  • Bei bestimmten Ausführungsformen der vorliegenden Erfindung werden eine oder mehrere Austrittsarbeits-Einstellungsschichten (nicht dargestellt) zwischen die dielektrische Gateschicht 70 und die Gate-Elektrodenschicht 75 geschichtet. Die Austrittsarbeits-Einstellungsschichten bestehen aus einem leitfähigen Material, wie etwa einer Einfachschicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC oder einer Multischicht aus zwei oder mehreren dieser Materialien. Für den n-Kanal-FET werden eine oder mehrere der Verbindungen/Elemente TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi als die Austrittsarbeits-Einstellungsschicht verwendet, und für den p-Kanal-FET werden eine oder mehrere der Verbindungen/Elemente TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co für die Austrittsarbeits-Einstellungsschicht verwendet. Die Austrittsarbeits-Einstellungsschicht kann durch ALD, PVD, CVD, Elektronenstrahlverdampfung oder mit einem anderen geeigneten Verfahren hergestellt werden. Außerdem kann die Austrittsarbeits-Einstellungsschicht getrennt für den n-Kanal-FET und den p-Kanal-FET hergestellt werden, für die unterschiedliche Metallschichten verwendet werden können.
  • Ähnlich wie in 13A wird außerdem eine zweite ILD-Schicht über der ersten ILD-Schicht hergestellt, und leitfähige Kontakte, die durch die zweite ILD-Schicht oder die zweite und die erste ILD-Schicht hindurchgehen, werden so hergestellt, dass sie die Gate-Elektrode und die Source-/Drain-Epitaxialschichten kontaktieren.
  • Bei anderen Ausführungsformen wird der Kristallisationsprozess beendet, bevor die vorderen Teile der kristallisierten Halbleiterschichten 35 jeweils mit dem benachbarten vorderen Teil der kristallisierten Halbleiterschichten 35 zusammentreffen. In diesem Fall bleibt ein Teil der nicht-kristallisierten Halbleiterschicht 30 zwischen benachbarten FETs bestehen.
  • Es ist klar, dass der FET weitere CMOS-Prozesse durchläuft, um verschiedene Strukturelemente, wie etwa Kontakte/Durchkontaktierungen, metallische Verbindungsschichten, dielektrische Schichten, Passivierungsschichten usw. herzustellen.
  • Die 24 bis 36A zeigen verschiedene Stufen der Herstellung eines FET-Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. Es ist klar, dass weitere Schritte vor, während und nach den in den 24 bis 36A gezeigten Schritten vorgesehen werden können und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Schritte/Prozesse ist austauschbar.
  • Ähnlich wie in 1 wird in 25 eine Halbleiterschicht 30 über einer dielektrischen Schicht 20 hergestellt, die über einem Substrat 10 angeordnet ist. Dann wird ähnlich wie in 2 eine Seed-Schicht 40 über der Halbleiterschicht 30 hergestellt, wie in 25 gezeigt ist. Bei einigen Ausführungsformen besteht die Seed-Schicht 40 aus einem Metalloxid, das die Eigenschaft hat, bei einer Abscheidung oder bei Tieftemperatur-Tempern von etwa 350 °C bis etwa 450 °C kristallin zu sein. Bei bestimmten Ausführungsformen besteht die Seed-Schicht 40 aus Magnesiumoxid (MgO). Bei einigen Ausführungsformen ist die MgO-Seed-Schicht 40 einkristallin. Bei anderen Ausführungsformen ist die MgO-Seed-Schicht 40 polykristallin oder sie hat mehrere einkristalline Domänen. Die Seed-Schicht 40 kann durch CVD, ALD, physikalische Aufdampfung (PVD) wie Sputtern oder mit einem anderen geeigneten Schichtherstellungsverfahren hergestellt werden. Eine Dicke der Seed-Schicht 40 beträgt bei einigen Ausführungsformen etwa 1 nm bis etwa 100 nm und bei anderen Ausführungsformen etwa 2 nm bis etwa 20 nm. Bei bestimmten Ausführungsformen beträgt die Dicke der Seed-Schicht 40 etwa 1 nm bis etwa 10 nm.
  • Wie in 26 gezeigt ist, wird dann eine Dummy-Gate-Schicht 90 über der Seed-Schicht 40' hergestellt. Bei einigen Ausführungsformen besteht die Dummy-Gate-Schicht 90 aus Polysilizium oder amorphem Silizium. Andere Halbleitermaterialien oder dielektrische Materialien, die in Bezug zu einer ILD-Schicht und Seitenwand-Abstandshaltern selektiv entfernt werden können, können ebenfalls verwendet werden. Eine Dicke der Dummy-Gate-Schicht 90 beträgt bei einigen Ausführungsformen etwa 50 nm bis etwa 500 nm und bei anderen Ausführungsformen etwa 100 nm bis etwa 200 nm. Die Dummy-Gate-Schicht 90 kann durch CVD, ALD, physikalische Aufdampfung wie Sputtern oder mit einem anderen geeigneten Schichtherstellungsverfahren hergestellt werden.
  • Wie in 27 gezeigt ist, werden die Dummy-Gate-Schicht 90 und die Seed-Schicht 40' dann mit einem oder mehreren lithografischen und Ätzprozessen zu mehreren strukturierten Dummy-Gate-Schichten 95 und mehreren strukturierten Seed-Schichten 45' strukturiert. Der lithografische Prozess umfasst UV-Lithografie, DUV-Lithografie, EUV-Lithografie, Elektronenstrahl-Lithografie, und der Ätzprozess umfasst Plasma-Trockenätzung. Die strukturierten Dummy-Gate-Schichten 95 und die strukturierten Seed-Schichten 45' entsprechen Gate-Elektroden von später hergestellten FETs. Bei einigen Ausführungsformen haben die strukturierten Dummy-Gate-Schichten 95 und die strukturierten Seed-Schichten 45' eine Linienform. Die Breite der strukturierten Dummy-Gate-Schichten 95 und der strukturierten Seed-Schichten 45' beträgt bei einigen Ausführungsformen etwa 5 nm bis etwa 500 nm und bei anderen Ausführungsformen etwa 20 nm bis etwa 200 nm.
  • Wie in den 28 bis 31 gezeigt ist, wird anschließend ein Kristallisationsprozess durchgeführt, um die Halbleiterschicht 30 zu kristallisieren. Der Kristallisationsprozess umfasst thermisches Tempern. Bei einigen Ausführungsformen umfasst das thermische Tempern einen Laser-Temperprozess unter Verwendung eines Nanosekundenlasers, der von der Seed-Schicht durchgelassen wird. Bei anderen Ausführungsformen umfasst das thermische Tempern ein Tieftemperatur-Tempern bei etwa 350 °C bis etwa 450 °C.
  • Wie in den 29 und 30 gezeigt ist, beginnt die Halbleiterschicht 30, von den Unterseiten der strukturierten Seed-Schichten 45' (die Kanalbereichen der später hergestellten FETs entsprechen) als eine Kristallschablone zu kristallisieren. Durch Fortsetzen des thermischen Temperprozesses dehnen sich kristallisierte Teile 35 der Halbleiterschicht 30 seitlich in Source-/Drain-Bereiche aus, wie in 30 gezeigt ist.
  • Wie in 31 gezeigt ist, treffen vordere Teile der kristallisierten Halbleiterschichten 35 jeweils mit dem benachbarten vorderen Teil der kristallisierten Halbleiterschichten 35 zusammen, sodass eine Korngrenze 37 entsteht.
  • Wie in 32 gezeigt ist, werden anschließend Seitenwand-Abstandshalter 50 auf gegenüberliegenden Seitenflächen der strukturierten Dummy-Gate-Schichten 95 und der strukturierten Seed-Schichten 45' hergestellt. Eine Schutzschicht aus einem Isoliermaterial für die Seitenwand-Abstandshalter 50 wird durch CVD oder mit anderen geeigneten Verfahren konform hergestellt. Die Schutzschicht wird konform abgeschieden, sodass sie so hergestellt wird, dass sie im Wesentlichen gleiche Dicken auf vertikalen Flächen, wie etwa den Seitenwänden, auf horizontalen Flächen und Oberseiten der strukturierten Dummy-Gate-Schichten 95 und der strukturieren Seed-Schichten 45' hat. Bei einigen Ausführungsformen wird die Schutzschicht mit einer Dicke von etwa 2 nm bis etwa 30 nm abgeschieden. Bei einer Ausführungsform ist das Isoliermaterial der Schutzschicht von den Materialien der strukturierten Dummy-Gate-Schichten 95 und der strukturierten Seed-Schichten 45' verschieden und ist ein Material auf Siliziumnitrid-Basis, wie etwa Siliziumnitrid, SiON, SiOCN oder SiCN oder Kombinationen davon. Bei einigen Ausführungsformen besteht die Schutzschicht (Seitenwand-Abstandshalter 50) aus Siliziumnitrid. Die Seitenwand-Abstandshalter 50 werden durch anisotrope Ätzung auf gegenüberliegenden Seitenflächen der strukturierten Dummy-Gate-Schichten 95 und der strukturierten Seed-Schichten 45' hergestellt, wie in 32 gezeigt ist. Die strukturierten Dummy-Gate-Schichten 95 und die strukturierten Seed-Schichten 45' funktionieren in einem Gate-Ersetzungsprozess als eine Dummy-Gate-Elektrode.
  • Wie in 33 gezeigt ist, werden dann Source-Bereiche und Drain-Bereiche hergestellt. Bei einigen Ausführungsformen weisen die Source-/Drain-Bereiche 60 eine oder mehrere epitaxiale Halbleiterschichten auf. Die Source-/Drain-Epitaxialschichten 60 umfassen eine oder mehrere Schichten aus Si, SiP, SiC und SiCP für einen n-Kanal-FET oder Si, SiGe und Ge für einen p-Kanal-FET. Für den p-Kanal-FET kann auch Bor (B) in dem Source-/Drain-Bereich verwendet werden. Die Source-/Drain-Epitaxialschicht 60 wird mit einem epitaxialen Aufwachsverfahren durch CVD, ALD oder MBE hergestellt. Bei einigen Ausführungsformen werden die Source-/Drain-Bereiche der kristallisierten Halbleiterschicht 35 durch Ätzen ausgespart, und dann werden die Source-/Drain-Epitaxialschichten 60 über den ausgesparten Source-/Drain-Bereichen der kristallisierten Halbleiterschicht 35 hergestellt. Bei anderen Ausführungsformen werden ein oder mehrere Ionenimplantationsprozesse durchgeführt, um Dotierungsstoffe in die Source-/Drain-Bereiche der kristallisierten Halbleiterschicht 35 einzubringen. Bei einigen Ausführungsformen füllen die Source-/Drain-Epitaxialschichten 60 Zwischenräume zwischen benachbarten Dummy-Gate-Elektroden (strukturierte Dummy-Gate-Schichten 95 und strukturierte Seed-Schichten 45') vollständig, und bei anderen Ausführungsformen füllen die Source-/Drain-Epitaxialschichten 60 Zwischenräume zwischen benachbarten Dummy-Gate-Elektroden nur teilweise.
  • Dann wird eine erste Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 65 über den Source-/Drain-Epitaxialschichten 60 und den strukturierten Seed-Schichten 45' hergestellt. Die Materialien für die erste ILD-Schicht 65 sind Verbindungen mit Si, O, C und/oder H, wie etwa Siliziumoxid, SiCOH und SiOC. Für die erste ILD-Schicht 65 können organische Materialien, wie etwa Polymere, verwendet werden. Nachdem die erste ILD-Schicht 65 hergestellt worden ist, wird ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt, sodass die oberen Teile der strukturierten Dummy-Gate-Schichten 95 und der strukturierten Seed-Schichten 45' freigelegt werden, wie in 34 gezeigt ist. Bei einigen Ausführungsformen funktionieren die strukturierten Dummy-Gate-Schichten 95 als eine CMP-Stoppschicht. Bei einigen Ausführungsformen wird vor der Herstellung der ersten ILD-Schicht 65 eine Kontakt-Ätzstoppschicht, wie etwa eine Siliziumnitridschicht oder eine Siliziumoxidnitridschicht, hergestellt.
  • Dann werden die strukturierten Dummy-Gate-Schichten 95 und die strukturierten Seed-Schichten 45' entfernt, sodass Gate-Zwischenräume 47 entstehen, wie in 35 gezeigt ist. Die strukturierten Dummy-Gate-Schichten 95 und die strukturierten Seed-Schichten 45' können durch Plasma-Trockenätzung und/oder Nassätzung entfernt werden. Wenn die strukturierten Dummy-Gate-Schichten 95 aus Polysilizium oder amorphem Silizium bestehen, kann ein Nassätzmittel, wie etwa eine TMAH-Lösung (TMAH: Tetramethylammoniumhydroxid) zum selektiven Entfernen der Dummy-Gate-Strukturen verwendet werden. Anschließend werden die strukturierten Seed-Schichten 45' durch Plasma-Trockenätzung und/oder Nassätzung entfernt.
  • Nachdem die strukturierten Dummy-Gate-Schichten 95 und die strukturierten Seed-Schichten 45' entfernt worden sind, werden eine dielektrische Gateschicht 70 und eine Gate-Elektrode 75 in jedem der Gate-Zwischenräume 47 hergestellt, wie in 36A gezeigt ist. Bei einigen Ausführungsformen weist die dielektrische Gateschicht 70 eine oder mehrere Schichten aus einem dielektrischen Material auf, wie etwa Siliziumoxid, Siliziumnitrid, einem dielektrischen High-k-Material, einem anderen geeigneten dielektrischen Material und/oder Kombinationen davon. Beispiele für dielektrische High-k-Materialien sind HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirconiumoxid, Aluminiumoxid, Titanoxid, Hafniumoxid-Aluminiumoxid-Legierung (HfO2-Al2O3), andere geeignete dielektrische High-k-Materialien und/oder Kombinationen davon. Bei einigen Ausführungsformen weist die dielektrische Gateschicht 70 eine Grenzflächenschicht auf, die zwischen der Kanalschicht 35 und dem dielektrischen Material durch chemische Oxidation hergestellt wird. Die dielektrische Gateschicht 70 kann durch CVD, ALD oder mit einem anderen geeigneten Verfahren hergestellt werden. Bei einer Ausführungsform wird die dielektrische Gateschicht 70 mit einem hoch-konformen Abscheidungsverfahren wie ALD hergestellt, um die Herstellung einer dielektrischen Gateschicht mit einer gleichbleibenden Dicke in der Nähe jeder Kanalschicht sicherzustellen. Die Dicke der dielektrischen Gateschicht 70 beträgt bei einer Ausführungsform etwa 1 nm bis etwa 10 nm.
  • Anschließend wird eine Gate-Elektrodenschicht 75 auf der dielektrischen Gateschicht 70 hergestellt. Die Gate-Elektrodenschicht 75 weist eine oder mehrere Schichten aus einem leitfähigen Material auf, wie etwa Polysilizium, Aluminium, Kupfer, Titan, Tantal, Wolfram, Cobalt, Molybdän, Tantalnitrid, Nickelsilizid, Cobaltsilizid, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, Metalllegierungen, andere geeignete Materialien und/oder Kombinationen davon. Die Gate-Elektrodenschicht 75 kann durch CVD, ALD, Elektroplattierung oder mit einem anderen geeigneten Verfahren hergestellt werden. Die Metalle für die dielektrische Gateschicht 70 und die Gate-Elektrodenschicht 75 werden ebenfalls über der Oberseite der ersten ILD-Schicht 65 abgeschieden. Das Material für die Gate-Elektrodenschicht, das über der ILD-Schicht 65 abgeschieden worden ist, wird dann zum Beispiel mit einer CMP planarisiert, bis die Oberseite der ILD-Schicht 65 freigelegt ist. Bei einigen Ausführungsformen wird nach der Planarisierung die metallische Gate-Elektrodenschicht 75 ausgespart, und über der ausgesparten Gate-Elektrodenschicht wird eine isolierende Verkappungsschicht (nicht dargestellt) hergestellt. Die isolierende Verkappungsschicht weist eine oder mehrere Schichten aus einem Material auf Siliziumnitrid-Basis auf, wie etwa Siliziumnitrid. Die isolierende Verkappungsschicht kann durch Abscheiden eines Isoliermaterials und anschließende Planarisierung hergestellt werden.
  • Bei bestimmten Ausführungsformen der vorliegenden Erfindung werden eine oder mehrere Austrittsarbeits-Einstellungsschichten (nicht dargestellt) zwischen die dielektrische Gateschicht 70 und die Gate-Elektrodenschicht 75 geschichtet. Die Austrittsarbeits-Einstellungsschichten bestehen aus einem leitfähigen Material, wie etwa einer Einfachschicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC oder einer Multischicht aus zwei oder mehreren dieser Materialien. Für den n-Kanal-FET werden eine oder mehrere der Verbindungen/Elemente TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi als die Austrittsarbeits-Einstellungsschicht verwendet, und für den p-Kanal-FET werden eine oder mehrere der Verbindungen/Elemente TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co für die Austrittsarbeits-Einstellungsschicht verwendet. Die Austrittsarbeits-Einstellungsschicht kann durch ALD, PVD, CVD, Elektronenstrahlverdampfung oder mit einem anderen geeigneten Verfahren hergestellt werden. Außerdem kann die Austrittsarbeits-Einstellungsschicht getrennt für den n-Kanal-FET und den p-Kanal-FET hergestellt werden, für die unterschiedliche Metallschichten verwendet werden können.
  • Ähnlich wie in 13A wird außerdem eine zweite ILD-Schicht über der ersten ILD-Schicht hergestellt, und leitfähige Kontakte, die durch die zweite ILD-Schicht oder die zweite und die erste ILD-Schicht hindurchgehen, werden so hergestellt, dass sie die Gate-Elektrode und die Source-/Drain-Epitaxialschichten kontaktieren. Wie in 13A gezeigt ist, ist der hergestellte FET bei einigen Ausführungsformen ein Dünnschichttransistor (TFT).
  • Bei anderen Ausführungsformen wird der Kristallisationsprozess beendet, bevor vordere Teile der kristallisierten Halbleiterschichten 35 jeweils mit dem benachbarten vorderen Teil der kristallisierten Halbleiterschichten 35 zusammentreffen. In diesem Fall bleibt ein Teil der nicht-kristallisierten Halbleiterschicht 30 zwischen benachbarten FETs bestehen, wie in 36B gezeigt ist.
  • Es ist klar, dass der FET weitere CMOS-Prozesse durchläuft, um verschiedene Strukturelemente, wie etwa Kontakte/Durchkontaktierungen, metallische Verbindungsschichten, dielektrische Schichten, Passivierungsschichten usw. herzustellen.
  • 37 zeigt eine Schnittansicht eines Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. Wie in 37 gezeigt ist, wird ein Untere-Schicht-Bauelement 100 über einem Substrat hergestellt. Das Untere-Schicht-Bauelement 100 weist einen oder mehrere Finnen-Feldeffekttransistoren (FinFETs), Gate-all-around-FETs (GAA-FETs), planare FETs, vertikale FETs oder andere elektronische Bauelemente auf. 37 zeigt außerdem ein Obere-Schicht-Bauelement 200, das über dem Untere-Schicht-Bauelement 100 angeordnet ist. Bei einigen Ausführungsformen werden eine oder mehrere ILD-Schichten, metallische Verdrahtungsschichten und/oder Durchkontakte zwischen dem Untere-Schicht-Bauelement 100 und dem Obere-Schicht-Bauelement 200 angeordnet. Bei einigen Ausführungsformen umfasst das Obere-Schicht-Bauelement 200 einen oder mehrere FETs, die mit den vorstehenden Ausführungsformen der vorliegenden Erfindung hergestellt werden.
  • Die verschiedenen Ausführungsformen oder Beispiele, die hier beschrieben worden sind, bieten mehrere Vorzüge gegenüber dem Stand der Technik. Zum Beispiel wird in der vorliegenden Erfindung ein Kristallisationsprozess an einer nicht-kristallinen Halbleiterschicht unter Verwendung einer strukturierten Seed-Schicht durchgeführt, die auf der nicht-kristallinen Halbleiterschicht hergestellt ist (eine obere Seed-Schicht). Da die Kristallisation der nicht-kristallinen Halbleiterschicht von der Unterseite der strukturierten Seed-Schicht beginnt und die strukturierte Seed-Schicht als ein Dummy-Gate verwendet wird, kann der zuerst kristallisierte Teil (der näher an der Seed-Schicht ist), der eine höhere Kristallinität hat, als ein Kanalbereich eines FET genutzt werden. Mit anderen Worten, die Teile mit der besten Kristallinität können selbstjustiert als Kanalbereiche genutzt werden. Außerdem kann durch Verwenden der Seed-Schicht als ein Dummy-Gate für einen Gate-Ersetzungsprozess ein Anstieg der Anzahl von Prozessschritten für die Herstellung des Halbleiter-Bauelements unterdrückt werden. Die Schritte der vorliegenden Erfindung sind mit BEOL-Prozessen der Halbleiterherstellung kompatibel.
  • Es ist klar, dass hier nicht unbedingt alle Vorzüge erörtert worden sind, kein spezieller Vorzug für alle Ausführungsformen oder Beispiele erforderlich ist und andere Ausführungsformen oder Beispiele andere Vorzüge bieten können.
  • Gemäß einem Aspekt der vorliegenden Erfindung wird bei einem Verfahren zur Herstellung einer Halbleitervorrichtung eine Halbleiterschicht auf einer dielektrischen Schicht hergestellt, die über einem Substrat angeordnet ist. Auf der Halbleiterschicht wird eine Seed-Schicht hergestellt. Die Seed-Schicht wird zu einer strukturierten Seed-Schicht strukturiert. An der Halbleiterschicht wird ein Kristallisationsprozess unter Verwendung der strukturierten Seed-Schicht als ein Kristallisationskeim durchgeführt, sodass eine kristallisierte Halbleiterschicht entsteht. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen besteht die Seed-Schicht aus MgO. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen ist die Halbleiterschicht amorph oder polykristallin. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen besteht die Halbleiterschicht aus Si, SiGe oder Ge. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen beträgt eine Dicke der Seed-Schicht 1 nm bis 10 nm. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen beträgt die Dicke der Seed-Schicht 10 nm bis 50 nm. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen umfasst der Kristallisationsprozess thermisches Tempern bei einer Temperatur von 350 °C bis 450 °C oder Lasertempern. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen werden Seitenwand-Abstandshalter auf gegenüberliegenden Seitenflächen der strukturierten Seed-Schicht hergestellt. Es wird eine Source-/Drain-Struktur hergestellt. Über den Seitenwand-Abstandshaltern, der strukturierten Seed-Schicht und der Source-/Drain-Struktur wird eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) hergestellt. Nachdem die ILD-Schicht hergestellt worden ist, wird die strukturierte Seed-Schicht entfernt, sodass ein Gate-Zwischenraum entsteht. In dem Gate-Zwischenraum werden eine dielektrische Gateschicht und eine Gate-Elektrodenschicht hergestellt.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird bei einem Verfahren zur Herstellung einer Halbleitervorrichtung eine Halbleiterschicht auf einer dielektrischen Schicht hergestellt, die über einem Substrat angeordnet ist. Auf der Halbleiterschicht wird eine Seed-Schicht hergestellt. Die Seed-Schicht wird zu strukturierten Seed-Schichten strukturiert. An der Halbleiterschicht wird ein Kristallisationsprozess unter Verwendung der strukturierten Seed-Schichten als ein Kristallisationskeim durchgeführt, sodass kristallisierte Halbleiterschichten entstehen. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen besteht die Seed-Schicht aus MgO. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen ist die Halbleiterschicht amorph oder polykristallin und besteht aus Si, SiGe oder Ge. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen umfasst der Kristallisationsprozess thermisches Tempern bei einer Temperatur von 350 °C bis 450 °C oder Lasertempern. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen werden Seitenwand-Abstandshalter auf gegenüberliegenden Seitenflächen der strukturierten Seed-Schichten hergestellt. Es wird eine Source-/Drain-Struktur hergestellt. Über den Seitenwand-Abstandshaltern, den strukturierten Seed-Schichten und der Source-/Drain-Struktur wird eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) hergestellt. Nachdem die ILD-Schicht hergestellt worden ist, werden die strukturierten Seed-Schichten entfernt, sodass Gate-Zwischenräume entstehen. In jedem der Gate-Zwischenräume werden eine dielektrische Gateschicht und eine Gate-Elektrodenschicht hergestellt. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen wird der Kristallisationsprozess so durchgeführt, dass ein vorderer Teil einer kristallisierten Halbleiterschicht unter einer der Seed-Schichten mit einem vorderen Teil einer kristallisierten Halbleiterschicht unter einer anderen der Seed-Schichten, die zu der einen der Seed-Schichten benachbart ist, zusammentrifft, sodass eine Korngrenze entsteht. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen wird der Kristallisationsprozess beendet, bevor ein vorderer Teil einer kristallisierten Halbleiterschicht unter einer der Seed-Schichten mit einem vorderen Teil einer kristallisierten Halbleiterschicht unter einer anderen der Seed-Schichten, die zu der einen der Seed-Schichten benachbart ist, zusammentrifft.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird bei einem Verfahren zur Herstellung einer Halbleitervorrichtung eine Halbleiterschicht auf einer dielektrischen Schicht hergestellt, die über einem Substrat angeordnet ist. Auf der Halbleiterschicht wird eine Seed-Schicht hergestellt. Auf der Seed-Schicht wird eine Dummy-Gate-Schicht hergestellt. Die Dummy-Gate-Schicht und die Seed-Schicht werden zu einer strukturierten Dummy-Gate-Schicht und zu einer strukturierten Seed-Schicht strukturiert. An der Halbleiterschicht wird ein Kristallisationsprozess unter Verwendung der strukturierten Seed-Schicht als ein Kristallisationskeim durchgeführt, sodass eine kristallisierte Halbleiterschicht entsteht. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen ist die Dummy-Gate-Schicht amorph oder polykristallin und besteht aus Si, SiGe oder Ge. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen beträgt eine Dicke der Dummy-Gate-Schicht 50 nm bis 200 nm. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen besteht die Seed-Schicht aus MgO. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen werden Seitenwand-Abstandshalter auf gegenüberliegenden Seitenflächen der strukturierten Dummy-Gate-Schicht und der strukturierten Seed-Schicht hergestellt. Es wird eine Source-/Drain-Struktur hergestellt. Über den Seitenwand-Abstandshaltern, der strukturierten Dummy-Gate-Schicht und der Source-/Drain-Struktur wird eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) hergestellt. Nachdem die ILD-Schicht hergestellt worden ist, werden die strukturierte Dummy-Gate-Schicht und die strukturierte Seed-Schicht entfernt, sodass ein Gate-Zwischenraum entsteht. In dem Gate-Zwischenraum werden eine dielektrische Gateschicht und eine Gate-Elektrodenschicht hergestellt.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung weist eine Halbleitervorrichtung Folgendes auf: einen Kanal als ein Teil einer Halbleiterschicht, die auf einer dielektrischen Schicht angeordnet ist; eine dielektrische Gateschicht, die über dem Kanal angeordnet ist; eine Gate-Elektrodenschicht, die über der dielektrischen Gateschicht angeordnet ist; Seitenwand-Abstandshalter, die auf gegenüberliegenden Seitenflächen der Gate-Elektrodenschicht angeordnet sind; und eine Source und einen Drain. Die Halbleiterschicht weist einen kristallinen Teil als den Kanal und einen nicht-kristallinen Teil auf. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen weist die Halbleitervorrichtung weiterhin einen oder mehrere Transistoren auf, die von der dielektrischen Schicht bedeckt sind. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen umfassen der eine oder die mehreren Transistoren Finnen-Feldeffekttransistoren. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen besteht die Halbleiterschicht aus Si, SiGe oder Ge. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen beträgt eine Dicke der Halbleiterschicht 10 nm bis 50 nm.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung weist eine Halbleitervorrichtung Folgendes auf: eine elektronische Vorrichtung, die auf einem Substrat angeordnet ist; eine oder mehrere dielektrische Schichten, die über der elektronischen Vorrichtung angeordnet sind; und Dünnschichttransistoren, die auf einer obersten Schicht der einen oder der mehreren dielektrischen Schichten angeordnet sind. Die Dünnschichttransistoren weisen jeweils Folgendes auf: einen Kanal, der als ein Teil einer Halbleiterschicht hergestellt ist, die auf der obersten Schicht angeordnet ist; eine dielektrische Gateschicht, die über dem Kanal angeordnet ist; eine Gate-Elektrodenschicht, die über der dielektrischen Gateschicht angeordnet ist; Seitenwand-Abstandshalter, die auf gegenüberliegenden Seitenflächen der Gate-Elektrodenschicht angeordnet sind; und eine Source und einen Drain. Die Halbleiterschicht ist einkristallin, und zwischen der Halbleiterschicht eines der Dünnschichttransistoren und der Halbleiterschicht eines anderen der Dünnschichttransistoren, der zu dem einen der Dünnschichttransistoren benachbart ist, befindet sich eine Korngrenze. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen ist die elektronische Vorrichtung ein Transistor. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen ist der Transistor ein Finnen-Feldeffekttransistor oder ein Gate-all-around-Transistor. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen besteht die Halbleiterschicht aus Si, SiGe oder Ge. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen besteht die oberste Schicht aus Siliziumoxid. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen beträgt eine Dicke der Halbleiterschicht 10 nm bis 50 nm. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen weisen die Source und der Drain eine epitaxiale Halbleiterschicht auf. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen ist die epitaxiale Halbleiterschicht in Kontakt mit einem der Seitenwand-Abstandshalter des einen der Dünnschichttransistoren und mit einem der Seitenwand -Abstandshalter des anderen der Dünnschichttransistoren.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung weist eine Halbleitervorrichtung Folgendes auf: eine elektronische Vorrichtung, die auf einem Substrat angeordnet ist; eine oder mehrere dielektrische Schichten, die über der elektronischen Vorrichtung angeordnet sind; und Dünnschichttransistoren, die auf einer obersten Schicht der einen oder der mehreren dielektrischen Schichten angeordnet sind. Die Dünnschichttransistoren weisen jeweils Folgendes auf: einen Kanal, der als ein Teil einer Halbleiterschicht hergestellt ist, die auf der obersten Schicht angeordnet ist; eine dielektrische Gateschicht, die über dem Kanal angeordnet ist; eine Gate-Elektrodenschicht, die über der dielektrischen Gateschicht angeordnet ist; Seitenwand-Abstandshalter, die auf gegenüberliegenden Seitenflächen der Gate-Elektrodenschicht angeordnet sind; und eine Source und einen Drain. Der Kanal ist einkristallin, und zwischen der Halbleiterschicht eines der Dünnschichttransistoren und der Halbleiterschicht eines anderen der Dünnschichttransistoren, der zu dem einen der Dünnschichttransistoren benachbart ist, befindet sich eine nicht-kristalline Halbleiterschicht, die aus dem gleichen Material wie die Halbleiterschicht besteht. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen ist die elektronische Vorrichtung ein Transistor. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen ist der Transistor ein Finnen-Feldeffekttransistor oder ein Gate-all-around-Transistor. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen besteht die Halbleiterschicht aus Si, SiGe oder Ge. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen beträgt eine Dicke der Halbleiterschicht 10 nm bis 50 nm. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen weisen die Source und der Drain eine epitaxiale Halbleiterschicht auf. Bei einer oder mehreren der vorstehenden und nachfolgenden Ausführungsformen ist die epitaxiale Halbleiterschicht in Kontakt mit einem der Seitenwand-Abstandshalter des einen der Dünnschichttransistoren und mit einem der Seitenwand-Abstandshalter des anderen der Dünnschichttransistoren.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen oder Beispiele beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung mit den folgenden Schritten: Herstellen einer Halbleiterschicht (30) auf einer dielektrischen Schicht (20), die über einem Substrat (10) angeordnet ist; Herstellen einer Seed-Schicht (40) auf der Halbleiterschicht; Strukturieren der Seed-Schicht zu einer strukturierten Seed-Schicht (45); und Durchführen eines Kristallisationsprozesses an der Halbleiterschicht unter Verwendung der strukturierten Seed-Schicht als ein Kristallisationskeim, sodass eine kristallisierte Halbleiterschicht (30) entsteht.
  2. Verfahren nach Anspruch 1, wobei die Seed-Schicht aus MgO besteht.
  3. Verfahren nach Anspruch 1 oder 2, wobei die Halbleiterschicht amorph oder polykristallin ist.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Halbleiterschicht aus Si, SiGe oder Ge besteht.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei eine Dicke der Seed-Schicht 1 nm bis 10 nm beträgt.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei eine Dicke der Halbleiterschicht 10 nm bis 50 nm beträgt.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Kristallisationsprozess thermisches Tempern bei einer Temperatur von 350 °C bis 450 °C oder Lasertempern umfasst.
  8. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin Folgendes umfasst: Herstellen von Seitenwand-Abstandshaltern auf gegenüberliegenden Seitenflächen der strukturierten Seed-Schicht; Herstellen einer Source-/Drain-Struktur; Herstellen einer Zwischenschichtdielektrikum-Schicht (ILD-Schicht) über den Seitenwand-Abstandshaltern, der strukturierten Seed-Schicht und der Source-/Drain-Struktur; nachdem die ILD-Schicht hergestellt worden ist, Entfernen der strukturierten Seed-Schicht, sodass ein Gate-Zwischenraum entsteht; und Herstellen einer dielektrischen Gateschicht und einer Gate-Elektrodenschicht in dem Gate-Zwischenraum.
  9. Verfahren zum Herstellen einer Halbleitervorrichtung mit den folgenden Schritten: Herstellen einer amorphen oder einer polykristallinen Halbleiterschicht (30) auf einer dielektrischen Schicht (20), die über einem Substrat (10) angeordnet ist; Herstellen einer Seed-Schicht (40) auf der Halbleiterschicht; Strukturieren der Seed-Schicht zu mehreren strukturierten Seed-Schichten (45); und Durchführen eines Kristallisationsprozesses an der Halbleiterschicht (30) unter Verwendung der strukturierten Seed-Schichten als ein Kristallisationskeim, sodass mehrere einkristalline Halbleiterschichten über der dielektrischen Schicht entstehen.
  10. Verfahren nach Anspruch 9, wobei die Seed-Schicht aus MgO besteht.
  11. Verfahren nach Anspruch 9 oder 10, wobei die Halbleiterschicht amorph oder polykristallin ist und aus Si, SiGe oder Ge besteht.
  12. Verfahren nach einem der Ansprüche 9 bis 11, wobei der Kristallisationsprozess thermisches Tempern bei einer Temperatur von 350 °C bis 450 °C oder Lasertempern umfasst.
  13. Verfahren nach einem der Ansprüche 9 bis 12, das weiterhin Folgendes umfasst: Herstellen von Seitenwand-Abstandshaltern auf gegenüberliegenden Seitenflächen der strukturierten Seed-Schichten; Herstellen einer Source-/Drain-Struktur; Herstellen einer Zwischenschichtdielektrikum-Schicht (ILD-Schicht) über den Seitenwand-Abstandshaltern, den strukturierten Seed-Schichten und der Source-/Drain-Struktur; nachdem die ILD-Schicht hergestellt worden ist, Entfernen der strukturierten Seed-Schichten, sodass Gate-Zwischenräume entstehen; und Herstellen einer dielektrischen Gateschicht und einer Gate-Elektrodenschicht in jedem der Gate-Zwischenräume.
  14. Verfahren nach einem der Ansprüche 9 bis 13, wobei der Kristallisationsprozess so durchgeführt wird, dass ein vorderer Teil einer kristallisierten Halbleiterschicht unter einer der Seed-Schichten mit einem vorderen Teil einer kristallisierten Halbleiterschicht unter einer anderen der Seed-Schichten, die zu der einen der Seed-Schichten benachbart ist, zusammentrifft, sodass eine Korngrenze entsteht.
  15. Verfahren nach einem der Ansprüche 9 bis 14, wobei der Kristallisationsprozess beendet wird, bevor ein vorderer Teil einer kristallisierten Halbleiterschicht unter einer der Seed-Schichten mit einem vorderen Teil einer kristallisierten Halbleiterschicht unter einer anderen der Seed-Schichten zusammentrifft, die zu der einen der Seed-Schichten benachbart ist.
  16. Halbleitervorrichtung mit: einer elektronischen Vorrichtung (100), die auf einem Substrat angeordnet ist; einer oder mehreren dielektrischen Schichten (20), die über der elektronischen Vorrichtung angeordnet sind; und Dünnschichttransistoren (200), die auf einer obersten Schicht der einen oder der mehreren dielektrischen Schichten angeordnet sind, wobei die Dünnschichttransistoren jeweils Folgendes aufweisen: einen Kanal (35), der als ein Teil einer Halbleiterschicht hergestellt ist, die auf der obersten Schicht angeordnet ist, eine dielektrische Gateschicht (70), die über dem Kanal angeordnet ist, eine Gate-Elektrodenschicht (75), die über der dielektrischen Gateschicht angeordnet ist, Seitenwand-Abstandshalter (50), die auf gegenüberliegenden Seitenflächen der Gate-Elektrodenschicht angeordnet sind, und eine Source und einen Drain (60), wobei der Kanal einkristallin ist und sich eine Korngrenze (37) zwischen der Halbleiterschicht eines der Dünnschichttransistoren und der Halbleiterschicht eines anderen der Dünnschichttransistoren befindet, der zu dem einen der Dünnschichttransistoren benachbart ist.
  17. Halbleitervorrichtung nach Anspruch 16, wobei die elektronische Vorrichtung ein Transistor ist.
  18. Halbleitervorrichtung nach Anspruch 17, wobei der Transistor ein Finnen-Feldeffekttransistor oder ein Gate-all-around-Transistor ist.
  19. Halbleitervorrichtung nach einem der Ansprüche 16 bis 18, wobei die Halbleiterschicht aus Si, SiGe oder Ge besteht.
  20. Halbleitervorrichtung nach einem der Ansprüche 16 bis 19, wobei die oberste Schicht aus Siliziumoxid besteht.
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KR100579179B1 (ko) * 2004-06-09 2006-05-11 삼성에스디아이 주식회사 박막트랜지스터 및 그 제조 방법
US7659178B2 (en) * 2006-04-21 2010-02-09 International Business Machines Corporation Semiconductor device structures with reduced junction capacitance and drain induced barrier lowering and methods for fabricating such device structures and for fabricating a semiconductor-on-insulator substrate
CN103137475B (zh) * 2011-11-23 2015-09-16 中国科学院微电子研究所 一种半导体结构及其制造方法
US9419146B2 (en) * 2012-01-26 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9034717B2 (en) * 2013-10-16 2015-05-19 Taiwan Semiconductor Manufacturing Company Limited Semiconductor-on-insulator structure and method of fabricating the same

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