TW201603269A - 積體電路裝置與其形成方法 - Google Patents

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劉繼文
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Abstract

本發明提供之積體電路裝置包括半導體基板與其上的閘極堆疊。閘極堆疊更包括閘極介電層位於半導體基板上、多功能阻擋/濕潤層位於閘極介電層上、功函數層位於多功能阻擋/濕潤層上、以及導電層位於功函數層上，其中多功能阻擋/濕潤層包括氮化鉭鋁碳(TaAlCN)。

Description

積體電路裝置與其形成方法
本發明關於積體電路裝置，更特別關於含有多功能阻擋/濕潤層之閘極結構的積體電路裝置。
半導體積體電路(IC)產業經歷快速成長。IC材料和設計的技術進步，使IC的生產世代不停地推新，每個世代都較前個世代具有更小及更複雜的電路。然而，這些進步也增加IC製程的複雜性，因此IC製程也需要同樣進展才能實現更先進的積體電路IC製程。在IC革新的過程中，功能密度(亦即每個晶片區域上互連裝置的數量)普遍增加，然而幾何尺寸(即製程中所能創造的最小元件或線)也越來越小。這些縮小尺寸的製程通常增加產品效能和降低相關成本。但某些尺寸縮小亦造成IC製程的複雜度。為解決上述問題，應於IC製程上應具有對應的發展。
本發明一實施例提供之積體電路裝置，包括：半導體基板；以及閘極堆疊，位於半導體基板上，其中閘極堆疊包括：閘極介電層，位於半導體基板上；多功能阻擋/濕潤層，位於閘極介電層上，其中多功能阻擋/濕潤層包括氮化鉭鋁碳；功函數層，位於多功能阻擋/濕潤層上；以及導電層，位 於功函數層上。
本發明一實施例提供之積體電路裝置，包括：半導體基板，具有用於n型通道場效電晶體之第一區，與用於p型通道場效電晶體之第二區；第一閘極堆疊，位於半導體基板之第一區上，其中第一閘極堆疊包括高介電常數介電層位於半導體基板上，第一氮化鉭鋁碳層位於高介電常數介電層上、以及具有第一功函數之n型功函數金屬層直接位於第一氮化鉭鋁碳層上；以及第二閘極堆疊，位於半導體基板之第二區上，其中第二閘極堆疊包括高介電常數介電層位於半導體基板上，第一氮化鉭鋁碳層位於高介電常數介電層上，以及具有第二功函數之p型功函數金屬層直接位於第一氮化鉭鋁碳層上，且第二功函數大於第一功函數。
本發明一實施例提供之積體電路裝置的形成方法，包括：形成閘極堆疊於半導體基板上；形成層間介電層圍繞閘極堆疊；移除至少部份的閘極堆疊，以形成開口於層間介電層中；以及形成多功能阻擋/濕潤層、功函數層於多功能阻擋/濕潤層上、以及導電層於功函數層上，其中多功能阻擋/濕潤層、功函數層、與導電層填滿開口，其中多功能阻擋/濕潤層包括第一氮化鉭鋁碳層。
AA'、BB'‧‧‧虛線
100‧‧‧方法
110、120、130、140‧‧‧步驟
200‧‧‧積體電路裝置
210‧‧‧基板
212‧‧‧隔離結構
220‧‧‧閘極結構
222‧‧‧界面介電層
224‧‧‧高介電常數介電層
226‧‧‧虛置閘極層
228‧‧‧間隔物
230‧‧‧源極/汲極結構
232‧‧‧介電層
240‧‧‧開口
242‧‧‧多功能阻擋/濕潤層
244‧‧‧功函數層
246‧‧‧導電層
250‧‧‧蓋層
270‧‧‧積體電路結構
272‧‧‧第一鰭狀主動區
274‧‧‧第二鰭狀主動區
276‧‧‧p型掺雜井區
278‧‧‧n型掺雜井區
280‧‧‧第一通道區
282‧‧‧第二通道區
第1圖係本發明多種實施例中，積體電路裝置之製作方法的流程圖。
第2至7圖係依據第1圖之製作方法，積體電路裝置於製程 之中間階段的剖面圖。
第8至11圖係多種實施例中，積體電路裝置於製程之中間階段的剖視圖。
第12圖係某些些實施例中，積體電路裝置的上視圖。
第13至14圖係某些實施例中，第12圖之積體電路裝置的剖視圖。
下述揭露內容提供的不同實施例可實施本發明的不同結構。特定構件與排列的實施例係用以簡化本發明而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸，或兩者之間隔有其他額外構件而非直接接觸。此外，本發明之多種實例將重複標號及/或符號以簡化並清楚說明。然而不同實施例中，具有相同標號的元件並不必然具有相同的對應關係及/或排列。
第1圖係本發明多種實施例中，部份或完整的積體電路裝置之製作方法的流程圖。方法100起始於步驟110，形成閘極結構於基板上。閘極結構具有閘極堆疊，其包含位於基板上的高介電常數介電層，與位於高介電常數介電層上的虛置閘極。接著進行步驟120，自閘極結構移除虛置閘極，以形成開口於其中。接著進行步驟130，形成多功能阻擋/濕潤層、功函數層、與導電層以填滿開口。多功能阻擋/濕潤層層形成於高介電常數介電層上、功函數層形成於多功能阻擋/濕潤層上、且導電層形成於功函數層上。多功能阻擋/濕潤層包含的材料可避免或減少金屬雜質(比如來自導電層之雜質)在製程中穿透 高介電常數介電層，並提供功函數層足夠的濕潤度(換言之，所欲的界面品質)。接著進行步驟140，完成積體電路裝置的製作。方法100可在上述步驟進行之中、之前、或之後增加額外步驟。在其他實施例中，可替換或刪除方法100的某些步驟。
在某些實施例中，在步驟110與120之間可進行額外步驟，以形成源極與汲極結構於虛置閘極兩側上的主動區中。在一實例中，可進行佈植製程掺雜掺質如磷以形成源極與汲極結構，接著進行回火製程以活化掺質。在另一實例中，可進行第一離子佈植製程以形成輕掺雜汲極(LDD)結構、進行沉積與非等向蝕刻以形成閘極間隔物、接著進行第二離子佈植製程以形成對準閘極間隔物的重掺雜源極與汲極結構、再接著進行回火製程以活化掺質，以完成源極與汲極結構。在另一實例中，可由適當製程形成源極與汲極，使其具有應力效應。舉例來說，可先蝕刻基板的源極與汲極區使其凹陷，再以選擇性磊晶成長搭配原位掺雜，以磊晶成長不同於基板的半導體材料至凹陷中。半導體材料可選擇以提供適當應力至通道以增加載子遷移率，比如碳化矽可施加拉伸應力至n型通道場效電晶體，而鍺可提供壓縮應力至p型通道場效電晶體。
方法100可具有多種實施例。在某些實施例中，方法100可為高介電常數介電層最後製程，即移除虛置閘極後才形成高介電常數介電層。在又一實施例中，步驟110沉積與圖案化之閘極堆疊包括閘極介電層(如氧化矽)與閘極(如多晶矽)。在步驟120中，移除閘極介電層與閘極會形成閘極溝槽。在驟130中，沉積高介電常數介電層與閘極於閘極溝槽中，並 進行研磨如化學機械研磨(CMP)。閘極包括多功能阻擋/濕潤層、功函數層、與導電層。
第2至7圖係依據第1圖之方法100，部份或全部的積體電路裝置200於製程之中間階段的剖面圖。第2至7圖係簡化圖式，以利了解本發明之發明概念。第2至7圖中的積體電路裝置200與方法100將搭配某些實施例詳述於下。
在一實施例中，積體電路裝置200包含場效電晶體裝置如n型場效電晶體(NFET)或p型場效電晶體(PFET)。積體電路裝置200可包含於記憶胞及/或邏輯電路中。記憶胞及/或邏輯電路包含被動構件如電阻、電容、電感、及/或熔絲，主動構件如金氧半場效電晶體(MOSFET)、互補型金氧半電晶體(CMOS)、高電壓電晶體、及/或高頻電晶體，其他合適構件，或上述之組合。其他結構亦可加入積體電路裝置200中。在其他實施例中，可替換或移除下述積體電路裝置200中的某些結構。
在第2圖中，積體電路裝置200包含基板210。在一實施例中，基板210為含矽的半導體基板。在其他實施例中，基板210包含其他半導體元素如鍺，半導體化合物如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦，半導體合金如矽鍺合金、磷化鎵砷、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷化鎵銦砷，或上述之組合。在另一實施例中，基板210為絕緣層上矽(SOI)。在其他實施例中，半導體的基板210可包含摻雜的磊晶層、組成漸變半導體層、及/或半體層覆上覆有另一不同型態之半導體層如矽鍺合金層上覆矽 層。基板210依據積體電路裝置200的各種設計所需，可包含各種摻雜組態。舉例來說，基板210可包含多種p型摻質(如硼或二氟化硼)、n型摻質(如磷或砷)、或上述之組合的多種摻雜區。摻雜區可形成於半導體基板上、P型井結構中、N型井結構中、或雙井區結構中。
隔離結構212位於基板210中，可隔離基板210之多種區域及/或裝置。藉由局部氧化矽(LOCOS)及/或淺溝槽隔離(STI)等隔離技術形成隔離結構212，可定義並電性隔離多種區域。隔離結構212包含氧化矽、氮化矽、氮氧化矽、其他合適材料、或上述之組合。隔離結構212可由任意合適之製程形成。在一實例中，形成STI的步驟包含：使用微影製程露出部份基板、蝕刻露出的基板以形成溝槽(比如乾蝕刻及/或濕蝕刻)、以一或多種介電材料填充溝槽(比如化學氣相沉積)，以及採用研磨製程如CMP平坦化基板並移除額外的介電材料。在某些實施例中，填充後的溝槽可具有多層結構，比如熱氧化襯墊層上填有氮化矽或氧化矽。
在某些實施例中，半導體基板具有非平面的主動區如鰭狀主動區(或鰭狀結構)。鰭狀主動區係由半導體基板的平坦表面上凸起的半導體材料結構，可提供多重表面用於閘極與對應通道之間的耦接。鰭狀主動區的半導體材料可與半導體基板的半導體材料相同或不同。在某些實例中，鰭狀主動區的形成方法可為蝕刻STI結構使其凹陷，或採用適當技術(如選擇性磊晶成長)以磊晶成長半導體材料於半導體基板上。
閘極結構220位於基板210上。在一實施例中，閘 極結構220包含閘極堆疊，其具有界面介電層222、高介電常數介電層224、與虛置閘極層226。界面介電層222及高介電常數介電層224可一併稱作閘極結構220的閘極介電層。閘極堆疊可包含其他額外層如蓋層、擴散阻障層、介電層、金屬層、其他合適層、或上述之組合。閘極結構220可由合適製程形成，比如沉積製程、微影圖案化製程、蝕刻製程、其他合適製程、或上述之組合。沉積製程包含物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)、電漿增強式化學氣相沉積(PECVD)、遠距電漿化學氣相沉積(RPCVD)、分子有機化學氣相沉積(MOCVD)、濺鍍、電鍍、其他合適方法、或上述之組合。微影圖案化製程包含光阻塗佈如旋轉塗佈、軟烘烤、光罩對準、曝光、曝光後烘烤、光阻顯影、潤洗、乾燥如硬烘烤、其他合適製程、或上述之組合。微影曝光製程可取代為其他合適方法如無光罩微影、電子束寫入、離子束寫入、或分子拓印。蝕刻製程包含乾蝕刻、濕蝕刻、或上述之組合。在某些實施例中，閘極結構220之形成方法包含沉積多種閘極材料層；以微影圖案化製程形成圖案化之光阻層；以圖案化光阻層作為蝕刻遮罩，蝕刻閘極材料層以形成閘極結構；以及以濕式剝除或電漿灰化移除圖案化光阻層。在某些其他實施例中，在圖案化閘極材料層之蝕刻製程中，可採用硬遮罩層如氮化矽作為蝕刻遮罩。在此例中，形成閘極結構220之步驟包括沉積多種閘極材料層；沉積硬遮罩層於閘極材料層上；以微影圖案化製程形成圖案化之光阻層；以圖案化之遮罩層作為蝕刻遮罩，蝕刻硬罩層；以圖案化之硬遮罩層作為蝕刻遮罩，蝕刻閘極材料層以形 成閘極結構220。
界面介電層222位於基板210上。在一實例中，界面介電層222之厚度介於約5Å至約20Å之間。在一實施例中，界面介電層222為含氧化物層如氧化矽(SiO2)層或氮氧化矽(SiON)層。界面介電層222可包含其他合適材料。界面介電層222之形成方法可為化學氧化技術、熱氧化技術、原子層沉積(ALD)、化學氣相沉積(CVD)、或其他合適技術。在形成界面介電層222於基板210上之前，可先進行清潔製程如採用氫氟酸溶液的氫氟酸後-閘極前清潔製程(HF-last pre-gate cleaning processs)。
高介電常數介電層224位於界面介電層222上，且虛置閘極層226位於高介電常數介電層224上。高介電常數介電層224及虛置閘極層226之厚度取決於積體電路裝置200之設計需求。在一實例中，高介電常數介電層224之厚度介於約5Å至約30Å之間。虛置閘極層226之厚度介於約350Å至700Å之間。高介電常數介電層224包含高介電常數介電材料如氧化鉿、氧化鉿矽、氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、氧化鋯、氧化鋁、氧化鉿-氧化鋁合金、其他合適之高介電常數介電材料、或上述之組合。虛置閘極結構226包含適用於閘極置換製程之材料。舉例來說，一實施例之虛置閘極層226包含多晶矽。
閘極結構220更包含合適製程形成之間隔物228。舉例來說，可毯覆式沉積介電層(例如氮化矽層)於積體電路裝置200上。接著非等向蝕刻氮化矽層，以移除部份氮化矽層並 形成第2圖所示之間隔物228。間隔物228位於閘極結構220之閘極堆疊如界面介電層222、高介電常數介電層224、與虛置閘極層226的側壁旁。在其他實施例中，間隔物228包含另一介電材料如氧化矽、氮化矽碳、或上述之組合。
多種源極/汲極結構230可位於基板210中。閘極結構220可插置於源極/汲極結構230之間。源極/汲極結構230可包含輕摻雜源極/汲極(LDD)區及/或重摻雜源極/汲極(HDD)區。LDD區及/或HDD區之形成方法可為n型摻質(如磷或砷)或p型摻質(如硼或二氟化硼)之離子佈植或擴散。此外，可進行回火製程如快速熱回火及/或雷射熱回火，以活化LDD區及/或HDD區中的摻質。在一實施例中，LDD區及/或HDD區可形成於任意時點。源極/汲極結構230可包含隆起的源極/汲極結構，比如磊晶結構如矽鍺磊晶結構或矽磊晶結構。舉例來說，矽化物結構可位於源極/汲極結構230上以減少接觸電阻。矽化物結構形成於源極及汲極結構上的方法可為自對準矽化製程，其可包含沉積金屬層、回火金屬層使金屬層與矽反應形成矽化物、以及接著移除未反應的金屬層。
介電層232如層間介電層(ILD)位於基板210上。介電層232包含介電材料如氧化矽、氮化矽、氮氧化矽、由四乙氧基矽烷(TEOS)形成之氧化物、磷矽酸玻璃(PSG)、硼磷矽酸玻璃(BPSG)、低介電常數介電材料、其他合適介電材料、或上述之組合。低介電常數介電材料包含氟矽玻璃(FSG)、摻雜碳之氧化矽、Black Diamond®(Applied Materials of Santa Clara,California)、乾凝膠(Xerogel)、氣凝膠(Aerogel)、氟化非晶碳、 聚對二甲基苯、苯并環丁烯(BCB)、SiLK(Dow chemical,Midland,Michigan)、聚亞醯胺、其他合適材料、或上述之組合。介電層232可包含含多種介電材料之多層結構。介電層232可由合適製程形成並具有合適厚度，其形成方法可為CVD、高密度電漿CVD、旋塗法、及/或其他合適方法。在沉積介電層232之後，可進行CMP製程，直至到達或露出閘極結構220之頂部，特別如第2圖所示，露出閘極結構220之閘極堆疊的頂部(此處為虛置閘極層226)。其他額外層可形成於介電層232之上及/或之下。
在第3至7圖中，進行閘極替換製程以將虛置閘極層226替換為金屬閘極。在第3圖中，自閘極結構220之閘極堆疊移除虛置閘極層226，以形成開口240。開口240露出高介電常數介電層224。虛置閘極層226之移除方法可為蝕刻製程、其他合適製程、或上述之組合。在一實例中，以蝕刻製程選擇性地移除虛置閘極層226。
在第4圖中，多功能阻擋/濕潤層242係形成於基板210上，即多功能阻擋/濕潤層242部份地填入開口240。多功能阻擋/濕潤層242沿著定義開口240之閘極結構220的側壁設置。在一實施例中，多功能阻擋/濕潤層242位於高介電常數介電層224上。在一實例中，多功能阻擋/濕潤層242之厚度介於約30Å至100Å之間。多功能阻擋/濕潤層242在製程中同時具有阻擋層(或阻障層)及濕潤層的功能。舉例來說，多功能阻擋/濕潤層242可防止或減少金屬雜質穿透至任何位於多功能阻擋/濕潤層242下方的介電層(如閘極結構220之閘極堆疊的閘極介 電層)，並增加多功能阻擋/濕潤層242與形成其上或其下的任意材料層之間的黏著力。此外，多功能阻擋/濕潤層242亦提供其與形成其上的任何材料層之間所需的界面品質。綜上所述，一實施例中的多功能阻擋/濕潤層242可防止或減少金屬雜質穿透至高介電常數介電層224及層間介電層222，並增加閘極結構220的閘極堆疊中多功能阻擋/濕潤層242與其上之層如功函數層244(或其下之層如高介電常數介電層224)之間的黏著力。此功能性將進一步詳述於下。
在一實施例中，多功能阻擋/濕潤層242包含氮化鉭鋁(TaAlN)，而實施例中的TaAlN又表示為氮化鉭鋁碳(TaAlCN)。此TaAlCN層中的氮原子濃度經過最佳化，使多功能阻擋/濕潤層242能充分的防止或減少金屬雜質穿透下方的介電層(如高介電常數介電層224及界面介電層222)，並最小化對積體電路裝置200之功函數的影響。如此一來，氮原子濃度與碳原子濃度需平衡以達阻擋效果與所需的功函數。在一實施例中，TaAlCN層的氮原子濃度介於約5%至約15%之間，而碳原子濃度介於約5%至約20%之間。若氮原子與碳原子濃度較低(比如小於5%)，其阻擋能力下降但功函數較佳。另一方面，若氮原子濃度較高(比如大於15%)且碳原子濃度較高(比如大於20%)，則功函數較差但阻擋能力提高。在一實施例中，TaAlCN比例包含鉭與鋁之比例，其可增加多功能阻擋/濕潤層242與形成其上的的層狀物如鋁之間的界面性質(亦可稱作濕潤性)。舉例來說，多功能阻擋/濕潤層242之TaAlCN的Ta：Al介於約1：1至約1：3之間。
用以形成多功能阻擋/濕潤層242(如TaAlCN層)之製程經過調控，以最佳化其阻擋及濕潤能力。在一實施例中，可採用PVD形成多功能阻擋/濕潤層242。可調控PVD之製程參數以達多功能阻擋/濕潤層242所需的阻擋及濕潤功能，而PVD之製程參數可為基材溫度、氣體種類、氣體流速、腔室壓力、直流電源、偏壓電源、製程時間、其他合適參數、或上述之組合。在其他實施例中，可採用ALD形成多功能阻擋/濕潤層242。可調控ALD之製程參數以達多功能阻擋/濕潤層242所需的阻擋及濕潤功能，而ALD之製程參數可為基材溫度、氣體種類、氣體流速、腔室壓力、製程時間、其他合適參數、或上述之組合。在其他實施例中，多功能阻擋/濕潤層242的形成方法可為其他製程如CVD、PECVD、RPCVD、MOCVD、電鍍、其他合適方法、或上述之組合。可調控上述其他方法的多種製程參數以達多功能阻擋/濕潤層242所需的阻擋及濕潤功能。
在一實施例中，以高壓PVD製程沉積多功能阻擋/濕潤層242，其腔室壓力維持於約0.1Torr至約5Torr之間，且溫度維持於250℃至450℃之間。高壓PVD可確保多功能阻擋/濕潤層242充分地填滿部份開口240。高壓PVD可讓沉積於高深寬比的開口(如開口240)中的層狀物具有充分的覆蓋率。舉例來說，一實施例中的高深寬比開口，其高度與寬度比大於或等於2.2(高度/寬度2.2)。在其他實施例中，高深寬比的開口可具有其他高度與與寬度的比例。
在另一實施例中，多功能阻擋/濕潤層242包含不同氮原子濃度(N%)的多層TaAlCN層。舉例來說，底部的TaAlCN 層之氮原子濃度較高(比如介於約5%至約15%之間)，而頂部的TaAlCN層之氮原子濃度較低(比如介於約2%至約5%之間)。在此情況下，底部的TaAlCN層主要作為阻擋層，而頂部的TaAlCN層主要作為功函數層。藉由選擇適當的碳原子濃度與氮原子濃度，可最佳化多功能阻擋/濕潤層242之阻擋能力。在一實例中，TaAlCN層之碳原子濃度介於約5%至約20%之間，而氮原子濃度介於約5%至15%之間。
在第5圖中，功函數層244係形成於基板210上，使功函數層244部分填滿開口240。在一實施例中，功函數層244位於多功能阻擋/濕潤層242上。在一實例中，功函數層244之厚度為約30Å至100Å之間。在另一實例中，位於多功能阻擋/濕潤層242上的功函數層244其厚度介於約30Å至100Å之間，而沿著開口240之側壁設置的功函數層244其厚度小於約30Å(或介於約30Å至100Å之間)。功函數層244包含的材料可調整至具有適當功函數以增加裝置效能。舉例來說，p型場效電晶體(PFET)中的功函數層244所包含的p型功函數材料具有所需之功函數值如約5.2eV或介於約4.7eV至5eV之間，以用於p型場效電晶體之閘極。另一方面，n型場效電晶體(PFET)中的功函數層244所包含的n型功函數材料(如TaAlCN)具有所需之功函數值如約4.2eV或介於約4.1eV至約4.5eV之間，以用於n型場效電晶體之閘極。功函數層244之形成方法可為PVD、CVD、ALD、PECVD、RPCVD、MOCVD、濺鍍、電鍍、其他合適方法、或上述之組合。
在某些實施例中，形成TaAlCN層所用的前驅物包 括鉭為主的化學品、鋁為主的化學品、碳為主的氣體、與氮為主的氣體。在某些實施例中，鉭為主的化學品包括五(二甲基胺基)鉭(PDMAT)、氯化鉭(TaCl5)、其他合適的含鉭化學品、或上述之組合。在某些實施例中，鋁為主的化學品包括三乙基鋁(TEAl)、三甲基鋁(TMA)、硼氫化鋁-三甲胺(AlBT)、其他合適的含鋁化學品、或上述之組合。在某些實例中，氮為主的氣體包括氨氣、氮氣、其他合適的含氮化學品、或上述之組合。在某些實施例中，碳為主的氣體包括碳氫化合物如甲烷。
在某些實施例中，功函數層244為n型功函數層，其包含氮化鈦鋁碳(TaAlCN)。在一實施例中，功函數層244所含的TaAlCN組成不同於多功能阻擋/濕潤層242中的TaAlCN。舉例來說，功函數層244中的TaAlCN之氮原子濃度低於多功能阻擋/濕潤層242中的TaAlCN之氮原子濃度。功函數層244中的TaAlCN其氮原子濃度取決於阻擋能力與所需的功函數。在一實施例中，功函數層244之氮原子濃度介於約2%至約5%之間。當功函數層244的氮原子濃度過低(比如小於約2%)，功函數層244中的鋁具有高遷移能力且容易穿過下方的層狀物。若功函數層244中的氮原子濃度較高(比如高於約2%)，功函數層244中的氮可與鋁結合以形成穩定態，進而減少鋁穿透至下方層狀物。若功函數層244之氮原子濃度過高(比如高於約5%)，可能造成功函數層244無法達到所需的功函數。
在某些實施例中，用於NFET之n型的功函數層244其功函數介於約4.1eV至約4.5eV之間。在此實施例中，n型的功函數層包含鈦、鋁、鈦鋁合金、鉭、或鋯矽化物。
在第6圖中，導電層246形成於基板210上，使導電層246部分填入開口240。導電層246位於功函數層244上。在一實例中，導電層246之厚度介於約300Å至約1500Å之間。在一實施例中，導電層246包含鋁。在其他實施例中，導電層246額外包含銅、鎢、金屬合金、金屬矽化物、其他導電材料、或上述之組合，或以其取代鋁。導電層246之形成方法可為PVD、CVD、ALD、PECVD、RPCVD、MOCVD、濺鍍、電鍍、其他合適方法、或上述之組合。
在第7圖中，進行CMP製程，直至到達或露出介電層232。如此一來，CMP製程移除介電層232上部分的多功能阻擋/濕潤層242、部分的功函數層244、與部份的導電層246。保留之部份的多功能阻擋/濕潤層242、功函數層244、與導電層246可結合以填滿開口240，使閘極結構220之閘極堆疊包含界面介電層222、高介電常數介電層224、多功能阻擋/濕潤層242、功函數層244、與導電層246。多功能阻擋/濕潤層242、功函數層244、與導電層246可一併稱作閘極結構220的閘極。
積體電路裝置200可更包含其他結構。舉例來說，多層內連線(MLI)含有多層金屬層及多層金屬間介電層(IMD)，可形成於基板210上(比如介電層232上)以電性連接積體電路裝置200的多種結構。多層內連線包含垂直內連線如通孔或接觸點，與水平內連線如金屬線。在一實例中，MLI包含連接至源極/汲極結構230及/或閘極結構220之閘極堆疊的內連線結構。多種內連線結構包含多種導電材料，比如鋁、銅、鈦、鎢、上述之合金、矽化物材料、其他合適材料、或上述之組合。 在一實例中，可採用鑲嵌製程或雙鑲嵌製程形成銅或鋁的多層內連線結構。
當積體電路裝置200的漏電流較低時，可具有較佳的裝置效能。藉由閘極結構220之閘極堆疊中的多功能阻擋層/濕潤層242，可降低漏電流並改善裝置效能。多功能阻擋層/濕潤層242可充份阻擋金屬雜質穿透至下方的介電層，並與其上方的層狀物之間具有足夠的濕潤度(界面品質)。
積體電路裝置200與其形成方法100在不遠離本發明之範疇下，可具有其他實施例。某些實施例將說明如下。類似結構與類似製程將不再贅述以簡化說明。
第8圖係某些實施例中的積體電路裝置200，其更包含蓋層250於高介電常數介電層224與多功能阻擋/濕潤層242之間。蓋層250進一步保護高介電常數介電層及/或加強多功能阻擋/濕潤層242之功能。蓋層250包含氮化鈦、氮化鉭、或上述之組合。蓋層250的形成方法可為合適技術如PVD。蓋層250可形成於方法100的步驟110或130中。在某些實施例中，當高介電常數介電層224形成於步驟110時，蓋層250亦可形成於步驟110中，因此蓋層250可在後續製程中保護高介電常數介電層224。在此例中，高介電常數介電層224與蓋層250只形成於開口240的底部中，而多功能阻擋/濕潤層242與功函數層244係位於開口240的底部與側壁上(如第8圖所示的U型)。當方法100為高介電常數介電層最後的製程時，高介電常數介電層係形成於步驟130中。在此例中，蓋層250亦形成於步驟130中。如此一來，高介電常數介電層224與蓋層250可形成於開口側壁 上，即所謂的U型。
第9圖係某些實施例之積體電路裝置200的示意圖。。方法100採用高介電常數介電層最後的製程，即在步驟120移除虛置閘極堆疊後，步驟130才形成高介電常數介電層。在此例中，步驟110形成的虛置閘極可包含氧化矽層與其上的多晶矽層。步驟120蝕刻移除閘極堆疊。步驟130接著形成閘極介電層於開口240中。其他閘極材料層如多功能阻擋/濕潤層242、功函數層244、與導電層246係形成於開口240中，其形成步驟同前述。綜上所述，高介電常數介電層224為U型。當蓋層250位於高介電常數介電層224與多功能阻擋/濕潤層242之間時，高介電常數介電層224與蓋層250均形成於側壁上且為U型。界面介電層222可先移除於步驟120中再沉積於步驟130中，其形成方法可為熱氧化法(非U型)或ALD(U型)。
第10圖係某些實施例之積體電路裝置200的示意圖。源極/汲極結構230係由不同的半導體材料形成，以提供應力效應並增加通道遷移率與裝置效能。在步驟120中，源極與汲極結構230係由適當製程形成。舉例來說，上述製程包括移除基板的源極與汲極區使其凹陷；以及選擇性磊晶成長及原位掺雜不同於基板的半導體材料於凹陷中。半導體材料可提供適當應力至通道以增加遷移率，比如以碳化矽施加拉伸應力至n型通道場效電晶體，或以矽鍺合金施加壓縮應力至p型通道場效電晶體。在一實例中，積體電路裝置200為nFET，源極/汲極結構230的半導體材料為掺雜磷之碳化矽，而基板210為為矽基板。在一實例中，積體電路裝置200為pFET，源極/汲極結構230 的半導體材料為掺雜硼之矽鍺合金，而基板210為為矽基板。在另一實例中，積體電路裝置200包含nFET與pFET，當基板210為矽基板時，用於nFET之源極/汲極結構230的形成方法可為磊晶成長掺雜磷的碳化矽，而用於pFET之源極/汲極結構230的形成方法可為磊晶成長掺雜硼的矽鍺合金。源極/汲極結構230的形成方法可為磊晶成長，因此源極/汲極結構230之上表面與半導體的基板210之上表面實質上共平面。在另一實施例中，源極/汲極結構230可磊晶成長至超過半導體的基板210之上表面，如第10圖所示。
第11圖係某些實施例之積體電路裝置200的示意圖。在第11圖中，閘極堆疊220包含多功能阻擋/濕潤層242於高介電常數介電層224上，以及導電層246直接位於多功能阻擋/濕潤層242上。舉例來說，導電層246可為鋁。多功能阻擋/濕潤層242包含TaAlCN，且可調整至作為n型功函數金屬層。TaAlCN層的氮原子濃度與碳原子濃度為最佳化，使其充份避免或降低金屬雜質穿透至其下方的介電層如高介電常數介電層224與界面介電層222，同時具有適當的功函數如介於約4.1eV至約4.5eV之間。在一實施例中，TaAlCN層的氮原子濃度可介於約3%至約10%之間，碳原子濃度可介於約5%至約20%之間，而鉭與鋁的比例可增加多功能阻擋/濕潤層242與其上的層狀物如鋁之間的界面品質(又可稱作濕潤性)。舉例來說，多功能阻擋/濕潤層242之TaAlCN中鉭與鋁的比例介於約1：1至約1：3之間。
第12至14圖係某些實施例中，具有鰭狀結構的積 體電路結構270。第12圖係某些實施例中，積體電路結構270之上表面。第13圖係某些實施例中，積體電路結構270沿著虛線AA'的剖視圖。第14圖係某些實施例中，積體電路結構270沿著虛線BB'的剖視圖。積體電路結構270包含形成於半導體的基板210上之第一鰭狀主動區272與第二鰭狀主動區274。第一鰭狀主動區272與第二鰭狀主動區274垂直延伸至STI的隔離結構212之上表面上。鰭狀主動區與基板210的半導體材料可相同或不同。鰭狀主動區之形成方法可為蝕刻STI結構使其凹陷或選擇性磊晶成長。在一實施例中，第一鰭狀主動區272係用於nFET，而第二鰭狀主動區274係用於pFET。在此實施例中，p型掺雜井區276係形成於第一鰭狀主動區272中，n型掺雜井區278係形成於第二鰭狀主動區274中，且上述掺雜井區的形成方法為離子佈植。綜上所述，第一通道區280與第二通道區282分別定義於第一鰭狀主動區272與第二鰭狀主動區274中。
在某些實施例中，可磊晶成長源極/汲極結構230以提供應力，如第10圖所示。閘極堆疊220可形成於主動區上。此實施例之閘極堆疊220與第7圖之閘極堆疊220類似，或與其他實施例中的第8至11圖中的一者類似。在一實施例中，當第一鰭狀主動區272與第二鰭狀主動區274為不同導電型態時，閘極堆疊220包含兩部份不同的材料堆疊，第一部份位於第一鰭狀主動區272上，而第二部份位於第二鰭狀主動區274上。上述兩部份的組成類似，除了功函數層244以外。在閘極堆疊的第一部份中，功函數層包含n型功函數金屬層。在閘極堆疊的第二部份中，功函數層包括p型功函數金屬層。
雖然上述內容已揭露不同實施例，但仍有其他實施例之積體電路裝置結合上述之兩種或更多的實施例。舉例來說，積體電路裝置包含磊晶成長的源極/汲極結構與U型的高介電常數介電層。在另一實例中，積體電路裝置包含鰭狀主動區與額外的蓋層250。
習知的閘極堆疊包含閘極介電層、位於閘極介電層上的功函數層、位於功函數層上的阻擋層如氮化鉭(TaN)、位於阻擋層上的濕潤層如鈦(Ti)、以及位於濕潤層上的導電層如鋁(Al)。TaN阻擋層所能提供的阻擋效果低於所需的阻擋效果，且已觀察到Al導電層的鋁雜質於製程中可穿透至閘極介電層中。再者，雖然Ti潤濕層可提供Al導電層足夠潤濕度，但Ti潤濕層及Al導電層之間於製程中產生相轉換，最終導致部分的TaN阻擋層消失。換言之，部分的TaN阻擋層在製程中被消耗掉。部份消失的TaN阻擋層更降低TaN阻障層防止雜質穿透至閘極介電層的能力。當閘極堆疊包含鉭鋁合金(TaAl)的潤濕層時，亦可觀察到上述相轉換及部分的TaN阻擋層消失的問題。
為了解決上述問題，本發明以多功能阻擋/濕潤層242(如TaAlCN)取代習知閘極堆疊之TaN阻擋層及Ti潤濕層。TaAlCN的阻擋能力超過TiN及TaN的阻擋能力。具體來說，阻擋能力的排序如下：TaAlCN>TaAlC>>TaN。另一方面，TaAlCN提供了對鋁層足夠的濕潤度。綜上所述，TaAlCN之多功能阻擋/濕潤層提供了改良的阻擋能力及濕潤度，比習知含TaN阻擋層/Ti濕潤層的閘極堆疊具有較低的漏電流與較佳的裝置效能。特別的是多種實施例中的積體電路裝置200與其形成方法 100中，TaAlCN在製程與顆粒/殘留問題等問題上，比其他材料如TiAlCN更具挑戰性。在上述內容中，不同實施例可具有不同優點，且任何實施例不必然具有特定優點。
本發明提供多種不同的實施例。在某些實施例中，積體電路裝置包含半導體基板；以及閘極堆疊，位於半導體基板上。閘極堆疊更包括：閘極介電層，位於半導體基板上；多功能阻擋/濕潤層，位於閘極介電層上，其中多功能阻擋/濕潤層包括氮化鉭鋁碳(TaAlCN)；功函數層，位於多功能阻擋/濕潤層上；以及導電層，位於功函數層上。
在某些其他實施例中，積體電路裝置包括：半導體基板，其具有用於n型通道場效電晶體之第一區，與用於p型通道場效電晶體之第二區；第一閘極堆疊，位於半導體基板之第一區上，以及第二閘極堆疊，位於半導體基板之第二區上。第一閘極堆疊包括高介電常數介電層位於半導體基板上，第一TaAlCN層位於高介電常數介電層上、以及具有第一功函數之n型功函數金屬層直接位於第一TaAlCN層上。第二閘極堆疊包括高介電常數介電層位於半導體基板上，第一TaAlCN層位於高介電常數介電層上，以及具有第二功函數之p型功函數金屬層直接位於第一TaAlCN層上，且第二功函數大於第一功函數。
在某些其他實施例中，積體電路裝置的形成方法包括：形成閘極堆疊於半導體基板上；形成層間介電層圍繞閘極堆疊；移除至少部份的閘極堆疊，以形成開口於層間介電層中；以及形成多功能阻擋/濕潤層、功函數層於多功能阻擋/濕 潤層上、以及導電層於功函數層上。上述多功能阻擋/濕潤層、功函數層、與導電層填滿開口。多功能阻擋/濕潤層包括第一TaAlCN層。
雖然本發明已以數個實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
210‧‧‧基板
212‧‧‧隔離結構
220‧‧‧閘極結構
222‧‧‧界面介電層
224‧‧‧高介電常數介電層
228‧‧‧間隔物
230‧‧‧源極/汲極結構
232‧‧‧介電層
242‧‧‧多功能阻擋/濕潤層
244‧‧‧功函數層
246‧‧‧導電層
270‧‧‧積體電路結構
276‧‧‧p型掺雜井區

Claims (22)

  1. 一種積體電路裝置，包括：一半導體基板；以及一閘極堆疊，位於該半導體基板上，其中該閘極堆疊包括：一閘極介電層，位於該半導體基板上；一多功能阻擋/濕潤層，位於該閘極介電層上，其中該多功能阻擋/濕潤層包括氮化鉭鋁碳；一功函數層，位於該多功能阻擋/濕潤層上；以及一導電層，位於該功函數層上。
  2. 如申請專利範圍第1項所述之積體電路裝置，其中該閘極介電層包括一高介電常數介電層。
  3. 如申請專利範圍第2項所述之積體電路裝置，其中該閘極介電層包括一層間介電層位於該高介電常數介電層與該半導體基板之間。
  4. 如申請專利範圍第1項所述之積體電路裝置，其中該多功能阻擋/濕潤層之氮原子濃度與與碳原子濃度避免金屬雜質穿透該閘極介電層。
  5. 如申請專利範圍第4項所述之積體電路裝置，其中該多功能阻擋/濕潤層之氮原子濃度介於約5%至約15%之間，而碳原子濃度介於約5%至約20%之間。
  6. 如申請專利範圍第4項所述之積體電路裝置，其中該多功能阻擋/濕潤層包括多層不同氮原子濃度的氮化鉭鋁碳層。
  7. 如申請專利範圍第6項所述之積體電路裝置，其中該多功能阻擋/濕潤層包括一氮化鉭鋁碳底層與一氮化鉭鋁碳頂層， 其中該氮化鉭鋁碳底層之氮原子濃度高於該氮化鉭鋁碳頂層之氮原子濃度。
  8. 如申請專利範圍第1項所述之積體電路裝置，其中該氮化鉭鋁碳底層之第一氮原子濃度介於約5%至約15%之間，且該氮化鉭鋁碳頂層之第二氮原子濃度介於約2%至約5%之間。
  9. 如申請專利範圍第1項所述之積體電路裝置，其中該多功能阻擋/濕潤層之鉭與鋁之比例介於約1：1至約1：3之間。
  10. 如申請專利範圍第1項所述之積體電路裝置，更包括一蓋層位於該閘極介電層與該多功能阻擋/濕潤層之間，其中該蓋層包括氮化鈦、氮化鉭、或上述之組合。
  11. 如申請專利範圍第1項所述之積體電路裝置，其中該半導體基板包括一鰭狀主動區，且該閘極堆疊係形成於該鰭狀主動區上。
  12. 如申請專利範圍第11項所述之積體電路裝置，更包括一源極與汲極結構，其中該半導體基板為矽基板，且該源極與汲極結構包括不同於矽之半導體材料以提供應力效應。
  13. 一種積體電路裝置，包括：一半導體基板，具有用於一n型通道場效電晶體之一第一區，與用於一p型通道場效電晶體之一第二區；一第一閘極堆疊，位於該半導體基板之該第一區上，其中該第一閘極堆疊包括一高介電常數介電層位於該半導體基板上，一第一氮化鉭鋁碳層位於該高介電常數介電層上、以及具有第一功函數之一n型功函數金屬層直接位於該第一氮化鉭鋁碳層上；以及 一第二閘極堆疊，位於該半導體基板之該第二區上，其中該第二閘極堆疊包括該高介電常數介電層位於該半導體基板上，該第一氮化鉭鋁碳層位於該高介電常數介電層上，以及具有第二功函數之一p型功函數金屬層直接位於該第一氮化鉭鋁碳層上，且該第二功函數大於該第一功函數。
  14. 如申請專利範圍第13項所述之積體電路裝置，其中該第一導電層包括一第二氮化鉭鋁碳層，且該第二氮化鉭鋁碳層之氮濃度低於該第一氮化鉭鋁碳層之氮濃度；以及該第二導電層包括氮化鉭碳層。
  15. 如申請專利範圍第13項所述之積體電路裝置，其中該n型功函數金屬層係鈦、鋁、鈦鋁合金、鉭、或鋯矽化物；以及該p型功函數金屬層係氮化鈦、釕、鉬、鉑、銥、鉑矽化物、或氮化鉬。
  16. 如申請專利範圍第13項所述之積體電路裝置，更包括：一鋁層直接位於該第一區上的該n型功函數金屬層與該第二區上的該p型功函數金屬層上；以及一蓋層位於該高介電常數介電層與該第一氮化鉭鋁碳層之間，其中該蓋層包括氮化鈦、氮化鉭、或上述之組合。
  17. 如申請專利範圍第13項所述之積體電路裝置，其中該半導體基板包括一鰭狀主動區，且該第一閘極堆疊與該第二閘極堆疊係位於該鰭狀主動區上。
  18. 如申請專利範圍第13項所述之積體電路裝置，其中該第一氮化鉭鋁碳層之氮原子濃度介於約5%至約15%之間，碳原子濃度介於約5%至約20%之間，且鉭與鋁的比例介於約1：1 至約1：3之間。
  19. 一種積體電路裝置的形成方法，包括：形成一閘極堆疊於一半導體基板上；形成一層間介電層圍繞該閘極堆疊；移除至少部份的該閘極堆疊，以形成一開口於該層間介電層中；以及形成一多功能阻擋/濕潤層、一功函數層於該多功能阻擋/濕潤層上、以及一導電層於該功函數層上，其中該多功能阻擋/濕潤層、該功函數層、與該導電層填滿該開口，其中該多功能阻擋/濕潤層包括一第一氮化鉭鋁碳層。
  20. 如申請專利範圍第19項所述之積體電路裝置的形成方法，其中形成該多功能阻擋/濕潤層之步驟包括原子層沉積。
  21. 如申請專利範圍第19項所述之積體電路裝置的形成方法，其中形成該多功能阻擋/濕潤層之步驟包括形成該第一氮化鉭鋁碳層，使其氮原子濃度介於約5%至約15%之間，碳原子濃度介於約5%至約20%之間，以及鉭與鋁的比例介於約1：1至約1：3之間。
  22. 如申請專利範圍第19項所述之積體電路裝置的形成方法，其中形成該功函數層之步驟包括形成一第二氮化鉭鋁碳層，其氮原子濃度介於約2%至約5%之間。
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