TWI546973B - 積體電路裝置與其形成方法 - Google Patents

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鄭志成
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Description

積體電路裝置與其形成方法
本發明關於積體電路裝置，更特別關於含有多功能阻擋/濕潤層之閘極結構的積體電路裝置。
半導體積體電路(IC)產業經歷快速成長。IC材料和設計的技術進步，使IC的生產世代不停地推新，每個世代都較前個世代具有更小及更複雜的電路。然而，這些進步也增加IC製程的複雜性，因此IC製程也需要同樣進展才能實現更先進的積體電路IC製程。在IC革新的過程中，功能密度(亦即每個晶片區域上互連裝置的數量)普遍增加，然而幾何尺寸(即製程中所能創造的最小元件或線)也越來越小。這些縮小尺寸的製程通常增加產品效能和降低相關成本。但某些尺寸縮小亦造成IC製程的複雜度。為解決上述問題，應於IC製程上應具有對應的發展。
本發明一實施例提供之積體電路裝置，包括：半導體基板；以及閘極堆疊位於半導體基板上，其中閘極堆疊包含：閘極介電層位於半導體基板上；多功能阻擋/濕潤層位於閘極介電層上，其中多功能阻擋/濕潤層包括氮化鈦鋁碳；功函數層位於多功能阻擋/濕潤層上；以及導電層位於功函數層 上。
本發明一實施例提供之積體電路裝置，包括閘極堆疊位於半導體基板上，其中閘極堆疊包括：高介電常數介電層位於半導體基板上；第一氮化鈦鋁碳層直接位於高介電常數介電層上；第二氮化鈦鋁碳層直接位於第一氮化鈦鋁碳層上；以及鋁層位於第二氮化鈦鋁碳層上。
本發明一實施例提供之積體電路裝置的形成方法，包括：形成閘極結構於半導體基板上，其中閘極結構包含高介電常數介電層位於半導體基板上與虛置閘極位於高介電常數介電層上；自閘極結構移除虛置閘極，以形成開口；形成多功能阻擋/濕潤層於高介電常數介電層上；形成功函數層於多功能阻擋/濕潤層上；以及形成導電層於功函數層上，其中多功能阻擋/濕潤層、功函數層、與導電層填滿開口，且其中多功能阻擋/濕潤層包括氮化鈦鋁碳層。
100‧‧‧方法
110、120、130、140‧‧‧步驟
200‧‧‧積體電路裝置
210‧‧‧基板
212‧‧‧隔離結構
220‧‧‧閘極結構
222‧‧‧界面介電層
224‧‧‧高介電常數介電層
226‧‧‧虛置閘極層
228‧‧‧間隔物
230‧‧‧源極/汲極結構
232‧‧‧介電層
240‧‧‧開口
242‧‧‧多功能阻擋/濕潤層
244‧‧‧功函數層
246‧‧‧導電層
第1圖係本發明多種實施例中，積體電路裝置之製作方法的流程圖。
第2至7圖係依據第1圖之製作方法，積體電路裝置於製程之中間階段的剖面圖。
下述揭露內容提供的不同實施例可實施本發明的不同結構。特定構件與排列的實施例係用以簡化本發明而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含 兩者直接接觸，或兩者之間隔有其他額外構件而非直接接觸。此外，本發明之多種實例將重複標號及/或符號以簡化並清楚說明。然而不同實施例中，具有相同標號的元件並不必然具有相同的對應關係及/或排列。
第1圖係本發明多種實施例中，部份或完整的積體電路裝置之製作方法的流程圖。方法100起始於步驟110，形成閘極結構於基板上。閘極結構具有閘極堆疊，其包含位於基板上的高介電常數介電層，與位於高介電常數介電層上的虛置閘極。接著進行步驟120，自閘極結構移除虛置閘極，以形成開口於其中。接著進行步驟130，形成多功能阻擋/濕潤層、功函數層、與導電層以填滿開口。多功能阻擋/濕潤層層形成於高介電常數介電層上、功函數層形成於多功能阻擋/濕潤層上、且導電層形成於功函數層上。多功能阻擋/濕潤層包含的材料可避免或減少金屬雜質(比如來自導電層之雜質)在製程中穿透高介電常數介電層，並提供功函數層足夠的濕潤度(換言之，所欲的界面品質)。接著進行步驟140，完成積體電路裝置的製作。方法100可在上述步驟進行之中、之前、或之後增加額外步驟。在其他實施例中，可替換或刪除方法100的某些步驟。
第2至7圖係依據第1圖之方法100，部份或全部的積體電路裝置200於製程之中間階段的剖面圖。第2至7圖係簡化圖式，以利了解本發明之發明概念。在一實施例中，積體電路裝置200包含場效電晶體裝置如n型場效電晶體(NFET)或p型場效電晶體(PFET)。積體電路裝置200可包含於記憶胞及/或邏輯電路中。記憶胞及/或邏輯電路包含被動構件如電阻、電容、 電感、及/或熔絲，主動構件如金氧半場效電晶體(MOSFET)、互補型金氧半電晶體(CMOS)、高電壓電晶體、及/或高頻電晶體，其他合適構件，或上述之組合。其他結構亦可加入積體電路裝置200中。在其他實施例中，可替換或移除下述積體電路裝置200中的某些結構。
在第2圖中，積體電路裝置200包含基板210。在一實施例中，基板210為含矽的半導體基板。在其他實施例中，基板210包含其他半導體元素如鍺，半導體化合物如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦，半導體合金如矽鍺合金、磷化鎵砷、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷化鎵銦砷，或上述之組合。在另一實施例中，基板210為絕緣層上矽(SOI)。在其他實施例中，半導體的基板210可包含摻雜的磊晶層、組成漸變半導體層、及/或半體層覆上覆有另一不同型態之半導體層如矽鍺合金層上覆矽層。基板210依據積體電路裝置200的各種設計所需，可包含各種摻雜組態。舉例來說，基板210可包含多種p型摻質(如硼或二氟化硼)、n型摻質(如磷或砷)、或上述之組合的多種摻雜區。摻雜區可形成於半導體基板上、P型井結構中、N型井結構中、或雙井區結構中。此外，可使用隆起結構作為摻雜區。
隔離結構212位於基板210中，可隔離基板210之多種區域及/或裝置。藉由局部氧化矽(LOCOS)及/或淺溝槽隔離(STI)等隔離技術形成隔離結構212，可定義並電性隔離多種區域。隔離結構212包含氧化矽、氮化矽、氮氧化矽、其他合適材料、或上述之組合。隔離結構212可由任意合適之製程形成。 在一實例中，形成STI的步驟包含：使用微影製程露出部份基板、蝕刻露出的基板以形成溝槽(比如乾蝕刻及/或濕蝕刻)、以及以一或多種介電材料填充溝槽(比如化學氣相沉積)。舉例來說，填充後的溝槽可具有多層結構，比如熱氧化襯墊層上填有氮化矽或氧化矽。
閘極結構220位於基板210上。在一實施例中，閘極結構220包含閘極堆疊，其具有界面介電層222、高介電常數介電層224、與虛置閘極層226。界面介電層222及高介電常數介電層224可一併稱作閘極結構220的閘極介電層。閘極堆疊可包含其他額外層如硬遮罩層、蓋層、擴散阻障層、介電層、金屬層、其他合適層、或上述之組合。閘極結構220可由合適製程形成，比如沉積製程、微影圖案化製程、蝕刻製程、其他合適製程、或上述之組合。沉積製程包含物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)、電漿增強式化學氣相沉積(PECVD)、遠距電漿化學氣相沉積(RPCVD)、分子有機化學氣相沉積(MOCVD)、濺鍍、電鍍、其他合適方法、或上述之組合。微影圖案化製程包含光阻塗佈如旋轉塗佈、軟烘烤、光罩對準、曝光、曝光後烘烤、光阻顯影、潤洗、乾燥如硬烘烤、其他合適製程、或上述之組合。微影曝光製程可取代為其他合適方法如無光罩微影、電子束寫入、離子束寫入、或分子拓印。蝕刻製程包含乾蝕刻、濕蝕刻、或上述之組合。
界面介電層222位於基板210上。在一實施例中，界面介電層222之厚度介於約5Å至約20Å之間。在一實施例中，界面介電層222為含氧化物層如氧化矽(SiO2)層或氮氧化矽 (SiON)層。界面介電層222可包含其他合適材料。界面介電層222之形成方法可為化學氧化技術、熱氧化技術、原子層沉積(ALD)、化學氣相沉積(CVD)、或其他合適技術。在形成界面介電層222於基板210上之前，可先進行清潔製程如採用氫氟酸溶液的氫氟酸後-閘極前清潔製程(HF-last pre-gate cleaning processs)。
高介電常數介電層224位於界面介電層222上，且虛置閘極層226位於高介電常數介電層224上。高介電常數介電層224及虛置閘極層226之厚度取決於積體電路裝置200之設計需求。在一實例中，高介電常數介電層224之厚度介於約5Å至約30Å之間。虛置閘極層226之厚度介於約350Å至700Å之間。高介電常數介電層224包含高介電常數介電材料如氧化鉿、氧化鉿矽、氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、氧化鋯、氧化鋁、氧化鉿-氧化鋁合金、其他合適之高介電常數介電材料、或上述之組合。虛置閘極結構226包含適用於閘極置換製程之材料。舉例來說，一實施例之虛置閘極層226包含多晶矽。
閘極結構220更包含合適製程形成之間隔物228。舉例來說，可毯覆式沉積介電層(例如氮化矽層)於積體電路裝置200上。接著非等向蝕刻氮化矽層，以移除部份氮化矽層並形成第2圖所示之間隔物228。間隔物228位於閘極結構220之閘極堆疊如界面介電層222、高介電常數介電層224、與虛置閘極層226的側壁旁。在其他實施例中，間隔物228包含另一介電材料如氧化矽、氮化矽碳、或上述之組合。
多種源極/汲極結構230可位於基板210中。閘極結構220可插置於源極/汲極結構230之間。源極/汲極結構230可包含輕摻雜源極/汲極(LDD)區及/或重摻雜源極/汲極(HDD)區。LDD區及/或HDD區之形成方法可為n型摻質(如磷或砷)或p型摻質(如硼或二氟化硼)之離子佈植或擴散。此外，可進行回火製程如快速熱回火及/或雷射熱回火，以活化LDD區及/或HDD區中的摻質。在一實施例中，LDD區及/或HDD區可形成於任意時點。源極/汲極結構230可包含隆起的源極/汲極結構，比如磊晶結構如矽鍺磊晶結構或矽磊晶結構。舉例來說，矽化物結構可位於源極/汲極結構230上以減少接觸電阻。矽化物結構形成於源極及汲極結構上的方法可為自對準矽化製程，其可包含沉積金屬層、回火金屬層使金屬層與矽反應形成矽化物、以及接著移除未反應的金屬層。
介電層232如層間介電層(ILD)位於基板210上。介電層232包含介電材料如氧化矽、氮化矽、氮氧化矽、由四乙氧基矽烷(TEOS)形成之氧化物、磷矽酸玻璃(PSG)、硼磷矽酸玻璃(BPSG)、低介電常數介電材料、其他合適介電材料、或上述之組合。低介電常數介電材料包含氟矽玻璃(FSG)、摻雜碳之氧化矽、Black Diamond®(Applied Materials of Santa Clara,California)、乾凝膠(Xerogel)、氣凝膠(Aerogel)、氟化非晶碳、聚對二甲基苯、苯并環丁烯(BCB)、SiLK(Dow chemical,Midland,Michigan)、聚亞醯胺、其他合適材料、或上述之組合。介電層232可包含含多種介電材料之多層結構。介電層232可由合適製程形成並具有合適厚度，其形成方法可為CVD、高密度 電漿CVD、旋塗法、及/或其他合適方法。在沉積介電層232之後，可進行化學機械研磨製程，直至到達或露出閘極結構220之頂部，特別如第2圖所示，露出閘極結構220之閘極堆疊的頂部(此處為虛置閘極層226)。其他額外層可形成於介電層232之上及/或之下。
在第3至7圖中，進行閘極替換製程以將虛置閘極層226替換為金屬閘極。在第3圖中，自閘極結構220之閘極堆疊移除虛置閘極層226，以形成開口240。開口240暴露出高介電常數介電層224。虛置閘極層226之移除方法可為蝕刻製程、其他合適製程、或上述之組合。在一實例中，以蝕刻製程選擇性地移除虛置閘極層226。
在第4圖中，多功能阻擋/濕潤層242係形成於基板210上，即多功能阻擋/濕潤層242部份地填入開口240。多功能阻擋/濕潤層242沿著定義開口240之閘極結構220的側壁設置。在一實施例中，多功能阻擋/濕潤層242位於高介電常數介電層224上。在一實例中，多功能阻擋/濕潤層242之厚度介於約30Å至100Å之間。多功能阻擋/濕潤層242在製程中同時具有阻擋層及濕潤層的功能。舉例來說，多功能阻擋/濕潤層242可防止或減少金屬雜質穿透至任何位於多功能阻擋/濕潤層242下方的介電層(如閘極結構220之閘極堆疊的閘極介電層)，並增加多功能阻擋/濕潤層242與形成其上或其下的任意材料層之間的黏著力。此外，多功能阻擋/濕潤層242亦提供其與形成其上的任何材料層之間所需的界面品質。綜上所述，一實施例中的多功能阻擋/濕潤層242可防止或減少金屬雜質穿透至 高介電常數介電層224及層間介電層222，並增加閘極結構220的閘極堆疊中多功能阻擋/濕潤層242與其上之層如功函數層244(或其下之層如高介電常數介電層224)之間的黏著力。此功能性將進一步詳述於下。
在一實施例中，多功能阻擋/濕潤層242包含氮化鈦鋁碳(TiAlCN)。此TiAlCN層中的氮原子濃度經過最佳化，使多功能阻擋/濕潤層242能充分的防止或減少金屬雜質穿透下方的介電層(如高介電常數介電層224及界面介電層222)，並最小化對積體電路裝置200之功函數的影響。如此一來，氮原子濃度與碳原子濃度需平衡以達阻擋效果與所需的功函數。在一實施例中，TiAlCN層的氮原子濃度介於約5%至約15%之間，而碳原子濃度介於約5%至約20%之間。若氮原子與碳原子濃度較低(比如小於5%)，其阻擋能力下降但功函數較佳。另一方面，若氮原子濃度較高(比如大於15%)且碳原子濃度較高(比如大於20%)，則功函數較差但阻擋能力提高。在一實施例中，TiAlCN比例包含鈦與鋁之比例，其可增加多功能阻擋/濕潤層242與形成其上的的層狀物如鋁之間的界面性質(亦可稱作濕潤性)。舉例來說，多功能阻擋/濕潤層242之TiAlCN的Ti：Al介於約1：1至約1：3之間。
用以形成多功能阻擋/濕潤層242(如TiAlCN層)之製程經過調控，以最佳化其阻擋及濕潤能力。在一實施例中，可採用PVD形成多功能阻擋/濕潤層242。可調控PVD之製程參數以達多功能阻擋/濕潤層242所需的阻擋及濕潤功能，而PVD之製程參數可為基材溫度、氣體種類、氣體流速、腔室壓力、 直流電源、偏壓電源、製程時間、其他合適參數、或上述之組合。在其他實施例中，多功能阻擋/濕潤層242的形成方法可為其他製程如CVD、ALD、PECVD、RPCVD、MOCVD、濺鍍、電鍍、其他合適方法、或上述之組合。可調控上述其他方法的多種製程參數以達多功能阻擋/濕潤層242所需的阻擋及濕潤功能。
在一實施例中，以高壓PVD製程沉積多功能阻擋/濕潤層242，其腔室壓力維持於約100mTorr至約5000mTorr之間，且溫度維持於250℃至450℃之間。高壓PVD可確保多功能阻擋/濕潤層242充分地填滿部份開口240。高壓PVD可讓沉積於高深寬比的開口(如開口240)中的層狀物具有充分的覆蓋率。舉例來說，一實施例中的高深寬比開口，其高度與寬度比大於或等於2.2(高度/寬度2.2)。在其他實施例中，高深寬比的開口可具有其他高度與與寬度的比例。
在另一實施例中，多功能阻擋/濕潤層242包含不同氮原子濃度(N%)的多層TiAlCN層。舉例來說，底部的TiAlCN層之氮原子濃度較高(比如介於約5%至約15%之間)，而頂部的TiAlCN層之氮原子濃度較低(比如介於約2%至約5%之間)。在此情況下，底部的TiAlCN層主要作為阻擋層，而頂部的TiAlCN層主要作為功函數層。藉由選擇適當的碳原子濃度與氮原子濃度，可最佳化多功能阻擋/濕潤層242之阻擋能力。在一實例中，TiAlCN層之碳原子濃度介於約5%至約20%之間，而氮原子濃度介於約5%至15%之間。
在第5圖中，功函數層244係形成於基板210上，使 功函數層244部分填滿開口240。在一實施例中，功函數層244位於多功能阻擋/濕潤層242上。在一實例中，功函數層244之厚度為約30Å至100Å之間。在另一實例中，位於多功能阻擋/濕潤層242上的功函數層244其厚度介於約30Å至100Å之間，而沿著開口240之側壁設置的功函數層244其厚度小於約30Å(或介於約30Å至100Å之間)。功函數層244包含的材料可調整至具有適當功函數以增加裝置效能。舉例來說，p型場效電晶體(PFET)中的功函數層244包含的p型功函數材料具有所需之功函數，以用於p型場效電晶體之閘極。另一方面，n型場效電晶體(PFET)中的功函數層244包含的n型功函數材料(如TiAlCN)具有所需之功函數，以用於n型場效電晶體之閘極。功函數層244之形成方法可為PVD、CVD、ALD、PECVD、RPCVD、MOCVD、濺鍍、電鍍、其他合適方法、或上述之組合。
在一實施例中，功函數層244為n型功函數層，其包含氮化鈦鋁碳(TiAlCN)。在一實施例中，功函數層244所含的TiAlCN組成不同於多功能阻擋/濕潤層242中的TiAlCN。舉例來說，功函數層244中的TiAlCN之氮原子濃度低於多功能阻擋/濕潤層242中的TiAlCN之氮原子濃度。功函數層244中的TiAlCN其氮原子濃度取決於阻擋能力與所需的功函數。在一實施例中，功函數層244之氮原子濃度介於約2%至約5%之間。當功函數層244的氮原子濃度過低(比如小於約2%)，功函數層244中的鋁具有高遷移能力且容易穿過下方的層狀物。若功函數層244中的氮原子濃度較高(比如高於約2%)，功函數層244中的氮可與鋁結合以形成穩定態，進而減少鋁穿透至下方層狀物。若 功函數層244之氮原子濃度過高(比如高於約5%)，可能造成功函數層244無法達到所需的功函數。
在第6圖中，導電層246形成於基板210上，使導電層246部分填入開口240。導電層246位於功函數層244上。在一實例中，導電層246之厚度介於約300Å至約1500Å之間。在一實施例中，導電層246包含鋁。在其他實施例中，導電層246額外包含銅、鎢、金屬合金、金屬矽化物、或上述之組合，或以其取代鋁。導電層246之形成方法可為PVD、CVD、ALD、PECVD、RPCVD、MOCVD、濺鍍、電鍍、其他合適方法、或上述之組合。
在第7圖中，進行化學機械研磨(CMP)製程，直至到達或露出介電層232。如此一來，CMP製程移除介電層232上部分的多功能阻擋/濕潤層242、部分的功函數層244、與部份的導電層246。保留之部份的多功能阻擋/濕潤層242、功函數層244、與導電層246可結合以填滿開口240，使閘極結構220之閘極堆疊包含界面介電層222、高介電常數介電層224、多功能阻擋/濕潤層242、功函數層244、與導電層246。多功能阻擋/濕潤層242、功函數層244、與導電層246可一併稱作閘極結構220的閘極。
積體電路裝置200可更包含其他結構。舉例來說，多層內連線(MLI)含有多層金屬層及多層金屬間介電層(IMD)，可形成於基板210上(比如介電層232上)以電性連接積體電路裝置200的多種結構。多層內連線包含垂直內連線如通孔或接觸點，與水平內連線如金屬線。在一實例中，MLI包含 連接至源極/汲極結構230及/或閘極結構220之閘極堆疊的內連線結構。多種內連線結構包含多種導電材料，比如鋁、銅、鈦、鎢、上述之合金、矽化物材料、其他合適材料、或上述之組合。在一實例中，可採用鑲嵌製程或雙鑲嵌製程形成銅或鋁的多層內連線結構。
當積體電路裝置200的漏電流較低時，可具有較佳的裝置效能。藉由閘極結構220之閘極堆疊中的多功能阻擋層/濕潤層242，可降低漏電流並改善裝置效能。多功能阻擋層/濕潤層242可充份阻擋金屬雜質穿透至下方的介電層，並與其上方的層狀物之間具有足夠的濕潤度(界面品質)。
習知的閘極堆疊包含閘極介電層、位於閘極介電層上的功函數層、位於功函數層上的阻擋層如氮化鉭(TaN)、位於阻擋層上的濕潤層如鈦(Ti)、以及位於濕潤層上的導電層如鋁(Al)。TaN阻擋層所能提供的阻擋效果低於所需的阻擋效果，且已觀察到Al導電層的鋁雜質於製程中可穿透至閘極介電層中。再者，雖然Ti潤濕層可提供Al導電層足夠潤濕度，但Ti潤濕層及Al導電層之間於製程中產生相轉換，最終導致部分的TaN阻擋層消失。換言之，部分的TaN阻擋層在製程中被消耗掉。部份消失的TaN阻擋層更降低TaN阻障層防止雜質穿透至閘極介電層的能力。當閘極堆疊包含鈦鋁合金(TiAl)的潤濕層時，亦可觀察到上述相轉換及部分的TaN阻擋層消失的問題。
為了解決上述問題，本發明以多功能阻擋/濕潤層242(如TiAlCN)取代習知閘極堆疊之TaN阻擋層及Ti潤濕層。TiAlCN的阻擋能力超過TiN及TaN的阻擋能力。具體來說，阻 擋能力的排序如下：TiAlCN>TiAlC>TiN>>TaN。另一方面，TiAlCN提供了對鋁層足夠的濕潤度。綜上所述，TiAlCN之多功能阻擋/濕潤層提供了改良的阻擋能力及濕潤度，比習知含TaN阻擋層/Ti濕潤層的閘極堆疊具有較低的漏電流與較佳的裝置效能。在上述內容中，不同實施例可具有不同優點，且任何實施例不必然具有特定優點。
本發明提供多種實施例。在一實例中，積體電路裝置包括半導體基板與閘極堆疊位於半導體基板上。閘極堆疊包含閘極介電層位於半導體基板上，多功能阻擋/濕潤層位於閘極介電層上，功函數層位於多功能阻擋/濕潤層上，以及導電層位於功函數層上。多功能阻擋/濕潤層包括氮化鈦鋁碳(TiAlCN)。
在另一實例中，積體電路裝置包括閘極堆疊位於半導體基板上。閘極堆疊包括高介電常數介電層位於半導體基板上；第一氮化鈦鋁碳(TiAlCN)層直接位於高介電常數介電層上；第二TiAlCN層直接位於第一TiAlCN層上；以及鋁層位於第二TiAlCN層上。
在又一實例中，積體電路裝置的形成方法包括：形成閘極結構於半導體基板上，自閘極結構移除虛置閘極，以形成開口；形成多功能阻擋/濕潤層於高介電常數介電層上；形成功函數層於多功能阻擋/濕潤層上；以及形成導電層於功函數層上。多功能阻擋/濕潤層、功函數層、與導電層填滿開口，且其中多功能阻擋/濕潤層包括氮化鈦鋁碳(TiAlCN)層。
雖然本發明已以數個較佳實施例揭露如上，然其 並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200‧‧‧積體電路裝置
210‧‧‧基板
212‧‧‧隔離結構
220‧‧‧閘極結構
222‧‧‧界面介電層
224‧‧‧高介電常數介電層
228‧‧‧間隔物
230‧‧‧源極/汲極結構
232‧‧‧介電層
242‧‧‧多功能阻擋/濕潤層
244‧‧‧功函數層
246‧‧‧導電層

Claims (10)

  1. 一種積體電路裝置，包括：一半導體基板；以及一閘極堆疊位於該半導體基板上，其中該閘極堆疊包含：一閘極介電層位於該半導體基板上；一多功能阻擋/濕潤層位於該閘極介電層上，其中該多功能阻擋/濕潤層包括氮化鈦鋁碳；一功函數層位於該多功能阻擋/濕潤層上；以及一導電層位於該功函數層上，其中該多功能阻擋/濕潤層包括一底部的氮化鈦鋁碳層與一頂部的氮化鈦鋁碳層，其中該底部的氮化鈦鋁碳層之氮原子濃度高於該頂部的氮化鈦鋁碳層之氮原子濃度。
  2. 如申請專利範圍第1項所述之積體電路裝置，其中該閘極介電層包含一高介電常數介電層，以及一界面介電層位於該高介電常數介電層與該半導體基板之間。
  3. 如申請專利範圍第1項所述之積體電路裝置，其中該多功能阻擋/濕潤層之氮原子濃度介於約5%至約15%之間，碳原子濃度介於約5%至約20%之間，而鈦與鋁之比例介於約1：1至約1：3之間。
  4. 如申請專利範圍第1項所述之積體電路裝置，其中該功函數層係氮原子濃度介於約2%至約5%的氮化鈦鋁碳層。
  5. 一種積體電路裝置，包括一閘極堆疊位於一半導體基板上，其中該閘極堆疊包括：一高介電常數介電層位於該半導體基板上； 一第一氮化鈦鋁碳層位於該高介電常數介電層上；一第二氮化鈦鋁碳層位於該第一氮化鈦鋁碳層上；以及一鋁層位於該第二氮化鈦鋁碳層上，其中該第一氮化鈦鋁碳層之氮原子濃度高於該第二氮化鈦鋁碳層之氮原子濃度。
  6. 如申請專利範圍第5項所述之積體電路裝置，其中該第一氮化鈦鋁碳層之氮原子濃度介於約5%至約15%之間，碳原子濃度介於約5%至約20%之間，且鈦與鋁之比例介於約1：1至約1：3之間。
  7. 如申請專利範圍第5項所述之積體電路裝置，其中該第二氮化鈦鋁碳層之氮原子濃度介於約2%至約5%之間。
  8. 一種積體電路裝置的形成方法，包括：形成一閘極結構於一半導體基板上，其中該閘極結構包含一高介電常數介電層位於該半導體基板上與一虛置閘極位於該高介電常數介電層上；自該閘極結構移除該虛置閘極，以形成一開口；形成一多功能阻擋/濕潤層於該高介電常數介電層上；形成一功函數層於該多功能阻擋/濕潤層上；以及形成一導電層於該功函數層上，其中該多功能阻擋/濕潤層、該功函數層、與該導電層填滿該開口，且其中該多功能阻擋/濕潤層包括一底部的氮化鈦鋁碳層與一頂部的氮化鈦鋁碳層，其中該底部的氮化鈦鋁碳層之氮原子濃度高於該頂部的氮化鈦鋁碳層之氮原子濃度。
  9. 如申請專利範圍第8項所述之積體電路裝置的形成方法，其中 形成該多功能阻擋/濕潤層的步驟包括一物理氣相沉積製程，其中該物理氣相沉積製程包括調控物理氣相沉積參數，使該氮化鈦鋁碳層的氮原子濃度介於約5%至約15%之間，且碳原子濃度介於約5%至約20%之間。
  10. 如申請專利範圍第8項所述之積體電路裝置的形成方法，其中該功函數層包括氮化鈦鋁鈦層，其氮原子濃度介於約2%至約5%之間。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106158649B (zh) * 2015-04-14 2020-09-08 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US10141528B1 (en) * 2017-05-23 2018-11-27 International Business Machines Corporation Enhancing drive current and increasing device yield in n-type carbon nanotube field effect transistors
US10903109B2 (en) * 2017-12-29 2021-01-26 Micron Technology, Inc. Methods of forming high aspect ratio openings and methods of forming high aspect ratio features
US10797151B2 (en) 2018-09-27 2020-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structures for field effect transistors

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5521423A (en) * 1993-04-19 1996-05-28 Kawasaki Steel Corporation Dielectric structure for anti-fuse programming element
US7871915B2 (en) * 2008-09-26 2011-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming metal gates in a gate last process
CN102237399B (zh) * 2010-04-22 2015-01-07 联华电子股份有限公司 具有金属栅极的半导体元件及其制作方法
US20130075831A1 (en) * 2011-09-24 2013-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate stack having tialn blocking/wetting layer
US8778789B2 (en) * 2012-11-30 2014-07-15 GlobalFoundries, Inc. Methods for fabricating integrated circuits having low resistance metal gate structures

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