CN105261637B - 具有作为功函数层和/或阻挡/润湿层的TiAlCN的金属栅极堆叠件 - Google Patents

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Abstract

本发明实施例公开了一种具有作为功函数层和/或多功能阻挡/润湿层的碳氮化铝钛(TiAlCN)的金属栅极堆叠件及其制造方法。在实例中，集成电路器件包括半导体衬底和设置在半导体衬底上方的栅极堆叠件。栅极堆叠件包括设置在半导体衬底上方的栅极介电层、设置在栅极介电层上方的多功能阻挡/润湿层，其中多功能阻挡/润湿层包括TiAlCN、设置在多功能阻挡/润湿层上方的功函数层以及设置在功函数层上方的导电层。

Description

具有作为功函数层和/或阻挡/润湿层的TiAlCN的金属栅极堆 叠件
相关申请的交叉参考
本申请是于2011年9月24日提交的第13/244,355号的美国申请的部分继续申请，其全部内容结合于此作为参考。
技术领域
本发明实施例涉及具有作为功函数层和/或阻挡/润湿层的TiAlCN的金属栅极堆叠件。
背景技术
半导体集成电路(IC)工业已经经历了快速发展。IC材料和设计中的技术进步已经产生了数代IC，其中每一代都具有比前一代更小和更复杂的电路。这些进步增加了处理和制造IC的复杂程度，以及为了实现这些进步，需要IC处理和制造中的类似的发展。在IC演进的过程中，功能密度(即，每芯片面积中互连器件的数量)通常已经增加，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))已经减小。该按比例缩小工艺通常通过增加生产效率和降低相关成本来提供益处。这种按比例缩小也已经增加了处理和制造IC的复杂程度，以及为了实现这些进步，需要IC处理和制造中的类似的发展。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个实施例，提供了一种集成电路器件，包括：半导体衬底；以及栅极堆叠件，设置在所述半导体衬底上方，其中，所述栅极堆叠件包括：栅极介电层，设置在所述半导体衬底上方；多功能阻挡/润湿层，设置在所述栅极介电层上方，其中，所述多功能阻挡/润湿层包括碳氮化铝钛(TiAlCN)；功函数层，设置在所述多功能阻挡/润湿层上方；以及导电层，设置在所述功函数层上方。
根据本发明的另一实施例，还提供了一种集成电路器件，包括设置在半导体衬底上方的栅极堆叠件，其中，所述栅极堆叠件包括：高k介电层，设置在所述半导体衬底上方；第一碳氮化铝钛(TiAlCN)层，直接设置在所述高k介电层上；第二TiAlCN层，直接设置在所述第一TiAlCN层上；以及铝层，直接设置在所述第二TiAlCN层上。
根据本发明的又一实施例，还提供了一种方法，包括：在半导体衬底上方形成栅极结构，其中，所述栅极结构具有栅极堆叠件，所述栅极堆叠件包括设置在所述半导体衬底上方的高k介电层和设置在所述高k介电层上方的伪栅极；从所述栅极结构中去除所述伪栅极，从而形成开口；以及在所述高k介电层上方形成多功能阻挡/润湿层，在所述多功能阻挡/润湿层上方形成功函数层，以及在所述功函数层上方形成导电层，其中，所述多功能阻挡/润湿层、所述功函数层以及所述导电层填充所述开口，并且进一步地，其中，所述多功能阻挡/润湿层包括碳氮化铝钛(TiAlCN)。
附图说明
当结合附图进行阅读时，从下面详细的描述可以最佳地理解本发明。应该强调的是，根据工业中的标准实践，各个部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的论述，各个部件的尺寸可以被任意增加或减少。
图1是根据本发明的各个方面的用于制造集成电路器件的方法的流程图。
图2至图7是根据本发明的各个方面的在图1的方法的各个阶段期间的集成电路器件的示意性截面图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例，并且不旨在限制。例如，以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复参考标号和/或字符。该重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
图1是根据本发明的各个方面的用于制造集成电路器件的部分或全部的方法100的流程图。方法100开始于框110，其中在衬底上方形成栅极结构。栅极结构具有栅极堆叠件，栅极堆叠件包括设置在衬底上方的高k介电层和设置在高k介电层上方的伪栅极。在框120中，从栅极结构去除伪栅极以在栅极结构中形成开口。在框130中，形成多功能阻挡/润湿层、功函数层和导电层以填充开口。多功能阻挡/润湿层形成在高k介电层上方，功函数层形成在多功能阻挡/润湿层上方，以及导电层形成在功函数层上方。多功能阻挡/润湿层包括在处理期间充分防止(或减少)金属杂质渗入高k介电层(例如，从导电层)的材料，同时该材料提供与功函数层之间的充分的润湿性(换句话说，期望的界面质量)。该方法100可以继续框140以完成集成电路器件的制造。对于方法100的额外的实施例，可以在方法100之前、期间和之后提供额外的步骤，并且可以替换或消除所描述的步骤中的一些。
图2至图7是在根据图1的方法100的在制作的各个阶段的集成电路器件200的部分或全部截面图。为了清楚的目的已经简化了图2至图7以更好地理解本发明的发明构思。在所示实施例中，集成电路器件200包括场效应晶体管器件，诸如n沟道场效应晶体管(NFET)或p沟道场效应晶体管(PFET)。集成电路器件200可以包括在存储器单元和/或逻辑电路中，存储器单元和/或逻辑电路包括：无源组件，诸如电阻器、电容器、电感器和/或熔丝；有源组件，诸如金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体晶体管(CMOS)、高压晶体管和/或高频晶体管；其他合适组件；或它们的组合。在集成电路器件200的其他的实施例中，可以在集成电路器件200中添加额外的部件，并且可以替换或消除下文描述的一些部件。
在图2中，集成电路器件200包括衬底210。在所示实施例中，衬底210是包括硅的半导体衬底。可选地或附加地，衬底210包括：另一元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。在又另一可选方式中，衬底210是绝缘体上半导体(SOI)。在其他的可选方式中，半导体衬底210可以包括掺杂的外延层、梯度半导体层和/或位于另一不同类型的半导体层上面的半导体层(诸如硅锗层上的硅层)。衬底210包括取决于集成电路器件200的设计要求的各种掺杂配置。例如，衬底210可以包括掺杂有诸如硼或BF2的p型掺杂剂、诸如磷或砷的n型掺杂剂或它们的组合的各个掺杂区域。掺杂区域可以形成在半导体衬底上、形成在P阱结构中、形成在N阱结构中、形成在双阱结构中，或者使用凸起结构来形成掺杂区域。
隔离部件212设置在衬底210中，以隔离衬底210的各个区域和/或器件。隔离部件212利用诸如硅的局部氧化(LOCOS)和/或浅沟槽隔离(STI)的隔离技术来限定并且电隔离各个区域。隔离部件212包括氧化硅、氮化硅、氮氧化硅、其他合适的材料或它们的组合。通过任何合适的工艺来形成隔离部件212。作为一个实例，形成STI包括：使用光刻工艺以暴露部分衬底；在衬底的暴露部分中蚀刻沟槽(例如，通过使用干蚀刻和/或湿蚀刻)；以及用一种或多种介电材料填充沟槽(例如，通过使用化学汽相沉积工艺)。例如，所填充的沟槽可以具有多层结构，诸如用氮化硅或氧化硅填充的热氧化物衬垫层。
在衬底210上方设置栅极结构220。在所示实施例中，栅极结构220包括具有界面介电层222、高k介电层224和伪栅极层226的栅极堆叠件。界面介电层222和高k介电层224可以共同称为栅极结构220的栅极介电层。栅极堆叠件可以包括附加的层，诸如硬掩模层、覆盖层、扩散/阻挡层、介电层、金属层、其他合适的层或它们的组合。通过包括沉积工艺、光刻图案化工艺、蚀刻工艺、其他合适的工艺或它们的组合的工艺来形成栅极结构220。沉积工艺包括物理汽相沉积(PVD)、化学汽相沉积(CVD)、原子层沉积(ALD)、等离子体增强CVD(PECVD)、远程等离子体CVD(RPCVD)、分子有机CVD(MOCVD)、溅射、镀、其他合适的方法或它们的组合。光刻图案化工艺包括光刻胶涂覆(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、冲洗、干燥(例如，硬烘烤)、其他合适的工艺或它们的组合。可以通过其他适合的方法(诸如无掩模光刻、电子束写入、离子束写入和分子印迹)来执行或替换光刻曝光工艺。蚀刻工艺包括干蚀刻、湿蚀刻或它们的组合。
界面介电层222设置在衬底210上方。在实例中，界面介电层222具有约至约的厚度。在所示实施例中，界面介电层222是含氧化物层，诸如氧化硅(SiO2)层或氮氧化硅(SiON)层。界面层222可以包括其他合适的材料。通过化学氧化技术、热氧化技术、原子层沉积(ALD)、化学汽相沉积(CVD)或其他合适的技术来形成界面介电层222。在衬底210上方形成界面介电层222之前，可以实施清洁工艺，诸如后HF先栅极清洁工艺(例如，使用氢氟(HF)酸溶液)。
高k介电层224设置在界面介电层222上方，并且伪栅极层226设置在高k介电层224上方。高k介电层224和伪栅极层226的厚度取决于集成电路器件200的设计要求。在实例中，高k介电层224具有约至约的厚度，并且伪栅极层具有约至约的厚度。高k介电层224包括高k介电材料，诸如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料或它们的组合。伪栅极层226包括适用于栅极替换工艺的材料。例如，在所示实施例中，伪栅极层226包括多晶硅。
栅极结构220还包括通过合适的工艺形成的间隔件228。例如，在集成电路器件200上方毯式沉积诸如氮化硅层的介电层；以及然后各向异性地蚀刻氮化硅层以去除氮化硅层从而形成图2中所示的间隔件228。间隔件228邻近栅极结构220的栅极堆叠件(界面介电层222、高k介电层224、以及伪栅极层226)的侧壁设置。可选地或额外地，间隔件228包括其他的介电材料，诸如氧化硅、碳氮化硅或它们的组合。
各个源极/漏极部件230可以设置在衬底210中。栅极结构220置于源极/漏极部件230之间。源极/漏极部件230可以包括轻掺杂的源极和漏极(LDD)区域和/或重掺杂的源极和漏极(HDD)区域。可以通过n型掺杂剂(诸如磷或砷)的离子注入或扩散或p型掺杂剂(诸如硼或BF2)的离子注入或扩散来形成LDD和/或HDD区域。可以实施诸如快速热退火和/或激光热退火的退火工艺，以激活LDD和/或HDD区域的掺杂剂。在所示实施例中，可以在任何时间形成LDD和/或HDD区域。源极/漏极部件230可以包括凸起的源极/漏极部件，诸如外延部件(例如，硅锗外延部件或硅外延部件)。例如，硅化物部件可以设置在源极/漏极部件230上方，以减小接触电阻。可以通过自对准硅化工艺在源极和漏极部件上方形成硅化物部件，该自对准硅化工艺可以包括：沉积金属层；对金属层进行退火，使金属层能够与硅反应以形成硅化物；以及然后去除未反应的金属层。
诸如层间(或层级间)介电(ILD)层的介电层232设置在衬底210上方。介电层232包括介电材料，诸如氧化硅、氮化硅、氮氧化硅、正硅酸乙酯(TEOS)形成的氧化物、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低k介电材料、其他合适的介电材料或它们的组合。示例性低k介电材料包括氟化硅玻璃(FSG)、碳掺杂的氧化硅、Black(加利福尼亚州的圣克拉拉的应用材料公司)、干凝胶、气凝胶、无定型氟化碳、聚对二甲苯、BCB(双苯并环丁烯)、SiLK(密歇根米特兰的陶氏化学公司)、聚酰亚胺、其他适合的材料和/或它们的组合。介电层232可以包括多层结构，该多层结构包括多种介电材料。通过合适的工艺(包括通过CVD、高密度等离子体CVD、旋涂和/或其他合适的方法)将介电层232形成至合适的厚度。在沉积介电层232之后，实施化学机械抛光(CMP)工艺，直到到达/暴露栅极结构220的顶部。特别地，如图2中所示，暴露栅极结构220的栅极堆叠件的顶部(在此为伪栅极层226)。在介电层232上面和/或下面可以形成额外的层。
在图3至图7中，实施栅极替换工艺，其中用金属栅极来替换伪栅极层226。在图3中，从栅极结构220的栅极堆叠件中去除伪栅极层226，从而形成开口240。开口240暴露高k栅极介电层224。可以通过蚀刻工艺、其他合适的工艺或它们的组合来去除伪栅极层226。在实例中，蚀刻工艺选择性地蚀刻伪栅极层226。
在图4中，多功能阻挡/润湿层242形成在衬底210上方，使得多功能阻挡/润湿层242部分地填充开口240。沿着栅极结构220的限定开口240的侧壁设置多功能阻挡/润湿层242。在所示实施例中，多功能阻挡/润湿层242设置在高k介电层224上方。在实例中，多功能阻挡/润湿层242具有约至约的厚度。多功能阻挡/润湿层242在处理期间用作阻挡(或势垒)层和润湿层。例如，多功能阻挡/润湿层242防止或减少金属杂质渗入设置在多功能阻挡/润湿层242下面的任何介电层(诸如栅极结构220的栅极堆叠件的栅极电介质)，同时增强在多功能阻挡/润湿层242下方的层与多功能阻挡/润湿层242之上的层之间的粘附。多功能阻挡/润湿层242也提供了多功能阻挡/润湿层242与形成在多功能阻挡/润湿层242上方的任何材料层之间的期望的界面质量。因此，在所示实施例中，多功能阻挡/润湿层242防止或减少金属杂质渗入至高k介电层224和界面介电层222内，同时增强多功能阻挡/润湿层242下方的层和多功能阻挡/润湿层242之上的层(诸如高k介电层224与形成在多功能阻挡/润湿层242上方的栅极结构220的栅极堆叠件的层(诸如，功函数层244))之间的粘附。下文将进一步描述这种功能的细节。
在所示实施例中，多功能阻挡/润湿层242包括氮化铝钛(TiAlN)，并且在示例性实施例中，将TiAlN表示为碳氮化铝钛(TiAlCN)。优化TiAlCN层的氮和碳的原子浓度，从而使多功能阻挡/润湿层242足以防止或减少金属杂质渗入下面的介电层(例如，高k介电层224和界面层222)，同时最小地影响集成电路器件200的功函数。因此，选择氮原子浓度和碳原子浓度，以平衡阻挡能力和期望的功函数。在所示实施例中，TiAlCN层包括约5％至约15％的氮原子浓度和约5％至约20％的碳原子浓度。在较低的氮和碳原子浓度(例如，低于约5％)下，阻挡能力会在不期望的方向上移动，同时偏移为接近期望的功函数。另一方面，在较高的氮和碳原子浓度(例如，大于15％的氮原子浓度和大于20％的碳原子浓度)下，平衡远离期望的功函数偏移，并且朝向期望的阻挡能力移动。在所示实施例中，TiAlCN比率包括增强多功能阻挡/润湿层242与包括铝的上面的层之间的界面质量(其可以称为润湿性)的Ti:Al比率。例如，TiAlCN层242包括约1:1至约1:3的Ti:Al比率。
调整用于形成多功能阻挡/润湿层242(在此为TiAlCN层)的工艺，以实现多功能阻挡/润湿层242的最佳阻挡和润湿性功能。在所示实施例中，使用物理汽相沉积(PVD)以形成多功能阻挡/润湿层242。可以调整PVD工艺的各种参数(诸如衬底温度、气体类型、气流流速、室压、DC功率、偏置功率、工艺时间、其他合适的参数或它们的组合)以实现期望的阻挡和润湿性功能。可选地，通过其他的工艺形成多功能阻挡/润湿层242，诸如化学汽相沉积(CVD)、原子层沉积(ALD)、等离子体增强CVD(PECVD)、远程等离子体CVD(RPCVD)、分子有机CVD(MOCVD)、溅射、镀、其他合适的方法或它们的组合。可以调整这种可选工艺的各种工艺参数，以实现多功能阻挡/润湿层242的期望的阻挡和润湿性功能。
在所示实施例中，保持约100mTorr至约5000mTorr的室压的高压PVD工艺在约250℃至约450℃的温度下沉积多功能阻挡/润湿层242。高压PVD工艺可以确保多功能阻挡/润湿层242足以部分地填充开口240。例如，高压PVD工艺提供了用于诸如开口240的高纵横比开口的足够的覆盖。例如，在所示实施例中，高纵横比开口是指具有大于或等于2.2(高度/宽度≥2.2)的高度与宽度比率的开口。可选地，可以由其他的高度与宽度比率来限定高纵横比开口。
在另一个实施例中，多功能阻挡/润湿层242包括具有不同N％的多个TiAlCN层。例如，底部TiAlCN层具有较高的N％，诸如从约5％至约15％，并且顶部TiAlCN层具有较低的N％，诸如从约2％至约5％。在该情况下，底部TiAlCN层主要用作阻挡层，而顶部TiAlCN层主要用作功函数层。通过选择合适的C％和N％来实现优化的阻挡能力。在实例中，C％在从约5％至约20％的范围内，而N％在从约5％至15％的范围内。
在图5中，功函数层244形成在衬底210上方，使功函数层244部分地填充开口240。在所示实施例中，功函数层244设置在多功能阻挡/润湿层242上方。在实例中，功函数层244具有约至约的厚度。在另一实例中，设置在多功能阻挡/润湿层242上的功函数层244具有约至约的厚度，并且沿着开口240的侧壁设置的功函数层244可以具有小于的厚度或约至约的厚度。功函数层244包括可以被调整为具有合适的功函数的材料，以增强相关器件的性能。例如，如果是p型场效应晶体管(PFET)器件，则功函数层244包括p型功函数材料，该p型功函数材料可以被配置为具有用于PFET的栅电极的期望的功函数值。另一方面，如果是n型场效应晶体管(NFET)器件，则功函数层244包括n型功函数材料(诸如TiAlCN)，该n型功函数材料可以被配置为具有NFET的栅电极的期望功函数值。通过物理汽相沉积(PVD)、化学汽相沉积(CVD)、原子层沉积(ALD)、等离子体增强CVD(PECVD)、远程等离子体CVD(RPCVD)、分子有机CVD(MOCVD)、溅射、镀、其他合适的方法或它们的组合来形成功函数层244。
在示例性实施例中，功函数层244是包括TiAlCN的n功函数层。在所示实施例中，功函数层244包括具有与多功能阻挡层/润湿层242中的TiAlCN不同的组成的TiAlCN。例如，功函数层244中的氮原子浓度低于多功能阻挡/润湿层242中的氮原子浓度。选择氮原子浓度，以平衡阻挡能力和期望的功函数。在实施例中，功函数层244中的氮原子浓度为约2％至约5％。当氮原子浓度较低(例如，小于约2％)时，功函数层244中的铝具有高迁移性并且可以容易地渗入下面的层。在较高的氮原子浓度(如，高于约2％)下，功函数层244中的氮可以与铝键合，形成稳定的相，并且减少铝至下面的层内的渗入。然而，甚至更高的氮原子浓度(例如，高于约5％)可能导致远离目标或期望功函数的偏移。
在图6中，导电层246形成在衬底210上方，使导电层246部分地填充开口240。导电层246设置在功函数层244上方。在实例中，导电层246具有约至约的厚度。在所示实施例中，导电层246包括铝。可选地或额外地，导电层246包括铜、钨、金属合金、金属硅化物、其他的导电材料或它们的组合。通过物理汽相沉积(PVD)、化学汽相沉积(CVD)、原子层沉积(ALD)、等离子体增强CVD(PECVD)、远程等离子体CVD(RPCVD)、分子有机CVD(MOCVD)、溅射、镀、其他合适方法或它们的组合来形成导电层246。
在图7中，实施化学机械抛光(CMP)工艺，直到到达或暴露介电层232。因此，CMP工艺去除了设置在介电层232上方的部分多功能阻挡/润湿层242、部分功函数层244和部分导电层246。多功能阻挡/润湿层242、功函数层244和导电层246的剩余部分组合，以填充开口240，从而使得栅极结构220的栅极堆叠件包括界面介电层222、高k介电层224、多功能阻挡/润湿层242、功函数层244以及导电层246。多功能阻挡/润湿层242、功函数层244和导电层246可以共同称为栅极结构220的栅电极。
集成电路器件200可以包括其他的部件。例如，包括金属层和金属间介电(IMD)层的多层互连件(MLI)可以形成在衬底210上方(诸如在介电层232上方)，以电连接集成电路器件200的多种部件或结构。多层互连件包括：垂直互连件，诸如通孔或接触件；和水平互连件，诸如金属线。在实例中，MLI包括至源极/漏极部件230和/或栅极结构220的栅极堆叠件的互连部件。多种互连部件包括多种导电材料，包括铝、铜、钛、钨、它们的合金、硅化物材料、其他合适的材料或它们的组合。在实例中，使用镶嵌工艺或双镶嵌工艺，以形成铜或铝多层互连结构。
集成电路器件200呈现减小的泄漏电流，从而导致改进的器件性能。可以通过栅极结构220的栅极堆叠件中的多功能阻挡/润湿层242来实现这种减小的泄漏电流和改进的器件性能。多功能阻挡/润湿层242可以充分阻挡金属杂质渗入下面的介电层，同时为上面的层提供充分的润湿性(界面质量)。
传统的栅极堆叠件包括：栅极介电层；功函数层，设置在栅极介电层上方；阻挡层，诸如氮化钽(TaN)阻挡层，设置在功函数层上方；润湿层，诸如钛(Ti)润湿层，设置在阻挡层上方；以及导电层，诸如铝(Al)导电层，设置在润湿层上方。TaN阻挡层提供比期望的阻挡能力弱的阻挡能力，并且已经观察到，来自铝导电层的铝杂质在处理期间可以渗入栅极介电层。此外，虽然Ti润湿层向Al导电层提供充分的润湿性，但是已经观察到，在处理期间Ti润湿层与Al导电层之间发生相变，从而导致在处理期间部分的TaN阻挡层与Ti相互作用，并且最终导致丢失部分的TaN阻挡层(换句话说，在处理期间消耗了部分的TaN阻挡层)。丢失部分的TaN阻挡层进一步最小化TaN阻挡层防止铝杂质渗入栅极介电层的能力。当栅极堆叠件包括钛铝(TiAl)润湿层时，也可以观察到这种相变和丢失TaN阻挡层的部分。
为了解决这种问题，本发明用TiAlCN多功能阻挡/润湿层242来替换传统栅极堆叠件的单独的TaN阻挡层和Ti润湿层。TiAlCN的阻挡能力超过TiN和TaN的阻挡能力(具体地，阻挡能力：TiAlCN>TiAlC>TiN>>TaN)。此外，TiAlCN为Al导电层提供充分的润湿性。因此，与包括传统的TaN阻挡层/Ti润湿层的栅极堆叠件相比，TiAlCN多功能阻挡/润湿层提供了改进的阻挡能力和润湿性，从而导致减小的泄漏电流和改进的器件性能。不同的实施例可以具有不同的优点，并且没有必要要求任一实施例具有特别的优点。
本发明提供了很多不同的实施例。在实例中，一种集成电路器件包括半导体衬底和设置在半导体衬底上方的栅极堆叠件。栅极堆叠件包括：栅极介电层，设置在半导体衬底上方；多功能阻挡/润湿层，设置在栅极介电层上方；功函数层，设置在多功能阻挡/润湿层上方；以及导电层，设置在功函数层上方。多功能阻挡/润湿层包括碳氮化铝钛(TiAlCN)。
在另一实例中，一种集成电路器件包括设置在半导体衬底上方的栅极堆叠件。栅极堆叠件包括：高k介电层，设置在半导体衬底上方；第一碳氮化铝钛(TiAlCN)层，直接设置在高k介电层上；第二TiAlCN层，直接设置在第一TiAlCN层上；以及铝层，直接设置在第二TiAlCN层上。
在又另一实例中，一种方法包括：在半导体衬底上方形成栅极结构；从栅极结构去除伪栅极，从而形成开口；以及在高k介电层上方形成多功能阻挡/润湿层；在多功能阻挡/润湿层上方形成功函数层；以及在功函数层上方形成导电层。多功能阻挡/润湿层、功函数层和导电层填充开口。多功能阻挡/润湿层包括碳氮化铝钛(TiAlCN)。
根据本发明的一个实施例，提供了一种集成电路器件，包括：半导体衬底；以及栅极堆叠件，设置在所述半导体衬底上方，其中，所述栅极堆叠件包括：栅极介电层，设置在所述半导体衬底上方；多功能阻挡/润湿层，设置在所述栅极介电层上方，其中，所述多功能阻挡/润湿层包括碳氮化铝钛(TiAlCN)；功函数层，设置在所述多功能阻挡/润湿层上方；以及导电层，设置在所述功函数层上方。
在上述集成电路器件中，所述栅极介电层包括高k介电层。
在上述集成电路器件中，所述栅极介电层包括设置在所述高k介电层与所述半导体衬底之间的界面介电层。
在上述集成电路器件中，所述多功能阻挡/润湿层具有防止金属杂质渗入所述栅极介电层的氮原子浓度和碳原子浓度。
在上述集成电路器件中，所述氮原子浓度为约5％至约15％，并且所述碳原子浓度为约5％至约20％。
在上述集成电路器件中，所述多功能阻挡/润湿层包括具有不同氮原子浓度的多个TiAlCN层。
在上述集成电路器件中，所述多功能阻挡/润湿层包括底部TiAlCN层和顶部TiAlCN层，其中，所述底部TiAlCN层具有比所述顶部TiAlCN层更高的氮原子浓度。
在上述集成电路器件中，所述功函数层包括具有约2％至约5％的氮原子浓度的TiAlCN。
在上述集成电路器件中，所述多功能阻挡/润湿层具有约1:1至约1:3的Ti:Al比率。
根据本发明的另一实施例，还提供了一种集成电路器件，包括设置在半导体衬底上方的栅极堆叠件，其中，所述栅极堆叠件包括：高k介电层，设置在所述半导体衬底上方；第一碳氮化铝钛(TiAlCN)层，直接设置在所述高k介电层上；第二TiAlCN层，直接设置在所述第一TiAlCN层上；以及铝层，直接设置在所述第二TiAlCN层上。
在上述集成电路器件中，所述第一TiAlCN层具有约5％至约15％的氮原子浓度和约5％至约20％的碳原子浓度以及约1:1至约1:3的Ti:Al比率。
在上述集成电路器件中，所述第二TiAlCN层具有约2％至约5％的氮原子浓度。
在上述集成电路器件中，所述栅极堆叠件置于源极部件与漏极部件之间，所述源极部件与所述漏极部件设置在所述半导体衬底中。
在上述集成电路器件中，所述栅极堆叠件还包括设置在所述高k介电层与所述半导体衬底之间的界面介电层。
根据本发明的又一实施例，还提供了一种方法，包括：在半导体衬底上方形成栅极结构，其中，所述栅极结构具有栅极堆叠件，所述栅极堆叠件包括设置在所述半导体衬底上方的高k介电层和设置在所述高k介电层上方的伪栅极；从所述栅极结构中去除所述伪栅极，从而形成开口；以及在所述高k介电层上方形成多功能阻挡/润湿层，在所述多功能阻挡/润湿层上方形成功函数层，以及在所述功函数层上方形成导电层，其中，所述多功能阻挡/润湿层、所述功函数层以及所述导电层填充所述开口，并且进一步地，其中，所述多功能阻挡/润湿层包括碳氮化铝钛(TiAlCN)。
在上述方法中，形成所述多功能阻挡/润湿层包括实施物理汽相沉积工艺。
在上述方法中，实施所述物理汽相沉积工艺包括调整所述物理汽相沉积工艺，使所述多功能阻挡/润湿层具有约5％至约15％的氮原子浓度和约5％至约20％的碳原子浓度。
在上述方法中，实施所述物理汽相沉积工艺包括调整所述物理汽相沉积工艺，使所述多功能阻挡/润湿层具有约1:1至约1:3的Ti:Al比率。
在上述方法中，所述功函数层包括TiAlCN。
在上述方法中，所述功函数层中的TiAlCN具有约2％至约5％的氮原子浓度。
以上论述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍的实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在本文中他们可以作出多种变化、替换以及改变。

Claims (18)

1.一种集成电路器件，包括：
半导体衬底；以及
栅极堆叠件，设置在所述半导体衬底上方，其中，所述栅极堆叠件包括：
栅极介电层，设置在所述半导体衬底上方；
多功能阻挡/润湿层，设置在所述栅极介电层上方，其中，所述多功能阻挡/润湿层包括碳氮化铝钛(TiAlCN)；
功函数层，设置在所述多功能阻挡/润湿层上方；以及
导电层，设置在所述功函数层上方；
其中，所述多功能阻挡/润湿层包括具有不同氮原子浓度的多个TiAlCN层。
2.根据权利要求1所述的集成电路器件，其中，所述栅极介电层包括高k介电层。
3.根据权利要求2所述的集成电路器件，其中，所述栅极介电层包括设置在所述高k介电层与所述半导体衬底之间的界面介电层。
4.根据权利要求1所述的集成电路器件，其中，所述多功能阻挡/润湿层的底部TiAlCN层具有防止金属杂质渗入所述栅极介电层的氮原子浓度和碳原子浓度，所述氮原子浓度为5％至15％，并且所述碳原子浓度为5％至20％。
5.根据权利要求1所述的集成电路器件，其中，所述多功能阻挡/润湿层包括底部TiAlCN层和顶部TiAlCN层，其中，所述底部TiAlCN层具有比所述顶部TiAlCN层更高的氮原子浓度。
6.根据权利要求1所述的集成电路器件，其中，所述功函数层包括具有2％至5％的氮原子浓度的TiAlCN。
7.根据权利要求1所述的集成电路器件，其中，所述多功能阻挡/润湿层的底部TiAlCN层具有1:1至1:3的Ti:Al比率。
8.一种集成电路器件，包括设置在半导体衬底上方的栅极堆叠件，其中，所述栅极堆叠件包括：
高k介电层，设置在所述半导体衬底上方；
第一碳氮化铝钛(TiAlCN)层，直接设置在所述高k介电层上；
第二TiAlCN层，直接设置在第一TiAlCN层上；以及
铝层，直接设置在所述第二TiAlCN层上；
其中，所述第一TiAlCN层具有与所述第二TiAlCN层不同的氮原子浓度。
9.根据权利要求8所述的集成电路器件，其中，所述第一TiAlCN层具有5％至15％的氮原子浓度和5％至20％的碳原子浓度以及1:1至1:3的Ti:Al比率。
10.根据权利要求8所述的集成电路器件，其中，所述第二TiAlCN层具有2％至5％的氮原子浓度。
11.根据权利要求8所述的集成电路器件，其中，所述栅极堆叠件置于源极部件与漏极部件之间，所述源极部件与所述漏极部件设置在所述半导体衬底中。
12.根据权利要求8所述的集成电路器件，其中，所述栅极堆叠件还包括设置在所述高k介电层与所述半导体衬底之间的界面介电层。
13.一种形成集成电路器件的方法，包括：
在半导体衬底上方形成栅极结构，其中，所述栅极结构具有栅极堆叠件，所述栅极堆叠件包括设置在所述半导体衬底上方的高k介电层和设置在所述高k介电层上方的伪栅极；
从所述栅极结构中去除所述伪栅极，从而形成开口；以及
在所述高k介电层上方形成多功能阻挡/润湿层，在所述多功能阻挡/润湿层上方形成功函数层，以及在所述功函数层上方形成导电层，其中，所述多功能阻挡/润湿层、所述功函数层以及所述导电层填充所述开口，并且进一步地，其中，所述多功能阻挡/润湿层包括碳氮化铝钛(TiAlCN)；其中，所述多功能阻挡/润湿层包括具有不同氮原子浓度的多个TiAlCN层。
14.根据权利要求13所述的方法，其中，形成所述多功能阻挡/润湿层包括实施物理汽相沉积工艺。
15.根据权利要求14所述的方法，其中，实施所述物理汽相沉积工艺包括调整所述物理汽相沉积工艺，使所述多功能阻挡/润湿层的底部TiAlCN层具有5％至15％的氮原子浓度和5％至20％的碳原子浓度。
16.根据权利要求14所述的方法，其中，实施所述物理汽相沉积工艺包括调整所述物理汽相沉积工艺，使所述多功能阻挡/润湿层的底部TiAlCN层具有1:1至1:3的Ti:Al比率。
17.根据权利要求13所述的方法，其中，所述功函数层包括TiAlCN。
18.根据权利要求17所述的方法，其中，所述功函数层中的TiAlCN具有2％至5％的氮原子浓度。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106158649B (zh) * 2015-04-14 2020-09-08 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US10141528B1 (en) * 2017-05-23 2018-11-27 International Business Machines Corporation Enhancing drive current and increasing device yield in n-type carbon nanotube field effect transistors
US10903109B2 (en) * 2017-12-29 2021-01-26 Micron Technology, Inc. Methods of forming high aspect ratio openings and methods of forming high aspect ratio features
US10797151B2 (en) 2018-09-27 2020-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structures for field effect transistors

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5521423A (en) * 1993-04-19 1996-05-28 Kawasaki Steel Corporation Dielectric structure for anti-fuse programming element
CN102237399A (zh) * 2010-04-22 2011-11-09 联华电子股份有限公司 具有金属栅极的半导体元件及其制作方法
CN103854990A (zh) * 2012-11-30 2014-06-11 格罗方德半导体公司 制造具有低电阻金属栅极结构的集成电路的方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7871915B2 (en) * 2008-09-26 2011-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming metal gates in a gate last process
US20130075831A1 (en) * 2011-09-24 2013-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate stack having tialn blocking/wetting layer

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5521423A (en) * 1993-04-19 1996-05-28 Kawasaki Steel Corporation Dielectric structure for anti-fuse programming element
CN102237399A (zh) * 2010-04-22 2011-11-09 联华电子股份有限公司 具有金属栅极的半导体元件及其制作方法
CN103854990A (zh) * 2012-11-30 2014-06-11 格罗方德半导体公司 制造具有低电阻金属栅极结构的集成电路的方法

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