CN109768013A - 鳍式集成电路器件及其阈值电压调节方法 - Google Patents

鳍式集成电路器件及其阈值电压调节方法 Download PDF

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Abstract

本发明的实施例公开了鳍式场效应晶体管器件以及用于调整鳍式场效应晶体管器件的阈值电压的方法。示例性方法包括在第一栅极结构中形成第一开口，并且在第二栅极结构中形成第二开口。第一栅极结构设置在第一鳍结构上方，并且第二栅极结构设置在第二鳍结构上方。该方法还包括通过以下步骤填充第一开口和第二开口：形成栅极介电层，在栅极介电层上方形成阈值电压调整层，回蚀第二开口中的阈值电压调整层，在阈值电压调整层上方形成功函层以及在功函层上方形成金属填充层。阈值电压调整层包括钽和氮。回蚀使用含氯化钨的前体。

Description

鳍式集成电路器件及其阈值电压调节方法
技术领域
本发明总体涉及半导体领域，更具体地，涉及鳍式集成电路器件及其形成方法。
背景技术
半导体集成电路(IC)工业已经经历了指数型增长。IC材料和设计中的技术进步已经产生了多代IC，其中，每一代都比上一代具有更小和更复杂的电路。在IC演化过程中，功能密度(即，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。
这种按比例缩小已经增大了处理和制造IC的复杂性，为了实现这些进步，需要IC处理和制造中的类似发展。例如，已经实现了通常涉及用金属栅电极替代多晶硅栅电极的栅极替换工艺以改进器件性能，其中，在栅极替换工艺期间，调整金属栅电极的功函值以提供具有不同阈值(工作)电压的各个器件。虽然现有的栅极替换工艺和对应的阈值电压调整工艺对于它们的预期目的通常已经足够，但是随着IC技术的缩小，它们不是在所有方面都已完全令人满意。
发明内容
根据本发明的一个方面，提供了一种形成鳍式集成电路的方法，包括：在第一栅极结构中形成第一开口，并且在第二栅极结构中形成第二开口，其中，所述第一栅极结构设置在第一鳍结构上方，并且所述第二栅极结构设置在第二鳍结构上方；以及通过以下步骤填充所述第一开口和所述第二开口：形成栅极介电层，在所述栅极介电层上方形成阈值电压调整层，其中，所述阈值电压调整层包括钽和氮，使用含氯化钨的前体回蚀所述第二开口中的所述阈值电压调整层，在所述阈值电压调整层上方形成功函层，以及在所述功函层上方形成金属填充层。
根据本发明的另一个方面，提供了一种形成鳍式集成电路的方法，包括：在第一鳍式场效应晶体管(FinFET)的第一栅极结构中形成第一开口，在第二鳍式场效应晶体管的第二栅极结构中形成第二开口，在第三鳍式场效应晶体管的第三栅极结构中形成第三开口以及在第四鳍式场效应晶体管的第四栅极结构中形成第四开口；用高k介电层部分地填充所述第一开口、所述第二开口、所述第三开口和所述第四开口；用所述阈值电压调整层部分地填充所述第一开口、所述第二开口、所述第三开口和所述第四开口，其中，所述阈值电压调整层设置在所述高k介电层上方；用第一类型功函层部分地填充所述第一开口、所述第二开口、所述第三开口和所述第四开口，其中，所述第一类型功函层设置在所述阈值电压调整层上方；从所述第二开口和所述第三开口去除所述第一类型功函层，从而暴露所述第二开口和所述第三开口中的所述阈值电压调整层；对暴露在所述第二开口和所述第三开口中的所述阈值电压调整层实施阈值电压调整处理，从而使得所述第二鳍式场效应晶体管和所述第三鳍式场效应晶体管的阈值电压低于所述第一鳍式场效应晶体管和所述第四鳍式场效应晶体管的阈值电压，其中，所述阈值电压调整处理应用含氯化钨前体；用第二类型功函层部分地填充所述第一开口、所述第二开口和所述第四开口，其中，所述第二类型功函层设置在所述第一开口、所述第二开口和所述第四开口中的所述阈值电压调整层上方；以及用金属填充层填充所述第一开口、所述第二开口、所述第三开口和所述第四开口，其中，所述金属填充层设置在所述第一开口、所述第二开口和所述第四开口中的所述第二类型功函层上方，并且，所述金属填充层设置在所述第三开口中的所述阈值电压调整层上方。
根据本发明的又一个方面，提供了一种集成电路器件，包括：第一鳍式场效应晶体管(FinFET)，具有第一栅极结构，所述第一栅极结构包括第一高k介电层、设置在所述第一高k介电层上方的第一阈值电压调整层、设置在所述第一阈值电压调整层上方的第一p型功函层、设置在所述第一阈值电压调整层上方的第一n型功函层以及设置在所述第一n型功函上方的第一金属填充层层；第二鳍式场效应晶体管，具有第二栅极结构，所述第二栅极结构包括第二高k介电层、设置在所述第二高k介电层上方的第二阈值电压调整层、设置在所述第二阈值电压调整层上方的第二n型功函层以及设置在所述第二阈值电压调整层上方的第二金属填充层；第三鳍式场效应晶体管，具有第三栅极结构，所述第三栅极结构包括第三高k介电层、设置在所述第三高k介电层上方的第三阈值电压调整层以及设置在所述第三阈值电压调整层上方的第三金属填充层；第四鳍式场效应晶体管，具有第四栅极结构，所述第四栅极结构包括第四高k介电层、设置在所述第四高k介电层上方的第四阈值电压调整层、设置在所述第四阈值电压调整层上方的第二p型功函层、设置在所述第四阈值电压调整层上方的第三n型功函层以及设置在所述第三n型功函层上方的第四金属填充层；其中，所述第二阈值电压调整层和所述第三阈值电压调整层的厚度小于所述第一阈值电压调整层和所述第四阈值电压调整层的厚度；以及其中，所述第二p型功函层的厚度大于所述第一p型功函层的厚度。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A是根据本发明的各个方面的用于制造鳍式集成电路器件的方法的流程图。
图1B是根据本发明的各个方面的用于制造用于可以在图1A的方法中实现的鳍式集成电路器件的金属栅极堆叠件的方法的流程图。
图2A至图2L是根据本发明的各个方面的处于诸如与图1A和图1B的方法相关的那些的各个制造阶段的部分或全部的鳍式集成电路器件的示意截面图。
图3是根据本发明的各个方面的多室集成电路处理系统的示意截面图。
具体实施方式
本发明通常涉及集成电路器件，并且更具体地，涉及用于鳍式集成电路器件的电压阈值调整。
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。
此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，在本发明中，一个部件形成在另一部件上、连接至和/或耦合至另一部件可以包括以直接接触的方式形成部件的实施例，也可以包括可以在部件之间形成附加部件使得部件不直接接触的实施例。而且，为便于理解，使用例如“下部”、“上部”、“水平”、“垂直”、“在...之上”、“在...之下”、“在...下面”、“上”、“下”、“顶部”、“底部”等以及它们的派生词(例如，“水平地”、“向下地”、“向上地”等)空间相对术语以描述本发明的部件与另一部件的关系。空间相对术语旨在包括包含部件的器件的不同方位。
本发明公开了用于形成栅极堆叠件的各个方法和相关的栅极结构，它们可以应用于多种器件类型中的任何一种。例如，本发明的方面可以实现适用于平面场效应晶体管(FET)、多栅极晶体管(平面或垂直)，诸如鳍式FET(FinFET)器件、全环栅(GAA)器件、欧米茄栅极(Ω-栅极)器件或π栅极(Π栅极)器件以及应变的半导体器件、绝缘体上硅(SOI)器件、部分耗尽SOI器件、全耗尽SOI器件或其它器件的栅极堆叠件。本发明考虑了普通技术人员可以意识到可以从本文描述的栅极形成方法和/或栅极结构受益的其它集成电路器件。
图1A是根据本发明的各个方面的用于制造集成电路器件的方法10的流程图。在方框12中，方法10包括在第一鳍结构上方形成第一栅极结构并且在第二鳍结构上方形成第二栅极结构。第一FinFET包括第一栅极结构，并且第二FinFET包括第二栅极结构。在方框14中，方法10包括去除第一栅极结构和第二栅极结构的部分，从而形成第一开口和第二开口。在一些实施方式中，从第一栅极结构和第二栅极结构处去除伪栅极堆叠件(包括，例如多晶硅栅电极)。在方框16中，方法10包括用金属栅极堆叠件填充第一开口和第二开口，从而使得第一FinFET的第一阈值电压大于第二FinFET的第二阈值电压。方法10可以继续完成第一FinFET和第二FinFET的制造。例如，可以制造多层互连结构以易于第一FinFET和第二FinFET的工作。可以在方法10之前、期间和之后提供额外的操作，并且对于方法10的额外的实施例，可以去除、替换或消除所描述的一些步骤。
图1B是根据本发明的各个方面的用于制造在图1A的方法10中的方框16中使用的金属栅极堆叠件的方法20的流程图。在方框22中，方法20包括在第一栅极结构的第一开口和第二栅极结构的第二开口中形成栅极介电层，诸如高k介电层。第一FinFET可以包括第一栅极结构，并且第二FinFET可以包括第二栅极结构。在方框24中，方法20包括在栅极介电层上方形成阈值电压调整层。阈值电压调整层包括功函值取决于阈值电压调整层的厚度的材料。例如，阈值电压调整层包括钽和氮。在一些实施方式中，在形成阈值电压调整层之前，在栅极介电层上方形成覆盖层。在方框26中，方法20包括使用含氯化钨前体来回蚀第二开口中的阈值电压调整层。回蚀减小了第二栅极结构的阈值电压调整层的厚度，从而减小了第二FinFET的阈值电压。在方框28中，方法200包括在阈值电压调整层上方形成功函层。在一些实施方式中，在回蚀之后形成功函层。在一些实施例方式中，在回蚀之前形成功函层。在这种实施方式中，在回蚀之前从第二开口去除功函层。在一些实施方式中，功函层包括在回蚀之前形成在阈值电压调整层上方的第一功函层以及在回蚀之后形成的第二功函层。在这种实施方式中，在回蚀之前从第二开口处去除第一功函层。在一些实施方式中，仅在第一开口中形成第二功函层。在方框30中，方法20包括在功函层上方形成金属填充层。可以在方法20之前、期间和之后提供额外的步骤，并且对于方法20的额外的实施例，可以去除、替换或消除所描述的一些步骤。
图2A至图2L是根据本发明的各个方面的部分或全部的鳍式集成电路器件100处于各个制造阶段(诸如与图1A和图1B的方法10和20相关的那些)的示意截面图。鳍式集成电路器件100可以包括在微处理器、存储器或其它集成电路中。在一些实施方式中，鳍式集成电路器件100可以是IC芯片的部分、片上系统(SoC)的部分或它们中可以包括各种无源和有源微电子器件(诸如电阻器、电容器、电感器、二极管、p型FET(PFET)、n型FET(NFET)、金属氧化物半导体FET(MOSFET)、互补MOS(CMOS)晶体管、双极结型晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高压晶体管、高频晶体管、其它合适的组件或它们的组合)的部分。各个晶体管可以是平面晶体管或诸如FinFET的多栅极晶体管，这取决于鳍式集成电路器件100的设计需求。为了清楚起见，已经简化图2A至图2L以更好地理解本发明的发明构思。可以在鳍式集成电路器件100中添加额外的部件，并且在鳍式集成电路器件100的其它实施例中可以替换、修改或者消除以下描述的一些部件。
转至图2A，鳍式集成电路器件100包括衬底(晶圆)102。限定了衬底102的各个区域，诸如高压n型(HV-N)区域104A、低压n型(LV-N)区域104B、低压p型(LV-P)区域104C和高压p型(HV-P)区域104D。HV-N区域104A和HV-P区域104D包括高压晶体管(HVT)，并且LV-N区域104B和LV-P区域104C包括低压晶体管(LVT)，其中，HVT的阈值电压(Vt)大于LVT的阈值电压。在一些实施方式中，n型晶体管具有约0.1V至约0.25V的阈值，并且p型晶体管具有约0.14V至约0.29V的阈值，其中，HV-N区域104A中的n型晶体管的阈值电压高于LV-N区域104B中的n型晶体管的阈值电压，并且HV-P区域104D中的p型晶体管的阈值电压高于LV-P区域104C中的p型晶体管的阈值电压。在一些实施方式中，LVT是逻辑晶体管、核心晶体管、SRAM晶体管、输入/输出(I/O)晶体管或使用基本标称电压工作的其它器件。在一些实施方式中，HVT包括将较高阈值输入电压(例如，电源电压)转变成适用于LVT(诸如核心晶体管)的较低阈值电压的I/O晶体管。在进一步描述的实施例中，如以下进一步描述的，HV-N区域104A、LV-N区域104B、LV-P区域104C和HV-P区域104D包括被配置为HVT和/或LVT的一个或多个FinFET。在一些实施方式中，HV-N区域104A、LV-N区域104B、LV-P区域104C和HV-P区域104D可以是或可以不是连续的，并且可以在HV-N区域104A、LV-N区域104B、LV-P区域104C和HV-P区域104D之间形成任何数量的器件和/或器件部件(例如，隔离部件、伪部件和/或其它器件部件)，这取决于鳍式集成电路器件100的设计需求。此外，HVT和/或LVT可以具有与此处明确描述的阈值电压(工作电压)不同的阈值电压(工作电压)，这取决于鳍式集成电路器件100的设计需求。
在所示出的实施例中，衬底102是半导体衬底，包括例如硅。可选地或额外地，衬底102包括另一元素半导体，诸如锗；化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，诸如硅锗(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。可选地，衬底102是绝缘体上半导体衬底，诸如绝缘体上硅(SOI)衬底、绝缘体上硅锗(SGOI)衬底或绝缘体上锗(GOI)衬底。可以使用注氧隔离(SIMOX)、晶圆接合和/或其它合适的方法来制造绝缘体上半导体衬底。根据HV-N区域104A、LV-N区域104B、LV-P区域104C和/或HV-P区域104D的器件需求，衬底102可以包括各个掺杂区域(未示出)。在一些实施方式中，衬底102包括掺杂有诸如硼(例如，BF2)、铟、其它p型掺杂剂或它们的组合的p型掺杂剂的p型掺杂区域(例如，p型阱)。在一些实施方式中，衬底102包括掺杂有诸如磷、砷、其它n型掺杂剂或它们的组合的n型掺杂剂的n型掺杂区域(例如，n型阱)。在一些实施方式中，衬底102包括由p型掺杂剂和n型掺杂剂的组合形成的掺杂区域。可以在衬底102上和/或衬底102中直接形成各个掺杂区域，例如，提供p阱结构、n阱结构、双阱结构、凸起结构或它们的组合。可以实施离子注入工艺、扩散工艺和/或其它合适的掺杂工艺以形成衬底102的各个掺杂区域。
HV-N区域104A、LV-N区域104B、LV-P区域104C和/或HV-P区域104D每个分别包括至少一个鳍结构，诸如鳍结构106A、鳍结构106B、鳍结构106C和鳍结构106D。虽然在所示出的视图中不明显，但是鳍结构106A、鳍结构106B、鳍结构106C和/或鳍结构106D可以包括多于一个的鳍，这取决于它们相应的FinFET器件的设计需求。在一些实施方式中，鳍结构106A至106D是衬底102的部分(诸如衬底102的材料层的部分)。例如，在衬底102包括硅的情况下，鳍结构106A至106D包括硅。可选地，在一些实施方式中，鳍结构106A至106D限定在位于衬底102上面的材料层(诸如一个或多个半导体材料层)中。例如，鳍结构106A至106D可以包括具有设置在衬底102上方的各个半导体层的半导体层堆叠件(诸如异质结构)。半导体层可以包括任何合适的半导体材料，诸如硅、锗、硅锗、其它合适的半导体材料或它们的组合。半导体层可以包括相同或不同的材料、蚀刻速率、组分原子百分比、组分重量百分比、厚度和/或配置，这取决于鳍式集成电路器件100的设计需求。在一些实施方式中，半导体层堆叠件包括交替的半导体层，诸如由第一材料组成的半导体各层和由第二材料组成的半导体各层。例如，半导体层堆叠件将硅层和硅锗层交替(例如，从底部至顶部的SiGe/Si/SiGe/Si/SiGe/Si)。在一些实施方式中，半导体层堆叠件包括具有相同材料但是具有交替的原子百分比组成的半导体层，诸如具有第一原子百分比的组分的半导体层和具有第二原子百分比的组分的半导体层。例如，半导体层堆叠件包括具有交替的硅和/或锗原子百分比的硅锗层(例如，从底部到顶部的SiaGeb/SicGed/SiaGeb/SicGed/SiaGeb/SicGed，其中，a和c是硅的不同原子百分比，并且b和d是锗的不同原子百分比)。在一些实施方式中，鳍结构106A、鳍结构106B、鳍结构106C和/或鳍结构106D包括相同的材料和/或相同的半导体层堆叠件，这取决于它们相应的FinFET器件的设计需求。在一些实施方式中，鳍结构106A、鳍结构106B、鳍结构106C和/或鳍结构106D包括不同的材料和/或不同的半导体层堆叠件，这取决于它们相应的FinFET器件的设计需求。
使用任何合适的工艺在衬底102上方形成鳍结构106A至106D。在一些实施方式中，如图2A示出的，实施沉积、光刻和/或蚀刻工艺的组合以限定从衬底102延伸的鳍结构106A至106D。例如，形成鳍结构106A至106D包括实施光刻工艺以在衬底102(或设置在衬底102上方的材料层，诸如异质结构)上方形成图案化的光刻胶层并且实施蚀刻工艺以将限定在光刻胶层中的图案转印至衬底102(或设置在衬底102上方的材料层，诸如异质结构)。光刻工艺可以包括在衬底102上形成光刻胶层(例如，通过旋涂)，实施预曝光烘烤工艺，使用掩模实施曝光工艺，实施曝光后烘烤工艺以及实施显影工艺。在曝光工艺期间，将光刻胶层暴露于辐射能(诸如紫外(UV)光、深紫外(DUV)光或极紫外(EUV)光)，其中，根据掩模的掩模图案和/或掩模类型(例如，二元掩模、相移掩模或EUV掩模)，掩模阻挡、传输和/或反射至光刻胶层的辐射，从而使得将与掩模图案对应的图像投射至光刻胶层上。由于光刻胶层对辐射能量敏感，因此光刻胶层的曝光部分发生化学变化，并且光刻胶层的曝光(或未曝光)部分在显影工艺期间溶解，这取决于光刻胶层的特性和显影工艺中使用的显影溶液的特性。在显影之后，图案化的光刻胶层包括与掩模对应的光刻胶图案。蚀刻工艺使用图案化的光刻胶层作为蚀刻掩模来去除衬底102(或设置在衬底102上方的材料层)的部分。蚀刻工艺可以包括干蚀刻工艺(例如，反应离子蚀刻(RIE)工艺)、湿蚀刻工艺、其它合适的蚀刻工艺或它们的组合。在蚀刻工艺之后，例如通过光刻胶剥离工艺从衬底102去除图案化的光刻胶层。可选地，通过多重图案化工艺形成鳍结构106A至106D，多重图案化工艺包括诸如双重图案化光刻(DPL)工艺(例如，光刻-蚀刻-光刻-蚀刻(LELE)工艺，自对准双重图案化(SADP)工艺、间隔件为介电质(SID，spacer-is-dielectric)SADP工艺、其它双重图案化工艺或它们的组合)、三重图案化工艺(例如，光刻-蚀刻-光刻-蚀刻-光刻-蚀刻(LELELE)工艺、自对准三重图案化(SATP)工艺、其它三重图案化工艺或它们的组合)、其它多重图案化工艺(例如，自对准四重图案化(SAQP)工艺)或它们的组合。在一些实施方式中，在形成鳍结构106A至106D的同时实施定向自组装(DSA)技术。此外，在一些实施方式中，曝光工艺可以应用无掩模光刻、电子束(e束)写入、离子束写入和/或纳米印刷技术来图案化光刻胶层。
在衬底102上方和/或衬底102中形成隔离部件以隔离鳍式集成电路器件100的各个区域和/或部件。例如，隔离部件限定HV-N区域104A、LV-N区域104B、LV-P区域104C和/或HV-P区域104D、鳍结构106A至106D和/或鳍结构106A至106D的鳍并且使HV-N区域104A、LV-N区域104B、LV-P区域104C和/或HV-P区域104D彼此电隔离、鳍结构106A至106D彼此电隔离和/或鳍结构106A至106D中的鳍彼此电隔离。隔离部件包括氧化硅、氮化硅、氮氧化硅、其它合适的隔离材料(例如，包括硅、氧、氮、碳或其它合适的隔离组分)或它们的组合。隔离部件可以包括不同的结构，诸如浅沟槽隔离(STI)结构、深沟槽隔离(DTI)结构和/或硅的局部氧化(LOCOS)结构。在一些实施方式中，可以通过在衬底102中蚀刻沟槽并且用绝缘材料填充沟槽来形成隔离部件(例如，使用化学汽相沉积工艺或旋涂玻璃工艺)。可以实施化学机械抛光(CMP)工艺以去除过量的绝缘材料和/或平坦化隔离部件的顶面。在一些实施方式中，可以通过在形成鳍结构106A至106D之后在衬底102上方沉积绝缘材料(在一些实施方式中，从而使得绝缘材料层填充鳍结构106A至106D之间的间隙(沟槽))并且回蚀绝缘材料层来形成隔离部件。在一些实施方式中，隔离部件包括填充沟槽的多层结构，诸如设置在衬垫介电层上方的块状介电层，其中，块状介电层和衬垫介电层包括取决于设计需求的材料(例如，包括设置在包括热氧化物的衬垫介电层上方的氮化硅的块状介电层)。在一些实施方式中，隔离部件包括设置在掺杂的衬垫层(包括例如硼硅酸盐玻璃(BSG)或磷硅酸盐玻璃(PSG))上方的介电层。
各个栅极结构设置在鳍结构106A至106D上方，诸如栅极结构110A设置在鳍结构106A上方，栅极结构110B设置在鳍结构106B上方，栅极结构110C设置在鳍结构106C上方，以及栅极结构110D设置在鳍结构106D上方。虽然在所示出的视图中不明显，但是栅极结构110A至110D分别包裹鳍结构106A至106D的部分，从而使得栅极结构110A至110D分别介于鳍结构106A至106D的源极区域与漏极区域(统称为源极/漏极区域)之间。栅极结构110A至110D与限定在源极区域和漏极区域之间的沟道区域重合(engage)，从而使得电流可以在操作期间在源极/漏极区区域之间流动。在所示出的实施例中，栅极结构110A至110D包括配置用于后栅极工艺的栅极堆叠件。例如，栅极结构110A至110D分别包括界面层112A至112D(包括例如硅和氧，诸如氧化硅)和伪栅极层114A至114D(包括例如多晶硅)。伪栅极层114A至114D可以包括多层结构。例如，在一些实施方式中，伪栅极层114A至114D包括伪栅极介电层和伪栅电极层。在一些实施方式中，栅极结构110A至110D包括多晶硅栅极，从而使得伪栅极层114A至114D包括多晶硅层。通过沉积工艺、光刻工艺、蚀刻工艺、其它合适的工艺或它们的组合形成栅极结构110A至110D。例如，可以实施热氧化工艺以在衬底102上方，尤其是在鳍结构106A至106D上方形成界面层。之后，实施一个或多个沉积工艺以在界面层上方形成伪栅极层。在一些实施方式中，实施沉积工艺以在界面层上方形成伪栅极介电层，并且实施沉积工艺以在伪栅极介电层上方形成伪栅电极层。沉积工艺包括CVD、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、低压CVD(LPCVD)、原子层CVD(ALCVD)、常压CVD(APCVD)、镀法、其它合适的方法或它们的组合。之后，实施光刻图案化和蚀刻工艺以图案化界面层和伪栅极层(在一些实施方式中，伪栅极介电层和伪栅电极层)以形成伪栅极堆叠件，从而使得伪栅极堆叠件(包括界面层112A至112D和伪栅极层114A至114D)包裹鳍结构106A至106D的沟道区域。光刻图案化工艺包括光刻胶涂覆(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、使光刻胶显影、清洗、干燥(例如，硬烘烤)、其它合适的工艺或它们的组合。可选地，由诸如无掩模光刻、电子束写入或离子束写入等其它方法来辅助、实施或替换光刻曝光工艺。在又一可选方式中，光刻图案化工艺实施纳米压印技术。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺、其它蚀刻方法或它们的组合。
栅极结构110A至110D还包括间隔件116A至116D，间隔件116A至116D设置为邻近于(例如，沿着栅极堆叠件的侧壁)栅极堆叠件(此处分别为界面层112A至112D和伪栅极层114A至114D)。间隔件116A至116D通过任何合适的工艺形成并且包括介电材料。介电材料可以包括硅、氧、碳、氮、其它合适的材料或它们的组合(例如，氧化硅、氮化硅、氮氧化硅或碳化硅)。例如，在所示出的实施例中，可以在衬底102上方沉积包括硅和氮的介电层，诸如氮化硅层，并且随后各向异性蚀刻介电层以形成间隔件116A至116D。在一些实施方式中，间隔件116A至116D包括多层结构，诸如包括氮化硅的第一介电层和包括氧化硅的第二介电层。在一些实施方式中，邻近于栅极堆叠件形成多于一组的间隔件，诸如密封间隔件、偏移间隔件、牺牲间隔件、伪间隔件和/或主间隔件。在这种实施方式中，各个间隔件组可以包括具有不同蚀刻速率的材料。例如，可以在衬底102上方沉积包括硅和氧(例如，氧化硅)的第一介电层，并且随后各向异性蚀刻第一介电层以形成邻近于栅极堆叠件的第一间隔件组，以及可以在衬底102上方沉积包括硅和氮(例如，氮化硅)的第二介电层，并且随后各向异性蚀刻第二介电层以形成邻近于第一间隔件组的第二间隔件组。可以在形成间隔件116A至116D之前和/或之后实施注入、扩散和/或退火工艺，以在鳍结构106A至106D的源极/漏极区域中形成轻掺杂的源极和漏极(LDD)部件和/或重掺杂的源极和漏极(HDD)部件，这取决于鳍式集成电路器件100的设计需求。
外延源极部件和外延漏极部件(称为外延源极/漏极部件)设置在鳍结构106A至106D的源极/漏极区域中。例如，在鳍结构106A至106D上外延生长半导体材料，形成位于鳍结构106A至106D上的外延源极/漏极部件118A至118D。在所示出的实施例中，栅极结构110A至110D分别介于外延源极/漏极部件118A至118D之间。在一些实施方式中，外延源极/漏极部件118A至118D包裹鳍结构106A至106D的源极/漏极区域。外延工艺可以实现CVD沉积技术(例如，汽相外延(VPE)、超高真空CVD(UHV-CVD)、LPCVD和/或PECVD)、分子束外延、其它合适的SEG工艺或它们的组合。外延工艺可以使用与鳍结构106A至106D的组分相互作用的气体和/或液体前体。外延源极/漏极部件118A至118D掺杂有n型掺杂剂和/或p型掺杂剂，这取决于HVT和/或LVT被配置为n型器件(例如，具有n沟道)还是p型器件(例如，具有p沟道)。在所示出的实施例中，在HV-N区域104A和LV-N区域104B配置有n型FinFET的情况下，外延源极/漏极部件118A和外延源极/漏极部件118B是包括硅和/或碳的外延层，其中，含硅外延层或含硅碳外延层掺杂有磷、其它n型掺杂剂或它们的组合(例如，形成Si:P外延层或Si:C:P外延层)。在进一步所示出的实施例中，在LV-P区域104C和HV-P区域104D配置有p型FinFET的情况下，外延源极/漏极部件118C和外延源极/漏极部件118D是包括硅和锗的外延层，其中，含硅锗外延层掺杂有硼、其它p型掺杂剂或它们的组合(例如，形成Si:Ge:B外延层)。本发明考虑了外延源极/漏极部件118A至118D包括相同或不同材料和/或相同或不同掺杂剂的实施例。本发明进一步考虑了使鳍结构106A至106D凹进，从而使得外延源极/漏极部件118A至118D从鳍结构106A至106D的凹进部分生长的实施例。在一些实施方式中，外延源极/漏极部件118A至118D包括在沟道区域中实现期望的拉伸应力和/或压缩应力的材料和/或掺杂剂。在一些实施方式中，通过向外延工艺的源材料添加杂质而在沉积期间掺杂外延源极/漏极部件118A至118D。在一些实施方式中，在沉积工艺之后，通过离子注入工艺来掺杂外延源极/漏极部件118A至118D。在一些实施方式中，实施退火工艺以激活外延源极/漏极部件118A至118D和/或其它源极/漏极区域(例如，HDD区域和/或LDD区域)中的掺杂剂。
层间介电(ILD)层120设置在衬底102上方，尤其是设置在鳍结构106A至106D和栅极结构110A至110D上方。在一些实施方式中，ILD层120是多层互连(MLI)部件的部分，多层互连(MLI)部件将鳍式集成电路器件100的各个器件(例如晶体管、电阻器、电容器和/或电感器)和/或组件(例如，栅极结构和/或源极/漏极部件)电连接，从而使得各个器件和/或组件可以按照鳍式集成电路器件100的设计要求的规定进行操作。ILD层120包括介电材料，包括例如，氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物、PSG、BPSG、低k介电材料、其它合适的介电材料或它们的组合的介电材料。示例性低k介电材料包括FSG、碳掺杂的氧化硅、Black (加利福尼亚州圣克拉拉的应用材料公司)、干凝胶、气凝胶、非晶氟化碳、聚对二甲苯、BCB、SiLK(密歇根米特兰的陶氏化学公司)、聚酰亚胺，其它低k介电材料或它们的组合。ILD层120可以具有含有多种介电材料的多层结构。在一些实施方式中，在ILD层120与鳍结构106A至106D和/或栅极结构110A至110D之间设置接触蚀刻停止层(CESL)。CESL包括与ILD层120不同的材料，诸如与ILD层120的介电材料不同的介电材料。在所示出的ILD层120包括低k介电材料的实施例中，CESL包括硅和氮(例如，氮化硅或氮氧化硅)。例如通过沉积工艺(例如CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、镀法，其它合适的方法或它们的组合)在衬底102上方形成ILD层120和/或CESL。在一些实施方式中，通过可流动CVD(FCVD)工艺形成ILD层120和/或CESL，可流动CVD(FCVD)工艺包括例如在衬底102上方沉积可流动材料(例如液体化合物)并且通过合适的技术(诸如热退火和/或紫外线辐射处理)将可流动材料转变为固体材料。在ILD层120和/或CESL的沉积之后，实施CMP工艺和/或其它平坦化工艺，从而达到(暴露)栅极结构110A至110D的顶部。在所示出的实施例中，伪栅极层114A至114D的顶面与ILD层120的顶面基本平坦。
转至图2B至图2L，实施栅极替换工艺，其中，用金属栅极堆叠件替换栅极结构110A至110D的伪栅极堆叠件。转至图2B，蚀刻工艺选择性地去除栅极结构110A至110D的伪栅极层114A至114D，从而在栅极结构110A中形成开口130A，在栅极结构110B中形成开口130B，在栅极结构110C中形成开口130C，以及在栅极结构110D中形成开口130D。在所示出的实施例中，开口130A至130D(也称为栅极沟槽)具有分别由间隔件116A至116D限定的侧壁表面和分别由界面层112A至112D限定的底面。在一些实施方式中，在栅极结构110A至110D中省略了界面层112A至112D的情况下，开口130A至130D具有由鳍结构106A至106D限定的底面。蚀刻工艺是干蚀刻工艺、湿蚀刻工艺或它们的组合。可以调整蚀刻工艺，从而使得在没有(或最低限度地)蚀刻鳍式集成电路器件100的其它部件(诸如ILD层120、间隔件116A至116D、界面层112A至112D和/或鳍结构106A至106D)的情况下去除伪栅极层114A至114D。
转至图2C，在鳍式集成电路器件100上方形成栅极介电层140。例如，ALD工艺在鳍式集成电路器件100上方共形地沉积栅极介电层140，从而使得栅极介电层140具有基本均匀的厚度并且部分地填充开口130A至130D。在所示出的实施例中，栅极介电层140设置在限定开口130A至130D的侧壁表面和底面上，从而使得栅极介电层140设置在界面层112A至112D和间隔件116A至116D上。在一些实施方式中，栅极介电层140具有约至约的厚度。在所示出的实施例中，栅极介电层140包括高k介电材料(并且因此可以称为高k介电层)，诸如二氧化铪(HfO2)、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、其它合适的高k介电材料或它们的组合。高k介电材料通常是指具有高介电常数(例如，大于氧化硅的介电常数(k≈3.9))的介电材料。在一些实施方式中，栅极介电层140包括介电材料，诸如氧化硅或其它合适的介电材料。可选地，使用另一合适的沉积工艺(诸如CVD、PVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、旋涂、镀法、其它沉积工艺或它们的组合)来形成栅极介电层140。
转至图2D，在栅极介电层140上方形成覆盖层142。例如，ALD工艺在栅极介电层140上共形地沉积覆盖层142，从而使得覆盖层142具有基本上均匀的厚度并且部分地填充开口130A至130D。在一些实施方式中，覆盖层142具有约至约的厚度。覆盖层142包括防止或消除栅极介电层140与栅极结构110A至110D的其它层(具体地，包括金属的栅极层)之间的组分的扩散和/或反应的材料。在一些实施方式中，覆盖层142包括金属和氮，诸如氮化钛(TiN)、氮化钽(TaN)、氮化钨(W2N)、氮化硅钛(TiSiN)、氮化钽硅(TaSiN)或它们的组合。例如，在所示出的实施例中，覆盖层142包括钛和氮(例如，TiN)。可选地，使用另一合适的沉积工艺(诸如CVD、PVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、旋涂、镀法、其它沉积工艺或它们的组合)来形成覆盖层142。
处理继续形成各个层，以提供用于诸如LV-N区域104B和LV-P区域104C的低压区域中的LVT以及用于诸如HV-N区域104A和HV-P区域104D的高压区域中的HVT的期望的阈值电压。通常，通过相对于高压区域中的功函层的厚度，增加低压区域中的功函层(诸如p型功函层和/或n型功函层(以下进一步描述的))的厚度，和/或将掺杂剂引入至低压区域或高压区域的功函层(例如，使用离子注入工艺)来在低压区域中实现较低的阈值电压。然而，随着IC技术节点缩小，尤其是10nm及以上，在栅极替换工艺期间形成的开口也缩小，使得增加功函层的厚度来实现更低的阈值电压不利地影响了间隙填充。例如，增加功函层的厚度减小了用于形成随后的栅极层(诸如金属填充层)的开口的尺寸，这可能引起产生的栅极结构内的间隙和/或空隙，从而降低器件性能。此外，离子注入工艺受到与较小的技术节点相关的鳍高度和鳍间距的限制(以及受到在离子注入工艺期间覆盖附近部件的掩蔽元件(例如，光刻胶层)的高度的限制)，从而使得功函层的顶部具有比功函层的底部更大的掺杂剂浓度。这种防止功函层均匀掺杂的现象通常称为阴影效应，并且可能不期望地改变器件性能。本发明通过应用阈值电压调整层来克服间隙填充和/或阴影效应问题，该阈值电压调整层包括具有随着阈值电压调整层的厚度减小而铝阻挡能力降低的材料，从而使得阈值电压随着阈值电压调整层的厚度的减小而减小。如以下详细描述的，因此，低压区域和高压区域中的栅极结构均包括阈值电压调整层，其中，低压区域中的阈值电压调整层的厚度小于高压区域中的阈值电压调整层的厚度。
转至图2E，在覆盖层142上方形成阈值电压调整层144。例如，ALD工艺在覆盖层142上共形地沉积阈值电压调整层144，从而使得阈值电压调整层144具有基本均匀的厚度并且部分地填充开口130A至130D。在一些实施方式中，阈值电压调整层144具有约至约的厚度。在一些实施方式中，ALD工艺包括约二十至约三十个ALD周期。在一些实施方式中，在约200℃至约300℃的温度下实施ALD工艺。阈值电压调整层144包括功函值取决于阈值电压调整层144的厚度的材料，其中，随着阈值电压调整层144的厚度减小，功函值减小。例如，阈值电压调整层144包括可以阻挡铝(例如，来自功函层)的材料，防止铝渗透至栅极结构110A至110D的栅极堆叠件的其它栅极层内。材料阻挡铝的能力取决于阈值电压调整层144的厚度，其中，随着阈值电压调整层144的厚度减小，铝阻挡能力降低。因此，随着阈值电压调整层144的厚度减小，铝阻挡能力降低，并且相应器件的功函也降低。相反地，随着阈值电压调整层144的厚度增加，铝阻挡能力增加，并且相应器件的功函也增加。用于阈值电压调整层144的示例性材料包括钽和氮，诸如TaN、TaSiN、TaCN、其它含钽和含氮材料或它们的组合。在所示出的实施例中，阈值电压调整层144包括TaN。在这种实施方式中，ALD工艺可以应用含钽前体和含氮前体。此外，可选地，使用其它合适的沉积工艺(诸如CVD、PVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、旋涂、镀法、其它沉积工艺或它们的组合)来形成阈值电压调整层144。
转至图2F，在阈值电压调整层144上方形成p型功函层146。例如，ALD工艺在阈值电压调整层144上共形地沉积p型功函层146，从而使得p型功函层146具有基本均匀的厚度并且部分地填充开口130A至130D。在一些实施方式中，p型功函层146具有约至约的厚度。在所示出的实施例中，n型器件区域(此处为HV-N区域104A和LV-N区域104B)中的p型功函层146的厚度小于p型器件区域(此处为HV-P区域104D和LV-P区域104C)的p型功函层146的厚度。例如，HV-N区域104A和/或LV-N区域104B中的p型功函层146的厚度为约至约而HV-P区域104D和/或LV-P区域104C的p型功函层146的厚度为约至约在一些实施方式中，ALD工艺包括约二十至约五十个ALD周期。在一些实施方式中，在约400℃至约450℃的温度(其大于用于形成阈值电压调整层144的ALD工艺所实施的温度)下实施ALD工艺。P型功函层146包括任何合适的p型功函材料，诸如TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其它p型功函材料或它们的组合。在所示出的实施例中，p型功函层146包括钛和氮，诸如TiN。可选地，使用其它合适的沉积工艺(诸如CVD、PVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、旋涂、镀法、其它沉积工艺或它们的组合)来形成p型功函层146。
转至图2G，从诸如LV-N区域104B和LV-P区域104C的鳍式集成电路器件100的低压区域去除p型功函层146。例如，在鳍式集成电路器件100上方形成图案化的掩蔽层150。图案化的掩蔽层150具有暴露LV-N区域104B和LV-P区域104C(尤其是暴露LV-N区域104B和LV-P区域104C中的p型功函层146)的一个或多个开口152。通过包括本文描述的沉积工艺、光刻工艺和/或蚀刻工艺的任何合适的工艺形成图案化的掩蔽层150。在一些实施方式中，图案化的掩蔽层150包括具有与p型功函层146和/或阈值电压调整层144不同的蚀刻特性的材料。例如，图案化的掩蔽层150包括硅、非晶硅、半导体氧化物(例如，氧化硅(SiO2))、半导体氮化物(例如，氮化硅(SiN))、半导体氮氧化物(例如，氮氧化硅(SiON))和/或半导体碳化物(例如，碳化硅(SiC))、其它半导体材料和/或其它介电材料。在一些实施方式中，图案化的掩蔽层150包括光刻胶材料(并且因此可以称为图案化的抗蚀剂层和/或图案化的光刻胶层)。之后使用任何合适的工艺从低压区域去除p型功函层146，从而暴露所示出的LV-N区域104B和LV-P区域104C中的阈值电压调整层144。例如，湿蚀刻工艺使用包括氢氧化铵(NH4OH)、过氧化氢(H2O2)、硫酸(H2SO4)、四甲基氢氧化铵(TMAH)、氯化氢(HCl)、其它合适的湿蚀刻溶液或它们的组合的蚀刻溶液来去除p型功函层146。例如，湿蚀刻溶液利用NH4OH:H2O2溶液、HCl:H2O2:H2O溶液(称为盐酸过氧化物混合物(HPM))、NH4OH:H2O2:H2O溶液(称为氨过氧化氢混合物(APM))或H2SO4:H2O2溶液(称为硫酸过氧化氢混合物(SPM))。在所示出的实施例中，通过应用HPM的湿蚀刻工艺去除p型功函层146。
转至图2H，对鳍式集成电路器件100的低压区域中的阈值电压调整层144实施阈值电压调整处理160，从而降低LV-N区域104B和LV-P区域104C中的LVT的阈值电压。阈值电压调整处理160使用含氯前体回蚀LV-N区域104B和LV-P区域104C中的阈值电压调整层144。例如，在所示出的实施例中，阈值电压调整处理160使用含氯化钨前体(诸如五氯化钨(WCl5))来回蚀LV-N区域104B和LV-P区域104C中的阈值电压调整层144。减小LV-N区域104B和LV-P区域104C中的阈值电压调整层144的厚度降低了LV-N区域104B和LV-P区域104C中的阈值电压调整层144的铝阻挡能力，这增加了铝从阈值电压调整层144上面的栅极层至阈值电压调整层144下面的栅极层的穿透力，从而减小了LV-N区域104B和LV-P区域104C中的LVT的阈值电压。已经观察到，调整阈值电压调整层144的剩余厚度可以相对于高压区域(诸如HV-N区域104A和HV-N区域104D)减小低压区域(诸如LV-N区域104B和LV-P区域104C)的阈值电压多达120mV。在所示出的实施例中，在阈值电压调整处理160之后，LV-N区域104B和/或LV-P区域104C中的阈值电压调整层144具有小于或等于约的厚度。在一些实施方式中，完全去除LV-N区域104B和/或LV-P区域104C中的阈值电压调整层144，这取决于LV-N区域104B和/或LV-P区域104C的阈值电压需求。可以调整各个蚀刻参数以实现期望的阈值电压调整(通过相对于高压区域中的阈值电压调整层144的厚度来调整低压区域中的阈值电压调整层144的厚度)，各个蚀刻参数诸如蚀刻剂组成、蚀刻温度、蚀刻溶液浓度、蚀刻时间、蚀刻压力、源功率、RF偏置电压、RF偏置功率、蚀刻剂流量、其它合适的蚀刻参数或它们的组合。在一些实施方式中，阈值电压调整处理160实施约400℃至约500℃的蚀刻温度。在一些实施方式中，阈值电压调整处理160实施约20托至约30托的蚀刻压力。在一些实施方式中，实施小于或等于约100秒阈值电压调整处理160。之后，通过任何合适的工艺去除图案化的掩蔽层150。
在一些实施方式中，在处理期间，当暴露于氧气环境时，可以氧化阈值电压调整层144的表面，从而使得阈值电压调整层144具有包括钽和氧(例如，TaO)的氧化表面(层)。在一些实施方式中，阈值电压调整处理160使用含氯化钨前体(诸如WCl5)来去除LV-N区域104B和LV-P区域104C中的氧化表面并且回蚀LV-N区域104B和LV-P区域104C中的阈值电压调整层144。在一些实施方式中，阈值电压调整处理160使用含氯化钽前体(诸如五氯化钽(TaCl5))去除LV-N区域104B和LV-P区域104C中的氧化表面，并且之后使用含氯化钨前体(诸如WCl5)回蚀LV-N区域104B和LV-P区域104C中的阈值电压调整层144。在一些实施方式中，阈值电压调整处理160仅使用含氯化钽前体(诸如TaCl5)来仅去除氧化表面，从而使得LV-N区域104B和LV-P区域104C中的阈值电压调整层144不具有氧化表面(层)，而HV-N区域104A和HV-P区域104D中的阈值电压调整层144具有氧化表面(层)。
转至图2I，在鳍式集成电路器件100上方形成n型功函层172。在所示出的实施例中，n型功函层172没有形成在鳍式集成电路器件100的每个区域中。例如，在鳍式集成电路器件100上方形成图案化的掩蔽层174，从而使得图案化的掩蔽层174覆盖LV-P区域104C而暴露HV-N区域104A、LV-N区域104B和HV-P区域104D。具体地，图案化的掩蔽层174具有暴露HV-N区域104A和HV-P区域104D中的p型功函层146以及LV-N区域104B中的阈值电压调整层144的一个或多个开口176。通过包括本文描述的沉积工艺、光刻工艺和/或蚀刻工艺的任何合适的工艺形成图案化的掩蔽层174。在一些实施方式中，图案化的掩蔽层174包括任何合适的掩蔽材料，诸如硅、非晶硅、半导体氧化物(例如，SiO2)、半导体氮化物(例如，SiN)、半导体氮氧化物(例如，SiON)和/或半导体碳化物(例如，SiC)、其它半导体材料和/或其它介电材料。在一些实施方式中，图案化的掩蔽层174包括光刻胶材料。在进一步的实例中，ALD工艺之后在p型功函层146和/或阈值电压调整层144上方共形地沉积n型功函层172，从而使得n型功函层172具有基本均匀的厚度并且部分地填充开口130A、开口130B和开口130D。在所示出的实施例中，因此，n型功函层172设置在HV-N区域104A和HV-P区域104D中的n型功函层146上，并且设置在LV-N区域104B中的阈值电压调整层144上。在一些实施方式中，n型功函层172具有约至约的厚度。N型功函层172包括任何合适的n型功函材料，诸如Ti、Al、Ag、Mn、Zr、TiAl、TiAlC、TaC、TaCN、TaSiN、TaAl、TaAlC、TiAlN、其它n型功函材料或它们的组合。在所示出的实施例中，n型功函层172包括钛和铝，诸如TaAlC、TaAl、TiAlC、TiAl、TaSiAl、TiSiAl、TaAlN或TiAlN。可选地，使用诸如CVD、PVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、旋涂、镀法、其它沉积工艺或它们的组合的其它合适的沉积工艺来形成n型功函层172。
转至图2J，在鳍式集成电路器件100上方形成胶层180。在所示出的实施例中，胶层180没有形成在鳍式集成电路器件100的每个区域中。例如，图案化的掩蔽层174保留在LV-P区域104C上方，暴露HV-N区域104A、LV-N区域104B和HV-P区域104D中的n型功函层172。因此，在HV-N区域104A、LV-N区域104B和HV-P区域104D中形成胶层180。例如，ALD工艺在n型功函层172上共形地沉积胶层180，从而使得胶层180具有基本均匀的厚度并且部分地填充开口130A、开口130B和开口130D。之后，通过任何合适的工艺去除图案化的掩蔽层174。在一些实施方式中，胶层180具有约至约的厚度。胶层180包括促进邻近的层(诸如n型功函层172和随后形成的栅极结构110A至110D的层(例如，金属填充层))之间粘合的材料。例如，胶层180包括金属(例如，W、Al、Ta、Ti、Ni、Cu、Co、其它合适的金属或它们的组合)、金属氧化物、金属氮化物或它们的组合。在所示出的实施例中，胶层180包括钛和氮，诸如TiN。可选地，使用其它合适的沉积工艺(诸如CVD、PVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、旋涂、镀法、其它沉积工艺或它们的组合)来形成胶层180。
转至图2K，在鳍式集成电路器件100上方形成金属填充(或块状)层182。例如，在ALD工艺胶层180(在HV-N区域104A、LV-N区域104B和HV-P区域104D中)和阈值电压调整层144(在LV-P区域104C中)上共形地沉积金属填充层182，从而使得金属填充层182具有基本均匀的厚度并且填充开口130A至130D。在一些实施方式中，金属填充层182具有约至约的厚度。金属填充层182包括合适的导电材料，诸如Al、W和/或Cu。在所示出的实施例中，金属填充层182包括W。金属填充层182可以额外地或共同地包括其它金属、金属氧化物、金属氮化物、其它合适的材料或它们的组合。在一些实施方式中，在形成金属填充层182之前，在鳍式集成电路器件100上方可选地形成阻挡层184，从而使得金属填充层182设置在阻挡层184上。例如，ALD工艺在胶层180和阈值电压调整层144上共形地沉积阻挡层184，从而使得阻挡层184具有基本均匀的厚度并且部分地填充开口130A至130D。在一些实施方式中，阻挡层184具有大约至约的厚度。阻挡层184包括阻挡和/或减小栅极层(诸如金属填充层182与n型功函层172和/或p型功函层146)之间的扩散的材料。在所示出的实施例中，阻挡层184包括钛和氮，诸如TiN。可选地，使用诸如CVD、PVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、旋涂、镀法、其它沉积工艺或它们的组合的其它合适的沉积工艺来形成金属填充层182和/或阻挡层184。
转至图2L，实施平坦化工艺以从鳍式集成电路器件100去除过量的栅极材料，从而使得栅极结构110A至110D包括金属栅极堆叠件。例如，实施CMP工艺直至达到(暴露)ILD层120的顶面。在所示出的实施例中，在CMP工艺之后，栅极结构110A至110D的顶面与ILD层120的顶面基本平坦。因此，包括栅极结构110A的n型FinFET 190A设置在HV-N区域104A中，包括栅极结构110B的n型FinFET 190B设置在LV-N区域104B中，包括栅极结构110C的p型FinFET190C设置在LV-P区域104C中，并且包括栅极结构110D的p型FinFET 190D设置在HV-P区域104D中。如配置的，n型FinFET 190A和p型FinFET 190D是高压FinFET，并且n型FinFET 190B和p型FinFET 190C是低压FinFET，从而使得n型FinFET190A和p型FinFET 190D具有比n型FinFET 190B和p型FinFET 190C更高的阈值(工作)电压。栅极结构110A包括界面层112A、栅极介电层140A、覆盖层142A、阈值电压调整层144A、p型功函层146A、n型功函层172A、胶层180A、阻挡层184A和金属填充层182A。栅极结构110B包括界面层112B、栅极介电层140B、覆盖层142B、阈值电压调整层144B、n型功函层172B、胶层180B、阻挡层184B和金属填充层182B。栅极结构110C包括界面层112C、栅极介电层140C、覆盖层142C、阈值电压调整层144C、阻挡层184C和金属填充层182C。栅极结构110D包括界面层112D、栅极介电层140D、覆盖层142D、阈值电压调整层144D、p型功函层146D、n型功函层172D，胶层180D、阻挡层184D和金属填充层182D。p型功函层146D的厚度大于p型功函层146A的厚度。阈值电压调整层144A和/或阈值电压调整层144D的厚度大于阈值电压调整层144B和/或阈值电压调整层144C的厚度。因此，与低压FinFET的阈值电压调整层(此处为阈值电压调整层144B、144C)相比，高压FinFET的阈值电压调整层(此处为阈值电压调整层144A、144D)显示出更好的铝阻挡能力，防止来自其它栅极各层(此处为n型功函层172A、172D)的铝穿过其它栅极层(诸如界面层112A、112D；栅极介电层140A、140D；和/或覆盖层142A、142D)，从而使得高压FinFET显示出比低压FinFET更高的阈值电压。因此，通过改变阈值电压调整层的铝阻挡能力来实现多阈值电压器件。不同的实施例可以具有不同的优势，并且没有特定的优势对于任何实施例都是必需的。
制造可以继续以完成鳍式集成电路器件100的制造。例如，可以形成各个接触件以促进FinFET器件190A至190D的工作。例如，可以在衬底102上方形成与ILD层120类似的一个或多个ILD层(具体地，在ILD层120和栅极结构110A至110D上方)。之后，可以在ILD层120和/或设置在ILD层120上方的ILD层中形成接触件。例如，接触件分别与FinFET190A至190D的栅极结构110A至110D(具体地，栅极结构110A至110D的栅电极)电连接，并且接触件分别电连接至FinFET 190A至190C的源极/漏极区域(具体地，外延源极/漏极部件118A至118D)。接触件包括导电材料，诸如金属。金属包括铝、铝合金(诸如，铝/硅/铜合金)、铜、铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物、其它合适的金属或它们的组合。金属硅化物可以包括硅化镍、硅化钴、硅化钨、硅化钽、硅化钛、硅化铂、硅化铒、硅化钯或它们的组合。在一些实施方式中，如上所述，设置在ILD层120上方的ILD层和接触件(例如，延伸穿过ILD层120和/或其它ILD层)是MLI部件中设置在衬底102上方的部分。MLI部件可以包括金属层和ILD层的组合，该金属层和ILD层被配置为形成诸如接触件和/或通孔的垂直互连部件和/或诸如线的水平互连部件。各个导电部件包括与接触件类似的材料。在一些实施方式中，使用镶嵌工艺和/或双镶嵌工艺形成MLI部件。
有时，在处理期间，当鳍式集成电路器件100在用于处理的处理系统之间传送时，栅极结构110A至110D的一个或多个栅极层在暴露于外部环境时可以被改变。例如，栅极结构110A至110D的一个或多个栅极层的表面可在暴露于氧气环境时被氧化，从而不期望地改变与栅极结构110A至110D对应的阈值电压。为了使这种情况最小化，在一些实施方式中，可以“原位”处理栅极结构110A至110D的一个或多个栅极层，这通常是指在同一IC处理系统或IC处理工具内对鳍式集成电路器件100实施各种处理，使得鳍式集成电路器件100在各种处理期间保持在真空条件下。因此，“原位”一般还指对鳍式集成电路器件100实施各种处理而没有使鳍式集成电路器件100暴露于诸如氧气的外部环境(例如，IC处理系统外部)。在一些实施方式中，原位实施阈值电压调整处理160、n型功函层172的形成、胶层180的形成和/或阻挡层184的形成，从而使处理期间暴露于氧气和/或其它外部环境最小化(或消除)。
图3是根据本发明的各个方面的多室集成电路(IC)处理系统200的示意截面图。在一些实施方式中，多室IC处理系统200称为IC集群工具。多室IC处理系统200包括负载端口202、一个或多个负载锁定室(例如，负载锁定室204A和负载锁定室204B)、一个或多个处理室(例如，处理室210A，处理室210B，处理室210C，处理室210D和处理室210E)以及晶圆处理室220。晶圆在处理室210A至210E之中移动从而以原位方式来处理各个栅极层，从而使得晶圆在多室IC处理系统200中的处理期间保持在真空条件下。在一些实施方式中，对多室IC处理系统200中的鳍式集成电路器件100实施各个栅极替换工艺，从而使得鳍式集成电路器件100在各个栅极替换工艺期间保持在真空条件下。为了清楚起见，已经简化图3以更好地理解本发明的发明构思。可以在多室IC处理系统200中添加额外的部件，并且对于多室IC处理系统200的其它实施例，可以替换、修改或消除以下描述的一些部件。
负载锁定室204A、204B被配置为接收从负载端口202传送的晶圆(例如，具有在其上制造的鳍式集成电路器件100)。负载锁定腔室204A、204B被配置为便于晶圆传入多室IC处理系统200和从多室IC处理系统200传出。在一些实施方式中，多室IC处理系统200处于真空下，并且负载锁定室204A、204B可以“抽空”引入至多室IC处理系统200中的晶圆的环境(例如，使用机械泵和/或涡轮分子泵)，从而使得晶圆的环境处于真空下。在一些实施方式中，负载锁定室204A、204B被配置为接收单个晶圆或多个晶圆(例如，装载至晶圆匣、盒或载体内的晶圆)。在一些实施方式中，负载锁定室204A、204B通过闸阀(gate valve)与晶圆处理室220分隔开，从而在操作期间当负载锁定室204A和/或负载锁定室204B通气(vent)时，晶圆处理室220保持在真空下。晶圆处理室220包括自动化的机械臂，其可以沿着水平、垂直和/或旋转轴中的任一个在负载锁定室204A、负载锁定室204B和/或任何处理室210A至210E之间传送晶圆。处理室210A至210E被配置为实施诸如ALD、CVD、PVD、蚀刻、预处理/预浸、脱气、退火等多个IC处理操作以及诸如XPS分析、AFM分析和/或其它合适的处理或计量操作的多个计量操作。因此，晶圆可以在多室IC处理系统200内受到处理的同时保持在真空下，从而使得在栅极形成工艺期间晶圆没有(或最低限度地)暴露于外部环境，诸如氧气。本发明考虑了多室IC处理系统200可以包括更多或更少的负载锁定室、处理室、晶圆处理室和/或其它室，这取决于IC处理需求。
在一些实施方式中，处理室210A被配置为用于实施阈值电压调整处理，诸如阈值电压调整处理160；处理室210B、处理室210C和/或处理室210D被配置为实施ALD工艺以形成n型功函层，诸如n型功函层172；并且处理室210E被配置为实施ALD工艺以形成胶层(诸如胶层180)和/或阻挡层(诸如阻挡层184)。例如，处理室210A被配置为接收用于减小包括钽和氮的阈值电压调整层的厚度的一种或多种前体，诸如所示出的实施例中的阈值电压调整层144；处理室210B、处理室210C和/或处理室210D被配置为接收适用于形成包括钛和铝的n型功函层的一种或多种前体；并且处理室210E被配置为接收适用于形成包括钛和氮的胶层和/或阻挡层的一种或多种前体。在一些实施方式中，处理室210A被配置为接收含氯化钨前体，诸如WCl5；处理室210B、处理室210C和/或处理室210D被配置为接收含铝前体，诸如，二甲基氢化铝(DMAH)或二甲基胺乙胺(DMEAA)；并且处理室210E被配置为接收诸如四氯化钛(TiCl4)的含钛前体和诸如氨(NH3)的含氮前体。在一些实施方式中，处理室210A被配置为维持约400℃至约500℃的温度。在一些实施方式中，处理室210A被配置为维持约20托至约30托的压力。本发明考虑了处理室210A至210E被配置为实施其它栅极替换工艺的实施方式，其它栅极替换工艺包括诸如形成栅极介电层(例如，高k介电层140)、形成覆盖层(例如，覆盖层142)、形成阈值电压调整层(例如，阈值电压调整层144)、形成p型功函层(例如，p型功函层146)、处理一个或多个栅极层和/或可以受益于原位处理的任何其它栅极替换工艺。在处理室210A至210E的一个被配置用于形成包括钽和氮的阈值电压调整层的实施方式中，处理室可以被配置为接收诸如三胺五二甲基氨基钽(PDMAT)的含钽前体和诸如NH3的含氮前体。
本发明提供了许多不同的实施例。本文公开了用于调整鳍式场效应晶体管器件的阈值电压的方法。示例性方法包括在第一栅极结构中形成第一开口，并且在第二栅极结构中形成第二开口。第一栅极结构设置在第一鳍结构上方，并且第二栅极结构设置在第二鳍结构上方。该方法还包括通过以下步骤填充第一开口和第二开口：形成栅极介电层，在栅极介电层上方形成阈值电压调整层，回蚀第二开口中的阈值电压调整层，在阈值电压调整层上方形成功函层以及在功函层上方形成金属填充层。阈值电压调整层包括钽和氮。回蚀使用含氯化钨前体。在一些实施方式中，形成阈值电压调整层包括实施原子层沉积工艺。在一些实施方式中，回蚀包括调整蚀刻参数以相对于与第一栅极结构对应的阈值电压减小与第二栅极结构对应的阈值电压。在一些实施方式中，填充第一开口和第二开口还包括在栅极介电层上方形成覆盖层，其中，覆盖层设置在栅极介电层和阈值电压调整层之间。
在一些实施方式中，在回蚀阈值电压调整层之后形成功函层。在这种实施方式中，功函层是第一类型功函层，并且填充第一开口和第二开口还包括在回蚀阈值电压调整层之前在第一开口和第二开口中的阈值电压调整层上方形成第二类型功函层，从第二开口去除第二类型功函层，从而暴露用于回蚀的第二开口中的阈值电压调整层，并且在第一开口中的第二类型功函层上方和第二开口中的阈值电压调整层上方形成第一类型功函层。在一些实施方式中，在回蚀阈值电压调整层之前形成功函层。在这种实施方式中，功函层是第一类型功函层，并且填充第一开口和第二开口还包括从第二开口去除第一类型功函层，从而暴露用于回蚀的第二开口中的阈值电压调整层，并且在回蚀之后，在第一开口中的第一类型功函层上方形成第二类型功函层。
另一示例性方法包括在第一鳍式场效应晶体管(FinFET)的第一栅极结构中形成第一开口，在第二FinFET的第二栅极结构中形成第二开口，在第三FinFET的第三栅极结构中形成第三开口以及在第四FinFET的第四栅极结构中形成第四开口。该方法还包括用高k介电层部分地填充第一开口、第二开口、第三开口和第四开口。该方法还包括用阈值电压调整层部分地填充第一开口、第二开口、第三开口和第四开口，其中，阈值电压调整层设置在高k介电层上方。该方法还包括用第一类型功函层部分地填充第一开口、第二开口、第三开口和第四开口，其中，第一类型功函层设置在阈值电压调整层上方。该方法还包括从第二开口和第三开口去除第一类型功函层，从而暴露第二开口和第三开口中的阈值电压调整层。该方法还包括对第二开口和第三开口中暴露的阈值电压调整层实施阈值电压调整处理，从而使得第二FinFET和第三FinFET的阈值电压低于第一FinFET和第四FinFET的阈值电压，其中，阈值电压调整处理实施含氯化钨前体。该方法还包括用第二类型功函层部分地填充第一开口、第二开口和第四开口，其中，第二类型功函层设置在第一开口、第二开口和第四开口中的阈值电压调整层上方。该方法还包括用金属填充层填充第一开口、第二开口、第三开口和第四开口，其中，金属填充层设置在第一开口、第二开口和第四开口中的第二类型功函层上方，并且其中，金属填充层设置在第三开口中的阈值电压调整层上方。在一些实施方式中，该方法还包括在形成阈值电压调整层之前用位于高k介电层上方的覆盖层部分地填充第一开口、第二开口、第三开口和第四开口。在一些实施方式中，该方法还包括用位于第二类型功函层上方的胶层部分地填充第一开口、第二开口和第四开口。
在一些实施方式中，用阈值电压调整层部分地填充第一开口、第二开口、第三开口和第四开口包括形成含钽和氮层。在一些实施方式中，用阈值电压调整层部分地填充第一开口、第二开口、第三开口和第四开口包括实施原子层沉积工艺。在一些实施方式中，实施阈值电压调整处理包括减小第二开口和第三开口中的阈值电压调整层的厚度。在一些实施方式中，第一类型功函层包括p型功函材料，并且第二类型功函层包括n型功函材料。在一些实施方式中，用第一类型功函层部分地填充第一开口、第二开口、第三开口和第四开口包括在第一开口和第二开口中形成第一厚度的第一类型功函层，以及在第三开口和第四开口中形成第二厚度的第一类型功函层。第二厚度大于第一厚度。
示例性集成电路器件包括具有第一栅极结构的第一鳍式场效应晶体管(FinFET)，第一栅极结构包括第一高k介电层、设置在第一高k介电层上方的第一阈值电压调整层、设置在第一阈值电压调整层上方的第一p型功函层、设置在第一阈值电压调整层上方的第一n型功函层以及设置在第一n型功函上方的第一金属填充层层。该集成电路还包括具有第二栅极结构的第二FinFET，该第二栅极结构包括第二高k介电层、设置在第二高k介电层上方的第二阈值电压调整层、设置在第二阈值电压调整层上方的第二n型功函层以及设置在第二阈值电压调整层上方的第二金属填充层。该集成电路还包括具有第三栅极结构的第三FinFET，该第三栅极结构包括第三高k介电层、设置在第三高k介电层上方的第三阈值电压调整层以及设置在第三阈值电压调整层上方的第三金属填充层。该集成电路还包括具有第四栅极结构的第四FinFET，该第四栅极结构包括第四高k介电层、设置在第四高k介电层上方的第四阈值电压调整层、设置在第四阈值电压调整层上方的第二p型功函层、设置在第四阈值电压调整层上方的第三n型功函层以及设置在第三n型功函层上方的第四金属填充层。第二阈值电压调整层和第三阈值电压调整层的厚度小于第一阈值电压调整层和第四阈值电压调整层的厚度。第二p型功函层的厚度大于第一p型功函层的厚度。在一些实施方式中，第一阈值电压调整层、第二阈值电压调整层、第三阈值电压调整层和第四阈值电压调整层包括钽和氮。
集成电路还包括设置在第一高k介电层和第一阈值电压调整层之间的第一高k覆盖层、设置在第二高k介电层和第二阈值电压调整层之间的第二高k覆盖层、设置在第三高k介电层和第三阈值电压调整层之间的第三高k覆盖层以及设置在第四高k介电层和第四阈值电压调整层之间的第四高k覆盖层。在一些实施方式中，第一p型功函层和第二p型功函层包括钛和氮。在一些实施方式中，第一n型功函层、第二n型功函层和第三n型功函层包括钛和铝。在一些实施方式中，第一金属填充层、第二金属填充层、第三金属填充层和第四金属填充层包括钨。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种调节鳍式集成电路的阈值电压的方法，包括：
在第一栅极结构中形成第一开口，并且在第二栅极结构中形成第二开口，其中，所述第一栅极结构设置在第一鳍结构上方，并且所述第二栅极结构设置在第二鳍结构上方；以及
通过以下步骤填充所述第一开口和所述第二开口：
形成栅极介电层，
在所述栅极介电层上方形成阈值电压调整层，其中，所述阈值电压调整层包括钽和氮，
使用含氯化钨的前体回蚀所述第二开口中的所述阈值电压调整层，
在所述阈值电压调整层上方形成功函层，以及
在所述功函层上方形成金属填充层。
2.根据权利要求1所述的方法，其中，形成所述阈值电压调整层包括实施原子层沉积工艺。
3.根据权利要求1所述的方法，其中，回蚀所述阈值电压调整层包括调整蚀刻参数以相对于与所述第一栅极结构对应的阈值电压来减小与所述第二栅极结构对应的阈值电压。
4.根据权利要求1所述的方法，还包括：在回蚀所述阈值电压调整层之后形成所述功函层。
5.根据权利要求4所述的方法，其中，所述功函层是第一类型功函层，并且填充所述第一开口和所述第二开口还包括：
在回蚀所述阈值电压调整层之前，在所述第一开口和所述第二开口中的所述阈值电压调整层上方形成第二类型功函层；
从所述第二开口去除所述第二类型功函层，从而暴露用于所述回蚀的所述第二开口中的所述阈值电压调整层；以及
在所述第一开口中的所述第二类型功函层上方和所述第二开口中的所述阈值电压调整层上方形成所述第一类型功函层。
6.一种调节鳍式集成电路的阈值电压的方法，包括：
在第一鳍式场效应晶体管(FinFET)的第一栅极结构中形成第一开口，在第二鳍式场效应晶体管的第二栅极结构中形成第二开口，在第三鳍式场效应晶体管的第三栅极结构中形成第三开口以及在第四鳍式场效应晶体管的第四栅极结构中形成第四开口；
用高k介电层部分地填充所述第一开口、所述第二开口、所述第三开口和所述第四开口；
用所述阈值电压调整层部分地填充所述第一开口、所述第二开口、所述第三开口和所述第四开口，其中，所述阈值电压调整层设置在所述高k介电层上方；
用第一类型功函层部分地填充所述第一开口、所述第二开口、所述第三开口和所述第四开口，其中，所述第一类型功函层设置在所述阈值电压调整层上方；
从所述第二开口和所述第三开口去除所述第一类型功函层，从而暴露所述第二开口和所述第三开口中的所述阈值电压调整层；
对暴露在所述第二开口和所述第三开口中的所述阈值电压调整层实施阈值电压调整处理，从而使得所述第二鳍式场效应晶体管和所述第三鳍式场效应晶体管的阈值电压低于所述第一鳍式场效应晶体管和所述第四鳍式场效应晶体管的阈值电压，其中，所述阈值电压调整处理应用含氯化钨前体；
用第二类型功函层部分地填充所述第一开口、所述第二开口和所述第四开口，其中，所述第二类型功函层设置在所述第一开口、所述第二开口和所述第四开口中的所述阈值电压调整层上方；以及
用金属填充层填充所述第一开口、所述第二开口、所述第三开口和所述第四开口，其中，所述金属填充层设置在所述第一开口、所述第二开口和所述第四开口中的所述第二类型功函层上方，并且，所述金属填充层设置在所述第三开口中的所述阈值电压调整层上方。
7.根据权利要求6所述的方法，其中，用所述阈值电压调整层部分地填充所述第一开口、所述第二开口、所述第三开口和所述第四开口包括形成含钽和氮的层。
8.根据权利要求6所述的方法，其中，用所述阈值电压调整层部分地填充所述第一开口、所述第二开口、所述第三开口和所述第四开口包括实施原子层沉积工艺。
9.一种集成电路器件，包括：
第一鳍式场效应晶体管(FinFET)，具有第一栅极结构，所述第一栅极结构包括第一高k介电层、设置在所述第一高k介电层上方的第一阈值电压调整层、设置在所述第一阈值电压调整层上方的第一p型功函层、设置在所述第一阈值电压调整层上方的第一n型功函层以及设置在所述第一n型功函上方的第一金属填充层层；
第二鳍式场效应晶体管，具有第二栅极结构，所述第二栅极结构包括第二高k介电层、设置在所述第二高k介电层上方的第二阈值电压调整层、设置在所述第二阈值电压调整层上方的第二n型功函层以及设置在所述第二阈值电压调整层上方的第二金属填充层；
第三鳍式场效应晶体管，具有第三栅极结构，所述第三栅极结构包括第三高k介电层、设置在所述第三高k介电层上方的第三阈值电压调整层以及设置在所述第三阈值电压调整层上方的第三金属填充层；
第四鳍式场效应晶体管，具有第四栅极结构，所述第四栅极结构包括第四高k介电层、设置在所述第四高k介电层上方的第四阈值电压调整层、设置在所述第四阈值电压调整层上方的第二p型功函层、设置在所述第四阈值电压调整层上方的第三n型功函层以及设置在所述第三n型功函层上方的第四金属填充层；
其中，所述第二阈值电压调整层和所述第三阈值电压调整层的厚度小于所述第一阈值电压调整层和所述第四阈值电压调整层的厚度；以及
其中，所述第二p型功函层的厚度大于所述第一p型功函层的厚度。
10.根据权利要求9所述的集成电路器件，其中，所述第一阈值电压调整层、所述第二阈值电压调整层、所述第三阈值电压调整层和所述第四阈值电压调整层包括钽和氮。
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