CN109427734A - 互连结构及其制造方法 - Google Patents

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Abstract

本文公开了互连结构和用于形成互连结构的相应的技术。示例性互连结构包括导电部件和设置在导电部件上方的通孔，导电部件包括钴。通孔包括设置在导电部件上方的第一通孔阻挡层、设置在第一通孔阻挡层上方的第二通孔阻挡层以及设置在第二通孔阻挡层上方的通孔块状层。第一通孔阻挡层包括钛，并且第二通孔阻挡层包括钛和氮。通孔块状层可以包括钨和/或钴。覆盖层可以设置在导电部件上方，其中，通孔延伸穿过覆盖层以接触导电部件。在一些实施方式中，覆盖层包括钴和硅。本发明的实施例还涉及制造互连结构的方法。

Description

互连结构及其制造方法
技术领域
本发明的实施例涉及互连结构及其制造方法。
背景技术
半导体集成电路(IC)工业已经经历了指数增长。IC材料和设计中的技术进步已经产生了多代IC，其中每一代都比前一代具有更小和更复杂的电路。在IC演化过程中，功能密度(即，每芯片面积的互连器件的数量)通常增加，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。
这种按比例缩小也已经增大了处理和制造IC的复杂度，并且为了实现这些进步，需要IC处理和制造中的类似的发展。例如，随着多层互连(MLI)部件与不断缩小的IC部件尺寸变得越来越紧凑，在多层互连(MLI)部件中通常采用的铜基互连结构呈现出性能、产率和成本的挑战。例如，随着IC技术扩展到亚20nm技术节点，铜互连件展示出增大的电阻、差的电迁移性能以及制造期间的空隙。因此，虽然现有的互连结构对于它们的预期目的通常已经足够，但是它们不是在所有方面都完全令人满意。
发明内容
本发明的实施例提供了一种互连结构，包括：导电部件，包括钴；和通孔，设置在所述导电部件上，其中，所述通孔包括：第一通孔阻挡层，设置在所述导电部件上方，其中，所述第一通孔阻挡层包括钛，第二通孔阻挡层，设置在所述第一通孔阻挡层上方，其中，所述第二通孔阻挡层包括钛和氮，以及通孔块状层，设置在所述第二通孔阻挡层上方。
本发明的另一实施例提供了一种互连结构，包括：含钴器件接触件，设置在集成电路器件部件上；介电层，设置在所述含钴器件接触件上方；通孔，设置在所述介电层中，其中，所述通孔包括：含钛阻挡层，设置在由所述介电层限定的侧壁表面和由所述含钴器件接触件限定的底面上方；含钛和氮阻挡层，设置在所述含钛阻挡层上方；以及块状层，设置在所述含钛和氮阻挡层上方。
本发明的又一实施例提供了一种制造互连结构的方法，包括：在介电层中形成通孔开口，其中，所述通孔开口具有由所述介电层限定的侧壁和由钴接触部件限定的底部；在所述侧壁和所述底部上方形成第一通孔阻挡层，其中，所述第一通孔阻挡层包括钛；在所述第一通孔阻挡层上方形成第二通孔阻挡层，其中，所述第二通孔阻挡层包括钛和氮；以及在所述第二通孔阻挡层上方形成通孔块状层，其中，所述第一通孔阻挡层、所述第二通孔阻挡层和所述通孔块状层填充所述通孔开口。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的各个方面的集成电路器件的部分或整体的片段示意图。
图2A是根据本发明的各个方面的当采用互连结构时的图1的集成电路器件的部分或整体的放大片段示意图。
图2B是根据本发明的各个方面的当采用另一互连结构时的图1的集成电路器件的部分或整体的放大片段示意图。
图2C是根据本发明的各个方面的当采用另一互连结构时的图1的集成电路器件的部分或整体的放大片段示意图。
图3是根据本发明的各个方面的用于制造互连结构(诸如图1和/或图2A至图2C中示出的互连结构)的方法的流程图。
图4是根据本发明的各个方面的用于制造互连结构(诸如图1和/或图2A至图2C中示出的互连结构)的通孔的方法的流程图。
图5A至图5F是根据本发明的各个方面的处于制造阶段(诸如关于图3和/或图4的方法的那些)的互连结构的部分或整体的片段示意图。
具体实施方式
本发明通常涉及集成电路器件，更具体地，涉及集成电路器件的互连结构。
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。
此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，在本发明中，在另一部件上形成部件、连接至另一部件和/或耦合至另一部件可以包括部件形成为直接接触的实施例，并且也可以包括在部件之间可以形成额外的部件，从而使得部件可以不直接接触的实施例。而且，为便于描述，在此可以使用诸如“在…之下”、“在…之上”、“横向”、“垂直”、“在…上”、“在…上方”、“在…下方”、“下部”、“上”、“下”、“顶部”、“底部”等以及它们的变化(例如，“水平地”、“向下地”、“向上地”等)的空间相对术语，以描述一个部件与另一个部件的关系。空间相对术语旨在包括包含部件的器件的不同方位。
IC制造工艺流程通常分成三个类别：前段制程(FEOL)、中段制程(MEOL)和后段制程(BEOL)。FEOL通常包括与制造诸如晶体管的IC器件相关的工艺。例如，FEOL工艺可以包括形成隔离部件、栅极结构和源极和漏极部件(通常称为源极/漏极部件)。MEOL通常包括与制造IC器件的导电部件(或导电区)的接触件(诸如栅极结构和/或源极/漏极部件的接触件)相关的工艺。BEOL通常包括与制造互连结构相关的工艺，互连结构互连由FEOL工艺制造的IC部件(本文中称为FEOL部件或结构)和MEOL工艺制造的IC部件(本文中称为MEOL部件或结构)，从而使IC器件能够运行。例如，BEOL可以包括形成多层互连部件，多层互连部件便利IC器件的运行。随着集成电路(IC)技术进入到更小的技术节点，BEOL工艺已经被观察到损坏MEOL部件和/或FEOL部件。本发明开发了改进的互连结构，该改进的互连结构保护MEOL部件和/或FEOL部件防止受到来自BEOL工艺的损坏。
图1是根据本发明的各个方面的集成电路器件10的部分或整体的片段示意图。集成电路器件10可以包括在微处理器、存储器和/或其他集成电路器件中。在一些实施方式中，集成电路器件10是集成电路(IC)芯片的部分、片上系统(SoC)或其部分，包括各种无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、p型场效应晶体管(PFET)、n型场效应晶体管(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高压晶体管、高频晶体管、其他合适的部件或它们的组合。晶体管可以是平面晶体管或多栅极晶体管(诸如鳍式FET(FinFET))。为了清楚的目的，已经简化了图1以更好地理解本发明的发明构思。可以在集成电路器件10中添加额外的部件，并且在集成电路器件10的其他实施例中，可以替换、修改或消除下面描述的一些部件。
集成电路器件10包衬底(晶圆)12。在示出的实施例中，衬底12包括硅。可选地或额外地，衬底12包括：另一元素半导体，诸如锗；化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，诸如硅锗(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。可选地，衬底12是绝缘体上半导体衬底，诸如绝缘体上硅(SOI)衬底、绝缘体上硅锗(SGOI)衬底或绝缘体上锗(GOI)衬底。绝缘体上半导体衬底可以使用注氧隔离(SIMOX)、晶圆接合和/或其他合适的方法制造。取决于集成电路器件10的设计需求，衬底12可以包括各种掺杂区(未示出)。在一些实施方式中，衬底12包括掺杂有诸如硼(例如，BF2)、铟的p型掺杂剂、其他p型掺杂剂或它们的组合的p型掺杂区(例如，p型阱)。在一些实施方式中，衬底12包括掺杂有诸如磷、砷的n型掺杂剂、其他n型掺杂剂或它们的组合的n型掺杂区(例如，n型阱)。在一些实施方式中，衬底12包括形成有p型掺杂剂和n型掺杂剂的组合的掺杂区。各个掺杂区可以直接形成在衬底12上和/或中，例如，提供p阱结构、n阱结构、双阱结构、突起结构或它们的组合。可以实施离子注入工艺、扩散工艺和/或其他合适的掺杂工艺以形成各个掺杂区。
在衬底12中和/或上方形成隔离部件(未示出)以隔离集成电路器件10的各个区域(诸如各个器件区)。例如，隔离部件限定有源器件区和/或无源器件区并且将有源器件区和/或无源器件区彼此电隔离。隔离部件包括氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料或它们的组合。隔离部件可以包括不同的结构，诸如浅沟槽隔离(STI)结果、深沟槽隔离(DTI)结构和/或硅的局部氧化(LOCOS)结构。在一些实施方式中，隔离部件包括STI部件。例如，可以通过在衬底12中蚀刻沟槽(例如，通过使用干蚀刻工艺和/或湿蚀刻工艺)以及用绝缘体材料填充沟槽(例如，通过使用化学气相沉积工艺或旋涂玻璃工艺)来形成STI部件。可以实施化学机械抛光(CMP)工艺以去除过量的绝缘体材料并且平坦化隔离部件的顶面。在一些实施例中，STI部件包括填充沟槽的多层结构，诸如设置在氧化物衬垫层上方的氮化硅层。
在衬底12上方设置各个栅极结构，诸如栅极结构20A、栅极结构20B和栅极结构20C。在一些实施方式中，栅极结构20A-20C的一个或多个插入在源极区和漏极区之间，其中，沟道区限定在源极区和漏极区之间。一个或多个栅极结构20A-20C与沟道区接合，使得电流可以在操作期间在源极/漏极区之间流动。在一些实施方式中，栅极结构20A-20C形成在鳍结构上方，使得每个栅极结构20A-20C包裹鳍结构的部分。例如，栅极结构20A-20C的一个或多个包裹鳍结构的沟道区，从而插入在鳍结构的源极区和漏极区之间。栅极结构20A-20C包括金属栅极(MG)堆叠件，诸如金属栅极堆叠件22A、金属栅极堆叠件22B和金属栅极堆叠件22C。金属栅极堆叠件22A至22C配置为根据集成电路器件10的设计需求获得期望的功能，使得金属栅极堆叠件22A至22C包括相同或不同的层和/或材料。在一些实施方式中，金属栅极堆叠件22A至22C包括栅极电介质(例如，栅极介电层)和栅电极(例如，功函层和块状半导体层)。金属栅极堆叠件22A至22C可以包括多个其他层，例如，覆盖层、界面层、扩散层、阻挡层、硬掩模层或它们的组合。在一些实施方式中，栅极介电层设置在界面层(包括诸如氧化硅的介电材料)上方，并且栅电极设置在栅极介电层上方。栅极介电层包括介电材料，诸如氧化硅、高k介电材料、其他合适的介电材料或它们的组合。高k介电材料的实例包括二氧化铪(HfO2)、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料或它们的组合。栅电极包括导电材料，诸如多晶硅、铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、钨(W)、钼(Mo)、钴(Co)、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、其他导电材料或它们的组合。在一些实施方式中，功函层是调节为具有期望的功函数(诸如n型功函数或p型功函数)的导电层，并且块状导电层是形成在功函层上方的导电层。在一些实施方式中，功函层包括n型功函材料，诸如Ti、银(Ag)、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、锰(Mn)、锆(Zr)、其他合适的n型功函材料或它们的组合。在一些实施方式中，功函层包括p型功函材料，诸如TiN、TaN、钌(Ru)、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、其他合适的p型功函材料或它们的组合。块状(或填充)导电层包括合适的导电材料，助Al、W和/或Cu。块状导电层可以额外地或共同地包括多晶硅、Ti、Ta、金属合金、其他合适的材料或它们的组合。
通过沉积工艺、光刻工艺、蚀刻工艺、其他合适的工艺或它们的组合形成栅极结构20A-20C。沉积工艺包括CVD、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、低压CVD(LPCVD)、原子层CVD(ALCVD)、大气压CVD(APCVD)、镀、其他合适的方法或它们的组合。光刻图案化工艺包括光刻胶涂布(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、冲洗、干燥(例如，硬烘烤)、其他合适的工艺或它们的组合。可选地，通过诸如无掩模光刻、电子束写入或离子束写入的其他方法辅助、实施或替代光刻曝光工艺。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺、其他蚀刻工艺或它们的组合。根据后栅极工艺、先栅极工艺或混合后栅极/先栅极工艺制造金属栅极堆叠件22A至22C。在后栅极工艺实施方式中，栅极结构20A至20C包括随后被金属栅极堆叠件22A至22C替换的伪栅极堆叠件。例如，伪栅极堆叠件包括界面层(例如，包括氧化硅)和伪栅电极层(例如，包括多晶硅)。在这样的实施方式中，去除伪栅电极层，从而形成开口(沟槽)，在开口中形成金属栅极堆叠件22A至22C。
栅极结构20A至20C还包括分别邻近金属栅极堆叠件22A至22C(例如，沿着金属栅极堆叠件22A至22C的侧壁)设置的间隔件26A-26C。间隔件26A-26C通过任何合适的工艺形成并且包括介电材料。介电材料可以包括硅、氧、碳、氮、其他合适的材料或它们的组合(例如，氧化硅、氮化硅、氮氧化硅或碳化硅)。例如，在示出的实施例中，诸如氮化硅层的包括硅和氮的介电层可以沉积在衬底12上方并且随后被各向异性蚀刻以形成间隔件26A-26C。在一些实施方式中，间隔件26A-26C包括多层结构，诸如包括氮化硅的第一介电层和包括氧化硅的第二介电层。在一些实施方式中，多于一组间隔件(诸如密封间隔件、偏移间隔件、牺牲间隔件、伪间隔件和/或主间隔件)形成为邻近金属栅极堆叠件22A至22C。在这样的实施方式中，各组间隔件可以包括具有不同蚀刻速率的材料。例如，包括硅和氧的第一介电层(例如，氧化硅)可以沉积在衬底12上方并且随后被各向异性蚀刻以形成邻近金属栅极堆叠件22A至22C(在一些实施方式中，或伪金属栅极堆叠件)的第一间隔件组，并且包括硅和氮的第二介电层(例如，氮化硅)可以沉积在衬底12上方并且随后被各向异性蚀刻以形成邻近第一间隔件组的第二间隔件组。取决于集成电路器件10的设计需求，在形成间隔件26A-26C之前和/或之后，可以实施注入、扩散和/或退火工艺以在衬底12中形成轻掺杂源极和漏极(LDD)部件和/或重掺杂源极和漏极(HDD)部件。
外延源极部件和外延漏极部件(称为外延源极/漏极部件)设置在衬底12的源极/漏极区中。例如，在衬底12上外延生长半导体材料，从而在衬底12的源极区和漏极区上方形成外延源极/漏极部件30。在示出的实施例中，栅极结构20B插入在外延源极/漏极部件30之间，并且沟道区限定在外延源极/漏极部件30之间。栅极结构20B和外延源极/漏极部件30因此可选地形成集成电路器件10的晶体管的部分，诸如上拉晶体管或下拉晶体管。栅极结构20B和/或外延源极/漏极部件30因此可选地称为器件部件。在一些实施方式中，外延源极/漏极部件30包括鳍结构的源极/漏极区。外延工艺可以采用CVD沉积技术(例如，汽相外延(VPE)、超高真空CVD(UHV-CVD)、LPCVD和/或PECVD)、分子束外延、其他合适的SEG工艺或它们的组合。外延工艺可以使用气体和/或液体前体，前体与衬底12的组分相互作用。外延源极/漏极部件30掺杂有n型掺杂剂和/或p型掺杂剂。在一些实施方式中，其中，集成电路器件10配置为n型器件(例如，具有n沟道)，外延源极/漏极部件30是包括硅和/或碳的外延层，其中，含硅外延层或含碳硅外延层掺杂有磷、其他n型掺杂剂或它们的组合(例如，形成Si:P外延层或Si:C:P外延层)。在一些实施方式中，其中，集成电路器件10配置为p型器件(例如，具有p沟道)，外延源极/漏极部件30是包括硅和锗的外延层，其中，含硅锗外延层掺杂有硼、其他p型掺杂剂或它们的组合(例如，形成Si:Ge:B外延层)。在一些实施方式中，外延源极/漏极部件30包括在沟道区中实现期望的拉伸应力和/或压缩应力的材料和/或掺杂剂。在一些实施方式中，通过将杂质添加至外延工艺的源材料而在沉积期间掺杂外延源极/漏极部件30。在一些实施方式中，通过沉积工艺之后的离子注入工艺掺杂外延源极/漏极部件30。在一些实施方式中，实施退火工艺以激活集成电路器件10的外延源极/漏极部件30和/或其他源极/漏极区(例如，HDD区和/或LDD区)中的掺杂剂。
多层互连(MLI)部件40设置在衬底12上方。MLI部件40电连接集成电路器件10的各种器件(例如，晶体管、电阻器、电容器和/或电感器)和/或组件(例如，栅极结构和/或源极/漏极部件)，使得可以根据集成电路器件10的设计需求所指定的来操作各种器件和/或组件。MLI部件40包括介电层和导电层的组合，导电层配置为形成各种互连结构。导电层配置为形成垂直互连部件，诸如器件层级接触件和/或通孔和/或横向互连部件(诸如导线)。垂直互连部件通常连接MLI部件40的不同层(或不同平面)中的横向互连部件。在一些实施方式中，垂直互连部件和横向互连部件具有沿着相同的方向测量的相应的长度和宽度，其中，垂直互连部件的长度大于它们的宽度，而横向互连部件的长度小于它们的宽度。在集成电路器件10的操作期间，互连结构配置为在集成电路器件10的器件和/或组件之间路由信号，和/或将信号(例如，时钟信号、电压信号和/或接地信号)分布至集成电路器件10的器件和/或组件。应该注意，虽然MLI部件40示出为具有给定数量的介电层和导电层，但是取决于集成电路器件10的设计需求，本发明预期MLI部件40具有更多或更少的介电层和/或导电层。
在图1中，MLI部件40包括一个或多个介电层，诸如设置在衬底12上方的层间介电层42(ILD-0)、设置在ILD层42上方的层间介电层44(ILD-1)、设置在ILD层44上方的层间介电层46(ILD-2)以及设置在ILD层46上方的层间介电层48(ILD-3)。ILD层42-48包括介电材料，包括例如氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物、PSG、BPSG、低k介电材料、其他合适的介电材料或它们的组合。示例性低k介电材料包括FSG、碳掺杂的氧化硅、Black(加利福尼亚圣克拉拉的应用材料公司)、干凝胶、气凝胶、非晶氟化碳、聚对二甲苯、BCB、SiLK(密西根州米兰的套是化学公司)、聚酰亚胺、其他低k介电材料或它们的组合。在示出的实施例中，ILD层42-48是包括低k介电材料的介电层(通常称为低k介电层)。ILD层42-48可以包括具有多种介电材料的多层结构。MLI部件40还可以包括设置在衬底12上方的一个或多个蚀刻停止层(CESL)，诸如设置在ILD层42和ILD层44之间的CESL52、设置在ILD层44和ILD层46之间的CESL54以及设置在ILD层46和ILD层48之间的CESL56。在一些实施方式中，CESL(未示出)也设置在衬底12和ILD层42之间。CESL52-56包括与ILD层42-48不同的材料，诸如与ILD层42-48的介电材料不同的介电材料。在示出的实施例中，其中ILD层42-48包括低k介电材料，CESL52-56包括硅和氮(例如，氮化硅或氮氧化硅)。例如，通过沉积工艺(诸如CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD)、镀、其他合适的方法或它们的组合在衬底12上方形成ILD层42-48和/或CESL52-56。在一些实施方式中，ILD层42-48和/或CESL52-56通过可流动CVD(FCVD)工艺形成，包括：例如在衬底12上方沉积可流动材料(诸如液体化合物)，以及通过诸如热退火和/或紫外辐射处理的合适的技术将可流动材料转化成固体材料。在沉积ILD层42-48和/或CESL52-56之后，实施CMP工艺和/或其他平坦化工艺，使得ILD层42-48和/或CESL52-56具有基本平坦的表面。
在ILD层42-48中形成器件层级接触件60、器件层级接触件62、器件层级接触件64、通孔70、通孔72、通孔74、导线80、导线82和导线84以形成互连结构。器件层级接触件60-64(也称为局部互连件或局部接触件)将IC器件部件电连接和/或物理连接至MLI部件40的其他导电部件。例如，器件层级接触件60是金属至多晶硅(MP)接触件，通常指的是栅极结构(诸如多晶硅栅极结构或金属栅极结构)的接触件。在示出的实施例中，器件层级接触件60设置在栅极结构20B(具体地，金属栅极堆叠件22B)上，使得器件层级接触件60将栅极结构20B连接至通孔70。器件层级接触件60延伸穿过ILD层44和CESL52，但是本发明预期器件层级接触件60延伸穿过MLI部件40的多于一个ILD层和/或CESL的实施例。在又一实例中，器件层级接触件62和器件层级接触件64是金属至器件(MD)接触件，通常指的是集成电路器件10的导电区(诸如源极/漏极区)的接触件。在示出的实施例中，器件层级接触件62和器件层级接触件64设置在相应的外延源极/漏极部件30上，使得器件层级接触件62和器件层级接触件64分别将外延源极/漏极部件30连接至通孔72和通孔74。器件层级接触件62和器件层级接触件64延伸穿过ILD层42、ILD层44和CESL52，但是本发明预期器件层级接触件62和/或器件层级接触件64延伸穿过MLI部件40的多于一个ILD层和/或CESL的实施例。在一些实施方式中，器件层级接触件60-64是将FEOL导电部件(例如，栅极结构20A-20C和/或外延源极/漏极部件30)互连至BEOL导电部件(例如，通孔70-74)的MEOL导电部件，从而将FEOL导电部件电连接和/或物理连接至BEOL导电部件。
通孔70-74将MLI部件40的的导电部件彼此电连接和/或物理连接。例如，通孔70设置在器件层级接触件60上，使得通孔70将器件层级接触件60连接至导线80；通孔72设置在器件层级接触件62上，使得通孔72将器件层级接触件62连接至导线82；以及通孔74设置在器件层级接触件64上，使得通孔74将器件层级接触件64连接至导线84。在示出的实施例中，通孔70-74延伸穿过ILD层46和CESL54，但是本发明预期通孔70-74延伸穿过MLI部件40的多于一个ILD层和/或CESL的实施例。在一些实施方式中，通孔70-74是将MEOL导电部件(例如，器件层级接触件60-64)互连至BEOL导电部件(例如，导线80-84)的BEOL导电部件，从而将MEOL导电部件电连接和/或物理连接至BEOL导电部件。在一些实施方式中，MLI部件40还包括为BEOL导电部件的通孔，该通孔将不同ILD层中的BEOL导电部件彼此互连，诸如将导线80-84互连至设置在ILD层42-48上面的其他ILD层(未示出)中的导线(未示出)，从而电连接和/或物理连接集成电路器件10的BEOL导电部件。
器件层级接触件60-64、通孔70-74和导线80-84包括任何合适的导电材料，诸如Ta、Ti、Al、Cu、Co、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钴(Co)和/或其他合适的导电材料。通过图案化ILD层42-48和/或CESL52-56形成器件层级接触件60-64、通孔70-74和导线80-84。图案化ILD层42-48和CESL52-56可以包括光刻工艺和/或蚀刻工艺以形成开口(沟槽)，诸如相应的ILD层42-48和/或CESL52-56中的接触开口和/或线开口。在一些实施方式中，光刻工艺包括在相应的ILD层42-48和/或CESL52-56上方形成光刻胶层，将光刻胶层曝光成图案辐射，以及显影曝光的光刻胶层，从而形成图案化的光刻胶层，图案化的光刻胶层可以用作在相应的ILD层42-48和/或CESL52-56中蚀刻开口的掩蔽元件。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺、其他蚀刻工艺或它们的组合。此后，用一种或多种导电材料填充开口。可以通过PVD、CVD、ALD、电镀、化学镀、其他合适的沉积工艺或它们的组合沉积导电材料。此后，可以通过诸如CMP工艺的平坦化工艺去除任何过量的导电材料，从而平坦化ILD层42-48、CESL52-56、器件层级接触件60-64、通孔70-74和/或导线80-84的顶面。
诸如MLI部件40的MLI部件的互连结构通常包括铜。随着IC技术进入到更小的技术节点(诸如16nm、10nm、7nm、5nm和以下)以及MLI部件变得更加紧凑，已经观察到铜基互连结构降低性能，产生空隙(例如，源自较高的高宽比互连开口)，并且增加IC的电阻电容(RC)延迟。为了补偿这些问题，IC制造商为互连结构开发新的材料，诸如铝、钨、钴和/或钌。例如，钴和/或钨可以用于器件层级接触件(诸如器件层级接触件60-64)中，而铝和/或钨可以用于通孔(诸如通孔70-74)中。具体地，钴比诸如铜的传统互连材料展示出更好的薄层电阻和/或电迁移(EM)性能，并且容易集成到传统的IC制造工艺中。因此，设置在器件层级接触件上的通孔通常包括沿着通孔开口(例如，由ILD层和/或器件层级接触件限定)的侧壁表面和/或底面设置的钨阻挡层，以及设置在钨阻挡层上方的钨块状层，其中，钨阻挡层和钨块状层填充通孔开口。
虽然钨块状层展示出期望的薄层电阻，并且钨阻挡层展示出期望的低接触电阻，但是钨阻挡层与通孔开口的侧壁表面和/或底面的差的粘合导致器件层级接触件的显著损坏，特别是当器件层级接触件包括钴时。例如，与含钨通孔相关的BEOL处理(例如，沉积钨块状层，平坦化钨阻挡层和/或钨块状层，和/或清洗工艺)和/或与互连结构的导线相关的BEOL处理(例如，清洗工艺)已经观察到渗透穿过钨阻挡层和ILD层之间的间隙，并且侵袭器件层级接触件的材料(具体地，钴)，从而降低其性能。这种性能降低对于含钴器件层级接触件是灾难性的。例如，BEOL处理期间的由于暴露于化学物(诸如CMP料浆，通常是酸性溶剂)引起的钴损失已经观察到引起含钴器件层级接触件的显著良率损失，这对于满足缩小技术节点需求是不可接受的。
因此，本发明提出保护器件层级接触件(具体地，含钴器件层级接触件，在一些实施方式中，和导线)免受后工艺损害的通孔。具体地，可以用于通孔70-74的在下面的图2A至图2C中公开的通孔包括良好的粘合至通孔开口(例如，由ILD层和/或器件层级接触件限定)的侧壁表面和/或底面的多层通孔阻挡件，从而消除(或显著减少)BEOL处理期间的器件层级接触件的材料的任何损失。在具体实施方式中，多层通孔阻挡件包括钛层和氮化钛层，通常称为Ti/TiN通孔阻挡件，多层通孔阻挡件已经观察到能够获得低电阻，同时充分地粘合至限定通孔开口的表面，从而防止对下面的导电部件的损坏。在一些实施方式中，在BEOL处理之后，没有观察到器件性能的改变。例如，比较在具有钨阻挡件的传统的通孔和具有如本文描述的Ti/TiN通孔阻挡件的通孔的CMP工艺之后的由表面电荷的电子束检查生成的暗电压对比(DVC)图像，观察到，具有Ti/TiN通孔阻挡件的通孔没有电压对比型缺陷(表明在通孔和/或器件层级接触件中不存在由CMP工艺期间的钴损失引起的空隙)，而具有钨阻挡件的传统的通孔具有电压对比型缺陷(表明在通孔和/或器件层级接触件中存在可以引起电短路或开口的空隙)。在另一实例中，已经观察到，具有如本文描述的Ti/TiN通孔阻挡件的通孔可以显著地减小通孔和其他IC部件之间的电阻(在一些事实方式中，减小达77％)。例如，在一些事实方式中，具有Ti/TiN通孔阻挡件的通孔物理连接至FEOL部件，诸如通孔物理连接至集成电路器件10的电阻器，其中，通孔和FEOL部件之间的界面已经观察到展示出减小的电阻。不同实施例可以具有不同优势，并且没有特定优势是任何实施例都需要的。
图2A是根据本发明的各个方面的当采用互连结构100A时的部分或整体的集成电路器件10的部分A的放大片段示意图。互连结构100A包括器件层级接触件62、通孔72和导线82，其中，通孔72延伸穿过ILD层46和CESL54以将器件层级接触件62互连至导线82。为了清楚的目的，已经简化图2A，以更好地理解本发明的发明构思。可以在互连结构100A中添加额外的部件，并且在互连结构100A的其他实施例中，可以替换、改变或消除下面描述的一些部件。
在图2A中，器件层级接触件62包括钴(并且因此称为含钴器件层级接触件)。在一些实施方式中，器件层级接触件62的体积包括至少65％的钴。例如，器件层级接触件62包括含钴块状层102，含钴块状层102包括钴或钴合金(例如，包括钛、钨、镍、磷、硼、铝、钽、其他合适的钴合金材料或它们的组合)。在一些实施方式中，含钴块状层102包括至少50％的钴。器件层级接触件62还包括设置在含钴块状层102上的覆盖层104。在示出的实施例中，覆盖层104包括钴和硅(例如，硅化钴)。虽然未示出，在一些实施方式中，器件层级接触件62包括阻挡层和/或粘合层，其中，含钴块状层102设置在阻挡层和/或粘合层上方。在一些实施方式中，器件层级接触件62延伸穿过一个或多个ILD层和/或CESL层中的开口。例如，含钴块状层102填充由ILD层44和/或CESL52的侧壁限定的开口并且底部由金属栅极堆叠件22B限定。在器件层级接触件62包括阻挡层和/或其他合适的器件层级接触层的实施方式中，阻挡层和/或其他合适的器件层级接触层与开口共形，使得阻挡层和/或其他合适的器件层级接触层设置在介电层和金属栅极堆叠件22B上，并且含钴块状层102设置在阻挡层和/或其他合适的器件层级接触层上。
通孔72填充通孔开口，该通孔开口具有由ILD层46、CESL54和覆盖层104限定的侧壁以及由含钴块状层102限定的底部。通孔72包括多层通孔阻挡件110，诸如第一通孔阻挡层112和第二通孔阻挡层114。第一通孔阻挡层112和第二通孔阻挡层114配置为促进通孔72与限定通孔开口的表面(诸如由ILD层46、CESL54和覆盖层104限定的侧壁表面以及由含钴块状层102限定的底面)的粘合。第一通孔阻挡层112设置在通孔开口的侧壁和底部上，使得第一通孔阻挡层112设置在ILD层46、CESL54、含钴块状层102、覆盖层104上。第二通孔阻挡层114设置在第一通孔阻挡层112上，使得第二通孔阻挡层114沿着由ILD层46、CESL54、含钴块状层102、覆盖层104限定的通孔开口的侧壁和底部延伸。在示出的实施例中，第一通孔阻挡层112和第二通孔阻挡层114具有基本均匀的厚度。在一些实施方式中，第一通孔阻挡层112具有约至约的厚度，并且第二通孔阻挡层114具有约至约的厚度。在一些实施方式中，第一通孔阻挡层112的厚度大于第二通孔阻挡层114的厚度。
第一通孔阻挡层112包括钛(并且可选地称为含钛阻挡层或钛阻挡层)，并且第二通孔阻挡层114包括钛和氮(并且可选地称为含钛和氮阻挡层或氮化钛阻挡层)。钛展示出低电阻，同时良好地粘合至介电材料(诸如ILD层46和/或CESL54)，从而消除(或最小化)通孔72与ILD层46和/或CESL54之间的任何间隙。因此第一通孔阻挡层112和第二通孔阻挡层114防止化学物在诸如本文描述的随后的处理期间侵袭和/或消耗器件层级接触件62。在一些实施方式中，第一通孔阻挡层112包括至少90％的钛，并且第二通孔阻挡层114包括至少90％的钛和氮的组合。在一些实施方式中，第二通孔阻挡层114包括至少35％的钛和至少35％的氮。在一些实施方式中，使用配置为提供高底部覆盖(HBC)的沉积工艺形成第一通孔阻挡层112和第二通孔阻挡层114，高底部覆盖进一步增强多层通孔阻挡件110的粘合。例如，通过PVD工艺或ALD工艺形成第一通孔阻挡层112，并且通过CVD工艺或等离子体基或气体基处理工艺形成第二通孔阻挡层114。
通孔72还包括设置在多层通孔阻挡件110上方的通孔块状(填充)层120。通孔块状层120包括钨或钨合金(并且可选地称为含钨通孔块状层或通孔块状钨层)。在示出的实施例中，通孔块状层120包括含钨晶种(或衬垫)层122和含钨块状层124。含钨晶种层122设置在第二通孔阻挡层114上，使得含钨晶种层122沿着由ILD层46、CESL54、含钴块状层102和覆盖层104限定的通孔开口的侧壁和底部延伸。含钨块状层124设置在含钨晶种层122上。在一些实施方式中，含钨晶种层122具有约至约的厚度，并且含钨块状层124具有约100nm至约200nm的厚度。在一些实施方式中，使用ALD工艺形成含钨晶种层122，并且使用CVD工艺形成含钨块状层124。
导线82设置在通孔72上方，例如，设置在多层通孔阻挡件110和通孔块状层120上。导线82包括铜或铜合金(并且可选地称为含铜线或铜线)。在示出的实施例中，导线82包括阻挡层132和含铜块状层134。阻挡层132设置在多层通孔阻挡件110和通孔块状层120上，并且含铜块状层134设置在阻挡层132上。阻挡层132包括钛、钽、其他合适的材料或它们的组合。例如，阻挡层132包括TiN或TaN。在一些实施方式中，从导线82省略阻挡层132。可选地或额外地，导线82可以包括其他导电材料，诸如钽、氮化钽、钛、氮化钛、铝、钨、多晶硅、钴、其他合适的导电材料或它们的组合。
图2B是根据本发明的各个方面的当采用互连结构100B时的部分或整体的集成电路器件10的部分A的放大片段示意图。互连结构100B类似于互连结构100A，除了从互连结构100B中的器件层级接触件62省略覆盖层104。因此通孔72填充通孔开口，该通孔开口具有由ILD46和CESL54限定的侧壁和由含钴块状层102限定的底部，其中，多层通孔阻挡件110增强通孔72与ILD46和/或CESL54的粘合，同时展示出低电阻。为了清楚的目的，已经简化图2B，以更好地理解本发明的发明构思。可以在互连结构100B中添加额外的部件，并且在互连结构100B的其他实施例中，可以替换、改变或消除下面描述的一些部件。
图2C是根据本发明的各个方面的当采用互连结构100C时的部分或整体的集成电路器件10的部分A的放大片段示意图。互连结构100C类似于互连结构100A，除了从互连结构100C中的器件层级接触件62省略覆盖层104。因此通孔72填充通孔开口，该通孔开口具有由ILD46和CESL54限定的侧壁和由含钴块状层102限定的底部，其中，多层通孔阻挡件110增强通孔72与ILD46和/或CESL54的粘合，同时展示出低电阻。此外，与互连结构100A相反，通孔块状层120包括互连结构100C中的含钴块状层126。含钴块状层126包括钴或钴合金。在一些实施方式中，含钴块状层126包括至少50％的钴。在一些实施方式中，通孔块状层120还包括与互连结构100A的含钨晶种层122类似配置的含钴晶种层。在一些实施方式中，导线82包括钴或钴合金，而不是铜或铜合金。为了清楚的目的，已经简化图2C，以更好地理解本发明的发明构思。可以在互连结构100C中添加额外的部件，并且在互连结构100C的其他实施例中，可以替换、改变或消除下面描述的一些部件。
图3是根据本发明的各个方面的用于制造互连结构(诸如图2A至图2C中的互连结构100A-100C)的方法200的流程图。在框210中，方法200包括在衬底上方形成器件层级接触件。在框220中，在器件层级接触件上形成通孔。在框230中，在通孔上形成导线。在框240中，方法200可以继续以完成互连结构的制造。在方法200之前、期间和之后可以提供额外的步骤，并且对于方法200的额外实施例，可以移动、替换或消除描述的一些步骤。
图4是根据本发明的各个方面的用于制造互连结构的通孔(诸如图2A至图2C中的互连结构100A-100C的通孔72)的方法250的流程图。在一些实施方式中，可以在框220中在方法200中采用方法250。在框252中，方法250包括在包括钴的导电结构上面的介电层中形成开口。在框254中，在开口的侧壁表面和底面上形成包括钛的第一通孔阻挡层。在框256中，在第一通孔阻挡层上形成包括钛和氮的第二通孔阻挡层。在框258中，在第二通孔阻挡层上形成通孔块状层，使得第一通孔层、第二通孔层和通孔填充层填充开口。在方法250之前、期间和之后可以提供额外的步骤，并且对于方法250的额外实施例，可以移动、替换或消除描述的一些步骤。
图5A至图5F是根据本发明的各个方面的处于各个制造阶段(诸如与图3的方法200和/或图4的方法250相关的那些)的互连结构300的部分或整体的片段示意图。互连结构300包括保护下面的导电部件(诸如下面的MEOL部件和/或BEOL部件)在如本文描述的随后的处理期间免受损害的通孔。为了清楚的目的，已经简化图5A至图5F，以更好地理解本发明的发明构思。可以在互连结构300中添加额外的部件，并且在互连结构300的其他实施例中，可以替换、改变或消除下面描述的一些部件。
在图5A中，提供衬底310，衬底310具有设置在其上方的导电部件320。衬底310类似于图1中示出和描述的衬底12。在示出的实施例中，导电部件320是MEOL部件，诸如与图1和图2A至图2C中示出和描述的器件层级接触件62类似的含钴器件层级接触件。例如，导电部件320包括含钴接触层322(类似于含钴块状层102)和覆盖层324(类似于覆盖层104)。可选地，在一些实施方式中，导电部件320是含钴BEOL部件，诸如MLI部件40的含钴导线。在一些实施方式中，通过任何合适的沉积工艺(例如，PVD、CVD、ALD或其他合适的沉积工艺)和/或退火工艺形成含钴接触层322。在一些实施方式中，沉积工艺使用钴前体，诸如环戊二烯基二羰基钴(CpCo(CO)2)、二钴己羰基叔丁基乙炔(CCTBA)、亚硝酰三羰基钴(Co(CO)3NO)、双(环戊二烯)钴(Co(C5H5)2,CpCo(CO)2)、双(乙基环戊二烯)钴(C14H18Co)、双(五甲基环戊二烯)钴(C20H30Co)、三(2,2,6,6-四甲基-3,5-庚二酯)钴(Co(OCC(CH3)3CHCOC(CH3)3)3)、双(乙基环戊二烯)钴(C14H18Co)、其他合适的钴前体或它们的组合。
与图1和图2A至图2C中示出和描述的ILD层42-28类似的介电层330形成在导电部件320上方。例如，实施CVD工艺以在导电部件320上方沉积低k介电材料，从而形成介电层330。在形成介电层330之前，可以在导电部件320上方形成与图1和图2A至图2C中示出和描述的CESL52-56类似的CESL332，但是本发明预期从互连结构300省略CESL332的实施例。CESL332具有与介电层330的材料不同的蚀刻特性的材料，诸如氮化硅。
在图5B中，通过图案化工艺在介电层330(在一些实施方式中，和CESL332)中形成通孔开口340。在示出的实施例中，通孔开口340垂直地延伸穿过介电层330、CESL332和覆盖层324。通孔开口340包括侧壁334(由介电层330、CESL332和覆盖层324限定)、侧壁336(由介电层330、CESL332和覆盖层324限定)和在侧壁334与侧壁336之间延伸的底部338(由含钴接触层322限定)。图案化工艺包括光刻工艺和/或蚀刻工艺。例如，形成通孔开口340包括实施光刻工艺以在介电层330上方形成图案化的光刻胶层，以及实施蚀刻工艺以将图案化的光刻胶层中限定的图案转印至介电层330。光刻工艺可以包括在介电层330上形成光刻胶层(例如，通过旋涂)，实施预曝光烘烤工艺，使用掩模实施曝光工艺，实施曝光后烘烤工艺，以及实施显影工艺。在曝光工艺期间，光刻胶层暴露于辐射能量(诸如紫外(UV)光、深UV(DUV)光或极UV(EUV)光)，其中，取决于掩模的掩模图案和/或掩模类型(例如，二元掩模、相移掩模或EUV掩模)，掩模阻挡、传输和/或反射辐射至光刻胶层，使得图像投射到与掩模图案对应的光刻胶层上。由于光刻胶层对辐射能量敏感，光刻胶层的曝光的部分化学地变化，并且取决于光刻胶层的特性和在显影工艺中使用的显影液的特性，在显影工艺期间溶解光刻胶层的曝光(或未曝光)部分。在显影之后，图案化的光刻胶层包括与掩模对应的光刻胶图案。蚀刻工艺使用图案化的光刻胶层作为蚀刻掩模以去除介电层330的部分。蚀刻工艺可以包括干蚀刻工艺(例如，反应离子蚀刻(RIE)工艺)、湿蚀刻工艺、其他合适的蚀刻工艺或它们的组合。在蚀刻工艺之后，例如，通过光刻胶剥离工艺从介电层330去除图案化的光刻胶层。在一些实施方式中，图案化的光刻胶层用作蚀刻掩模以去除CESL332和/或覆盖层324的部分以延伸通孔开口340，从而暴露导电部件320。在一些实施方式中，介电层330和/或CESL332用作蚀刻掩模以去除CESL332和/或覆盖层324的相应部分。可以实施各个选择性蚀刻工艺。可选地，可以通过诸如无掩模光刻、电子束(e-束)写入、离子束写入和/或纳米压印技术的其他方法实施或替代曝光工艺。
在图5C中，在通孔开口340中形成通孔阻挡层350。通孔阻挡层350类似于图2A至图2C中示出和描述的第一通孔阻挡层112。例如，通孔阻挡层350是含钛层。通孔阻挡层350沿着限定通孔开口340的侧壁334、侧壁336和底部338设置，使得通孔阻挡层350部分地填充通孔开口340。在示出的实施例中，通孔阻挡层350直接设置在限定通孔开口340的介电层330、CESL332和含钴接触层322的部分上。在又一示出的实施例中，PVD工艺共形地沉积通孔阻挡层350，使得通孔阻挡层350的厚度在互连结构300的暴露表面上方基本均匀。可选地，通过CVD、ALD、电镀、化学镀、其他合适的沉积工艺或它们的组合形成通孔阻挡层350。
在图5D中，在通孔开口340中形成通孔阻挡层352。通孔阻挡层352类似于图2A至图2C中示出和描述的第二通孔阻挡层114。例如，通孔阻挡层352是含钛和氮层。通孔阻挡层352形成在通孔阻挡层350上方，使得通孔阻挡层352部分地填充通孔开口340。在示出的实施例中，通孔阻挡层352直接设置在通孔阻挡层350上。在又一示出的实施例中，CVD工艺共形地沉积通孔阻挡层352，使得通孔阻挡层352的厚度在互连结构300的暴露表面上方基本均匀。可选地，通过PVD、ALD、电镀、化学镀、其他合适的沉积工艺或它们的组合形成通孔阻挡层352。
在图5E中，在通孔开口340中形成通孔块状层354。通孔块状层354类似于图2A至图2C中示出和描述的通孔块状层120。在示出的实施例中，通孔块状层354是含钨层。例如，通孔块状层354包括晶种层356(诸如图2A和图2B中示出和描述的含钨晶种层122)和填充层358(诸如图2A和图2B中示出和描述的含钨块状层124)。可选地，通孔块状层354是含钴层，诸如图2C中示出和描述的含钴块状层126。通孔块状层354形成在通孔阻挡层352上方，使得通孔块状层354填充任何剩余的通孔开口340。在示出的实施例中，晶种层356直接设置在通孔阻挡层352上，并且填充层358直接设置在晶种层356上。在又一示出的实施例中，ALD工艺共形地沉积晶种层356，使得晶种层356的厚度在互连结构300的暴露表面上方基本均匀，并且CVD工艺在互连结构300的暴露表面上方沉积填充层358。可选地，通过PVD、CVD、ALD、电镀、化学镀、其他合适的沉积工艺或它们的组合形成通孔块状层354、晶种层和/或填充层358。
在图5F中，对互连结构300实施CMP工艺和/或其他平坦化工艺。CMP工艺去除过量的通孔阻挡层350、通孔阻挡层352和通孔块状层354，产生包括通孔阻挡层350、通孔阻挡层352和通孔块状层354的通孔360(其填充通孔开口340)。CMP工艺平坦化互连结构300的顶面，使得在一些实施方式中，介电层330的顶面和通孔360的顶面形成基本平坦的表面。此后，互连结构300的制造可以继续在通孔360上方形成导电部件，其中，通孔360将导电部件物理连接和/或电连接至导电部件320。例如，导电部件使BEOL部件，诸如图2A至图2C中示出和描述的导线82。可以通过采用本文描述的沉积、光刻和/或蚀刻工艺在设置在通孔360上方的介电层中形成导电部件。
本发明提供了许多不同的实施例。本文公开了互连结构和用于形成互连结构的相应的技术。示例性互连结构包括导电部件和设置在导电部件上方的通孔，导电部件包括钴。通孔包括设置在导电部件上方的第一通孔阻挡层、设置在第一通孔阻挡层上方的第二通孔阻挡层以及设置在第二通孔阻挡层上方的通孔块状层。第一通孔阻挡层包括钛，并且第二通孔阻挡层包括钛和氮。通孔块状层可以包括钨和/或钴。覆盖层可以设置在导电部件上方，其中，通孔延伸穿过覆盖层以接触导电部件。在一些实施方式中，覆盖层包括钴和硅。在一些实施方式中，导电部件和通孔设置在介电层中。在一些实施方式中，导电部件是中段制程导电部件。在一些实施方式中，导电部件是后段制程导电部件。
另一示例性互连结构包括设置在衬底上方的含钴器件接触件以及设置在含钴器件接触件上方的介电层。通孔设置在介电层中。通孔包括设置在由介电层限定的侧壁表面和由含钴器件接触件限定的底面上方的含钛阻挡层、设置在含钛阻挡层上方的含钛和氮阻挡层、以及设置在含钛和氮阻挡层上方的块状层。在一些实施方式中，含钴器件接触件包括含钴接触层和设置在含钴接触层上的含钴和硅覆盖层。在这样的实施方式中，通孔延伸穿过含钴和硅覆盖层至含钴接触层。在一些实施方式中，互连结构还包括含铜导线，其中，通孔将含钴器件接触件互连至含铜导线。
一种示例性方法包括在介电层中形成开口，其中，开口位于包括钴的导电部件上面。方法还包括在限定开口的侧壁和底部上方形成第一通孔阻挡层，在第一通孔阻挡层上方形成第二通孔阻挡层，以及在第二通孔阻挡层上方形成通孔块状层。第一通孔阻挡层包括钛、并且第二通孔阻挡层包括钛和氮。第一通孔阻挡层、第二通孔阻挡层和通孔块状层填充开口。在一些实施方式中，通过实施物理气相沉积工艺形成第一通孔阻挡层。在一些实施方式中，通过实施化学气相沉积工艺形成第二通孔阻挡层。在一些实施方式中，该方法还包括在导电部件上方形成覆盖层。在一些实施方式中，覆盖层包括钴和硅。
另一示例性方法包括在衬底上方形成中段制程(MEOL)部件以及在中段制程部件上形成后段制程(BEOL)部件，其中，中段制程部件包括钴。形成后段制程部件包括在中段制程部件上方形成介电层，图案化介电层以在介电层中形成开口，其中，开口具有由介电层限定的侧壁以及由中段制程部件的暴露部分限定的底部，在开口的侧壁和底部上沉积含钛阻挡层，在含钛阻挡层上沉积含钛和氮阻挡层，在含钛和氮阻挡层上沉积块状层，其中，含钛阻挡层、含钛和氮阻挡层和块状层填充开口，以及对含钛阻挡层、含钛和氮阻挡层和块状层实施平坦化工艺，从而平坦化后段制程部件的表面。在一些实施方式中，沉积含钛阻挡层包括实施物理气相沉积工艺。在一些实施方式中，沉积含钛和氮阻挡层包括实施化学气相沉积工艺。在一些实施方式中，形成中段制程部件包括形成含钴接触层以及在含钴接触层上方形成含钴和硅接触层。含钴接触层和含钴和硅接触层设置在另一介电层中。
示例性集成电路器件包括配置为将钴接触部件电连接至导电部件的后段制程(BEOL)部件。后段制程部件包括设置在钴接触部件上的含钛阻挡层、设置在含钛阻挡层上的含钛和氮阻挡层以设置在含钛和氮阻挡层上的块状层。在一些实施方式中，后段制程部件是第一后段制程部件，钴接触部件是中段制程(MEOL)部件，并且导电部件是第二后段制程部件，使得后第一段制程部件将中段制程部件电连接至第二后段制程部件。在一些实施方式中，后段制程部件是第一后段制程部件，钴接触部件是第二后段制程部件，并且导电部件是第三后段制程部件，使得第一后段制程部件将第二后段制程部件电连接至第三后段制程部件。
另一示例性集成电路器件包括多层互连(MLI)部件，多层互连部件包括器件接触件、通孔和导线。器件接触件配置为将集成电路器件部件电连接至通孔。通孔配置为将器件接触件电连接至导线。通孔包括设置在器件接触件上的第一通孔阻挡层，其中，器件接触件包括钴，并且第一通孔阻挡层包括钛，第二通孔阻挡层设置在第一通孔阻挡层上，其中，第二通孔阻挡层包括钛和氮，并且通孔块状层设置在第二通孔阻挡层上。在一些实施方式中，器件接触件包括接触层和设置在接触层上的覆盖层，接触层包括钴，其中，覆盖层包括钴和硅。在这样的实施方式中，通孔延伸穿过覆盖层至接触层。在一些实施方式中，集成电路器件部件是栅极结构或源极/漏极部件。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种互连结构，包括：
导电部件，包括钴；和
通孔，设置在所述导电部件上，其中，所述通孔包括：
第一通孔阻挡层，设置在所述导电部件上方，其中，所述第一通孔阻挡层包括钛，
第二通孔阻挡层，设置在所述第一通孔阻挡层上方，其中，所述第二通孔阻挡层包括钛和氮，以及
通孔块状层，设置在所述第二通孔阻挡层上方。
2.根据权利要求1所述的互连结构，其中，所述通孔块状层包括钨。
3.根据权利要求1所述的互连结构，其中，所述通孔块状层包括钴。
4.根据权利要求1所述的互连结构，还包括：覆盖层，设置在所述导电部件上方，其中，所述通孔延伸穿过所述覆盖层至所述导电部件。
5.根据权利要求4所述的互连结构，其中，所述覆盖层包括钴和硅。
6.根据权利要求1所述的互连结构，其中，所述导电部件和所述通孔设置在介电层中。
7.根据权利要求1所述的互连结构，其中，所述导电部件是中段制程导电部件。
8.根据权利要求1所述的互连结构，其中，所述导电部件是后段制程导电部件。
9.一种互连结构，包括：
含钴器件接触件，设置在集成电路器件部件上；
介电层，设置在所述含钴器件接触件上方；
通孔，设置在所述介电层中，其中，所述通孔包括：
含钛阻挡层，设置在由所述介电层限定的侧壁表面和由所述含钴器件接触件限定的底面上方；
含钛和氮阻挡层，设置在所述含钛阻挡层上方；以及
块状层，设置在所述含钛和氮阻挡层上方。
10.一种制造互连结构的方法，包括：
在介电层中形成通孔开口，其中，所述通孔开口具有由所述介电层限定的侧壁和由钴接触部件限定的底部；
在所述侧壁和所述底部上方形成第一通孔阻挡层，其中，所述第一通孔阻挡层包括钛；
在所述第一通孔阻挡层上方形成第二通孔阻挡层，其中，所述第二通孔阻挡层包括钛和氮；以及
在所述第二通孔阻挡层上方形成通孔块状层，其中，所述第一通孔阻挡层、所述第二通孔阻挡层和所述通孔块状层填充所述通孔开口。
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