TWI650842B - 內連線結構與其製造方法 - Google Patents

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Abstract

一種內連線結構和用於形成內連線結構的方法。示例性的內連線結構包含含鈷的導電特徵和配置在導電特徵上的通孔。通孔包含設置在導電特徵上的第一通孔阻擋層，設置在第一通孔阻擋層上的第二通孔阻擋層，以及設置在第二通孔阻擋層上的通孔本體層。第一通孔阻擋層包含鈦，第二通孔阻擋層包含鈦和氮。通孔本體層可以包含鎢和/或鈷。覆蓋層可以設置在導電特徵上，其中通孔延伸穿過覆蓋層以接觸導電特徵。在一些實施例中，覆蓋層包含鈷和矽。

Description

內連線結構與其製造方法
本揭露涉及積體電路裝置的內連線結構與其製造方法。
積體電路(integrated circuit,IC)行業經歷了指數增長。積體電路材料和設計的技術進步已經生產出了世代的積體電路，其中每一代都具有比上一代更小和更複雜的電路。在積體電路進化過程中，功能密度(即，每個晶片面積上內連線結構的數量)通常增加，而幾何尺寸(即，使用製造製程可以創建的最小組件(或線寬))卻縮小。這種縮小的製程通常具有提高生產效率和降低相關成本的益處。
這種縮小的製程也增加了處理和製造積體電路的複雜性，並且為了實現這些進步，需要積體電路處理和製造中類似的發展。例如，隨著積體電路功能尺寸的日益縮小，多層內連線特徵也變得更加緊密，而常用在多層內連線(multilayer interconnect,MLI)特徵的銅基內連線結構，將面對性能、產量和成本的挑戰。例如，當積體電路技術擴展到20nm以下的 技術節點時，銅內連線顯示出增加的電阻、較差的電遷移性能和製造期間所產生的孔洞。因此，儘管現有的內連線結構一般已經足夠用於預期的目的，但是它們在各方面並不完全令人滿意。
本揭露內容之一態樣，提供一種內連線結構，包含：導電特徵與通孔。此導電特徵含鈷且此通孔係配置在導電特徵上。通孔包含：第一通孔阻擋層、第二通孔阻擋層與通孔本體層。第一通孔阻擋層配置在導電特徵上，且第一通孔阻擋層包含鈦。第二通孔阻擋層配置在第一通孔阻擋層上，且第二通孔阻擋層包含鈦和氮。通孔本體層配置在第二通孔阻擋層上。
本揭露內容之另一態樣，提供一種內連線結構，包含：含鈷裝置接觸、介電層與通孔。含鈷裝置接觸設置在積體電路裝置特徵上，介電層設置在含鈷裝置接觸上，通孔設置在介電層中。通孔包含：含鈦阻擋層、含鈦和氮阻擋層與本體層。含鈦阻擋層設置在由介電層界定的複數個側壁表面上和由含鈷裝置接觸界定的底部表面上。含鈦和氮阻擋層設置在含鈦阻擋層上。本體層設置在含鈦和氮阻擋層上。
本揭露內容之另一個態樣提供一種形成內連線結構的方法，包含下列步驟：形成通孔開口於介電層中，其中通孔開口具有由介電層界定的複數個側壁和由鈷接觸特徵界定的底部。形成第一通孔阻擋層在側壁和底部上，其中第一通孔 阻擋層包含鈦。形成第二通孔阻擋層在第一通孔阻擋層上，其中第二通孔阻擋層包含鈦和氮。形成通孔本體層在第二通孔阻擋層上，其中第一通孔阻擋層、第二通孔阻擋層和通孔本體層填充通孔開口。
10‧‧‧積體電路裝置
12、310‧‧‧基板
20A、20B、20C‧‧‧閘極結構
22A、22B、22C‧‧‧金屬閘極堆疊
26A、26B、26C‧‧‧間隔物
30‧‧‧磊晶源極/汲極特徵
40‧‧‧多層內連線特徵
42、44、46、48‧‧‧層間介電層
52、54、56、332‧‧‧接觸蝕刻停止層
60、62、64‧‧‧裝置級接觸
70、72、74、360‧‧‧通孔
80、82、84‧‧‧導線
100A、100B、100C、300‧‧‧內連線結構
102、124、126、134‧‧‧本體層
104、324‧‧‧覆蓋層
110‧‧‧多層通孔阻擋層
112‧‧‧第一通孔阻擋層
114‧‧‧第二通孔阻擋層
120‧‧‧通孔本體層
122‧‧‧含鎢晶種層
132‧‧‧阻擋層
200、250‧‧‧方法
210、220、230、240、252、254、256、258‧‧‧步驟
320‧‧‧導電特徵
322‧‧‧含鈷接觸層
330‧‧‧介電層
334、336‧‧‧側壁
338‧‧‧底部
340‧‧‧通孔開口
350、352‧‧‧通孔阻擋層
354‧‧‧通孔本體層
356‧‧‧晶種層
358‧‧‧填充層
S/D‧‧‧源極/汲極
MG‧‧‧金屬閘極
MD‧‧‧金屬到裝置
MP‧‧‧金屬到多晶矽
VC‧‧‧通孔
M0‧‧‧導線
A‧‧‧部分
ILD-0、ILD-1、ILD-2、ILD-3‧‧‧層間介電層
當與附圖一起閱讀時，從下面的詳細描述中可以最好地理解本揭露。要強調的是，根據行業的標準實踐，各種特徵並沒有按比例繪製，僅用於說明的目的。事實上，為了清楚的討論，可以任意增加或減少各種特徵的尺寸。
第1圖為根據本揭露各個方面中，部分或全部之積體電路裝置的局部示意圖。
第2A圖為第1圖的積體電路裝置的放大局部示意圖，其係根據本揭露的各個方面中用以實現部分或全部之內連線結構。
第2B圖為第1圖的積體電路裝置的放大局部示意圖，其係根據本揭露的各個方面中用以實現部分或全部之另一內連線結構。
第2C圖為第1圖的積體電路裝置的放大局部示意圖，其係根據本揭露的各個方面中用以實現部分或全部之另一內連線結構。
第3圖為用於製造內連線結構的方法的流程圖，其係根據本揭露的各個方面中製造例如第1圖和/或第2A-2C圖所示的內連線結構。
第4圖為用於製造內連線結構之通孔的方法的流程圖，其係根據本揭露的各個方面中製造例如第1圖和/或第2A-2C圖所示之內連線結構。
第5A-5F圖為根據本揭露的各個方面中，各種製造階段(例如與第3圖和/或第4圖的方法相關聯的製造階段)的部分或全部之內連線結構的局部示意圖。
以下揭露提供了用於實現本揭露之不同特徵的許多不同實施例或示例。以下描述元件和配置的具體示例，以簡化本揭露。然而，這些僅僅是示例，而不是用於限制的。例如，在接下來的描述中，在第二特徵之上形成第一特徵可以包含其中形成第一和第二特徵為直接接觸的實施例，並且還可以包含其中可以在第一和第二特徵之間形成附加特徵的實施例，使得第一和第二特徵可以不直接接觸。
此外，本揭露可以重複各種示例中的參考數字和/或名詞。此重複是為了簡單和清楚的目的，本身並不表示所討論的各種實施例和/或配置之間的關係。此外，在本揭露內容中形成與本揭露中的另一特徵相連接和/或耦合的特徵可以包含其特徵形成為直接接觸的實施例，並且還可以包含形成附加特徵以介於此兩特徵之間的實施例，以使此兩特徵可能不直接接觸。另外，為便於描述本揭露中一個特徵與另一特徵的關係，本揭露使用空間上的相對術語，例如使用「下」、「上」、「水平」、「垂直」、「上方」、「下方」、「頂部」、「底 部」、以及其衍生詞(例如，「水平」、「向下」、「向上」等)。空間相對術語旨在涵蓋裝置與特徵的不同取向。
積體電路製造製程流程通常分為三類：前段製程(front-end-of-line,FEOL)，中段製程(middle-end-of-line,MEOL)和後段製程(back-end-of-line,BEOL)。前段製程通常包含與製造積體電路裝置(例如電晶體)相關的製程。例如，前段製程過程可以包含形成隔離特徵、閘極結構以及源極和汲極特徵(通常稱為源極/汲極特徵)。中段製程通常包含與製造積體電路裝置的導電特徵(或導電區域)接觸的相關的製程，例如與閘極結構和/或源極/汲極特徵的接觸。後段製程通常涵蓋與製造內連線結構有關的製程，這些內連線結構將前段製程製造的積體電路特徵(在此稱為前段製程特徵或結構)和中段製程製造的積體電路特徵(在此稱為中段製程特徵或結構)互相連接，從而實現積體電路裝置的操作。例如，後段製程製程可以包含形成多層內連線特徵，以便於積體電路裝置的運作。隨著積體電路技術朝向較小技術節點的發展，已經觀察到後段製程會損壞中段製程特徵和/或前段製程特徵。本揭露內容探討改進的內連線結構，以保護中段製程特徵和/或前段製程特徵免於由後段製程過程引起的損害。
第1圖是根據本揭露之各個方面的部分或全部之積體電路裝置10的局部示意圖。積體電路裝置10可以包含在微處理器、存儲器和/或其他積體電路裝置中。在一些實施例中，積體電路裝置10是積體電路晶片的一部分，或是系統單晶片(system on chip,SoC)的一部分，或是包含各種被動和主 動微電子裝置的一部分，例如電阻器、電容器、電感器、二極管、p型場效應電晶體(p-type field effect transistors,PFETs)、n型場效應電晶體(n-type field effect transistors,NFETs)、金屬氧化物半導體場效應電晶體(metal-oxide semiconductor field effect transistors,MOSFETs)、互補金屬氧化物半導體(complementary metal-oxide semiconductor,CMOS)電晶體、雙載子接面電晶體(bipolar junction transistors,BJTs)、橫向擴散金屬氧化物半導體(laterally diffused metal-oxide semiconductor,LDMOS)、電晶體、高壓電晶體、高頻電晶體、其他合適的組件或其組合。電晶體可以是平面電晶體或多閘極電晶體，例如鰭狀場效電晶體(fin field-effect transistors,FinFETs)。為了清楚起見，第1圖已被簡化，以更好地理解本揭露的發明構思。可以在積體電路裝置10中添加附加特徵，並且可以在積體電路裝置10的其它實施例中替換、修改或消除下文描述的一些特徵。
積體電路裝置10包含基板12(晶片)。在所描繪的實施例中，基板12包含矽。另外或或者，基板12包含另一個元素半導體，例如鍺；基板12包含化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；基板12包含合金半導體，例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其組合。或者，基板12是絕緣體上半導體基板(semiconductor-on-insulator substrate)，例如絕緣體上矽(silicon-on insulator,SOI)基板、絕緣體上矽鍺(silicon germanium-on-insulator,SGOI)基板或絕緣體上鍺 (germanium-on-insulator,GOI)基板。絕緣體上半導體基板可以透過注氧隔離法(separation by implantation of oxygen,SIMOX)、晶圓接合(wafer bonding)和/或其它合適的方法來製造。基於積體電路裝置10的設計要求，基板12可以包含各種摻雜區域(未繪示)。在一些實施方式中，基板12包含摻雜有p型摻雜劑(例如硼(例如，BF2)、銦、其它p型摻雜劑或其組合)的p型摻雜區域(例如，p型井)。在一些實施方式中，基板12包含摻雜有n型摻雜劑(例如磷、砷、其它n型摻雜劑或其組合)的n型摻雜區域(例如，n型井)。在一些實施方式中，基板12包含由p型摻雜劑和n型摻雜劑組合而形成的摻雜區域。各種摻雜區域可以直接於基板12上和/或基板12中形成，例如提供p型井結構、n型井結構、雙型井結構、凸起結構或其組合。可以執行離子植入製程、擴散製程和/或其它合適的摻雜製程以形成各種摻雜區域。
隔離特徵(未繪示)形成在基板12之上和/或基板12中以隔離積體電路裝置10的各種區域，例如各種裝置區域。例如，隔離特徵界定並電隔離主動裝置區域和/或被動裝置區域。隔離特徵包含氧化矽、氮化矽、氮氧化矽、其它合適的隔離材料或其組合。隔離特徵可以包含不同的結構，例如淺溝槽隔離(shallow trench isolation,STI)結構、深溝槽隔離(deep trench isolation,DTI)結構和/或局部矽氧化(local oxidation of silicon,LOCOS)結構。在一些實施例中，隔離特徵包含淺溝槽隔離結構特徵。例如，淺溝槽隔離結構特徵可藉由在基板12中蝕刻溝槽(例如，透過使用乾蝕刻製程和/或濕 蝕刻製程)並用絕緣體材料填充此溝槽(例如，使用化學氣相沉積製程或旋塗玻璃製程)而形成。可以進行化學機械平坦化(chemical mechanical polishing,CMP)製程以去除多餘的絕緣體材料和/或平坦化隔離特徵的頂表面。在一些實施例中，淺溝槽隔離結構特徵包含填充於溝槽的多層結構，例如配置在氧化物襯墊層上的氮化矽層。
各種閘極結構設置在基板12之上，例如閘極結構20A、閘極結構20B和閘極結構20C。在一些實施例中，一個或多個閘極結構20A-20C介於源極區域和汲極區域之間，其中通道區域被限定在源極區域和汲極區域之間。一個或多個閘極結構20A-20C接合通道區域，使得在操作期間電流可以在源極/汲極(S/D)區域之間流動。在一些實施例中，閘極結構20A-20C形成在鰭狀結構之上，以使閘極結構20A-20C均包覆鰭狀結構的一部分。例如，一個或多個閘極結構20A-20C包覆鰭狀結構的通道區，由此介於鰭狀結構的源極區域和汲極區域之間。閘極結構20A-20C包含金屬閘極(metal gate,MG)堆疊，例如金屬閘極堆疊22A、金屬閘極堆疊22B和金屬閘極堆疊22C。金屬閘極堆疊22A-22C被配置為可實現積體電路裝置10的設計要求所期望的功能，因此金屬閘極堆疊22A-22C包含相同或不同的層和/或材料。在一些實施方式中，金屬閘極堆疊22A-22C包含閘極介電質(例如，閘極介電層)和閘極電極(例如功函數層和本體導電層)。金屬閘極堆疊22A-22C可以包含許多其它層，例如覆蓋層、界面層、擴散層、阻擋層、硬光罩層或其組合。在一些實施例中，閘極介電層配置在界面層(包 含介電材料，例如氧化矽)上，並且閘極電極設置在閘極介電層上。閘極介電層包含介電材料，例如氧化矽、高k介電質材料、其它合適的介電材料或其組合。高k介電材料包含二氧化鉿(HfO2)、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、二氧化鉿(HfO2-Al2O3)合金、其它合適的高k介電材料或其組合。在一些實施方案中，閘極介電層是高k介電層。閘極電極包含導電材料，例如多晶矽、鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、鎢(W)、鉬(Mo)、鈷(Co)、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、其他導電材料或其組合。在一些實施例中，功函數層是被配置為具有期望功函數(例如n型功函數或p型功函數)的導電層，並且本體導電層是在功函數層上形成的導電層。在一些實施方式中，功函數層包含n型功函數材料，例如鈦、銀(Ag)、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、錳(Mn)、鋯(Zr)、其它合適的n型功函數材料或其組合。在一些實施方式中，功函數層包含p型功函數材料，如TiN、TaN、釕(Ru)、鉬、鋁、WN、ZrSi2、MoSi2、TaSi2、NiSi2、其他適合的p型功函數材料或其組合。本體(或填充)導電層包含合適的導電材料，例如鋁、鎢和/或銅。本體導電層可另外地或共同地包含多晶矽、鈦、鎝、金屬合金、其它合適的材料或其組合。
閘極結構20A-20C是透過沉積製程、微影製程、蝕刻製程、其它合適的製程或其組合而形成。沉積製程包含化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積(physical vapor deposition,PVD)、原子層沉積(atomic layer deposition,ALD)、高密度等離子體化學氣相沉積(high density plasma chemical vapor deposition,HDPCVD)、金屬有機化學氣相沉積(metal organic chemical vapor deposition,MOCVD)、遠程等離子體化學氣相沉積(remote plasma chemical vapor deposition,RPCVD)、等離子體增強化學氣相沉積(plasma enhanced chemical vapor deposition,PECVD)、低壓力化學氣相沉積(low-pressure chemical vapor deposition,LPCVD)、原子層化學氣相沉積(atomic layer chemical vapor deposition,ALCVD)、大氣壓化學氣相沉積(atmospheric pressure chemical vapor deposition,APCVD)、電鍍、其它合適的方法或其組合。微影圖案化製程包含抗蝕劑塗佈(例如旋轉塗佈)、軟烘烤、光罩對準、曝光、曝光後烘烤、顯影抗蝕劑、漂洗、乾燥(例如硬烘烤)、其它合適的製程或其組合。或者，微影曝光製程由其他方法輔助、執行或替代，例如無光罩微影技術、電子束寫入技術(electron-beam writing)或離子束寫入技術(ion-beam writing)。蝕刻製程包含乾蝕刻製程、濕蝕刻製程、其它蝕刻製程或其組合。可依據後閘極製程(gate last process)、先閘極製程(gate first process)或混合後閘極/先閘極製程來製造金屬閘極堆疊22A-22C。在後閘極製程之實施例中，閘極結構20A-20C包含隨後被金屬閘極堆疊22A-22C替代的虛擬閘極堆疊。虛擬閘極堆疊包含例如界面層(包含例如氧化矽)和虛擬閘極電極層(包含例如多晶矽)。在這種實施例中，虛擬閘極電極層會被移除以形成開口(溝槽)，而後金屬閘極堆疊22A-22C 將形成於其中。
閘極結構20A-20C還包含間隔物26A-26C，它們分別鄰近(例如，沿著側壁)金屬閘極堆疊22A-22C而設置。間隔物26A-26C係透過任何合適的製程形成並且包含介電質材料。介電質材料可以包含矽、氧、碳、氮、其它合適的材料或其組合(例如氧化矽、氮化矽、氮氧化矽或碳化矽)。例如，在所描繪的實施例中，可以在基板12上沉積包含矽和氮的介電層，例如氮化矽層，然後執行非等向性蝕刻以形成間隔物26A-26C。在一些實施例中，間隔物26A-26C包含多層結構，例如包含氮化矽的第一介電層和包含氧化矽的第二介電層。在一些實施例中，形成多於一組的間隔物(例如密封間隔物、偏移間隔物、犧牲隔離物、虛設間隔物和/或主要間隔物)與金屬閘極堆疊22A-22C相鄰。在這種實施例中，各種組別之間隔物可以包含具有不同蝕刻速率的材料。例如，包含矽和氧(例如，氧化矽)的第一介電層可以沉積在基板12上，隨後執行非等向性蝕刻，以形成鄰近金屬閘極堆疊22A-22C(或於一些實施例中，其可為虛擬金屬閘極堆疊)的第一間隔物組，並且可以在基板12上沉積包含矽和氮(例如，氮化矽)的第二介電層，隨後執行非等向性蝕刻，以形成與第一間隔物組相鄰的第二間隔物組。依據積體電路裝置10的設計要求，可以在形成間隔物26A-26C之前和/或之後進行植入、擴散和/或退火製程，以在基板12中形成輕摻雜的源極和汲極(lightly doped source and drain,LDD)特徵和/或重摻雜的源極和汲極(heavily doped source and drain,HDD)特徵。
磊晶源極特徵和磊晶汲極特徵(稱為磊晶源極/汲極特徵)設置在基板12的源極/汲極區域中。例如，半導體材料在基板12上磊晶生長，以形成磊晶源極/汲極(S/D)特徵30於基板12的源極/汲極區域上。在所示實施例中，閘極結構20B介於磊晶源極/汲極特徵30之間，並且通道區域被界定在磊晶源極/汲極特徵30之間。閘極結構20B和磊晶源極/汲極特徵30因而形成積體電路裝置10中電晶體(例如上拉電晶體或下拉電晶體)的一部分。因此，閘極結構20B和/或磊晶源極/汲極特徵30被稱為裝置特徵。在一些實施例中，磊晶源極/汲極特徵30包裹鰭狀結構的源極/汲極區域。磊晶製程可以透過化學氣相沉積技術(例如，氣相磊晶(vapor-phase epitaxy,VPE)、超高真空化學氣相沉積(ultra-high vacuum chemical vapor deposition,UHV-CVD)、低壓力化學氣相沉積和/或等離子體增強化學氣相沉積)、分子束磊晶、其它合適的選擇性磊晶生長或其組合而形成。磊晶製程可以使用會與基板12的成分相互作用的氣體和/或液體前驅體。磊晶源極/汲極特徵30摻雜有n型摻雜劑和/或p型摻雜劑。在一些實施例中，當積體電路裝置10被配置為n型裝置(例如，具有n通道)時，磊晶源極/汲極特徵30是包含矽和/或碳的磊晶層，其中含矽磊晶層或含矽碳的磊晶層摻雜有磷、其它n型摻雜劑或其組合(例如，形成Si：P磊晶層或Si：C：P磊晶層)。在一些實施例中，當積體電路裝置10被配置為p型裝置(例如，具有p通道)時，磊晶源極/汲極特徵30是包含矽和鍺的磊晶層，其中含矽鍺磊晶層摻雜硼、其它p型摻雜劑或其組合(例如，形成Si：Ge：B磊晶層)。在一 些實施例中，磊晶源極/汲極特徵30包含可在通道區域中實現期望的拉伸應力和/或壓縮應力的材料和/或摻雜劑。在一些實施例中，磊晶源極/汲極特徵30在沉積期間透過將雜質添加到磊晶製程的源材料來摻雜。在一些實施例中，磊晶源極/汲極特徵30在沉積製程之後，透過離子植入製程被摻雜。在一些實施例中，執行退火處理以激活積體電路裝置10的磊晶源極/汲極特徵30和/或其它源極/汲極區域中的摻雜劑(例如，輕摻雜的源極和汲極區域和/或重摻雜的源極和汲極區域)。
多層內連線特徵40設置在基板12上方。多層內連線特徵40電耦合各種裝置(例如，電晶體、電阻器、電容器和/或電感器)和/或部件(例如，閘極結構和/或源極/汲極特徵)，以使得各種裝置和/或部件可以依照積體電路裝置10的設計要求而運作。多層內連線特徵40包含由介電層和被配置為形成各種內連線結構的導電層的組合。導電層被配置成形成垂直內連線特徵，例如裝置級接觸和/或通孔，和/或水平內連線特徵，例如導線。垂直內連線特徵通常將多層內連線特徵40中不同層(或不同平面)的水平內連線特徵連接起來。在一些實施例中，垂直內連線特徵和水平內連線特徵具有沿相同方向測量之各自的長度和寬度，其中垂直內連線特徵的長度大於其寬度，而水平內連線特徵的長度小其寬度。在積體電路裝置10的操作期間，內連線結構被配置為在積體電路裝置10的裝置和/或部件之間安排信號，和/或分配信號(例如，時脈信號，電壓信號和/或接地信號)到積體電路裝置10的裝置和/或部件。應注意到，雖然多層內連線特徵40被描繪為具有給定數量的介電層和 導電層，但是取決於積體電路裝置10的設計要求，本揭露可涵蓋具有更多或更少的介電層和/或導電層的多層內連線特徵40。
如第1圖所示，多層內連線特徵40包含一個或多個介電層，例如設置在基板12上的層間介電層42(ILD-0)、設置在層間介電層42上的層間介電層44(ILD-1)、設置在層間介電層44上的層間介電層46(ILD-2)和設置在層間介電層46上的層間介電層48(ILD-3)。層間介電層42-48包含介電材料，其包含例如氧化矽、氮化矽、氮氧化矽、TEOS形成的氧化物、PSG、BPSG、低k介電質材料，其它合適的介電材料或其組合。示例性低k介電質材料包含FSG、摻雜碳氧化矽的、Black Diamond®(Applied Materials of Santa Clara,California)、氣膠、聚醯亞胺、二苯並甲基環戊烯醇酮(Bisbenzocyclotene BCB)聚合物、SiLK(Dow Chemical,Midland,Michigan)、其它低k介電質材料，或其組合。在所描繪的實施例中，層間介電層42-48是包含低k介電質材料(通常稱為低k介電層)的介電層。層間介電層42-48可包含具有多個介電質材料的多層結構。多層內連線特徵40還可包含設置在基板12之上的一個或多個接觸蝕刻停止層(contact etch stop layers,CESL)，例如設置在層間介電層42和層間介電層44之間的接觸蝕刻停止層52、設置在層間介電層44和層間介電層46之間的接觸蝕刻停止層54，以及設置在層間介電層46和層間介電層48之間的接觸蝕刻停止層56。在一些實施例中，接觸蝕刻停止層(未繪示)也設置在基板12和層間介電層42之 間。接觸蝕刻停止層52-56包含不同於層間介電層42-48的材料，例如與層間介電層42-48不同的介電材料。在所示的實施例中，層間介電層42-48包含低k介電質材料，接觸蝕刻停止層52-56包含矽和氮(例如，氮化矽或氮氧化矽)。層間介電層42-48和/或接觸蝕刻停止層52-56形成於基板12上，例如透過沉積製程(例如CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、電鍍，其他合適的方法或其組合)。在一些實施例中，層間介電層42-48和/或接觸蝕刻停止層52-56由可流動的化學氣相沉積(flowable chemical vapor deposition,FCVD)製程形成，其包含例如在基板12上沉積可流動材料(例如液體化合物)，並透過合適的技術將可流動材料轉變成固體材料，例如透過熱退火和/或紫外線輻射處理。在沉積層間介電層42-48和/或接觸蝕刻停止層52-56之後，執行化學機械平坦化和/或其它平坦化製程，以使層間介電層42-48和/或接觸蝕刻停止層52-56具有實質上平坦的表面。
裝置級接觸60、裝置級接觸62、裝置級接觸64、通孔70、通孔72、通孔74、導線80、導線82和導線84設置在層間介電層42-48中以形成內連線結構。裝置級接觸60-64(也稱為局部內連線或局部接觸)將積體電路裝置特徵電耦合和/或物理耦合到多層內連線特徵40的其它導電特徵。例如，裝置級接觸60是金屬到多晶矽(metal-to-poly,MP)接觸，其通常指與閘極結構的接觸，例如與多晶矽閘極結構(poly gate structure)或金屬閘極結構的接觸。在所示的實施例中，裝置 級接觸60設置在閘極結構20B(特別是金屬閘極堆疊22B)上，以使得裝置級接觸60將閘極結構20B連接到通孔70。裝置級接觸60延伸穿過層間介電層44和接觸蝕刻停止層52，然而本揭露亦包含裝置級接觸60延伸穿過多層內連線特徵40中多於一個層間介電層和/或接觸蝕刻停止層的實施例。在一實施例中，裝置級接觸62和裝置級接觸64是金屬到裝置(metal-to-device,MD)接觸，其通常指與積體電路裝置10的導電區域(例如源極/汲極區域)的接觸。在所描繪的實施例中，裝置級接觸62和裝置級接觸64分別設置在相應的磊晶源極/汲極特徵30上，使得裝置級接觸62和裝置級接觸64將磊晶源極/汲極特徵30分別連接到通孔72和通孔74。裝置級接觸62和裝置級接觸64延伸穿過層間介電層42、層間介電層44和接觸蝕刻停止層52，然而本揭露包含裝置級接觸62和/或裝置級接觸64延伸通過多層內連線特徵40中多於一個的層間介電層和/或接觸蝕刻停止層的實施例。在一些實施例中，裝置級接觸60-64為中段製程導電特徵，其連結前段製程導電特徵(例如，閘極結構20A-20C和/或磊晶源/汲極特徵30)與後段製程導電特徵(例如，通孔70-74)，從而電性地和/或物理性地將前段製程的導電特徵耦合到後段製程的導電特徵。
通孔70-74將多層內連線特徵40的導電特徵彼此電耦合和/或物理耦合。例如，通孔70設置在裝置級接觸60上，以使通孔70將裝置級接觸60連接到導線80；通孔72設置在裝置級接觸62上，以使通孔72將裝置級接觸62連接到導線82；並且通孔74設置在裝置級接觸64上，以使通孔74將裝置級接 觸64連接到導線84。在所示實施例中，通孔70-74延伸穿過層間介電層46和接觸蝕刻停止層54，然而本揭露包含通孔70-74延伸穿過多層內連線特徵40中多於一個層間介電層和/或接觸蝕刻停止層的實施例。在一些實施例中，通孔70-74是後段製程的導電特徵，其連接中段製程導電特徵(例如，裝置級接觸60-64)與後段製程導電特徵(例如，導線80-84)，從而將中段製程導電特徵電耦合和/或物理耦合到後段製程導電特徵。在一些實施例中，多層內連線特徵40還包含屬於後段製程導電特徵的通孔，其使不同層間介電層中的後段製程導電特徵彼此內連線，例如連接導線80-84(M0)與覆蓋在層間介電層42-48之上的其它層間介電層(未繪示)中的導線(未繪示)，從而電性地和/或物理性地耦合積體電路裝置10的後段製程導電特徵。
裝置級接觸60-64、通孔70-74和導線80-84包含任何合適的導電材料，例如鎝、鈦、鋁、銅、鈷、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)和/或其它合適的導電材料。可透過圖案化層間介電層42-48和/或接觸蝕刻停止層52-56形成裝置級接觸60-64、通孔70-74和導線80-84。圖案化層間介電層42-48和接觸蝕刻停止層52-56可包含微影製程和/或蝕刻製程，以形成開口(溝槽)，例如分別在層間介電層42-48和/或接觸蝕刻停止層52-56中形成接觸開口和/或線開口。在一些實施例中，微影製程包含分別在層間介電層42-48和/或接觸蝕刻停止層52-56上形成抗蝕劑層、暴露抗蝕劑層於圖案輻射、顯影曝光的抗蝕劑層，由此形成的圖案化抗蝕劑層可作為光罩元件(masking element)，以在各層間介電層42-48和/或各接觸蝕 刻停止層52-56之中蝕刻開口。蝕刻製程包含乾蝕刻製程、濕蝕刻製程、其它蝕刻製程或其組合。之後，填充一種或多種導電材料於一個或多個開口。導電材料可以透過PVD、CVD、ALD、電鍍、無電鍍、其它合適的沉積製程或其組合進行沉積。此後，可以透過平坦化製程(例如化學機械平坦化製程)去除任何過量的導電材料，從而使層間介電層42-48、接觸蝕刻停止層52-56、裝置級接觸60-64、通孔70-74和/或導線80-84的頂表面平坦化。
多層內連線特徵(例如多層內連線特徵40)的內連線結構通常包含銅。隨著積體電路技術的發展邁向較小的技術節點(如16nm、10nm、7nm、5nm和更低)，多層內連線特徵變得更加緊密，已經觀察到以銅為基礎的內連線結構(銅基內連線結構)會降低性能、產生孔洞(增加孔洞，例如，由較高長寬比的內連線開口)、並增加積體電路中電阻-電容(resistance-capacitance)延遲。為了彌補這些問題，積體電路製造商正在探索內連線結構的新材料，如鋁、鎢、鈷和/或釕。例如，鈷和/或鎢可被用於裝置級接觸(例如，裝置級接觸60-64)，而鋁和/或鎢可被用於通孔(例如，通孔70-74)。特別地，鈷比常規內連線材料(例如，銅)表現出更佳的薄膜電阻和/或電遷移(electromigration,EM)性能，並且可容易地整合到常規積體電路製造製程中。設置在裝置級接觸上的通孔通常包含沿通孔開口(例如由層間介電層和/或裝置級接觸界定的通孔開口)的側壁表面和/或底部表面配置的鎢阻擋層，以及配置在鎢阻擋層上的鎢本體層，其中鎢阻擋層和鎢本體層填充通孔 開口。
儘管鎢本體層表現出期望的薄膜電阻並且鎢阻擋層表現出期望的低接觸電阻，但是鎢阻擋層對通孔開口的側壁表面和/或底部表面的不良黏合導致裝置級接觸的顯著損壞，特別是當裝置級接觸包含鈷時。例如，已觀察到與內連線結構的含鎢通孔相關聯的後段製程(例如，沉積鎢本體層、平坦化鎢阻擋層和/或鎢本體層、和/或清潔過程)和/或與內連線結構的導線相關聯的後段製程(例如，清潔過程)會滲透到鎢阻擋層和層間介電層之間的間隙，並會侵蝕裝置級接觸的材料(特別是鈷)，從而降低其性能。這種性能下降對於含鈷裝置級接觸是災難性的。例如，已觀察到在後段製程中暴露於化學品(例如化學機械研磨之研磨液(其通常是酸性溶劑))所引起的鈷損失，會導致含鈷裝置級接觸顯著的產量損失，這對於要符合正在縮小的技術節點的要求是不可接受。
因此，本揭露提出的通孔可保護裝置級接觸(在部分實施例中為導線)免於後製程損壞，特別是保護含鈷裝置級接觸。特別地，下述第2A-2C圖中所公開的通孔可以在通孔70-74中被實現，其包含可優良地黏附在通孔開口的側壁表面和/或底部表面(例如，由層間介電層和/或裝置級接觸所界定)的多層通孔阻擋，以消除(或顯著降低)後段製程處理期間裝置級接觸材料的任何損失。在特定實施例中，多層通孔阻擋層包含鈦層和氮化鈦層(通常被稱為Ti/TiN通孔阻擋)，已經觀察到其能在界定通孔開口的表面充分地黏附且同時實現低電阻，從而防止對底下導電特徵的損壞。在一些實施例中，在後段製程 處理之後並沒有觀察到裝置性能的變化。例如，比較具有常規鎢阻擋的通孔和具有如本揭露所述之Ti/TiN通孔阻擋的通孔，兩者在化學機械平坦化製程後，藉由電子束檢測表面電荷所產生的暗電壓對比(dark voltage contrast,DVC)圖像，具有Ti/TiN通孔阻擋的通孔的電壓-對比型(voltage-contrast type)是無缺陷的(亦即在通孔和/或裝置級接觸中不存在孔洞(例如，在化學機械平坦化製程期間由於鈷損失而產生的孔洞))，然而具有常規鎢阻擋的通孔，具有電壓-對比型缺陷(亦及可能導致電短路或開路的孔洞存在於通孔和/或裝置級接觸中)。在另一個實施中，已經觀察到具有本文所述的Ti/TiN通孔阻擋的通孔可以顯著降低通孔和其它積體電路特徵之間的電阻(在一些實施例中高達77%)。例如，在一些實施例中，具有Ti/TiN通孔阻擋的通孔物理耦合到前段製程特徵時(例如物理耦合到積體電路裝置10的電阻器的通孔)，其中通孔和前段製程特徵之間的介面具有降低的阻抗。不同的實施例可以具有不同的優點，並且不需要任何實施例的特別優點。
第2A圖是根據本揭露的各個方面之部分或全部於實現內連線結構100A時，積體電路裝置10的部分A的放大的局部示意圖。內連線結構100A包含裝置級接觸62、通孔72和導線82，其中通孔72延伸穿過層間介電層46和接觸蝕刻停止層54，以將裝置級接觸62內連線到導線82。為了清楚起見，第2A圖已被簡化，以更好地理解本揭露的發明構思。可以在內連線結構100A中添加附加特徵，並且可以在內連線結構100A的其他實施例中替換、修改或消除下面描述的一些特徵。
如第2A圖所示，裝置級接觸62包含鈷(並且因此被稱為含鈷裝置級接觸)。在一些實施例中，裝置級接觸62的體積包含至少65%的鈷。例如，裝置級接觸62包含含鈷本體層102，其包含鈷或鈷合金(例如，包含鈦、鎢、鎳、磷、硼、鋁、鉭、其它合適的鈷合金材料或其組合)。在一些實施例中，含鈷本體層102包含至少50%的鈷。裝置級接觸62還包含設置在含鈷本體層102上的覆蓋層104。在所示實施例中，覆蓋層104包含鈷和矽(例如，矽化鈷)。雖然在本揭露未示出，但是在一些實施例中，裝置級接觸62可包含阻擋層和/或黏附層，其中含鈷本體層102設置在阻擋層和/或黏附層上。在一些實施例中，裝置級接觸62延伸穿過一個或多個層間介電層和/或接觸蝕刻停止層中的開口。例如，含鈷本體層102填充一開口，此開口的側壁是由層間介電層44和/或接觸蝕刻停止層52所界定，而此開口的底部是由金屬閘極堆疊22B所界定。在裝置級接觸62包含阻擋層和/或其它合適的裝置級接觸層的實施例中，阻擋層和/或其它合適的裝置級接觸層與開口一致，以使阻擋層和/或其它合適的裝置級接觸層設置在介電層與金屬閘極堆疊22B之上，並且含鈷本體層102設置在阻擋層和/或其它合適的裝置級接觸層上。
通孔72填充由層間介電層46、接觸蝕刻停止層54和覆蓋層104所界定之通孔開口的側壁，以及由含鈷本體層102所界定之通孔開口的底部。通孔72包含多層通孔阻擋層110，例如第一通孔阻擋層112和第二通孔阻擋層114。第一通孔阻擋層112和第二通孔阻擋層114被配置以便於使通孔72黏 附到界定通孔開口的表面(例如由層間介電層46、接觸蝕刻停止層54和覆蓋層104所界定的側壁表面，以及由含鈷本體層102界定的底部表面)。第一通孔阻擋層112設置在通孔開口的側壁和底部上，以使第一通孔阻擋層112設置在層間介電層46、接觸蝕刻停止層54、含鈷本體層102與覆蓋層104之上。第二通孔阻擋層114設置在第一通孔阻擋層112上，以使第二通孔阻擋層114沿著由層間介電層46、接觸蝕刻停止層54、含鈷本體層102、覆蓋層104所界定之通孔開口的側壁和底部延伸。在所示實施例中，第一通孔阻擋層112和第二通孔阻擋層114具有實質上均勻的厚度。在一些實施例中，第一通孔阻擋層112具有大約20Å至大約90Å的厚度，而第二通孔阻擋層114具有大約1Å至大約40Å的厚度。在一些實施例中，第一通孔阻擋層112的厚度大於第二通孔阻擋層114的厚度。
第一通孔阻擋層112包含鈦(或者可稱為含鈦阻擋層或鈦阻擋層)，第二通孔阻擋層114包含鈦和氮(或者可稱為含鈦和氮阻擋層或氮化鈦阻擋層)。鈦表現出低電阻，同時可優良地黏附到例如層間介電層46和/或接觸蝕刻停止層54之類的介電材料上，且可消除(或最小化)在通孔72與層間介電層46和/或接觸蝕刻停止層54之間形成的任何間隙。因此，第一通孔阻擋層112和第二通孔阻擋層114可防止裝置級接觸62在後續處理期間(例如本揭露所述)被化學品侵襲和/或消耗。在一些實施例中，第一通孔阻擋層112包含至少90%的鈦，而第二通孔阻擋層114包含至少90%的鈦和氮的組合。在一些實施例中，第二通孔阻擋層114包含至少35%的鈦和至少35%的氮。 在一些實施例中，第一通孔阻擋層112和第二通孔阻擋層114係使用沉積製程形成的，以提供高底部覆蓋(high bottom coverage,HBC)，此可進一步增強多層通孔阻擋層110的黏附。例如，第一通孔阻擋層112透過物理氣相沉積製程或原子層沉積製程形成，而第二通孔阻擋層114透過化學氣相沉積製程或基於等離子體或基於氣體的處理製程形成。
通孔72還包含設置在多層通孔阻擋層110上的通孔本體(填充)層120。通孔本體層120包含鎢或鎢合金(或者可稱為含鎢通孔本體層或通孔本體鎢層)。在所描繪的實施例中，通孔本體層120包含含鎢晶種(或襯墊)層122和含鎢本體層124。含鎢晶種層122設置在第二通孔阻擋層114上，以使含鎢晶種層122沿著由層間介電層46、接觸蝕刻停止層54、含鈷本體層102和覆蓋層104所界定的通孔開口的側壁和底部延伸。含鎢本體層124設置在含鎢晶種層122上。在一些實施例中，含鎢晶種層122具有約1Å至約40Å的厚度，而含鎢本體層124具有約100nm至約200nm的厚度。在一些實施例中，使用原子層沉積製程形成含鎢晶種層122，並且使用化學氣相沉積製程形成含鎢本體層124。
導線82設置在通孔72上，例如設置在多層通孔阻擋層110和通孔本體層120上。導線82包含銅或銅合金(或者可稱為含銅線或銅線)。在所描繪的實施例中，導線82包含阻擋層132和含銅本體層134。阻擋層132設置在多層通孔阻擋層110和通孔本體層120上，並且含銅本體層134設置在阻擋層132上。阻擋層132包含鈦、鉭、其它合適的材料或其組合。 例如，阻擋層132包含TiN或TaN。在一些實施例中，阻擋層132可從導線82中省略。替代地或另外地，導線82可以包含其它導電材料，例如鉭、氮化鉭、鈦、氮化鈦、鋁、鎢、多晶矽、鈷、其它合適的導電材料或其組合。
第2B圖是根據本揭露的各個方面之部分或全部於實現內連線結構100B時，積體電路裝置10的部分A的放大局部示意圖。內連線結構100B類似於內連線結構100A，除了在內連線結構100B中的裝置級接觸62中省略了覆蓋層104。因此，通孔72填充具有由層間介電層46和接觸蝕刻停止層54所界定的通孔開口的側壁，以及由含鈷本體層102所界定的通孔開口的底部，其中多層通孔阻擋層110可強化層間介電層46和/或接觸蝕刻停止層54與通孔72之間的黏附並可同時顯現出低電阻。為了清楚起見，第2B圖已被簡化，以更好地理解本揭露的發明構思。可以在內連線結構100B中添加附加特徵，並且可以在內連線結構100B的其他實施例中替換、修改或消除一些上述特徵。
第2C圖是根據本揭露的各個方面之部分或全部於實現內連線結構100C時，積體電路裝置10的部分A的放大局部示意圖。內連線結構100C類似於內連線結構100A，除了在內連線結構100C中的裝置級接觸62省略了覆蓋層104。因此，通孔72填充由層間介電層46和接觸蝕刻停止層54所界定的通孔開口的側壁，以及由含鈷本體層102所界定的通孔開口的底部，其中多層通孔阻擋層110可強化層間介電層46和/或接觸蝕刻停止層54與通孔72的黏附，並可同時顯現出低電阻。 此外，與內連線結構100A相比，內連線結構100C的通孔本體層120包含含鈷本體層126。含鈷本體層126包含鈷或鈷合金。在一些實施例中，含鈷本體層126包含至少50%的鈷。在一些實施例中，通孔本體層120進一步包含含鈷晶種層，其類似配置於內連線結構100A的含鎢晶種層122。在一些實施例中，導線82包含鈷或鈷合金，而不是銅或銅合金。為了清楚起見，第2C圖已被簡化，以更好地理解本揭露的發明構思。可以在內連線結構100C中添加附加特徵，並且可以在內連線結構100C其他實施例中替換、修改或消除一些上述的特徵。
第3圖是根據本揭露的各個方面中，用於製造內連線結構的方法200的流程圖，例如在第2A-2C圖中的內連線結構100A-100C。在步驟210中，方法200包含形成裝置級接觸於基板上。在步驟220中，形成通孔於裝置級接觸上。在步驟230中，形成導線於通孔上。在步驟240中，完成製造。方法200可以繼續以完成內連線結構的製造。可以在方法200之前、之中和之後提供額外的步驟，並且所描述的一些步驟可以移動、替換或消除以成為方法200額外的實施例。
第4圖是根據本揭露的各個方面，用於製造內連線結構的通孔的方法250的流程圖，例如第2A-2C圖中的內連線結構100A-100C的通孔72。在一些實施例中，方法250可以在方法200中步驟220實現。在步驟252，方法250包含形成開口於覆蓋含鈷導電特徵的介電層中。在步驟254，形成包含鈦的第一通孔阻擋層於開口的側壁表面和底部表面上。在步驟256，形成包含鈦和氮的第二通孔阻擋層於第一通孔阻擋層 上。在步驟258，形成通孔本體層於第二通孔阻擋層上，以使第一通孔阻擋層、第二通孔阻擋層和通孔本體層填充開口。可以在方法250之前、之中和之後提供額外的步驟，並且所描述的一些步驟可以移動、替換或消除以成為方法250額外的實施例。
第5A-5F圖是根據本揭露各個方面，在各種製造階段中(例如與第3圖的方法200和/或第4圖的方法250相關聯的)，部分或全部之內連線結構300的局部示意圖。內連線結構300包含通孔，此通孔可保護位於下方之導電特徵(例如下方之中段製程特徵和/或後段製程特徵)，使其免於如本文所述之後續處理期間的損壞。為了清楚起見，圖5A-5F已被簡化，以更好地理解本揭露的發明構思。可以在內連線結構300中添加附加特徵，並且可以在內連線結構300的其他實施例中替換、修改或消除下面描述的一些特徵。
如第5A圖所示，提供具有導電特徵320設置於其上的基板310。基板310類似於第1圖中描繪和描述的基板12。在所描繪的實施例中，導電特徵320是中段製程特徵，例如類似於第1圖與第2A-2C圖中描繪和描述的裝置級接觸62的含鈷裝置級接觸。例如，導電特徵320包含類似於含鈷本體層102的含鈷接觸層322和類似於覆蓋層104的覆蓋層324。或者，在一些實施方式中，導電特徵320是含鈷的後段製程特徵，例如多層內連線特徵40的含鈷導線。在一些實施例中，含鈷接觸層322是透過任何合適的沉積製程形成(例如，PVD、CVD、ALD或其它合適的沉積製程)，以及/或退火製程。在一些實施例 中，沉積方法使用鈷前體，例如環戊二烯基二羰基鈷(CpCo(CO)2)、二碳酸六羰基叔丁基亞辛基(CCTBA)、三羰基亞硝酰鈷(Co(CO)3NO)、雙(環戊二烯基)鈷(Co(C5H5)2，CpCo(CO)2)、雙(乙基環戊二烯基)鈷(C14H18Co)、雙(五甲基環戊二烯基)鈷(C20H30Co)、三(2,2,6,6-四甲基-3,5-庚二酮酸)鈷(Co(OCC(CH3)3CHCOC(CH3)3)3)、雙(乙基環戊二烯基)鈷(C14H18Co)、其它合適的鈷前體或其組合。
介電層330形成於導電特徵320之上，其中介電層330類似於第1圖與第2A-2C圖中描繪和描述的層間介電層42-48。例如，執行化學氣相沉積製程以將低k介電質材料沉積在導電特徵320上，從而形成介電層330。接觸蝕刻停止層332可在形成介電層330之前形成於導電特徵之上，其中接觸蝕刻停止層332類似於第1圖與第2A-2C圖所示的接觸蝕刻停止層52-56，然而本揭露內容也包涵了於內連線結構300中省略接觸蝕刻停止層332的實施例。接觸蝕刻停止層332包含具有與介電層330不同蝕刻特性的材料，如氮化矽。
如第5B圖所示，透過圖案化製程以在介電層330中形成通孔開口340(在一些實施例中是在接觸蝕刻停止層332中形成通孔開口340)。在所描繪的實施例中，通孔開口340垂直延伸穿過介電層330、接觸蝕刻停止層332和覆蓋層324。通孔開口340包含側壁334(由介電層330、接觸蝕刻停止層332和覆蓋層324所界定)、側壁336(由介電層330、接觸蝕刻停止層332和覆蓋層324所界定)以及在側壁334和側壁336之間延伸的底部338(由含鈷接觸層322所界定)。圖案化製程包含 微影製程和/或蝕刻製程。例如，形成通孔開口340包含執行微影處理以形成圖案化的抗蝕劑層於介電層330上，並且執行蝕刻製程以將圖案化的抗蝕劑層中所界定的圖案轉印到介電層330上。微影製程可以包含形成抗蝕劑層於介電層330上(例如，通過旋塗)、進行預曝光烘烤處理、使用光罩進行曝光處理、進行曝光後烘烤處理、以及進行顯影處理。在曝光過程中，抗蝕劑層暴露於輻射能(例如紫外線(UV)光、深紫外(deep UV,DUV)光或極紫外(extreme UV,EUV)光)，其中，根據光罩圖案和/或光罩類型(例如，二元光罩(binary mask)、相偏移光罩(phase shift mask)或極紫外光光罩)，光罩阻擋、透射和/或反射輻射到抗蝕劑層，使得與光罩圖案相對應的圖像被投影到抗蝕劑層上。由於抗蝕劑層對輻射能敏感，所以抗蝕劑層的暴露部分會發生化學變化，抗蝕劑層的暴露(或未曝光)部分在顯影過程中會被溶解，其係根據在顯影過程中使用的抗蝕劑層的特性和顯影劑的特性而定。顯影後，圖案化的抗蝕劑層包含與光罩相對應的抗蝕劑圖案。蝕刻製程使用圖案化的抗蝕劑層作為蝕刻光罩以去除介電層330的部分。蝕刻製程可以包含乾蝕刻製程(例如，反應離子蝕刻(reactive ion etching,RIE)製程)、濕蝕刻製程、其它合適的蝕刻製程或其組合。在蝕刻製程之後，從介電層330去除圖案化的抗蝕劑層，例如透過抗蝕劑剝離製程。在一些實施例中，圖案化的抗蝕劑層被當成蝕刻光罩，以去除部分的接觸蝕刻停止層332和/或覆蓋層324而延伸通孔開口340，從而暴露導電特徵320。在一些實施例中，介電層330和/或接觸蝕刻停止層332被用作蝕刻光罩以分別去 除部分的接觸蝕刻停止層332和/或覆蓋層324。可以執行各種選擇性蝕刻製程。或者，可以透過其它方法來實現或替代曝光過程，例如無光罩微影、電子束寫入、離子束寫入和/或納米壓印技術。
如第5C圖所示，在通孔開口340中形成通孔阻擋層350。通孔阻擋層350類似於第1圖和第2A-2C圖中描繪和描述的第一通孔阻擋層112。例如，通孔阻擋層350是含鈦層。通孔阻擋層350沿著界定通孔開口340的側壁334、側壁336和底部338而配置，以使得通孔阻擋層350部分地填充通孔開口340。在所示實施例中，通孔阻擋層350直接設置在界定通孔開口340之部分的介電層330、接觸蝕刻停止層332和含鈷接觸層322上。為了更進一步描繪所示的實施例，物理氣相沉積製程保形地沉積通孔阻擋層350，使得通孔阻擋層350在內連線結構300的暴露表面上具有實質上均勻的厚度。或者，通孔阻擋層350可由化學氣相沉積、原子層沉積、電鍍、無電鍍、其它合適的沉積製程或其組合形成。
如第5D圖所示，在通孔開口340中形成通孔阻擋層352。通孔阻擋層352類似於第2A-2C圖中描繪和描述的第二通孔阻擋層114。例如，通孔阻擋層352是含鈦和氮層。通孔阻擋層352形成在通孔阻擋層350上方，使得通孔阻擋層352部分地填充通孔開口340。在所示實施例中，通孔阻擋層352直接設置在通孔阻擋層350上。為了更進一步描繪所示的實施例，化學氣相沉積製程保形地沉積通孔阻擋層352，使得通孔阻擋層352在內連線結構300的暴露表面上具有實質上均勻的 厚度。或者，通孔阻擋層352可由物理氣相沉積、原子層沉積、電鍍、無電鍍、其它合適的沉積製程或其組合。
如第5E圖所示，在通孔開口340中形成通孔本體層354。通孔本體層354類似於第2A-2C圖中描繪和描述的通孔本體層120。在所示實施例中，通孔本體層354是含鎢層。例如，通孔本體層354包含晶種層356和填充層358，其中晶種層356例如第2A圖和第2B圖中描繪和描述的含鎢晶種層122，而填充層358則例如第2A圖和2B圖中描繪和描述的含鎢本體層124。或者，通孔本體層120是含鈷層，例如第2C圖中所示和描述的含鈷本體層126。通孔本體層354形成在通孔阻擋層352上方，使得通孔本體層354填充通孔開口340中任何剩餘的空間。在所示實施例中，晶種層356直接設置在通孔阻擋層352上，並且填充層358直接設置在晶種層356上。為了更進一步描繪所示的實施例，原子層沉積保形地沉積晶種層356，以使晶種層356在內連線結構300的暴露表面上具有實質上均勻的厚度，並且化學氣相沉積製程將填充層358沉積在內連線結構300的暴露表面上。或者，通孔本體層354、晶種層356和/或填充層358可透過物理氣相沉積、化學氣相沉積、原子層沉積、電鍍、無電鍍、其它合適的沉積製程或其組合形成。
如第5F圖所示，在內連線結構300上執行化學機械平坦化製程和/或其它平坦化製程。化學機械平坦化製程去除多餘的通孔阻擋層350、通孔阻擋層352和通孔本體層354，從而形成包含通孔阻擋層350、通孔阻擋層352、以及通孔本體層354(其填充通孔開口340)的通孔360。化學機械平坦化製 程使內連線結構300的頂表面平坦化，使得在一些實施方式中，介電層330的頂表面和通孔360的頂表面形成實質上平坦的表面。此後，內連線結構300的製造可以透過繼續在通孔360上形成導電特徵，其中通孔360將物理性地和/或電性地耦合導電特徵到導電特徵320。例如，導電特徵是後段製程特徵，例如第2A-2C圖中描繪和描述的導線82。導電特徵可以透過本文所述的沉積、微影和/或蝕刻製程而在形成在通孔360上方的介電層中。
本揭露提供了許多不同的實施例。本文公開了內連線結構和用於形成內連線結構的相應技術。示例性的內連線結構包含含鈷的導電特徵與位於導電特徵上的通孔。通孔包含設置在導電特徵上的第一通孔阻擋層、設置在第一通孔阻擋層上的第二通孔阻擋層，以及設置在第二通孔阻擋層上方的通孔本體層。第一通孔阻擋層包含鈦，第二通孔阻擋層包含鈦和氮。通孔本體層可以包含鎢和/或鈷。覆蓋層可以設置在導電特徵之上，其中通孔延伸穿過覆蓋層以接觸導電特徵。在一些實施例中，覆蓋層包含鈷和矽。在一些實施例中，導電特徵和通孔設置在電介質層中。在一些實施例中，導電特徵是中段製程導電特徵。在一些實施例中，導電特徵是後段導電特徵。
另一示例性內連線結構包含設置在基板上的含鈷裝置級接觸和設置在含鈷裝置接觸上方的介電層。通孔設置在介電層中。通孔包含含鈦阻擋層、含鈦和氮阻擋層、本體層，其中，含鈦阻擋層係設置在由介電層界定的側壁表面上和由含鈷裝置接觸界定的底部表面上，含鈦和氮阻擋層係設置在含鈦 阻擋層上，本體層係設置在含鈦和氮阻擋層上。在一些實施例中，含鈷裝置接觸包含含鈷接觸層和設置在含鈷接觸層上的含鈷和矽覆蓋層。在這種實施例中，通孔穿過含鈷和矽覆蓋層延伸到含鈷接觸層。在一些實施方式中，所述內連線結構還包含含銅導線，其中所述通孔將含鈷裝置接觸內連線到含銅導線。
示例性方法包含在介電層中形成開口，其中開口覆蓋在含鈷導電特徵的上方。此方法還包含形成第一通孔阻擋層於界定開口的側壁和底部上，形成第二通孔阻擋層於第一通孔阻擋層上，以及形成通孔本體層於第二通孔阻擋層上。第一通孔阻擋層包含鈦，而第二通孔阻擋層包含鈦和氮。第一通孔阻擋層、第二通孔阻擋層和通孔本體層填充開口。在一些實施例中，透過物理氣相沉積製程形成第一通孔阻擋層。在一些實施例中，透過化學氣相沉積製程形成第二通孔阻擋層。在一些實施例中，此方法還包含形成覆蓋層於導電特徵上。在一些實施例中，覆蓋層包含鈷和矽。
另一示例性方法包含在基板上形成中段製程特徵，其中中段製程特徵包含鈷，並在中段製程特徵上形成後段製程特徵。形成後段製程特徵包含形成介電層於中段製程特徵上、圖案化介電層以在介電層中形成開口(其中開口具有由介電層界定的側壁和由中段製程特徵的暴露部分界定的底部)、沉積含鈦阻擋層於開口的側壁和底部、沉積含鈦和氮阻擋層於含鈦阻擋層上、沉積本體層於含鈦和氮阻擋層上(其中含鈦阻擋層、含鈦和氮阻擋層和本體層填充開口)，並對含鈦阻擋層、含鈦和氮的阻擋層和本體層進行平面化處理，從而平坦化後段 製程特徵的表面。在一些實施例中，沉積含鈦阻擋層包含進行物理氣相沉積製程。在一些實施例中，沉積含鈦和氮阻擋層包含進行化學氣相沉積製程。在一些實施例中，形成中段製程特徵包含形成含鈷接觸層並在含鈷接觸層上形成含鈷和矽接觸層。含鈷接觸層和含鈷和矽接觸層設置在另一個介電層中。
示例性積體電路設備包含將鈷接觸特徵電耦合到導電特徵的後段製程特徵。後段製程特徵包含設置在鈷接觸特徵上的含鈦阻擋層、設置在含鈦阻擋層上的含鈦和氮阻擋層、以及設置在含鈦和氮的阻擋層上的本體層。在一些實施例中，後段製程特徵是第一個後段製程特徵，鈷接觸特徵是中段製程特徵，並且導電特徵是第二個後段製程特徵，以使得第一個後段製程特徵將中段製程特徵電耦合到第二個後段製程特徵。在一些實施例中，後段製程特徵是第一個後段製程特徵，鈷接觸特徵是第二個後段製程特徵，並且導電特徵是第三個後段製程特徵，使得第一個後段製程特徵將第二個後段製程特徵電耦合到第三個後段製程特徵。
另一示例性積體電路裝置包含多層內連線特徵，其包含裝置接觸、通孔和導線。裝置接觸被配置為將積體電路裝置特徵電耦合到通孔。通孔被配置為將裝置接觸電耦合到導線。通孔包含設置在裝置接觸上的第一通孔阻擋層(其中裝置接觸包含鈷，並且第一通孔阻擋層包含鈦)、設置在第一通孔阻擋層上的第二通孔阻擋層(第二通路阻擋層包含鈦和氮)，以及設置在第二通孔阻擋層上的通孔本體層。在一些實施例中，裝置接觸包含接觸層(其包含鈷)和設置在接觸層上的覆蓋 層，其中覆蓋層包含鈷和矽。在這種實施例中，通孔延伸穿過覆蓋層到接觸層。在一些實施例中，積體電路裝置特徵是閘極結構或源極/汲極特徵。
上述概述了若干實施例的特徵，以使本領域技術人員可以更好地理解本揭露的各方面。本領域技術人員應當理解，他們可以容易地將本揭露內容作為基礎並加以設計或修改，以用於執行具有與本文介紹之實施例相同目的和/或相同優點的其它過程和結構。本領域技術人員還應該意識到，這樣的等效結構不脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，它們可以進行各種改變，替換和變更。

Claims (8)

  1. 一種內連線結構，包含：一導電特徵，含鈷；一含鈷和矽覆蓋層，設置在該導電特徵上；一介電層，設置在該含鈷和矽覆蓋層上；以及一通孔，設置在該介電層與該含鈷和矽覆蓋層中且連接該導電特徵，其中該通孔包含：一第一通孔阻擋層，配置在該導電特徵上，其中該第一通孔阻擋層包含鈦；一第二通孔阻擋層，配置在該第一通孔阻擋層上，其中該第二通孔阻擋層包含鈦和氮；以及一通孔本體層，配置在該第二通孔阻擋層上。
  2. 如請求項1所述的內連線結構，更包含一接觸蝕刻停止層配置在該介電層與該含鈷和矽覆蓋層之間，其中該通孔延伸穿過該接觸蝕刻停止層到該導電特徵。
  3. 如請求項1所述的內連線結構，更包含一導線，該導線配置在該通孔上，其中該通孔將該導線耦合到該導電特徵。
  4. 一種內連線結構，包含：一含鈷裝置接觸，設置在一積體電路裝置特徵上，該含鈷裝置接觸包含一含鈷接觸層，以及設置在該含鈷接觸層上的一含鈷和矽覆蓋層；一介電層，設置在該含鈷和矽覆蓋層上；以及一通孔，設置在該介電層與該含鈷和矽覆蓋層中且連接至該含鈷接觸層，其中該通孔包含：一含鈦阻擋層，設置在由該介電層與該含鈷和矽覆蓋層界定的複數個側壁表面上和由該含鈷接觸層界定的一底部表面上；一含鈦和氮阻擋層，設置在該含鈦阻擋層上；以及一本體層，設置在該含鈦和氮阻擋層上。
  5. 如請求項4所述的內連線結構，更包含一含銅導線，其中該通孔將該含鈷裝置接觸內連線到該含銅導線。
  6. 如請求項4所述的內連線結構，其中該本體層包含：一含鎢晶種層；以及一含鎢本體層，設置在該含鎢晶種層上。
  7. 如請求項6所述的內連線結構，其中該含鎢晶種層由一原子層沉積製程形成，並且該含鎢本體層由一化學氣相沉積製程形成。
  8. 一種形成內連線結構的方法，包含：形成一含鈷和矽覆蓋層在一鈷接觸特徵上；形成一介電層在該含鈷和矽覆蓋層上；形成一通孔開口於該介電層以及該含鈷和矽覆蓋層中，其中該通孔開口具有由該介電層與該含鈷和矽覆蓋層界定的複數個側壁和由該鈷接觸特徵界定的一底部；形成一第一通孔阻擋層在該些側壁和該底部上，其中該第一通孔阻擋層包含鈦；形成一第二通孔阻擋層在該第一通孔阻擋層上，其中該第二通孔阻擋層包含鈦和氮；以及形成一通孔本體層在該第二通孔阻擋層上，其中該第一通孔阻擋層、該第二通孔阻擋層和該通孔本體層填充該通孔開口。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10796995B2 (en) * 2017-11-29 2020-10-06 Tohoku University Semiconductor devices including a first cobalt alloy in a first barrier layer and a second cobalt alloy in a second barrier layer
US10923393B2 (en) * 2018-09-24 2021-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Contacts and interconnect structures in field-effect transistors
US20220285276A1 (en) * 2019-08-02 2022-09-08 The Research Foundation For Suny Semiconducting devices, back end of line portions for semiconducting devices, and dielectric materials incorporating deuterium
US11315829B2 (en) * 2019-08-26 2022-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. Amorphous layers for reducing copper diffusion and method forming same
US11791204B2 (en) 2020-04-21 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with connecting structure having a doped layer and method for forming the same
US11581259B2 (en) * 2020-06-25 2023-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid conductive structures

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200713499A (en) * 2005-09-19 2007-04-01 Taiwan Semiconductor Mfg Co Ltd Semiconductor device, fabrication methods thereof and methods for forming a tungsten-containing layer
TW201533845A (zh) * 2013-12-20 2015-09-01 Intel Corp 基於鈷的互連及其製造方法
CN106356331A (zh) * 2015-07-14 2017-01-25 台湾积体电路制造股份有限公司 钴互连件技术
TW201725682A (zh) * 2016-01-14 2017-07-16 台灣積體電路製造股份有限公司 積體電路

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020033533A1 (en) * 1994-11-14 2002-03-21 Marvin Liao Interconnect structure for use in an integrated circuit
KR20010048188A (ko) 1999-11-25 2001-06-15 윤종용 텅스텐 플러그 형성방법
KR100400248B1 (ko) * 2001-04-06 2003-10-01 주식회사 하이닉스반도체 반도체소자의 배선 형성방법
US6605874B2 (en) * 2001-12-19 2003-08-12 Intel Corporation Method of making semiconductor device using an interconnect
JP2004031586A (ja) * 2002-06-25 2004-01-29 Sony Corp 半導体装置の製造方法
US7233073B2 (en) * 2003-07-31 2007-06-19 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US7329599B1 (en) * 2005-03-16 2008-02-12 Advanced Micro Devices, Inc. Method for fabricating a semiconductor device
US20090045515A1 (en) * 2007-08-16 2009-02-19 Texas Instruments Incorporated Monitoring the magnetic properties of a metal layer during the manufacture of semiconductor devices
US8551874B2 (en) * 2010-05-08 2013-10-08 International Business Machines Corporation MOSFET gate and source/drain contact metallization
US8765600B2 (en) * 2010-10-28 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure for reducing gate resistance and method of making the same
US20130193489A1 (en) * 2012-01-30 2013-08-01 Globalfoundries Inc. Integrated circuits including copper local interconnects and methods for the manufacture thereof
US8785285B2 (en) * 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US9514983B2 (en) 2012-12-28 2016-12-06 Intel Corporation Cobalt based interconnects and methods of fabrication thereof
US9040421B2 (en) 2013-05-03 2015-05-26 GlobalFoundries, Inc. Methods for fabricating integrated circuits with improved contact structures
US9514986B2 (en) * 2013-08-28 2016-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Device with capped through-substrate via structure
US9287170B2 (en) 2013-11-27 2016-03-15 Taiwan Semiconductor Manufacturing Company Limited Contact structure and formation thereof
KR102366295B1 (ko) * 2015-09-15 2022-02-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9824970B1 (en) * 2016-06-27 2017-11-21 Globalfoundries Inc. Methods that use at least a dual damascene process and, optionally, a single damascene process to form interconnects with hybrid metallization and the resulting structures
US9721889B1 (en) 2016-07-26 2017-08-01 Globalfoundries Inc. Middle of the line (MOL) metal contacts
US9917009B2 (en) * 2016-08-04 2018-03-13 Globalfoundries Inc. Methods of forming a through-substrate-via (TSV) and a metallization layer after formation of a semiconductor device
US10043708B2 (en) * 2016-11-09 2018-08-07 Globalfoundries Inc. Structure and method for capping cobalt contacts

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200713499A (en) * 2005-09-19 2007-04-01 Taiwan Semiconductor Mfg Co Ltd Semiconductor device, fabrication methods thereof and methods for forming a tungsten-containing layer
TW201533845A (zh) * 2013-12-20 2015-09-01 Intel Corp 基於鈷的互連及其製造方法
CN106356331A (zh) * 2015-07-14 2017-01-25 台湾积体电路制造股份有限公司 钴互连件技术
TW201725682A (zh) * 2016-01-14 2017-07-16 台灣積體電路製造股份有限公司 積體電路

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