TW201725682A - 積體電路 - Google Patents

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楊晉杰
涂國基
石昇弘
朱文定
廖鈺文
馬尼什 庫馬爾 辛格
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台灣積體電路製造股份有限公司
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Abstract

本揭示有關於積體電路，其包含半導體基底和設置於半導體基底之上的內連線結構。內連線結構包含下金屬層、設置於下金屬層之上的中間金屬層和設置於中間金屬層之上的上金屬層，下金屬層的上表面和中間金屬層的下表面縱向地隔開第一距離。電阻式隨機存取記憶(resistive random access memory,RRAM)單元配置於下金屬層和上金屬層之間，RRAM單元包含藉由具有可變電阻的資料儲存層分開的底部電極和頂部電極，資料儲存層縱向地延展大於第一距離的第二距離。

Description

積體電路
本揭示有關於積體電路，且特別是有關於包含電阻式隨機存取記憶(RRAM)單元的積體電路及其製造方法。
現代的許多電子裝置包含配置來儲存資料的電子式記憶體，電子式記憶體可分為揮發性或非揮發性。揮發性記憶體在電源切斷後，所儲存的資料會消失，而非揮發性記憶體即使電源切斷後還是保有所儲存的資料。電阻式隨機存取記憶體(Resistance random access memory,RRAM)因為其結構簡單且與CMOS邏輯相容的製程技術，因此成為下個世代非揮發性記憶體中極有潛力的候選裝置。RRAM單元包含具有可變電阻的介電資料儲存層夾設於兩電極之間。
一些實施例係有關於積體電路，其包含半導體基底和設置於半導體基底之上的內連線結構。內連線結構包含下金屬層(lower metal layer)、設置於下金屬層之上的中間金屬層(intermediate metal layer)和設置於中間金屬層之上的上金屬層(upper metal layer)，下金屬層的上表面和中間金屬層的下表面縱向地隔開第一距離。電阻式隨機存取記憶單元配置於下金屬層和上金屬層之間，電阻式隨機存取記憶單元包括藉由具有 可變電阻的資料儲存層分開的底部電極和頂部電極，資料儲存層縱向地延展大於第一距離的第二距離。
在其他一些實施例中，本揭示是有關於積體電路，其包含半導體基底和設置於半導體基底之上的內連線結構。內連線結構包含下金屬層、藉由下層間介電層(lower ILD layer)與下金屬層分開的中間金屬層和藉由上層間介電層(upper ILD layer)與中間金屬層分開的上金屬層。下導通孔(lower via)延伸穿過下層間介電層以耦接下金屬層的第一金屬線至中間金屬層的第二金屬線。上導通孔(upper via)延伸過上層間介電層以耦接中間金屬層的第二金屬線至上金屬層的第三金屬線。電阻式隨機存取記憶單元配置於下金屬層和上金屬層之間，RRAM單元包含藉由具有可變電阻的資料儲存層分開的底部電極和頂部電極，資料儲存層縱向地延伸大於下導通孔高度或上導通孔的高度之距離。
在其他一些實施例中，本揭示是有關於形成電阻式隨機存取記憶單元的方法。在此方法中，形成包含下金屬線的下金屬層於半導體基底之上，下層間介電層形成於下金屬層之上，中間金屬層形成於下層間介電層之上，間隔物層形成於中間金屬層之上，溝槽(trench)向下延伸穿過間隔物層和下層間介電層形成，以暴露下金屬層之上表面。順應的(conformal)底部電極層形成於下金屬層之露出的上表面之上，並沿著溝槽的側壁，且至少部分位於間隔物層之上。順應的資料儲存層形成於溝槽中，且沿著底部電極層之上表面。頂部電極形成於溝槽中，且位於資料儲存層之上。
100‧‧‧積體電路
101‧‧‧基底
102‧‧‧下層間介電層
103‧‧‧層間介電層
104‧‧‧下金屬線
104A-104C‧‧‧第一、第二、第三、第四金屬內連線層
105‧‧‧內連線結構
106‧‧‧底部電極
106a‧‧‧阻障層
106b‧‧‧上底部電極層
108‧‧‧資料儲存層
110‧‧‧蓋層
112‧‧‧頂部電極
114‧‧‧側壁間隔物
115‧‧‧間隔物層
116‧‧‧上蝕刻停止層
118‧‧‧上層間介電層
120‧‧‧導電通孔
122‧‧‧上金屬線
124‧‧‧第一金屬線
126‧‧‧下導通孔
128‧‧‧第二金屬線
130、130A、130B‧‧‧RRAM單元
131‧‧‧上導通孔
132‧‧‧第三金屬線
134‧‧‧第一金屬層
136‧‧‧第二金屬層
138‧‧‧下金屬層(第三金屬層)
140‧‧‧中間金屬層(第四金屬層)
142‧‧‧上金屬層(第五金屬層)
144‧‧‧底部電極的上部分
202‧‧‧源極區
204‧‧‧汲極區
206‧‧‧閘極電極
208‧‧‧閘極介電質
210‧‧‧字元線
212、220‧‧‧接觸插塞
214‧‧‧第一金屬內連線線
216‧‧‧第一金屬導通孔
218‧‧‧源極線
222A-222B‧‧‧金屬導通孔
224‧‧‧隔離區
502‧‧‧深溝槽
602‧‧‧底部電極層
604‧‧‧資料儲存層
702‧‧‧蓋層
704‧‧‧頂部電極層
802‧‧‧蝕刻劑
1200‧‧‧方法
1201、1202、1204、1206、1208、1210、1212、1214、1216、1218、1220、1222、1224‧‧‧動作
d1、d2、d3‧‧‧距離
w1、w2‧‧‧寬度
200、300、400、500、600、700、800、900、1000、1100‧‧‧剖面圖
根據以下的詳細說明並配合所附圖式做完整揭示。應注意的是，根據本產業的一般作業，圖示中的各種特徵部件並未必按照比例繪製。事實上，可能任意的放大或縮小各種特徵部件的尺寸，以做清楚的說明。
第1圖為電阻式隨機存取記憶(resistance random access memory,RRAM)單元之一些實施例的剖面示意圖。
第2圖為RRAM單元之一些其他實施例的剖面示意圖。
第3圖為RRAM單元之一些其他實施例的剖面示意圖。
第4-11圖為顯示形成RRAM單元的方法之一些實施例的剖面示意圖。
第12圖為形成RRAM單元之方法的一些實施例之流程圖。
要瞭解的是本說明書以下的揭示內容提供許多不同的實施例或範例，以實施本揭示的不同特徵部件。而本說明書以下的揭示內容是敘述各個構件及其排列方式的特定範例，以求簡化本揭示的說明。當然，這些特定的範例並非用以限定本揭示。例如，若是本說明書以下的揭示內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本揭示的說明中不同範例可能使用重複的參考符號及/或用字。這些 重複符號或用字係為了簡化與清晰的目的，並非用以限定各種實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或特徵部件與另一(複數)元件或(複數)特徵部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語涵蓋使用或操作中的裝置的不同方位。所述裝置也可被另外定位(例如旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
電阻式隨機存取記憶體(RRAM)因為其結構簡單且與CMOS邏輯相容的製程，成為下個世代中極有潛力的電子資料儲存候選裝置。至今係完全限制於縱向相鄰的兩個金屬內連線層之間的RRAM單元(cell)包含導電底部電極藉由介電資料儲存層與導電頂部電極分開。在操作RRAM單元時，資料儲存層具有代表一單位資料的可變電阻，例如一位元的資料或多位元的資料。資料儲存層的電阻被認為是根據在資料儲存層中氧空乏存在的程度，其被稱為「細絲(filaments)」，例如欲寫入第一資料狀態至RRAM單元(例如設定邏輯狀態為「1」)，可施加第一偏壓跨越頂部電極與底部電極，以從資料儲存層中的細絲去除氧離子，藉此使資料儲存層處於低電阻狀態(low-resistance state)。相反地，欲寫入第二資料狀態至RRAM單元(例如重置邏輯狀態為「0」)，可施加不同的第二偏壓跨越頂部電極與底部電極以填充氧離子回到細絲中，藉此使資料儲存層處於高電阻狀態(high-resistance state)，再者，透過施加 第三偏壓條件(不同於第一和第二偏壓條件)跨越頂部電極與底部電極之間，可量測資料儲存層的電阻以決定RRAM單元的儲存電阻(亦即資料狀態)。
欲製造這樣的RRAM單元，形成底部電極於半導體基底之上，形成資料儲存層於底部電極之上，且形成頂部電極於資料儲存層之上。然而，細絲並非一開始就出現在製造過程當中，而是藉由使用形成製程(forming process)形成於製程尾端產生。在形成製程當中，施加被稱為「形成電壓(forming voltage)」於RRAM單元以「壓印(imprint)」細絲到單元中。只有藉由此製程初步形成細絲後，才可以在RRAM單元正常操作中使用設定和重置(set and reset)電壓，以切換於高電阻狀態或低電阻狀態之間。
本揭示的評論在於隨著RRAM單元幾何尺寸已連續幾個技術世代縮減，建構導電細絲所需之形成電壓也隨之增加，這被認為是因為隨著幾何尺寸已縮減幾個技術世代，在頂部和底部導電電極之間的資料儲存層的面積減少所導致。例如對於有200奈米的側向元件區域的RRAM單元而言，大約2.2伏特(Volts)的形成電壓可足夠形成細絲。然而，當RRAM單元的側向元件區域縮小為80奈米時，2.2伏特的形成電壓則不再足夠，所需之形成電壓為2.95伏特。隨著連續幾個技術世代更進一步微縮，更高的形成電壓會引發更高的閘極氧化層應力，而變成可靠性的問題。
因此，為降低形成電壓，本揭示藉由增加資料儲存層的高度來增加資料儲存層的面積。因此，儘管RRAM單元 的資料儲存層已被縱向地完全限制於相鄰或鄰近的兩個金屬內連線層之間，根據本揭示之RRAM單元的資料儲存層具有比相鄰或鄰近的兩個金屬內連線層之間的間距更大的高度。此RRAM單元縱向的延伸提供RRAM單元有較大的面積給資料儲存層，而不用增加RRAM單元側向的面積，因此同時可維持使用最初準備RRAM單元時所使用的相對較低的形成電壓。
第1圖為說明包含具有增加高度的RRAM單元的積體電路100之一些實施例的剖面示意圖。如第1圖所示，積體電路100包含內連線結構105設置於基底101之上，內連線結構105包含縱向地設置於另一個之上的下金屬層138，中間金屬層140和上金屬層142。在內連線結構105中，中間金屬層140相鄰於下金屬層138和上金屬層142。例如下金屬層138可為第三金屬(metal 3)層，中間金屬層140可為第四金屬(metal 4)層，而上金屬層142可為第五金屬(metal 5)層。下層間介電(lower interlayer dielectric,lower ILD)層102將下金屬層138與中間金屬層140隔開，而上層間介電層118將中間金屬層140與上金屬層142隔開。下金屬層138的上表面和中間金屬層140的下表面縱向地隔開第一距離d1，其他相鄰的金屬層可各自與彼此隔開相等或不相等d1的距離。
RRAM單元130設置於下金屬層138和上金屬層142之間的內連線結構105之中，且包含底部電極106和頂部電極112。介電資料儲存層108具有可變電阻，且將底部和頂部電極106、112隔開。蓋層110設置於頂部電極112和資料儲存層108之間，以儲存氧和有助於促進資料儲存層108中的電阻改變。 為增加資料儲存層108的面積，資料儲存層108縱向地展開比第一距離d1大的第二距離d2，因此資料儲存層108具有比相鄰兩個金屬內連線層之間的縱向間距(例如下金屬層138和中間金屬層140之間的間距)更大的高度。資料儲存層108的縱向延長增加了資料儲存層108的整體面積，而不用增加RRAM單元130側向的面積，藉此比起其他具有和RRAM單元130相同側向面積但更短的RRAM單元能使用較低的形成電壓。
在一些實施例中，底部電極106、資料儲存層108和蓋層110每一個都具有U型剖面。頂部電極112可具有成對嚙合於資料儲存層108和/或蓋層110之U型剖面的T型剖面。
間隔物層115為有助於在第1圖之實施例中增加資料儲存層108高度的特徵部件。間隔物層115設置於下層間介電層102之上且位於中間金屬層140之上。資料儲存層108覆蓋於間隔物層115之上，因此，雖然間隔物層115可能沒有出現在所有實施例中，但是當間隔物層115出現時，間隔物層115提供方便的方式在中間金屬層140上表面之上提供一些額外量的高度，使得底部電極106的上部分144、資料儲存層108、蓋層110和頂部電極112可沿間隔物層115的內側壁向下地延伸並且在間隔物層115的上表面上方，以提供增加的高度。在一些實施例中，間隔物層115為介電層，且可由例如氮化矽(Si3N4)、氮氧化矽(SiON)或碳化矽(SiC)製成。
在第1圖的實施例中，底部電極106和資料儲存層108具有相互對齊的最外邊側壁，因此在描述的實施例中，底部電極106與資料儲存層108的最外邊側壁分隔開第一寬度 w1。蓋層110與頂部電極112的最外邊側壁也相互對齊，且分隔開比第一寬度w1小的第二寬度w2。
側壁間隔物114設置於資料儲存層108的周圍區域上，側壁間隔物114覆蓋蓋層110和頂部電極112的外側壁，且延伸於頂部電極112的上表面之上。然而，在一些實施例中，側壁間隔物114可具有與頂部電極112的上表面對齊的上表面，使得側壁間隔物114沒有延伸於頂部電極112之上。上蝕刻停止層116延伸於間隔物層115之上，且沿底部電極106的外側壁、沿資料儲存層108的外側壁和沿側壁間隔物114的上表面與外側壁。在一些實施例中，間隔物層115與上蝕刻停止層116可由相同的介電材料製成，例如氮化矽(Si3N4)、氮氧化矽(SiON)或碳化矽(SiC)。
在第1圖的實施例中，底部電極106直接設置於下金屬層138之下金屬線104上。然而，在其他一些實施例中，底部電極106與下金屬線104可分隔開，且導通孔(via)(未繪示)可縱向地從下金屬線104延伸至底部電極106，藉此耦接下金屬線104至底部電極106。此描述的實施例(其中底部電極106直接接觸下金屬線104)是有利的，因為其傾向於讓指定RRAM單元高度的資料儲存層108具有更大的高度和更大的面積。相似的是，在第1圖的實施例中，頂部電極112被描述為透過導電通孔(conductive via)120耦接至上金屬層142之上金屬線122，然而，在一些其他實施例中，頂部電極112可具有上平坦表面直接耦接至上金屬線122而不用在兩者之間存在導通孔。
為提供更多可以展現出資料儲存層108如何增加 高度的例子，此描述的內連線結構105包含在下層間介電層102內的下導通孔126以耦接下金屬層138之第一金屬線124至中間金屬層140之第二金屬線128。上導通孔131設置於上層間介電層118內以耦接中間金屬層140之第二金屬線128至上金屬層142之第三金屬線132。資料儲存層108的第二距離d2可大於下導通孔126的高度，第二距離d2也可大於上導通孔131的高度，上導通孔131的高度可相同或大於下導通孔126的高度。
RRAM單元之各種不同層可由各種不同材料製成，例如，在一些實施例中，底部電極106可由金屬或是合金例如鎢(W)、鈦(Ti)、鉭(Ta)、銅(Cu)、氮、氧及前述之組合製成為例子。資料儲存層108可以包括高介電常數(high-k)的介電質，例如氧化鉿(HfOx)、氧化鋯(ZrOx)、氧化鋁(AlOx)、氧化鎳(NiOx)、氧化鉭(TaOx)或氧化鈦(TiOx)為例子。蓋層110可包括金屬或金屬氧化物。在一些實施例中，蓋層110可包括金屬，例如鈦(Ti)、鉿(Hf)、鉑(Pt)、釕(Ru)及/或鋁(Al)。在其他一些實施例中，蓋層110可包括金屬氧化物，例如氧化鈦(TiOx)、氧化鉿(HfOx)、氧化鋯(ZrOx)、氧化鍺(GeOx)或氧化銫(CeOx)為例子。頂部電極112可包括金屬氮化物(例如氮化鈦(TiN)或氮化鉭(TaN))或金屬(例如鉑(Pt)、鈦(Ti)或鉭(Ta))為例子。依照實施情況，頂部電極112可由與底部電極相同材料製成，或可由不同的材料製成。
在操作RRAM單元130時，施加於底部電極106和頂部電極112電壓產生的電場延伸入資料儲存層108。此電場作用在資料儲存層108及/或蓋層110中的氧空乏(oxygen vacancies)，引發導電通道(例如包括氧空乏的細絲)跨越過資料儲存層108。依據施加的電壓，資料儲存層108可在與第一資料狀態(例如「0」)相關聯的高電阻狀態和與第二資料狀態(例如「1」)相關聯的低電阻狀態之間進行可逆變換。
因此，第1圖所示之例子其中資料儲存層108的高度展開的第二縱向距離d2大於下金屬層和中間金屬層138、140之間的第一縱向距離d1。雖然第1圖所示的例子其資料儲存層的高度d2大於距離d1且小於第三縱向距離d3(其中d3是從下金屬層138的上表面測量至上金屬層142的下表面)。在其他一些實施例中，資料儲存層的高度d2可大於距離d3，例如雖然距離d1、d2、d3的變化取決於技術世代，在一些N40的技術世代實施例中，d1大約為70奈米，d2大約為250奈米，而d3大約為370奈米。因此在其他一些實施例中，資料儲存層108的高度可跨越多層相鄰的金屬內連線層。在這些其他的一些實施例中，資料儲存層108增加的高度可更進一步降低製造所需之形成電壓。
第2圖為說明包含具有增加高度的RRAM單元130A的積體電路200之一些附加實施例的剖面示意圖。
如第2圖所示，內連線結構105可包含複數個金屬層或其他導電層(例如第一金屬層(metal 1 layer,M1)134、第二金屬層(M2)136、第三金屬層(M3)138、第四金屬層(M4)140和第五金屬層(M5)142)互相堆疊於另一個上且設置於基底101之上。金屬層是由金屬線構成，例如第三金屬層(M3)138包含第一金屬線124和下金屬線104C，而第五金屬層(M5)142包含第三金屬線132和上金屬線122，金屬層可藉由下層間介電層102或 上層間介電層118，如二氧化矽或低介電常數(low-k)的介電層互相隔離。在鄰近金屬層中的金屬線可藉由導電通孔耦接，例如第一金屬線124和第二金屬線128可藉由下導通孔126耦接，且第二金屬線128和第三金屬線132可藉由上導通孔131耦接。RRAM單元130A設置於具有一或多個中間金屬層設置於其之間的兩個金屬層之間。例如，如第2圖所示，RRAM單元130A設置於M3 138與M5 142之間且跨過M4 140。底部電極106和資料儲存層108設置為跨過一或多個金屬層(例如M4 140)。RRAM單元130A具有的高度大於M3 138與M4 140之間的下導通孔126的高度。應當理解的是，RRAM單元130A並不限定於耦接在M3 138與M5 142之間，且RRAM單元130A可設置於藉由一或多個金屬層分隔的任兩個適用的金屬層之間。下金屬線104C和上金屬線122的位置分別如圖式說明位在鄰近底部電極106和鄰近頂部電極112，但通常可鄰近任一下或上金屬內連線層，使得RRAM單元的高度(和相應的資料儲存面積)增加。
在一些實施例中，基底101具有設置於隔離區224之間的電晶體。電晶體包含源極區202、汲極區204、閘極電極206和閘極介電質208。源極線(source line(SL))218透過設置於一或多個層間介電層例如下層間介電層102內的接觸插塞(contact plug)212、第一金屬內連線214和第一金屬導通孔216連接至源極區202。用來定址(addressing)記憶單元的字元線(word line(WL))210耦接至閘極電極206。記憶單元的底部電極106透過接觸插塞220、第一、第二、第三、第四金屬內連線層104A-104C和金屬導通孔222A-222B連接至汲極區204。在一些 實施例中，導電通孔120係連接記憶單元的頂部電極112至設置於上層間介電層118內的第五金屬內連線層中的位元線。如第2圖所示，資料儲存層108可包含RRAM介電層和可設置於RRAM介電層上的蓋層110。RRAM單元可更包含硬遮罩(未繪示)設置於頂部電極112上且環繞導電通孔120和沿頂部電極112側壁的側壁間隔物114。間隔物層115和上蝕刻停止層116可設置為環繞RRAM單元130A，且上蝕刻停止層116鄰近於底部電極106的側壁和側壁間隔物114。
第3圖為具有RRAM單元130B的積體電路300的一些附加實施例，其中RRAM單元的底部電極106可包括多層導電層。例如，描述的底部電極106包含阻障層(barrier layer)106a和至少一個上底部電極層106b設置於阻障層106a之上。阻障層106a鄰近於下金屬線104且防止下金屬線104擴散至上底部電極層106b中。在一些實施例中，阻障層106a可包括金屬，例如鋁(Al)、錳(Mn)、鈷(Co)、鈦(Ti)、鉭(Ta)、鎢(W)、鎳(Ni)、錫(Sn)、鎂(Mg)及前述的組合之導電氧化物、氮化物或氧氮化物。上底部電極層106b可由金屬或合金製成，例如鎢(W)、鈦(Ti)、鉭(Ta)、銅(Cu)及前述的組合。在一些實施例中，阻障層106a例如是由氮化鉭(TaN)製成，且上底部電極層106b是由氮化鈦(TiN)製成。
第4-11圖為依據本揭示顯示形成RRAM單元的方法之一些實施例的剖面示意圖。
如第4圖所示之剖面圖400，內連線結構形成於基底101之上。在一些實施例中，基底101可為矽塊材基底或絕緣 體上的半導體(semiconductor-on-insulator，SOI)基底(例如絕緣體上覆矽基底)。基底101也可為例如二元半導體基底(例如GaAs)、三元半導體基底(例如AlGaAs)或更高元的半導體基底。在許多情況下，半導體基底101以半導體晶圓呈現，且其直徑可例如為1英寸(25毫米)、2英寸(51毫米)、3英寸(76毫米)、4英寸(100毫米)、5英寸(130毫米)或125毫米(4.9英寸)、150毫米(5.9英寸，通常被稱為「6英寸」)、200毫米(7.9英寸，通常被稱為「8英寸」)、300毫米(11.8英寸，通常被稱為「12英寸」)、450毫米(17.7英寸，通常被稱為「18英寸」)。在製程完成後，例如在RRAM單元形成之後，這樣的晶圓可選擇性地與其他晶圓或晶粒(die)堆疊，然後單離成對應至個別積體電路的個別晶粒。
內連線結構的形成是藉由形成層間介電層103於基底101之上，且在層間介電層103中蝕刻溝槽和/或導通孔開口，金屬接著形成於溝槽和/或導通孔開口內以建構導電金屬線104、124和導通孔126，且使用化學機械平坦化(chemical-mechanical polishing，CMP)製程以移除多餘的金屬和平坦化有層間介電層103環繞著的金屬線之上表面。另一層間介電層102接著形成，額外的溝槽和導通孔開口形成於層間介電層102中，且形成金屬導通孔126和線128於溝槽和導通孔開口中，任何數量的金屬線和導通孔可用此方法形成。在一些實施例中，層間介電層102可包含一或多層氧化物、低介電常數的介電質或超低介電常數(ultra-low-k)的介電質，且這些金屬層138、140和導通孔126可包括銅、鎢和/或鋁。
間隔物層115可作為底部蝕刻停止層，其接續形成於下層間介電層102的上表面和/或中間金屬層140上。在一些實施例中，間隔物層115可透過氣相沉積技術形成(例如物理氣相沉積、化學氣相沉積等等)。間隔物層115可由例如氮化矽或二氧化矽製成。
如第5圖所示之剖面圖500，選擇性蝕刻(例如使用乾蝕刻劑)間隔物層115和下層間介電層102以形成深溝槽502，且藉此露出下金屬線104的上表面。為實施此選擇性蝕刻，通常藉由例如微影技術形成遮罩(未繪出)於間隔物層115之上。遮罩可以是由光阻製成的光阻遮罩或例如氮化物硬遮罩之硬遮罩，且具有相應於深溝槽502位置的開口。深溝槽502向下延伸且具有大於下導通孔126高度的總深度，且可被蝕刻以穿過一或多個金屬層和導通孔，例如中間金屬層140和下導通孔126。
如第6圖所示之剖面圖600，底部電極層602順應地形成於間隔物層115上表面之上，且沿深溝槽側壁和深溝槽502的底部表面之上。資料儲存層604接著形成於底部電極層602的側向部分之上，且在深溝槽502中的底部電極層602的部分之上。在一些實施例中，底部電極層602和資料儲存層604可透過氣相沉積技術形成(例如原子層沉積(ALD)、化學氣相沉積(CVD)、電漿輔助化學氣相沈積(PE-CVD)等等)。底部電極層602可包括導電材料，例如鈦、氮化鈦、鉭、氮化鉭、鎢或銅為例子。資料儲存層604可包括高介電常數介電層，例如氧化鉿(HfOx)、氧化鋯(ZrOx)、氧化鋁(AlOx)、氧化鎳(NiOx)、氧化 鉭(TaOx)或氧化鈦(TiOx)為例子。
如第7圖所示之剖面圖700，順應的(conformal)蓋層702形成於資料儲存層604之上，且頂部電極層704形成於資料儲存層604之上以填充深溝槽的剩餘部分。在一些實施例中，頂部電極層704和蓋層702可透過氣相沉積技術形成(例如原子層沉積(ALD)、化學氣相沉積(CVD)、電漿輔助化學氣相沈積(PE-CVD)等等)。在一些實施例中，實施平坦化製程如化學機械平坦化(CMP)製程，以形成頂部電極層704的平坦上表面。在一些實施例中，頂部電極層704可包括導電材料，如鈦、氮化鈦、鉭、氮化鉭、鎢或銅為例子。在一些實施例中，蓋層702可包括金屬，例如鈦(Ti)、鉿(Hf)、鉑(Pt)、釕(Ru)及/或鋁(Al)。在一些實施例中，蓋層702可包括金屬氧化物，例如氧化鈦(TiOx)、氧化鉿(HfOx)、氧化鋯(ZrOx)、氧化鍺(GeOx)或氧化銫(CeOx)為例子。
如第8圖所示之剖面圖800，頂部電極層和蓋層被圖案化以形成頂部電極112在蓋層110之上。在一些實施例中，形成遮罩(未繪出)如光阻遮罩或氮化矽(SiN)、氮氧化矽(SiON)或二氧化矽(SiO2)硬遮罩以覆蓋頂部電極層704的一些部分，而露出頂部電極層的其他部分。放置遮罩使頂部電極層704和蓋層702未被遮罩覆蓋的區域選擇性暴露於蝕刻劑802。在一些實施例中，蝕刻劑802可包括乾蝕刻劑(如電漿蝕刻劑(plasma etchant)、反應性離子(RIE)蝕刻劑等)或濕蝕刻劑(如包括氫氟酸(HF))。
如第9圖所示之剖面圖900，形成側壁間隔物114以 覆蓋頂部電極112和蓋層110的側壁。在一些實施例中，側壁間隔物114藉由沉積順應的氮化物於結構的整個上表面之上，然後回蝕刻氮化物以形成側壁間隔物114。第二圖案化製程接續實施以圖案化資料儲存層108和底部電極106。在其他一些實施例中，資料儲存層108和底部電極106藉由額外的遮罩如微影製程形成的光阻遮罩而圖案化。在一些更多實施例中，可於形成頂部電極層704之前平坦化底部電極602，以留下底部電極602的上表面對齊於間隔物層115的上表面。在此情況下，頂部電極和底部電極之間的隔離距離係從頂部電極邊緣到深溝槽邊緣的距離，且可能不需要額外的遮罩。
如第10圖所示之剖面圖1000，上蝕刻停止層116形成於間隔物層115之上。上蝕刻停止層116沿底部電極106和/或資料儲存層108的側壁延伸，且向上地延伸至覆蓋側壁間隔物114，然後形成上層間介電層118於上蝕刻停止層116之上。
如第11圖所示之剖面圖1100，上金屬層140形成於上層間介電層118中。上層間介電層118和上蝕刻停止層116可接續地圖案化，以形成耦接頂部電極112與上金屬層140之上金屬線122的導電通孔120。
第12圖為依據一些實施例描述形成包括底部電極凹入層間介電層的深溝槽內的RRAM單元的方法1200之流程圖。
雖然在此揭示的方法1200係說明且描述為一系列動作或事件，應當理解的是，這些動作或事件的說明順序不應被以限制性的意義解釋。例如，除了那些在此揭示及/或描述 的動作或事件之外，一些動作可以按不同的順序及/或同時與其它動作或事件進行。再者，並非所有說明的動作都需要用來實施在此描述的一或多個實施例或觀點，並且在此描述的一或多個動作可以在一個或多個分開的動作及/或階段進行。
在動作1201，形成由至少兩個金屬內連線層構成的內連線結構，因此動作1202-1206可用來形成在第4圖所描繪形成下金屬線124和中間金屬線的結構之前的結構。
在動作1208，形成間隔物層於中間金屬層之上。因此，動作1208可對應於例如先前的第4圖。
在動作1210，蝕刻間隔物層和下層間介電層以形成深溝槽且暴露下金屬線的上表面。形成深溝槽於下層間介電層中，縱向地跨過至少一個金屬層和連接兩個金屬層的導通孔層，且到達在下層間金屬層下方位置的下金屬線。因此，動作1210可對應於例如先前的第5圖。
在動作1212，形成順應的底部電極層和順應的資料儲存層於深溝槽中且於下層間金屬層之上。在一些實施例中，底部電極層和/或資料儲存層為順應地形成，底部電極層和資料儲存層沿深溝槽的側壁和底部表面形成，且留下在深溝槽之中央位置的剩餘空間。因此，動作1212可對應於例如先前的第6圖。
在動作1214，形成蓋層和頂部電極層於資料儲存層之上且填充深溝槽的剩餘空間。因此，動作1214可對應於例如先前的第7圖。
在動作1216，圖案化頂部電極和蓋層。因此，動 作1216可對應於例如先前的第8圖。
在動作1218，沿頂部電極和蓋層的側壁形成側壁間隔物。在動作1220，依據側壁間隔物，圖案化介電資料儲存層和底部電極層，以形成底部電極。因此，動作1218和1220可對應於例如先前的第9圖。
在動作1222，形成上蝕刻停止層，分隔開RRAM單元與形成於上蝕刻停止層之上的上層間介電層。因此，動作1222可對應於例如先前的第10圖。
在動作1224，形成導電通孔和上金屬層於上層間介電層中，且穿透上蝕刻停止層以接觸頂部電極。因此，動作1224可對應於例如先前的第11圖。
一些實施例係有關於積體電路，其包含半導體基底和設置於半導體基底之上的內連線結構。內連線結構包含下金屬層(lower metal layer)、設置於下金屬層之上的中間金屬層(intermediate metal layer)和設置於中間金屬層之上的上金屬層(upper metal layer)，下金屬層的上表面和中間金屬層的下表面縱向地隔開第一距離。電阻式隨機存取記憶單元配置於下金屬層和上金屬層之間，電阻式隨機存取記憶單元包括藉由具有可變電阻的資料儲存層分開的底部電極和頂部電極，資料儲存層縱向地延展大於第一距離的第二距離。
在其他一些實施例中，本揭示是有關於積體電路，其包含半導體基底和設置於半導體基底之上的內連線結構。內連線結構包含下金屬層、藉由下層間介電層(lower ILD layer)與下金屬層分開的中間金屬層和藉由上層間介電層 (upper ILD layer)與中間金屬層分開的上金屬層。下導通孔(lower via)延伸穿過下層間介電層以耦接下金屬層的第一金屬線至中間金屬層的第二金屬線。上導通孔(upper via)延伸穿過上層間介電層以耦接中間金屬層的第二金屬線至上金屬層的第三金屬線。電阻式隨機存取記憶單元配置於下金屬層和上金屬層之間，RRAM單元包含藉由具有可變電阻的資料儲存層分開的底部電極和頂部電極，資料儲存層縱向地延伸大於下導通孔高度或上導通孔高度之距離。
在其他一些實施例中，本揭示是有關於形成電阻式隨機存取記憶單元的方法。在此方法中，形成包含下金屬線的下金屬層於半導體基底之上，下層間介電層形成於下金屬層之上，中間金屬層形成於下層間介電層之上，間隔物層形成於中間金屬層之上，溝槽(trench)向下延伸穿過間隔物層和下層間介電層形成，以暴露下金屬層之上表面。順應的(conformal)底部電極層形成於下金屬層之露出的上表面之上，並沿著溝槽的側壁，且至少部分位於間隔物層之上。順應的資料儲存層形成於溝槽中，且沿著底部電極層之上表面。頂部電極形成於溝槽中，且位於資料儲存層之上。
以上概略說明了本發明數個實施例的特徵，使所屬技術領域中具有通常知識者對於後續本發明的詳細說明可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到本說明書可輕易作為其他結構或製程的變更或設計基礎，以進行相同於本發明實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構或 製程並未脫離本發明之精神及保護範圍內，且可在不脫離本發明之精神及範圍內，當可作更動、替代與潤飾。
100‧‧‧積體電路
101‧‧‧基底
102‧‧‧下層間介電層
104‧‧‧下金屬線
105‧‧‧內連線結構
106‧‧‧底部電極
108‧‧‧資料儲存層
110‧‧‧蓋層
112‧‧‧頂部電極
114‧‧‧側壁間隔物
115‧‧‧間隔物層
116‧‧‧上蝕刻停止層
118‧‧‧上層間介電層
120‧‧‧導電通孔
122‧‧‧上金屬線
124‧‧‧第一金屬線
126‧‧‧下導通孔
128‧‧‧第二金屬線
130‧‧‧RRAM單元
131‧‧‧上導通孔
132‧‧‧第三金屬線
138‧‧‧下金屬層(第三金屬層)
140‧‧‧中間金屬層(第四金屬層)
142‧‧‧上金屬層(第五金屬層)
144‧‧‧底部電極的上部分
d1、d2、d3‧‧‧距離
w1、w2‧‧‧寬度

Claims (1)

  1. 一種積體電路，包括：一半導體基底；一內連線結構，設置於該半導體基底之上，該內連線結構包含一下金屬層、設置於該下金屬層之上的一中間金屬層和設置於該中間金屬層之上的一上金屬層，其中該下金屬層的一上表面和該中間金屬層的一下表面縱向地隔開一第一距離；以及一電阻式隨機存取記憶(RRAM)單元配置於該下金屬層和該上金屬層之間，該電阻式隨機存取記憶單元包括藉由具有一可變電阻的一資料儲存層分開的一底部電極和一頂部電極，其中該資料儲存層縱向地延展大於該第一距離的一第二距離。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10157774B1 (en) 2017-07-25 2018-12-18 Globalfoundries Inc. Contact scheme for landing on different contact area levels
TWI650842B (zh) * 2017-08-31 2019-02-11 台灣積體電路製造股份有限公司 內連線結構與其製造方法
TWI697987B (zh) * 2019-08-12 2020-07-01 大陸商珠海興芯存儲科技有限公司 電阻式記憶體結構
US10978150B2 (en) 2018-11-01 2021-04-13 Winbond Electronics Corp. Memory circuit and semiconductor device
TWI828295B (zh) * 2021-12-22 2024-01-01 大陸商廈門半導體工業技術研發有限公司 半導體元件及其製造方法

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9461245B1 (en) * 2015-11-13 2016-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Bottom electrode for RRAM structure
US9553265B1 (en) * 2016-01-14 2017-01-24 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM device with data storage layer having increased height
US10424374B2 (en) 2017-04-28 2019-09-24 Micron Technology, Inc. Programming enhancement in self-selecting memory
US10276794B1 (en) 2017-10-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication method thereof
US10276791B1 (en) * 2017-11-09 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive random access memory device
US10680172B2 (en) 2017-11-13 2020-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive random access memory device
KR102434174B1 (ko) * 2017-11-22 2022-08-19 에스케이하이닉스 주식회사 홀 내에 국한된 선택 소자 패턴를 갖는 반도체 메모리 장치
US10686129B2 (en) 2017-11-29 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive random access memory device
CN109962160B (zh) * 2017-12-26 2023-08-08 珠海兴芯存储科技有限公司 电阻性组件的结构及制作方法
US10541364B2 (en) * 2018-02-09 2020-01-21 Micron Technology, Inc. Memory cells with asymmetrical electrode interfaces
US10693065B2 (en) 2018-02-09 2020-06-23 Micron Technology, Inc. Tapered cell profile and fabrication
US10424730B2 (en) 2018-02-09 2019-09-24 Micron Technology, Inc. Tapered memory cell profiles
US10854813B2 (en) 2018-02-09 2020-12-01 Micron Technology, Inc. Dopant-modulated etching for memory devices
US10522740B2 (en) 2018-05-29 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques for MRAM MTJ top electrode to metal layer interface including spacer
CN111430356B (zh) 2018-06-28 2021-05-25 长江存储科技有限责任公司 具有屏蔽层的三维存储器器件以及用于制造其的方法
US10381563B1 (en) * 2018-07-17 2019-08-13 International Business Machines Corporation Resistive memory crossbar array compatible with Cu metallization
US10559625B1 (en) * 2018-08-08 2020-02-11 International Business Machines Corporation RRAM cells in crossbar array architecture
US10727407B2 (en) * 2018-08-08 2020-07-28 International Business Machines Corporation Resistive switching memory with replacement metal electrode
US10910560B2 (en) 2018-09-21 2021-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM structure
US10714536B2 (en) 2018-10-23 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method to form memory cells separated by a void-free dielectric structure
US10553789B1 (en) 2018-10-29 2020-02-04 International Business Machines Corporation Fully aligned semiconductor device with a skip-level via
US11489118B2 (en) * 2019-03-04 2022-11-01 International Business Machines Corporation Reliable resistive random access memory
US11088203B2 (en) 2019-07-29 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. 3D RRAM cell structure for reducing forming and set voltages
US11183503B2 (en) 2019-07-31 2021-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell having top and bottom electrodes defining recesses
US11245072B2 (en) * 2019-12-26 2022-02-08 Taiwan Semiconductor Manufacturing Company, Ltd. Phase-change memory and method of forming same
US11121315B2 (en) * 2020-01-03 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure improving reliability of top electrode contact for resistance switching RAM having cells of varying height
US11239421B2 (en) 2020-01-24 2022-02-01 International Business Machines Corporation Embedded BEOL memory device with top electrode pillar
US11495743B2 (en) * 2020-05-05 2022-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Non-volatile memory device and manufacturing technology
US11081523B1 (en) * 2020-05-14 2021-08-03 Globalfoundries Singapore Pte. Ltd. Memory devices and methods of forming memory devices
CN113745402B (zh) * 2020-05-29 2023-10-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法、存储器
US11837611B2 (en) * 2020-08-24 2023-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. Data storage element and manufacturing method thereof
US11502252B2 (en) 2020-11-19 2022-11-15 International Business Machines Corporation Resistive switching memory cell
US11769791B2 (en) 2021-01-27 2023-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. High capacitance MIM device with self aligned spacer
CN113611796A (zh) * 2021-04-16 2021-11-05 联芯集成电路制造(厦门)有限公司 电阻式随机存取存储器及其制作方法
CN115347115A (zh) * 2021-05-13 2022-11-15 华邦电子股份有限公司 电阻式随机存取存储单元及其制造方法
US20220393105A1 (en) * 2021-06-08 2022-12-08 Microchip Technology Incorporated Resistive random access memory (rram) cells and methods of construction
TW202306108A (zh) * 2021-07-19 2023-02-01 聯華電子股份有限公司 電阻式隨機存取記憶體元件及其製造方法
CN115715144A (zh) 2021-08-18 2023-02-24 联华电子股份有限公司 可变电阻式随机存取存储器元件及其制作方法
CN116113313B (zh) * 2023-02-23 2024-02-02 上海积塔半导体有限公司 相变存储器件及其制备方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8963116B2 (en) * 2012-10-30 2015-02-24 Globalfoundries Singapore Pte. Ltd. Wrap around phase change memory
US9431604B2 (en) * 2012-12-14 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive random access memory (RRAM) and method of making
US9130162B2 (en) * 2012-12-20 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Resistance variable memory structure and method of forming the same
US9478638B2 (en) * 2013-03-12 2016-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive switching random access memory with asymmetric source and drain
US8872149B1 (en) 2013-07-30 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. RRAM structure and process using composite spacer
US9172036B2 (en) * 2013-11-22 2015-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Top electrode blocking layer for RRAM device
US10290801B2 (en) * 2014-02-07 2019-05-14 Crossbar, Inc. Scalable silicon based resistive memory device
WO2015147801A1 (en) * 2014-03-25 2015-10-01 Intel Corporaton Techniques for forming non-planar resistive memory cells
US9553265B1 (en) * 2016-01-14 2017-01-24 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM device with data storage layer having increased height

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10157774B1 (en) 2017-07-25 2018-12-18 Globalfoundries Inc. Contact scheme for landing on different contact area levels
TWI646643B (zh) * 2017-07-25 2019-01-01 美商格芯（美國）集成電路科技有限公司 用於著陸在不同接觸區階層的接觸方案
TWI650842B (zh) * 2017-08-31 2019-02-11 台灣積體電路製造股份有限公司 內連線結構與其製造方法
US10553481B2 (en) 2017-08-31 2020-02-04 Taiwan Semiconductor Manufacturing Co., Ltd. Vias for cobalt-based interconnects and methods of fabrication thereof
US11404309B2 (en) 2017-08-31 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Vias for cobalt-based interconnects and methods of fabrication thereof
US11908735B2 (en) 2017-08-31 2024-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Vias for cobalt-based interconnects and methods of fabrication thereof
US10978150B2 (en) 2018-11-01 2021-04-13 Winbond Electronics Corp. Memory circuit and semiconductor device
TWI697987B (zh) * 2019-08-12 2020-07-01 大陸商珠海興芯存儲科技有限公司 電阻式記憶體結構
TWI828295B (zh) * 2021-12-22 2024-01-01 大陸商廈門半導體工業技術研發有限公司 半導體元件及其製造方法

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