TWI730475B - 積體電路裝置及形成積體電路裝置的方法 - Google Patents

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Abstract

一種積體電路裝置具有RRAM單元，該RRAM單元包括頂電極、RRAM介電質層及底電極，該底電極具有與該RRAM介電質層交界之表面。該底電極表面實質上不存在該底電極之氧化物。與該底電極之塊體區域相比，該底電極在鄰近該表面之區域中具有較高密度。該表面具有2nm或更小之粗糙度Ra。用於形成該表面之製程包括化學機械研磨繼之以氫氟酸蝕刻，繼之以氬離子轟擊。藉由此製程形成的RRAM單元之陣列在低電阻狀態與高電阻狀態之間的狹窄分佈以及高度分離方面是優越的。

Description

積體電路裝置及形成積體電路裝置的方 法
本揭示內容包括一種積體電路裝置及一種形成積體電路裝置的方法。
本揭示案係關於具有電阻式隨機存取記憶體或金屬-絕緣體-金屬電容器之積體電路裝置、製作該等裝置之方法，以及操作該等裝置之方法。
電阻式隨機存取記憶體(resistive random access memory；RRAM)具有簡單結構、低工作電壓、高速度、良好之耐久性，及CMOS製程兼容性。RRAM為用以提供對傳統快閃記憶體之小型化替代的具有前景之替代品，且正在諸如光碟及非揮發性記憶體陣列之裝置中得到廣泛應用。
RRAM單元將資料儲存在可被誘發經歷相變之材料層內。可在該層之全部或部分內誘發相變，以在高電阻狀態與低電阻狀態之間切換。電阻狀態可被查詢並被解釋為表示「0」或「1」。
在典型RRAM單元中，資料儲存層包括非晶金屬氧化物。在施加了足夠電壓之後，誘發金屬橋接跨資料儲存層而形成，此導致低電阻狀態。藉由施加熔化或以其他方式分解金屬結構之全部或部分的短的高電流密度脈衝，可破壞金屬橋接並恢復高電阻狀態。資料儲存層迅速冷卻並保持在高電阻狀態，直至再次誘發低電阻狀態為止。通常在前端製程(front-end-of line；FEOL)處理之後形成RRAM單元。在典型設計中，在一對金屬互連層之間形成RRAM單元之陣列。
在一實施方式中，積體電路裝置包括：基板；形成於基板之上的RRAM單元，RRAM單元包括底電極、RRAM介電質層，及頂電極；其中底電極之塊體為第一金屬；RRAM介電質層之塊體為金屬氧化物，其中金屬氧化物為不同於第一金屬之金屬的氧化物；底電極及RRAM介電質層具有介面，在介面處第一金屬接觸金屬氧化物。
在一實施方式中，積體電路裝置包括：基板；形成於基板之上的RRAM單元，RRAM單元包括底電極、RRAM介電質層，及頂電極；其中底電極及RRAM介電質層具有介面；與藉由底電極之介面與底電極分隔開的塊體區域相比，形成底電極之材料在鄰近介面之區域中具有較高密度。
在一實施方式中，形成積體電路裝置的方法包括：提供半導體基板；在半導體基板之上形成金屬化層； 在金屬化層之上形成導電材料之底電極；在底電極之上表面上執行化學機械平坦化(chemical-mechanical planarization；CMP)；在CMP之後，執行濕式蝕刻以自上表面移除氧化物或殘留物；在濕式蝕刻之後，在上表面上執行離子轟擊；在離子轟擊之後，在底電極上形成金屬氧化物層；以及在金屬氧化物層之上形成導電材料之頂電極。
100:積體電路裝置
101:源極線
102:位元線
103:RRAM單元
104:頂電極/頂電極層
105:RRAM介電質/RRAM層
106:底電極
107:金屬特徵
108:介電質
109:通孔
110:汲極區域
111:閘極
112:源極區域
113:電晶體
114:基板
114A:基板
115:互連結構
116:淺溝槽隔離(STI)區域
117:層間介電質(ILD)層
118:金屬化層
118A:金屬化層
119:接觸件
120:通孔
121:第二部分
122:第一部分
123:介電質層
124:阻障層
125:介面區域
126:周邊
127:表面
129:周邊
130:燈絲結構
141:點
142:上部電流曲線
143:點
144:下部電流曲線/下部曲線
145:讀取電壓
150:遮罩
151:開口
153:區域
154:殘留物
160:晶粒
162:RRAM單元圖案化遮罩
163:間隔物
164:介電質層
165:介電質層
166:介電質層
200:方法
201:動作
203:動作
205:動作
207:動作
209:動作
211:動作
213:動作
215:動作
217:動作
219:覆蓋層/動作
221:動作
223:動作
225:動作
227:動作
229:動作
231:動作
301:矩形
302:第一資料集合
303:矩形
304:矩形
305:第二資料集合
306:矩形
307:矩形
308:第三資料集合
309:矩形
310:矩形
311:第四資料集合
312:矩形
當結合隨附諸圖閱讀時，自以下詳細描述最佳地理解本揭示案之態樣。應注意，根據工業上之標準實務，各種特徵並未按比例繪製。事實上，為了論述清楚，可任意地增大或減小各種特徵之尺寸。
圖1圖示根據本揭示案之一些實施例之積體電路裝置的橫截面圖。
圖2提供圖1之積體電路裝置中之RRAM單元的放大圖。
圖3為圖示針對圖2之RRAM單元之形成操作的電路圖。
圖4圖示藉由圖3之形成操作而在圖2之RRAM單元中產生的燈絲橋接。
圖5為圖示針對圖2之RRAM單元之重設操作的電路圖。
圖6圖示由圖5之重設操作破壞的圖2之RRAM單元中之燈絲橋接。
圖7為圖示針對圖2之RRAM單元之設定操作的電路圖。
圖8圖示藉由圖7之設定操作而在圖2之RRAM單元中重新形成的燈絲橋接。
圖9為與施加至圖2之RRAM單元之電壓有關之電流量值的曲線圖。
圖10至圖18提供圖示可用以製造圖1之積體電路裝置的製程中之各階段的橫截面圖。
圖19至圖21圖示對可用以製造圖1之積體電路裝置的製程中之階段之底電極表面的效應。
圖22至圖25提供圖示可用以製造圖1之積體電路裝置的製程中之額外階段的橫截面圖。
圖26為根據本揭示案之一些實施例之方法的流程圖。
圖27為電阻資料之圖表，該電阻資料示出針對四個處理方案中每一者之樣本當中的對於高電阻狀態與低電阻狀態而言電阻之變化及擴散。
以下揭示內容提供用於實施本發明之不同特徵的許多不同實施例或實例。以下描述元件及佈置之特定實例以簡化本揭示案。當然，此些僅為實例，且並不意欲為限制性的。舉例而言，在如下描述中之第一特徵在第二特徵之上或在第二特徵上的形成可包括其中第一特徵與第二特徵直接接觸形成之實施例，且亦可包括其中額外特徵可在第一特徵與第二特徵之間形成而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭示案可在各種實例中重複元件符號及/或字母。此重複是出於簡化及清楚之目的，且其自身並不表示所論述之各種實施例及/或配置之間的關係。
RRAM單元具有低電阻狀態(low resistance state；LRS)及高電阻狀態(high resistance state；HRS)。當考慮陣列中之所有RRAM單元、裝置或晶圓時，以範圍來表示LRS及HRS電阻。保持該等範圍狹窄並大幅地分離開，使失效比率降低、改良效能，且可減小功率需求。本揭示案在各種實施例中提供包括RRAM單元之積體電路裝置，該等RRAM單元具有最接近RRAM介電質之底電極之該部分的幾何尺寸、組成及密度方面的改良。該等改良導致更窄之LRS及HRS電阻範圍，以及那些範圍之間的改良分離。本揭示案包括產生改良之RRAM單元的製造製程。
圖1圖示積體電路裝置100之一部分，該積體電路裝置100包括形成於基板114之上的互連結構115。舉例而言，基板114可為塊體基板(例如，塊體矽基板)或絕緣體上矽(SOI)基板。基板114亦可為二元半導體基板(例如，GaAs)、三元半導體基板(例如，AIGaAs)，或更高階之半導體基板。基板114可含有淺溝槽隔離(shallow trench isolation；STI)區域116，該等淺溝槽隔離(STI)區域116是藉由以介電質填充基板114中之溝槽而形成。互連結構115包括與金屬化層118交錯之複數個層間介電質(ILD)層117。ILD層117可包括在介電質108之基質中的通孔109。舉例而言，介電質108可為低k介電質，諸如，未摻雜之矽酸鹽玻璃或氧化物，諸如，二氧化矽或碳化矽。介電質108可為極低k介電質，其可為具有降低了總介電常數之孔隙率的低k介電質。金屬化層118包括形成於介電質108內之溝槽中的金屬特徵107。金屬特徵107可包括導線及通孔。金屬 特徵107及通孔109可由諸如銅或鋁之金屬製成，且可襯有介電質保護層，該等介電質保護層可為諸如SiC之低k介電材料。通孔109可形成不同金屬化層118中之金屬特徵107之間的連接。通常以金屬化層118在基板114之上堆疊次序將金屬化層118標識為M1、M2、M3、M4等等。
積體電路裝置進一步包括RRAM單元103及電晶體113，該電晶體113為用於RRAM單元103之切換裝置。在所示實施例中，積體電路裝置100具有一個電晶體一個電阻器(1T1R)之架構。在一些其他實施例中，該切換裝置為二極體，且該架構為一個二極體一個電阻器(1D1R)。在其他實施例中，該切換裝置為二極接面電晶體，且該架構為一個雙極接面電晶體一個電阻器(1BJT1R)。在其他實施例中，該切換裝置為雙極開關，且該架構為一個開關一個電阻器(1S1R)。
由圖2更詳細地圖示之RRAM單元103包括頂電極104、RRAM介電質105，及底電極106。RRAM單元103形成於M3及M4金屬化層118之間。或者，RRAM單元103可形成於另一相鄰對之金屬化層118之間，諸如，在M4及M5金屬化層118之間，或積體電路裝置100內之別處。
電晶體113可包括形成於基板114中之源極區域112及汲極區域110，以及形成於基板114之上的閘極111。接觸件119自金屬化層118之最低者(例如，M1)延伸至源極區域112及汲極區域110。接觸件119可由金屬製成，例如諸如銅或鎢。
底電極106可連接至汲極區域110。針對RRAM單元103之源極線101可位於金屬化層118中之一者(諸如，M2層)中，且可連接至源極區域112。用於定址RRAM單元103之位元線102可連接至頂電極104並位於在RRAM單元103上方的金屬化層118中之一者中，諸如，M4層。用於定址RRAM單元103之字線可與閘極111整合在一起，或可位於金屬化層118中之一者中並連接至閘極111。
如圖2中所示，底電極106可包括第一部分122，該第一部分122在介電質層123中形成通孔；第二部分121，該第二部分121處於介電質層123之頂部上；介面區域125，該介面區域125為底電極106之與RRAM介電質105緊密相鄰且形成與RRAM介電質105之介面的薄膜。RRAM介電質105比底電極106之第一部分122寬。周邊126或RRAM介電質105處於第一部分122之周邊129外部。通孔120使頂電極104連接至位元線102。底電極106連接至在RRAM單元103下方之金屬化層118中之金屬特徵107。
介面區域125具有與其幾何尺寸、組成及密度有關之獨特特性。介面區域125具有比底電極106之塊體部分高的密度，其中該塊體部分在介面區域125下方。此較高密度限於靠近表面127之窄區域，且可藉由掃描透射電子顯微鏡偵測此較高密度。通常存在於表面127附近的形成介面區域125之材料之氧化物實際上不存在。由介面區域125形成之表面127異常平坦。表面127可具有2nm或更小(例如，1.5nm)之粗糙度Ra。
底電極106之塊體組合物為導電金屬，諸如，Al、Ti、Ta、Au、Pt、W、Ni、Ir或Cu。在一些實施例中，底電極106為金屬氮化物。在一些實施例中，底電極106之塊體組合物為TiN、TaN或其組合。在一些實施例中，底電極106為TiN。底電極106之適當厚度可為在自20Å至200Å之範圍中的厚度。在一些實施例中，底電極106之厚度在自50Å至150Å之範圍中，例如，100Å。
RRAM介電質105可具有適合於RRAM單元之資料儲存層的任何組合物。適合於RRAM單元之資料儲存層的材料是可被誘發經歷高電阻狀態與低電阻狀態之間的可逆相變的材料。在一些實施例中，該改變介於非晶態與金屬態之間。該相變可伴隨分子結構之改變或與分子結構之改變相關聯。舉例而言，當非晶金屬氧化物經歷至金屬態之相變時，非晶金屬氧化物可損失氧。氧可被儲存在RRAM介電質105之部分中，該部分保持在非晶態下或在相鄰層中。參考高電阻狀態，將RRAM介電質105描述為介電質。在低電阻狀態下，RRAM介電質105可為導電材料。舉例而言，在低電阻狀態下，RRAM介電質105可包括具有自底電極延伸至頂電極之一或多個導電燈絲的高k介電質，其中該等燈絲有效地使RRAM介電質105導電。在大多數實施例中，該等燈絲在低電阻狀態下斷裂，以使得RRAM介電質105為高k介電質，該高k介電質在處於高電阻狀態下時完全地使頂電極104與底電極106分離。在一些實施例中，RRAM介電質105為過渡金屬氧化物。可適合於RRAM介電質105之材料的實例包括NiOX、TayOX、TiOX、HfOX、WOX、ZrOX、 AlyOX及SrTiOX。在一些實施例中，RRAM介電質105為沉積在底電極106之上的材料層。RRAM介電質105之適當厚度可在自20Å至170Å之範圍中。在一些實施例中，RRAM介電質105之厚度在自60Å至140Å之範圍中，例如，100Å。
RRAM介電質105可包括覆蓋層。覆蓋層可提供促成RRAM介電質105內之相變的氧儲存功能。在一些實施例中，該覆蓋層為氧濃度相對低之金屬或金屬氧化物。可適合於覆蓋層之金屬的實例包括Ti、Hf、Pt及Al。可適合於覆蓋層之金屬氧化物的實例包括TiOX、HfOX、ZrOX、GeOX、CeOX。覆蓋層可具有任何適當厚度。覆蓋層之適當厚度可在自20Å至100Å之範圍中。在一些實施例中，RRAM介電質105包括具有在自30Å至70Å之範圍中(例如，50Å)之厚度的覆蓋層219。
頂電極104之塊體組合物可為導電金屬，諸如，Al、Ti、Ta、Au、Pt、W、Ni、Ir或Cu。頂電極104可為金屬氮化物。可交替地將頂電極104及底電極106設置為不同材料之複數個層。頂電極104之適當厚度可在自75Å至150Å之範圍中，例如，100Å。
圖3至圖8圖示積體電路裝置100內之RRAM單元103的操作。圖3圖示將形成電壓施加至RRAM單元103。可僅施加一次形成電壓，且可將形成電壓視為積體電路裝置100之製造製程的部分。如圖3中所圖示，形成電壓可為施加至位元線102之大的正電壓脈衝，而同時源極線101連接至地面且電晶體113保持斷開。形成電壓使得燈絲 結構130形成於RRAM介電質105中，如圖4中所示。燈絲結構130在頂電極104與底電極106之間形成橋接，從而將RRAM單元103置於低電阻狀態(LRS)。燈絲結構130可包括構成RRAM介電質105之塊體之氧化物的還原產物。
圖5圖示針對RRAM單元103之重設操作。藉由反向脈衝實現該重設，可藉由將正電壓脈衝施加至源極線101而同時位元線102接地且電晶體113保持斷開而產生該反向脈衝。如圖6中所示，重設操作撤回燈絲結構130之部分，藉此燈絲結構130不再在頂電極104與底電極106之間形成橋接。重設操作極大地增大RRAM單元103之電阻，且將RRAM單元103置於高電阻狀態(HRS)。
圖7圖示針對RRAM單元103之設定操作。該設定操作可類似於形成操作，不同之處在於該設計操作涉及較低電壓脈衝。如圖8中所示，該較低電壓脈衝恢復燈絲結構130之由重設操作撤回之該部分，且使RRAM單元103返回至LRS。可在積體電路裝置100之工作壽命期間多次執行設定操作及重設操作。
參考圖2，在一些實施例中，構造RRAM單元103，藉以燈絲結構130自RRAM單元103之周邊126向內形成。自周邊126向內足夠遠地形成燈絲結構130，使得可能已在處理期間被引入以形成積體電路裝置100的RRAM介電質105之周邊126處的任何損壞或污染物不會影響燈絲結構130。在一些實施例中，RRAM單元103之結構防止燈絲結構130在周邊126之20埃之距離內形成，藉以與周邊126相關聯之損壞或污染物不會影響燈絲結構130。用於此目的 之RRAM單元103之結構為如下結構：其中RRAM單元103之第二部分121(處於介電質層123之頂部上的部分)薄化至其對向外流動之電流的電阻防止燈絲結構130在周邊126附近形成的程度。用於此目的之其他結構包括而不限於使得頂電極104與底電極106之間的距離在周邊126附近比在自周邊126向內之點處大的該等結構。可使用在沉積RRAM層105之前形成於底電極106之上的額外介電質層來獲得此結構。該額外介電質層覆蓋底電極106之靠近周邊126之部分，但不覆蓋底電極106之自周邊126向內間隔開的部分。
圖9以電流對電壓之曲線圖來圖示針對RRAM單元103之操作。由於設定操作及重設操作之滯後效應，該曲線圖為雙模態的，其具有表示LRS之上部電流曲線142及表示HRS之下部電流曲線144。在施加小電壓(諸如，讀取電壓145)之情況下，在RRAM單元103處於LRS時電流響應將遵循上部電流曲線142，且在RRAM單元103處於HRS時電流響應將遵循下部電流曲線144。若RRAM單元103處於HRS，則將電壓提高至點143起始自下部電流曲線144至上部電流曲線142之轉變，此為設定操作。若RRAM單元103處於LRS，則將電壓降低至點141起始自上部電流曲線142至下部曲線144之轉變。介面區域125之獨特特性有助於在讀取電壓145下於上部電流曲線142與下部曲線144之間形成大的分離，並使得該分離在積體電路裝置100中之大量RRAM單元103當中一致。
圖10至圖18以及圖22至圖25圖示處於各種製造階段之積體電路裝置100。儘管關於一系列動作來描述圖 10至圖18以及圖22至圖25，但應瞭解，在一些情形下可變更該等動作之次序，且此系列之動作可應用於與所圖示結構不同的結構。在一些實施例中，可全部或部分地省略該等動作中之一些。
圖10圖示處在形成金屬化層118A之後的後端製程(BEOL)處理之階段的積體電路裝置100。金屬化層118A為M3層，但可替代地為M4層或某一其他金屬化層118。在基板114A之上形成金屬化層118A，該基板114A表示是基板114加上在金屬化層118A之前形成的任何額外金屬化層118。在此處理階段，基板114可為半導體晶圓之部分。該半導體晶圓可為任何適當直徑，例如，1吋(25mm)；2吋(51mm)；3吋(76mm)；4吋(100mm)；5吋(130mm)或125mm(4.9吋)；150mm(5.9吋，通常稱作「6吋」)；200mm(7.9吋，通常稱作「8吋」)；300mm(11.8吋，通常稱作「12吋」)；或450mm(17.7吋，通常稱作「18吋」)。在後一處理階段處，可將晶圓單一化為對應於個別積體電路裝置100之個別晶粒。
如藉由圖11圖示，在金屬化層118A之上形成介電質層123，繼之以用於圖案化介電質層123之遮罩150。在一些實施例中，介電質層123為SiC。可使用光微影形成遮罩150。使用微影術形成之遮罩可為光阻劑遮罩，但亦可為使用光阻劑遮罩圖案化之硬遮罩，諸如，氮化物硬遮罩。
圖12圖示在遮罩150已用以在介電質層123中形成開口151接著被剝離之後的積體電路裝置100。藉由蝕 刻介電質層123之被遮罩150暴露之區域而形成開口151。開口151暴露金屬化層118A中之某些金屬特徵107。
圖13圖示在沉積了阻障層124及底電極106之第一部分之後的積體電路裝置100。金屬特徵107可為銅，且底電極106可為受保護以免銅擴散之材料。因此，阻障層124可為擴散阻障層。擴散阻障層可為(例如)TiN。
圖14圖示在化學機械平坦化(CMP)之後的積體電路裝置100，該化學機械平坦化(CMP)移除了底電極106之處於介電質層123中之開口151(參見圖12)外部的該部分。CMP通常平坦化底電極106之上表面127，然而，就此而言，在處理中開口151之填充可能不完美。此外，期望形成底電極106以便在介電質層123之上包括薄的材料層。薄層可在自50Å至200Å之範圍中。由於該等原因，可沉積額外厚度之底電極106，如圖15中所示。相比於在第一沉積之後，在此第二沉積之後底電極106之上表面127的均勻性更大。
圖16圖示第二CMP操作之結果。此第二CMP使底電極106凹陷，但留下在介電質層123中形成通孔之第一部分122以及處於介電質層123之頂部上的第二部分121。在一些實施例中，處理產生了化學上及物理上均勻之上表面127，其促進RRAM單元103當中之一致性。留下第二部分121在介電質層123之頂部上可改良此一致性。改良一致性之一種方式為覆蓋區域153，在該區域153中，與底電極106之材料相鄰且具有與底電極106之材料的磨損率不同之磨損率的材料(諸如，阻障層124之材料)可導致幾何 尺寸之不均勻性。在介電質層123之頂部上留下第二部分121可促進改良一致性的另一方式是第二部分121覆蓋區域153中之可能不均勻地蝕刻或成為污染物之儲存庫的介面。
圖16以誇大方式圖示留在底電極106之上表面127上的殘留物154。殘留物154包括形成底電極106之材料的氧化產物。亦在圖19中示出此殘留物154，圖19以底電極106之個別晶粒160可見的解析度示意性地圖示上表面127。
圖17及圖20圖示藉由濕式蝕刻(例如，藉由氫氟酸(HF))移除殘留物154之結果。濕式蝕刻對於移除殘留物154是有效的，但如圖20中所示，濕式蝕刻化學品優先沿著晶粒160之間的邊界侵蝕底電極106，此導致濕式蝕刻增大了上表面127之粗糙度。已發現，在此處理階段經由濕式蝕刻移除殘留物154的益處勝過了在對RRAM單元103之陣列中的均勻性以及LRS與HRS分離之總體影響方面之此缺點。
圖18及圖21圖示在濕式蝕刻之後且在上表面127上之任何明顯氧化物形成之前使用離子轟擊使上表面127變平的結果。離子轟擊引起底電極106在靠近上表面127之區域125中的重構，與底電極106之塊體相比，此導致該區域之密度的增大。該重構可包括重塑個別晶粒160及減小晶粒160之間的空隙之體積。離子轟擊亦使上表面127變平，從而將其粗糙度減小至甚至小於在濕式蝕刻之前的粗糙度。濕式蝕刻傾向於增大表面127之粗糙度。因此，在濕式蝕刻之前(例如，圖19)，殘留物可能存在於底電極106 之個別晶粒160之上。在濕式蝕刻之後(例如，圖20)，晶粒160之上表面127的粗糙度Ra可在自約5nm至約8nm之範圍中。在離子轟擊之後(例如，圖21)，晶粒160之表面127的粗糙度可減小至2nm或更小之粗糙度Ra，例如，1.5nm。
圖22圖示在在底電極106之上形成RRAM介電質105、頂電極104及RRAM單元圖案化遮罩162之後的積體電路裝置100。在一些實施例中，藉由將材料沉積在底電極106之上來形成RRAM介電質105。形成該等層中之任一者可包括沉積不同材料之複數個層。
圖23圖示在使用遮罩162圖案化RRAM單元103且接著剝離遮罩162之後的積體電路裝置100。可接著在RRAM單元103之周邊上形成如圖24中所示之間隔物163。間隔物163可為任何適當材料或材料之組合。舉例而言，間隔物163可為氮化矽。
圖25圖示在形成介電質層164、165及166之後的積體電路裝置100。介電質層164可為碳化矽層。介電質層165可為二氧化矽層，且可為衍生自正矽酸乙酯(TEOS)之二氧化矽層。層166可為極低k介電質。可以鑲嵌或雙鑲嵌製程來圖案化介電質層164、165及166，以形成圖2所示之結構。
圖26為根據本發明教示之一些態樣之方法200的流程圖。可使用方法200以形成積體電路裝置100。方法200開始於在金屬化層118之上形成介電質層123。藉由此定序，將在ILD層117內形成RRAM單元103。但亦可在積 體電路裝置100內之別處形成RRAM單元103。該金屬化層118可為M3層、M4層或在後端製程(BEOL)處理期間形成在基板100之上的任何其他金屬化層118。介電質層123可為例如SiC。
方法200繼續動作203，選擇性地蝕刻介電質層123以形成開口151，例如如圖12所圖示。選擇性蝕刻可開始於形成限定蝕刻圖案之遮罩150。可使用標準光微影方法形成遮罩150，諸如，沉積光阻劑，根據所需圖案化選擇性地暴露光阻劑之部分，及使光阻劑顯影以形成遮罩150。蝕刻可為電漿蝕刻。在蝕刻之後剝離遮罩150。
方法200繼續動作205，沉積阻障層124。阻障層124覆蓋金屬化層118A中之已暴露金屬特徵107。此動作為可選的，但對於其中金屬特徵107為銅或者不適合於與底電極106之材料直接接觸的實施例而言為所需的。阻障層124可為例如TaN。
方法200繼續動作207，沉積底電極106之第一層。可例如藉由物理氣相沉積來沉積該材料。可使用適合於底電極106之任何材料。材料可為例如TiN。部分地由於沉積該材料之表面的不均勻性，該材料可能略微不均勻地沉積，如例如圖13中所示。
方法200繼續動作209，化學機械平坦化(CMP)係藉由化學反應性漿料來進行，通常使用研磨墊將該漿料塗覆至晶圓表面。動作209之CMP可在阻障層124上停止，在此情形下，在動作207中沉積之剩餘材料可被限制在阻障層124中之開口，例如如圖14中所示。
方法200繼續動作211，沉積底電極106之第二層。該材料可為用以沉積底電極106之第一層的同一材料，或不同材料。在一些實施例中，該材料為同一材料。藉由此第二沉積產生之表面比藉由動作207之沉積所產生之表面更均勻，但可能仍相當粗糙，例如如圖15中所示。
方法200繼續動作213，該動作213為第二CMP操作。該第二CMP操作可在缺少阻障層124處停止，例如如圖16中所示。可藉由一次沉積繼之以一次CMP操作來沉積底電極106之材料，而以兩個階段來進行此製程可能具有以下優點，諸如，提供對阻障層124中之開口的較佳填充，及對上覆阻障層124之底電極106之厚度的較佳控制。
舉例而言，如圖16及圖19中所示，CMP在底電極106之表面上留下殘留物154。殘留物154包括形成底電極106之材料的氧化物。圖16及圖19極大地誇大了表面127上之氧化物的量。然而，已發現，移除此氧化物對積體電路裝置100內的RRAM單元103之陣列內之LHS及RHS分佈及分離有意想不到的有益影響。
方法200繼續動作215，該動作215為濕式蝕刻。在一些實施例中，此濕式蝕刻是藉由氫氟酸(HF)進行。該濕式蝕刻可包括將晶圓浸入HF溶液中。如圖17及圖20中所示，例如，濕式蝕刻移除了殘留物154。同時，由於沿著晶界對底電極106之選擇性蝕刻，濕式蝕刻可增大表面127之粗糙度。
方法200繼續動作217，該動作217為沖洗操作。該沖洗操作可為去離子水沖洗。沖洗移除了在濕式蝕刻操作中所使用之化學品之殘留物。
方法200繼續動作219，該動作219為離子轟擊。可使用任何適當離子。在一些實施例中，該等離子為惰性氣體離子。在一些實施例中，離子轟擊是藉由氬離子(Ar+)進行。以氬離子使表面127變平之能量位準進行轟擊。在使表面127變平的同時，離子轟擊亦可增大底電極106與表面127緊密相鄰之區域125中之密度。離子轟擊可使表面127變平至2nm或更小(例如，1.5nm)之粗糙度Ra。
若氫氟酸蝕刻在離子轟擊之前，則離子轟擊之結果得以改良。該改良可與自表面127移除氧化物有關。因此，期望在已於表面127上形成原生氧化物之前進行動作219。藉由氫氟酸之蝕刻使表面127鈍化，此允許將該表面暴露於大氣歷時有限時間段而原生氧化物不會在明顯程度上形成。在一些實施例中，在濕式蝕刻後1小時內執行離子轟擊，以避免明顯之原生氧化物形成。在一些實施例中，在濕式蝕刻之後10分鐘或更少來執行離子轟擊。
方法200繼續動作221，在表面127之上沉積RRAM介電質105。在一些實施例中，在不使底電極106之表面127氧化的情況下沉積RRAM介電質105。舉例而言，可藉由物理或化學氣相沉積來形成RRAM介電質105。
方法200繼續動作223，在RRAM介電質105之上形成頂電極104。頂電極層104可為任何適當之導電材料或材料之組合，且可藉由任何適當方法形成。有可能適當之 材料的實例包括氮化鈦或氮化鉭。適當製程可為物理氣相沉積。
方法200繼續動作225，選擇性地蝕刻RRAM單元堆疊，該RRAM單元堆疊可包括底電極106、RRAM介電質105及頂電極104以限定RRAM單元103。選擇性地蝕刻RRAM單元堆疊可包括在頂電極104之上形成遮罩162，例如如圖22中所示。遮罩162可為光阻劑遮罩及/或藉由光微影形成之硬遮罩。該蝕刻可包括電漿蝕刻。介電質層123可提供蝕刻終止。在蝕刻完成之後可將遮罩162剝離，例如如圖23中所示。
方法200繼續動作227，在RRAM單元103之側上形成間隔物163，例如如圖24中所示。間隔物163可由任何適當材料製成，且可藉由任何適當方法形成。舉例而言，適當材料可為氮化矽(SiN)。適當製程可包括在RRAM單元103之上沉積SiN，及電漿蝕刻以移除SiN，除了形成間隔物163之處以外。
方法200繼續動作229，該動作229為沉積一或多個額外介電質層以封裝RRAM單元103並使RRAM單元103絕緣，例如如圖25中所示。該等介電質層可包括例如碳化矽介電層164、二氧化矽介電質層165，及極低k介電質層166。可藉由任何適當方法形成該等層。舉例而言，可藉由沉積正矽酸乙酯(TEOS)形成二氧化矽介電質層165。
方法200繼續動作231，該動作231形成針對RRAM單元103之上部接觸件。動作231包括形成經過介電質層164、165及166之開口以暴露頂電極104，以及以導電 材料填充該開口以形成通孔120。動作231可包括完成含有RRAM單元103之ILD層117。動作231亦可包括形成處於RRAM單元103上方之金屬化層118。動作231可包括雙鑲嵌製程之鑲嵌以產生如同圖2中所圖示之結構的結構。
方法200包括對底電極106之表面127的處理，該處理是在形成RRAM介電質105之前進行。該等表面處理包括濕式蝕刻及離子轟擊。濕式蝕刻可藉由酸溶液進行，諸如，氫氟酸溶液或其類似者。離子轟擊可藉由重離子進行，諸如，氬離子或其類似者。圖27圖示該等表面處理對LRS及HRS範圍之影響。垂直軸為電流。水平軸對應於各種樣本。第一資料集合302中之樣本針對在無任一表面處理之情況下製備之RRAM單元103。第一資料集合302中左邊之值為九個樣本中每一者之低電阻狀態的量測值。第一資料集合302中右邊之值為該等相同九個樣本中每一者之高電阻狀態的量測值。矩形示出在平均值之一個標準差內的值之範圍。矩形301圖示資料集合302中之樣本的LRS範圍。矩形303圖示該等相同樣本之HRS範圍。
第一資料集合302資料集提供基線。第二資料集合305示出應用濕式蝕刻之影響。濕式蝕刻改良了LRS與HRS範圍分離，如藉由矩形304及306所圖示，但HRS範圍仍很大。第三資料集合308示出在無濕式蝕刻之情況下應用離子轟擊之影響。如藉由矩形307及309所圖示，第三資料集合308示出與基線相比，LRS與HRS範圍、寬度及分離之適度改良。第四資料集合311示出根據本揭示案之製程之影響，該製程包括兩種表面處理。如藉由矩形310及312所圖 示，第四資料集合311示出與其他資料集合中之任一者相比，LRS與HRS範圍、寬度及分離之明顯改良。
採用低於低電阻狀態之平均值一個標準差的電流與高於高電阻狀態之平均值一個標準差的電流之間的比率給出了針對第一資料集合302約為13、針對第二資料集合305約為120、針對第三資料集合308約為38以及針對第四資料集合311約為250的高電阻對低電阻比率。僅僅使用兩種表面處理獲得之裝置提供了在標準量測電壓下大於200之高電阻狀態對低電阻狀態比率。
本發明教示之一些態樣關於一種積體電路裝置，該積體電路裝置具有形成於基板之上的RRAM單元。該RRAM單元包括頂電極、RRAM介電質層及底電極，該底電極具有與該RRAM介電質層交界之表面。在一些實施例中，該底電極在表面處實質上不存在底電極之氧化物。在一些實施例中，與底電極之塊體區域相比，底電極在鄰近該表面之區域中具有較高密度。在一些實施例中，該表面具有2nm或更小之粗糙度Ra。該表面可具有所有該等特性。在經由其與RRAM介電質層交界之表面處具有該等特性的底電極提供了狹窄且良好分離之LRS及HRS範圍。
本發明教示之一些態樣係關於一種積體電路裝置，該積體電路裝置具有形成於基板之上的RRAM單元。該RRAM單元包括頂電極、RRAM介電質層及底電極，該底電極具有與該RRAM介電質層交界之表面。該表面為製程之產物，該製程包括對底電極進行化學機械研磨以產生存在氧化物之表面，濕式蝕刻以移除該氧化物，及離子轟擊以 使該表面變平。此製程可導致在表面處實質上不存在底電極之氧化物，與底電極之塊體區域相比，底電極可在鄰近該表面之區域中具有較高密度，且該表面可具有2nm或更小之粗糙度Ra。
在一些實施例中，底電極之第一部分在介電質層中形成通孔，底電極之第二部分在該通孔之頂上，且該表面在該第二部分上。在一些實施例中，底電極之第一部分在介電質層中形成通孔，底電極之第二部分比該通孔寬，且該表面在該第二部分上。該等實施例具有其中介電質層與底電極之間的介面自表面凹陷的結構，此可改良表面之均勻性。
本發明教示之一些態樣係關於一種製造積體電路裝置之方法。該方法包括提供半導體基板；在該半導體基板之上形成金屬化層；在該金屬化層之上形成導電材料之底電極；在該底電極之上表面上執行化學機械平坦化(CMP)；在該CMP之後，執行濕式蝕刻以移除由該CMP留下之氧化物或殘留物；在由濕式蝕刻清潔之表面上執行離子轟擊；在藉由離子轟擊變平之表面上形成金屬氧化物層；以及在該金屬氧化物層之上形成導電材料之頂電極。根據此方法產生的在積體電路裝置中之RRAM單元可特徵化為狹窄且良好分離之LRS及HRS範圍。
在一些實施例中，CMP在上表面上留下氧化物，且濕式蝕刻移除該氧化物。在一些實施例中，離子轟擊在原生氧化物形成於受濕式蝕刻處理之表面上之前發生。在一些實施例中，CMP留下具有第一粗糙度之表面，且濕式蝕刻使該表面達到第二粗糙度，該第二粗糙度大於該第一粗 糙度。在一些實施例中，離子轟擊使上表面達到第三粗糙度，該第三粗糙度小於第二粗糙度。該等實施例反映出如下發現：即使氫氟酸顯著增大了表面粗糙度，在氬離子轟擊之前藉由氫氟酸蝕刻自表面移除氧化物仍意想不到地產生了優越的結果。
在一些實施例中，藉由在底電極之上沉積金屬氧化物而形成RRAM單元之金屬氧化物層。若藉由諸如底電極之上部部分之迅速熱氧化的替代方法形成金屬氧化物層，則用以形成金屬氧化物層之此方法保留了可變更之表面品質。
在一些實施例中，該方法進一步包括在基板之上形成介電質層，及選擇性地在該介電質層中形成開口。在該等實施例中之一些中，形成底電極包括將導電材料沉積在介電質層中之開口中之一者內且亦沉積在介電質層上方，由此底電極與開口上方之金屬氧化物層交界。在該等實施例中之一些中，形成底電極包括將材料沉積在介電質層中之開口內及該開口上方。在進一步處理之後，介電質層具有與RRAM單元之邊緣對準之邊緣，且介電質層之與RRAM單元之邊緣對準的該等邊緣在開口外部。在一些實施例中，介電質層中之開口具有最大寬度，且RRAM單元內之RRAM介電質層具有比該開口之最大寬度更大的寬度。
本發明教示之一些態樣係關於一種方法，該方法包括：提供半導體基板；在該半導體基板之上形成後端製程(BEOL)互連結構，該BEOL互連結構包括在介電質結構內之複數個金屬特徵；在BEOL互連結構之金屬特徵之上形 成導電材料之底電極，其中底電極之上表面具有第一表面粗糙度；在底電極之上表面上執行化學機械平坦化(CMP)以提供經平坦化之上表面，其中經平坦化之上表面具有比第一表面粗糙度小之第二表面粗糙度，且其中在經平坦化之上表面上形成氧化物；執行濕式蝕刻以移除該氧化物，藉此暴露底電極之導電材料的上表面，導電材料之已暴露之上表面具有比第二表面粗糙度大的第三表面粗糙度；以及在底電極之導電材料的已暴露之上表面上執行離子轟擊，藉此將第三表面粗糙度減小至第四表面粗糙度。
本發明教示之一些態樣係關於一種積體電路裝置，該積體電路裝置具有形成於基板之上的RRAM單元。該RRAM單元包括頂電極、RRAM介電質層及底電極層。該底電極之塊體為第一金屬。RRAM介電質層之塊體為金屬氧化物。該金屬氧化物為不同於第一金屬之金屬的氧化物。底電極及RRAM介電質層具有一介面，在該介面處該第一金屬接觸該金屬氧化物。
本發明教示之一些態樣係關於一種積體電路裝置，該積體電路裝置具有形成於基板之上的RRAM單元。該RRAM單元包括頂電極、RRAM介電質層及底電極層。該底電極及該RRAM介電質層具有介面。與底電極之塊體區域相比，形成底電極之材料在鄰近該介面之區域中具有較高密度。
本發明教示之一些態樣係關於一種積體電路裝置，其包括：基板；形成於基板之上的RRAM單元，RRAM單元包括底電極、RRAM介電質層，及頂電極；其中底電 極之塊體為第一金屬；RRAM介電質層之塊體為金屬氧化物，其中金屬氧化物為不同於第一金屬之金屬的氧化物；底電極及RRAM介電質層具有介面，在介面處第一金屬接觸金屬氧化物。
在一實施方式中，與底電極之塊體區域相比，底電極在鄰近介面之區域中具有較高密度。
在一實施方式中，在介面處第一金屬具有2nm或更小之粗糙度Ra。
在一實施方式中，底電極之第一部分在介電質層中形成通孔；底電極之第二部分在通孔之頂上；以及介面在第二部分之上。
在一實施方式中，底電極之第一部分在介電質層中形成通孔；底電極之第二部分比通孔寬；以及介面是由第二部分製成。
本發明教示之一些態樣係關於一種積體電路裝置，其包括：基板；形成於基板之上的RRAM單元，RRAM單元包括底電極、RRAM介電質層，及頂電極；其中底電極及RRAM介電質層具有介面；與藉由底電極之介面與底電極分隔開的塊體區域相比，形成底電極之材料在鄰近介面之區域中具有較高密度。
在一實施方式中，形成底電極之材料為第一金屬；以及RRAM介電質層之塊體為金屬氧化物，其中金屬氧化物為不同於第一金屬之金屬的氧化物。
在一實施方式中，第一金屬及金屬氧化物在介面處直接接觸。
在一實施方式中，底電極在介面處具有表面；表面具有2nm或更小之粗糙度Ra。
在一實施方式中，底電極之第一部分在介電質層中形成通孔；底電極之第二部分在通孔之頂上；以及介面在第二部分上。
在一實施方式中，介面比通孔寬。
本發明教示之一些態樣係關於一種形成積體電路裝置的方法，其包括：提供半導體基板；在半導體基板之上形成金屬化層；在金屬化層之上形成導電材料之底電極；在底電極之上表面上執行化學機械平坦化(chemical-mechanical planarization；CMP)；在CMP之後，執行濕式蝕刻以自上表面移除氧化物或殘留物；在濕式蝕刻之後，在上表面上執行離子轟擊；在離子轟擊之後，在底電極上形成金屬氧化物層；以及在金屬氧化物層之上形成導電材料之頂電極。
在一實施方式中，CMP在上表面上留下氧化物，且濕式蝕刻移除氧化物。
在一實施方式中，離子轟擊在原生氧化物形成於受濕式蝕刻處理之表面上之前發生。
在一實施方式中，CMP使上表面具有第一粗糙度；以及濕式蝕刻使上表面達到第二粗糙度，第二粗糙度大於第一粗糙度。
在一實施方式中，離子轟擊使上表面達到第三粗糙度，第三粗糙度小於第二粗糙度。
在一實施方式中，在底電極上形成金屬氧化物層包括在底電極之上沉積金屬氧化物層。
在一實施方式中，進一步包括：在半導體基板之上形成介電質層；選擇性地在介電質層中形成開口；其中形成底電極包括將導電材料沉積在介電質層中之這些開口中之一者內且亦沉積在介電質層上方；以及底電極與開口上方之金屬氧化物層交界。
在一實施方式中，方法進一步包括：在半導體基板之上形成介電質層；以及圖案化底電極、介電質層及頂電極以形成具有邊緣之RRAM單元；其中形成底電極包括將導電材料沉積在介電質層中之開口內及開口上方；介電質層具有與RRAM單元之這些邊緣對準之邊緣；以及介電質層之與RRAM單元之這些邊緣對準的這些邊緣在開口外部。
在一實施方式中，方法，進一步包括：在半導體基板之上形成介電質層；以及圖案化底電極、介電質層及頂電極以形成具有邊緣之RRAM單元；其中形成底電極包括將導電材料沉積在介電質層中之開口內及開口上方；介電質層具有與RRAM單元之這些邊緣對準之邊緣；以及介電質層之與RRAM單元之這些邊緣對準的這些邊緣在開口外部。
前文概述了若干實施例之特徵，使得熟習此項技藝者可較佳理解本揭示案之態樣。熟習此項技藝者應瞭解，他們可容易地使用本揭示案作為設計或修改用於實現相同目的及/或達成本文中所介紹之實施例之相同優勢的其它 製程及結構的基礎。熟習此項技藝者亦應認識到，該等等效構造不脫離本揭示案之精神及範疇，且他們可在不脫離本揭示案之精神及範疇的情況下進行各種改變、代替及修改。
102:位元線
103:RRAM單元
104:頂電極
105:RRAM介電質
106:底電極
107:金屬特徵
108:介電質
120:通孔
121:第二部分
122:第一部分
123:介電質層
124:阻障層
125:介面區域
126:周邊
127:表面
129:周邊

Claims (10)

  1. 一種積體電路裝置，包括：一基板；以及形成於該基板之上的一RRAM單元，該RRAM單元包括一底電極、一RRAM介電質層，及一頂電極；其中該底電極之一塊體為一第一金屬；該RRAM介電質層之一塊體為一金屬氧化物，其中該金屬氧化物為不同於該第一金屬之一金屬的一氧化物；該底電極及該RRAM介電質層具有一介面，在該介面處該第一金屬接觸該金屬氧化物；以及與該底電極之一塊體區域相比，該底電極在鄰近該介面之一區域中具有一較高密度。
  2. 如請求項1所述之積體電路裝置，其中該底電極之一第一部分在一介電質層中形成一通孔；該底電極之一第二部分在該通孔之頂上；以及該介面在該第二部分之上。
  3. 如請求項1所述之積體電路裝置，其中在該介面處該第一金屬具有2nm或更小之一粗糙度Ra。
  4. 一種積體電路裝置，包括：一基板；形成於該基板之上的一RRAM單元，該RRAM單元包括一底電極、一RRAM介電質層，及一頂電極； 其中該底電極及該RRAM介電質層具有一介面；與藉由該底電極之該介面與該底電極分隔開的一塊體區域相比，形成該底電極之一材料在鄰近該介面之一區域中具有一較高密度。
  5. 如請求項4所述之積體電路裝置，其中：形成該底電極之該材料為一第一金屬；以及該RRAM介電質層之一塊體為一金屬氧化物，其中該金屬氧化物為不同於該第一金屬之一金屬的一氧化物。
  6. 一種形成積體電路裝置的方法，包括：提供一半導體基板；在該半導體基板之上形成一金屬化層；在該金屬化層之上形成導電材料之一底電極；在該底電極之一上表面上執行一化學機械平坦化(chemical-mechanical planarization；CMP)；在該CMP之後，執行一濕式蝕刻以自該上表面移除一氧化物或殘留物；在該濕式蝕刻之後，在該上表面上執行一離子轟擊；在該離子轟擊之後，在該底電極上形成一金屬氧化物層；以及在該金屬氧化物層之上形成導電材料之一頂電極。
  7. 如請求項6所述之方法，其中該CMP在該上表面上留下該氧化物，且該濕式蝕刻移除該氧化物。
  8. 如請求項6所述之方法，其中該離子轟擊在原生氧化物形成於受該濕式蝕刻處理之該表面上之前發生。
  9. 如請求項6所述之方法，其中：該CMP使該上表面具有一第一粗糙度；以及該濕式蝕刻使該上表面達到一第二粗糙度，該第二粗糙度大於該第一粗糙度。
  10. 如請求項9所述之方法，其中：該離子轟擊使該上表面達到一第三粗糙度，該第三粗糙度小於該第二粗糙度。
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