CN113517398A - 存储器件及其制造方法 - Google Patents

存储器件及其制造方法 Download PDF

Info

Publication number
CN113517398A
CN113517398A CN202110675543.3A CN202110675543A CN113517398A CN 113517398 A CN113517398 A CN 113517398A CN 202110675543 A CN202110675543 A CN 202110675543A CN 113517398 A CN113517398 A CN 113517398A
Authority
CN
China
Prior art keywords
layer
metal
resistivity
switching
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110675543.3A
Other languages
English (en)
Inventor
陈侠威
潘致宏
张智翔
廖钰文
朱文定
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN113517398A publication Critical patent/CN113517398A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8416—Electrodes adapted for supplying ionic species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H10N70/023—Formation of switching materials, e.g. deposition of layers by chemical vapor deposition, e.g. MOCVD, ALD
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H10N70/028—Formation of switching materials, e.g. deposition of layers by conversion of electrode material, e.g. oxidation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Electrotherapy Devices (AREA)
  • Vehicle Body Suspensions (AREA)
  • Multi-Process Working Machines And Systems (AREA)

Abstract

本发明的实施例提供了一种用于制造存储器件的方法。该方法包括在衬底上方形成底部电极层；以及在底部电极层上方形成缓冲层；对缓冲层的顶表面进行表面处理；在进行表面处理之后，在缓冲层的顶表面上方沉积电阻切换层；在电阻切换层上方形成顶部电极；将电阻切换层图案化为顶部电极下方的电阻切换元件。本发明的实施例还提供了一种存储器件。

Description

存储器件及其制造方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及存储器件及其制造方法。
背景技术
在集成电路(IC)器件中，电阻随机存取存储器(RRAM)是用于下一代非易失性存储器件的新兴技术。RRAM是一种包括RRAM单元阵列的存储结构，其中，每个RRAM单元均使用电阻值而不是电荷存储数据位。具体地，RRAM单元包括电阻可以被调整为代表逻辑“0”或逻辑“1”的电阻切换层。
发明内容
根据本发明的一个方面，提供了一种用于制造存储器件的方法，包括：在衬底上方沉积底部电极层；在所述底部电极层上方沉积缓冲层；对所述缓冲层的顶表面进行表面处理；在进行所述表面处理之后，在所述缓冲层的顶表面上方沉积电阻切换层；在所述电阻切换层上方形成顶部电极；以及将所述电阻切换层图案化为所述顶部电极下方的电阻切换元件。
根据本发明的另一个方面，提供了一种用于制造存储器件的方法，包括：在衬底上方形成底部电极堆叠层，其中，所述底部电极堆叠层包括底部电极层和位于所述底部电极层上方的缓冲层；通过向所述缓冲层的顶部引入含氧气体，将所述缓冲层的顶部变成含金属的氧化物层；在所述含金属的氧化物层上方沉积电阻切换层；在所述电阻切换层上方形成顶部电极；以及将所述电阻切换层图案化为位于所述含金属的氧化物层上方的电阻切换元件。
根据本发明的又一个方面，提供了一种存储器件，包括：底部电极；缓冲元件，位于所述底部电极上方；含金属的氧化物部分，位于所述缓冲元件上方，其中，所述含金属的氧化物部分具有与所述缓冲元件相同的金属材料；电阻切换元件，位于所述含金属的氧化物部分上方；以及顶部电极，位于所述电阻切换元件上方。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1至图8示出了根据本公开的一些实施例的存储器件的形成中的各个阶段。
图9是根据本公开的一些实施例的存储器件的截面图。
图10是根据本公开的一些实施例的存储器件的截面图。
图11至图17示出了根据本公开的一些实施例的存储器件的形成中的各个阶段。
图18是根据本公开的一些实施例的存储器件的截面图。
具体实施方式
本发明提供了用于实现本公开的不同特征的许多不同的实施例或示例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。诸如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
电阻式随机存取存储器(RRAM)器件具有底部电极，通过具有可变电阻的介电数据存储层，该底部电极与上面的顶部电极隔开。RRAM设备被配置为根据介电数据存储层的电阻状态来存储数据。例如，介电数据存储层可以具有与第一数据状态(例如，“0”)相关联的高电阻状态或与第二数据状态(例如，“1”)相关联的低电阻状态。
在RRAM器件的操作过程中，将偏置电压施加到底部和顶部电极，以可逆地改变介电数据存储层的电阻状态。偏置电压通过控制氧原子在电极与介电数据存储层之间的移动以形成或破坏延伸贯穿介电数据存储层的导电细丝而改变介电数据存储层的电阻状态。例如，第一组偏置电压可以在整个介电数据存储层中感应形成导电路径/细丝(例如，氧空位链)以形成低电阻状态，而第二组偏置电压可以破坏介电数据存储层中的导电路径/细丝以达到高电阻状态。
已经意识到，当形成导电细丝以实现低电阻状态时，偏置电压可以导致来自介电数据存储层的氧移动到顶部电极内的深处和/或上覆层内。然而，如果氧远离介电数据存储层移动，则可能难以将氧拉回到介电数据存储层以随后断开导电细丝。由于RRAM器件需要工作多个周期，所以移动到顶部电极和/或上覆层深处的氧量会增加，这继而会损坏介电数据存储层并且导致硬复位位(HRB)问题，最终导致RRAM失效。
本公开的实施例涉及一种RRAM器件，该RRAM器件具有在处理过的表面上形成的介电数据存储层，其中，处理过的表面具有增大的氧空位。通过增加表面的氧空位的数量，可以增加介电数据存储层中的氧空位的数量，从而可以将氧保持在接近介电数据存储层的位置，因此可以提高RRAM器件的可靠性。
根据各种示例性实施例，提供了一种RRAM器件及其形成方法。示出了形成RRAM器件的中间阶段。讨论了实施例的变型。贯穿各种视图和说明性实施例，相似的参考标号用于指示相似的元件。
图1至图8示出了根据本公开的一些实施例的存储器件的形成中的各个阶段。各图示仅是示例性的，并不旨在限制所附权利要求书中具体叙述的内容。应该理解，可以在图1至图8所示的操作之前、期间和之后提供附加的操作，并且以下描述的一些操作可以被替换或消除以用于该方法的其他实施例。操作/工艺的顺序可以互换。
图1示出了其上具有晶体管和一个或多个金属/介电层110的半导体衬底。半导体衬底可以是硅衬底。替代地，衬底可以包括：诸如锗的另一种元素半导体；包括碳化硅的化合物半导体；包含硅锗的合金半导体；或它们的组合。在一些实施例中，衬底是绝缘体上半导体(SOI)衬底。衬底可以包括掺杂区，例如p阱和n阱。晶体管通过适当的晶体管制造工艺形成，并且可以是平面晶体管，例如，多晶硅栅极晶体管或高k金属栅极晶体管，或者是多栅极晶体管，例如鳍式场效应晶体管。在形成晶体管之后，在晶体管上方形成多层互连(MLI)的一个或多个金属/介电层110。
金属/介电层110包括嵌入在层间介电(ILD)层114中的一个或多个导电部件112。ILD层114可以是氧化硅、氟硅氧玻璃(FSG)、碳掺杂的氧化硅、原硅酸四乙酯(TEOS)氧化物、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、Black
Figure BDA0003120867330000041
(加利福尼亚州圣克拉拉的应用材料)、无定形氟化碳、低k介电材料等或它们的组合。导电部件112可以是铝、铝合金、铜、铜合金、钛、氮化钛、钽、氮化钽、钨、钴等和/或它们的组合。衬底还可包括例如在金属/介电层110下面的有源和无源器件。为清楚起见，在图中省略了这些其他部件。
介电层120可以形成在金属/介电层110上。介电层120可以是碳化硅、氮氧化硅、氮化硅、碳掺杂的氮化硅或碳掺杂的氧化硅。介电层120可以包括一层或多层。在一些实施例中，介电层120的顶层的材料被选择为具有与在后续工艺中形成的底部电极材料不同的化学机械抛光(CMP)阻抗特性。使用化学汽相沉积(CVD)工艺(例如等离子体增强(PE)CVD、高密度等离子体(HDP)CVD、电感耦合等离子体(ICP)CVD或热CVD)将介电层沉积在金属/介电层110上方。
在介电层120中形成底部电极通孔(BEVA)130。BEVA 130的示例性形成方法包括在介电层120中蚀刻开口O1并且暴露导电部件112的部分，并且用合适的导电材料填充该开口O1，从而形成了BEVA 130。在一些实施例中，在用材料填充开口O1之后，执行平坦化工艺，例如化学机械抛光(CMP)工艺，以去除在O1外部的多余导电材料。在一些实施例中，BEVA 130通过导电部件112电连接到下面的电气部件，例如晶体管。
在一些实施例中，BEVA 130是多层结构，并且包括例如扩散阻挡层和填充扩散阻挡层中的凹槽的填充金属。在一些实施例中，扩散阻挡层是氮化钛(TiN)层或氮化钽(TaN)层，它们可以用作防止金属扩散的合适阻挡层。扩散阻挡层的形成可以示例性地使用CVD、PVD、ALD等和/或它们的组合来执行。在一些实施例中，填充金属是钛(Ti)、钽(Ta)、铂(Pt)、钌(Ru)、钨(W)、铝(Al)、铜(Cu)、TiN、TaN等和/或其组合。可以示例性地使用CVD、PVD、ALD等和/或它们的组合来执行填充金属的形成。
然后，在BEVA 130上方和介电层120上方形成底部电极堆叠层140，使得底部电极堆叠层140沿着BEVA 130的顶表面和介电层120的顶表面延伸。底部电极堆叠层140可以是单层结构或多层结构。例如，底部电极堆叠层140包括第一电极层142，在第一电极层142上方的第二电极层144和在第二电极层144上方的缓冲层146。
在一些实施例中，第一电极层142可以包括钛(Ti)、钽(Ta)、铂(Pt)、钌(Ru)、钨(W)、铝(Al)、铜(Cu)、TiN、TaN等和/或它们的组合。可以示例性地使用CVD、PVD、ALD等和/或它们的组合来形成第一电极层142。
在一些实施例中，第二电极层144形成在第一电极层142上方。第二电极层144可以包括与第一电极层142不同的材料。例如，第二电极层144可以包括Ru、Ti、W、Ni、Al、Pd或Co或它们的组合。在一些实施例中，第二电极层144可以比第一电极层142更惰性。例如，第二电极层144对氧气可以比第一电极层142更惰性。在一些实施例中，第二电极层144可以包括贵金属，而第一电极层142可以包括非贵金属。例如，第二电极层144可以包括Ru、Pd等，并且第一电极层142可以包括Ti、Ta、Al、W、TiN、TaN等。第二电极层144可以通过ALD沉积。可选地，第二电极层144通过化学镀工艺或其他合适的工艺沉积。
在一些实施例中，缓冲层146形成在第二电极层144上方。缓冲层146可以包括与第二电极层144的材料不同的材料。在一些实施例中，缓冲层146可以比第二电极层144更具活性。例如，在一些实施例中，缓冲层146可以包括非贵金属，而第二电极层144可以包括贵金属。例如，缓冲层146可以包括钽、TaN或它们的组合。缓冲层146可以通过ALD沉积。可选地，通过无电镀工艺或其他合适的工艺来沉积缓冲层146。缓冲层146的厚度可以在大约5埃至大约20埃的范围内。如果缓冲层146的厚度大于约20埃，则用于触发RRAM器件的形成电压可能太大而不能被逻辑器件的栅极氧化物所承受，这导致了对高压逻辑器件的需求，从而可能会占用更多的芯片面积。如果缓冲层146的厚度小于约5埃，则对缓冲层146的顶表面146T进行的后续表面处理可能不会使顶表面146T包括缺陷，这继而将造成对待形成的电阻切换层150(参见图3)的工作周期的改进失败。
参考图2，通过将气体或等离子体诱导到缓冲层146的顶表面146T，对缓冲层146的顶表面146T进行表面处理。该气体或等离子体可以包括含氧气体或含氮气体。例如，气体或等离子体可以包括O2或N2O。在一些实施例中，可以在形成缓冲层146之后在异位(ex-situ)室中执行表面处理。在表面处理之后，缓冲层146的顶表面146T可以包括诸如悬空键或氧空位的缺陷。换句话说，表面处理可以在底部电极堆叠层140的顶表面上方产生氧空位。
在一些实施例中，表面处理可以将缓冲层146的与顶表面146T邻接的顶部变成含金属的化合物层。例如，表面处理可以氧化缓冲层146的邻接顶表面146T的顶部。缓冲层146的被氧化的顶部在下文中可以被称为含金属的氧化物层146P。含金属的氧化物层146P可以具有与包括在缓冲层146中的金属相同的金属。包括在含金属的氧化物层146P和缓冲层146中的金属可以是非贵金属。例如，虽然缓冲层146包括钽或TaN，但是含金属的氧化物层146P可以包括TaO。含金属的氧化物层146P的厚度可以是几个埃，例如，在约3埃至约8埃的范围内。在一些实施例中，含金属氧化物层146P可以通过TEM和/或EDX分析来观察。有时，在替代实施例中，含金属的氧化物层146P可能太薄而不能被观察到。
在一些实施例中，使用含氧气体(例如，O2)的表面处理在化学汽相沉积(CVD)腔室中以大约5W至大约800W的功率以及大约3秒到大约50秒的持续时间进行。如果功率大于大约800W或持续时间大于大约50秒，则待形成的电阻切换层150(参考图3)可能具有泄漏问题，这可能使RRAM器件失效。如果功率小于大约5W或持续时间小于大约3秒，则将不能有效地改善待形成的电阻切换层150(参见图3)的工作周期。
在一些实施例中，使用含氮气体(例如，N2O)的表面处理在化学汽相沉积(CVD)腔室中以大约5W至大约600W的功率以及大约3秒到大约50秒的持续时间进行。如果功率大于大约600W或持续时间大于大约50秒，则待形成的电阻切换层150(参考图3)可能具有泄漏问题，这可能使RRAM器件失效。如果功率小于大约5W或持续时间小于大约3秒，则将不能有效地改善待形成的电阻切换层150(参见图3)的工作周期。
参考图3。随后在顶表面146T上形成电阻切换层150、覆盖层160、顶电极层170和硬掩模层180。在一些可观察到含金属的氧化物层146P的实施例中，电阻切换层150可与含金属的氧化物层146P接触。沉积的电阻切换层150可以通过含金属的氧化物层146P与底部电极堆叠层140的缓冲层146间隔开。在一些观察不到含金属的氧化物层146P的实施例中，电阻切换层150可以与缓冲层146接触。电阻切换层150包括具有可变电阻的材料，该材料被配置为经历高电阻状态和低电阻状态之间的可逆相变。例如，电阻切换层150可以包括高k膜。在一些实施例中，电阻切换层150是金属氧化物，金属氧化物可以是氧化铪、氧化锆、氧化铝、氧化镍、氧化钽、氧化钛和用作电阻切换层的其他氧化物。该金属氧化物可以具有非化学计量的氧与金属之比。取决于沉积方法，可以调整氧与金属的比率和其他工艺条件以实现特定的电阻切换层150的特性。例如，一组条件可能会产生较低的“形成”电压，而另一组条件可能会产生较低的“读取”电压。可以沉积金属氧化物。在一些实施方案中，金属氧化物是过渡金属氧化物。在其他实施例中，电阻切换层是金属氮氧化物。
电阻切换层150可以通过适当的技术形成，例如利用包含金属和氧的前体的原子层沉积(ALD)。可以使用其他化学汽相沉积(CVD)技术。在另一示例中，电阻切换层150可以通过物理汽相沉积(PVD)形成，诸如具有金属靶并且向PVD腔室供应氧气和可选地氮气的气体的溅射工艺。在又一示例中，电阻切换层150可以通过电子束沉积工艺形成。
在某些情况下，当形成的RRAM器件运行许多周期时，氧可能会远离电阻切换层150移动，并且可能难以将氧拉回到电阻切换层150以随后破坏电阻切换层150，这转而会破坏介电数据存储层并且导致硬复位位(HRB)问题，最终导致RRAM失效。
在本公开的一些实施例中，通过增加在其上形成有电阻切换层150的表面146T的氧空位的数量，增加了电阻切换层150中的氧空位的数量。通过该配置，当操作已形成的RRAM器件时，可以更容易地将氧拉回到电阻切换层150，以随后断开导电灯丝，从而提高了RRAM器件的可靠性。
在各种实施例中，电阻切换层150上方的覆盖层160是金属，例如钛、铪、铂、钌或钽。在一些实施例中，覆盖层可以包括氧化铪、氧化铝、氧化钽、其他金属氧化复合物层或它们的组合。可以使用PVD工艺，CVD或ALD工艺来沉积覆盖层160。
顶部电极层170可以是金属、氮化金属、掺杂的多晶硅或其他合适的导电材料。例如，顶部电极层170可以是氮化钽、氮化钛、钛、钽或铂。顶部电极层170可以是单层或双层。顶部电极层170可以通过PVD、CVD、ALD或其他合适的技术形成。替代地，顶部电极170包括其他合适的导电材料，以将器件电连接到互连结构的其他部分以进行电布线。在一些实施例中，覆盖层160和顶部电极层170可以由相同的材料形成，但是可以使用不同的工艺以改变特定的材料特性。在其他实施例中，覆盖层160是金属并且顶部电极层170是金属氮化物，例如，覆盖层160可以是钛，并且顶部电极层170可以是氮化钽。
硬掩模层180可以由氮化硅、碳化硅或其他复合介电层制成。在一些实施例中，使用氮氧化硅。氮氧化硅对底部电极金属具有良好的蚀刻选择性。可以使用包括碳化硅、碳掺杂的氮化硅或氮化硅的其他硬掩模材料。
参考图4。将硬掩模层180、顶部电极层170和覆盖层160(参考图3)分别图案化为硬掩模182、顶部电极172、覆盖层162。图案化工艺可以包括光刻操作，其中在硬掩模层180上方沉积光刻胶(参考图3)，通过将光刻胶暴露于辐射且显影光刻胶以形成光刻胶图案来限定图案。然后将光刻胶图案用作蚀刻掩模以保护硬掩模层180的期望部分(参考图3)。然后可以使用蚀刻操作来图案化硬掩模层180(参考图3)。在一些实施例中，用于图案化硬掩模层180(参考图3)的蚀刻剂包括蚀刻化学物质，该蚀刻化学物质包括CF4、CH2F2和/或其他化学物质的气体。图案化后去除光刻胶掩模。在一些实施例中，可以通过向刻蚀剂中添加氧气来去除光刻胶掩模。随后，将硬掩模182用作蚀刻掩模以图案化顶部电极层170和覆盖层160。在一些实施例中，施加蚀刻剂以蚀刻顶部电极层170和覆盖层160的未被硬掩模182覆盖的暴露部分。当到达电阻切换层150时，蚀刻工艺停止。可以使用技术来检测到达新材料层时的蚀刻的结束，以减少过蚀刻的量。
参考图5。间隔件层190沉积在硬掩模182和电阻切换层150上方。间隔件层190可以由氮化硅、氧氮化硅和氧化硅制成。可以通过共形涂覆覆盖顶部电极172和覆盖层162的顶部和侧壁的间隔材料来形成间隔件层190。
参考图6。执行各向异性蚀刻工艺以去除间隔件层190的水平部分(参考图5)，并且保留间隔件层190的垂直部分，从而形成间隔件192。间隔件192围绕硬掩模182、顶部电极172和覆盖层162，从而保护它们免受后续蚀刻操作的影响。可以通过调节沉积和蚀刻参数来调节间隔件192在蚀刻之后的的高度和宽度。
根据各个实施例，由于可以蚀刻共形间隔件材料的形状以形成间隔件192，因此可以进行间隔件蚀刻而无需利用图案化的掩模来图案化，但是，可以通过使用图案化的掩模对间隔件材料进行图案化来形成其他间隔件形状。如果使用图案化的掩模，则间隔件192可以形成为适当的形状。例如，间隔件192可以包括在硬掩模182和硬掩模182的顶角上的部分，以便在底部电极蚀刻期间进一步保护存储器结构。
然后，参考图7。电阻切换层150、含金属的氧化物层146P、缓冲层146、第二电极层144和第一电极层142(参见图7)分别被图案化为电阻切换元件152、含金属的氧化物部分146P’、缓冲元件146’、第二电极144’和第一电极142’。间隔件192和硬掩模182用作蚀刻掩模以去除电阻切换层150、缓冲层146、第二电极层144和第一电极层142的部分(参考图6)。在一些实施例中，缓冲元件146′、第二电极144′和第一电极142′的组合可以被称为底部电极140′。通过该操作，形成存储结构MS，并且该存储结构MS包括底部电极140'、底部电极140'上方的含金属氧化物部分146P'、含金属氧化物部分146P'上方的电阻切换元件152、在电阻切换元件152上方的覆盖层162、在覆盖层162上方的顶部电极172以及在顶部电极172上方的硬掩模182。
在本实施例中，在将电阻切换层150和顶部电极层170(参考图5)图案化为电阻切换元件152和顶部电极172之后，将底部电极堆叠层140(参考图6)图案化为底部电极140'。在一些替代实施例中，在将电阻切换层150和顶部电极层170(参考图5)图案化为电阻切换元件152和顶部电极172之前，可以将底部电极堆叠层140(参考图5)图案化为底部电极140'。例如，可以将底部电极堆叠层140(参考图5)图案化为底部电极140'，然后在一些实施例中，电阻切换层150和顶部电极层170(参考图5)沉积在底部电极140'上方。
参考图8。使用适当的沉积技术，在存储结构MS和金属/介电层110上方沉积层间介电层200。层间介电层200可以是氧化硅，诸如多孔氧化硅层的极低或超低k氧化硅或其他常用的层间介电材料。在形成层间介电层200之后，在层间介电层200中蚀刻顶部电极通孔200O以暴露顶部电极172。随后，顶部电极通孔200O填充有导电部件210，例如金属。除了金属导体之外，填充物还可包括一个或多个衬层和阻挡层。衬层和/或阻挡层可以是导电的并且可以使用CVD或PVD沉积。可以使用PVD或电镀方法的一种(例如电化学电镀)来沉积金属。在填充之后，执行诸如化学机械抛光(CMP)的平坦化工艺以去除多余的导电部件210。
可在存储器结构MS和层间介电层200上方形成金属/介电层230，并且金属/介电层230可包括嵌入在层间介电(ILD)层234中的一个或多个导电部件232。ILD层234可以是氧化硅、氟硅氧玻璃(FSG)、碳掺杂氧化硅、原硅酸四乙酯(TEOS)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、Black
Figure BDA0003120867330000111
(加利福尼亚州圣克拉拉的应用材料)、无定形氟化碳、低k介电材料等或它们的组合。导电部件232可以是铝、铝合金、铜、铜合金、钛、氮化钛、钽、氮化钽、钨，钴等和/或它们的组合。
在本公开的一些实施例中，对表面146T的表面处理可以增加电阻切换元件152中的氧空位的量，从而提高存储器结构MS的可靠性。在一些实施例中，对表面146T的表面处理可以进一步扩大在第一数据状态(例如，“0”)和第二数据状态(例如，“1”)测量的电流之间的差，这又可以改善存储器件的工作窗口。
图9是根据本公开的一些实施例的存储器件的截面图。本实施例的细节类似于图1至图8的实施例的细节，除了底部电极140’的配置之外。在本实施例中，底部电极140'可以不包括第二电极144'。例如，在本实施例中，缓冲元件146'的底表面直接与第一电极142'的顶表面接触。本实施例的其他细节类似于上述的那些细节，因此在此不再重复。
图10是根据本公开的一些实施例的存储器件的截面图。本实施例的配置与图1至图8的实施例的配置相似，除了对缓冲层146(参照图1)的顶表面146T进行的表面处理可能不会形成可观察到的含金属的氧化物部分以外。即，所形成的存储器结构MS可以不包括在底部电极140'的缓冲元件146'与电阻切换元件152之间的可观察到的含金属的氧化物部分，该部分具有与包含在缓冲元件146'中的金属相同的金属。例如，在本实施例中，电阻切换元件152的底表面与缓冲元件146'的顶表面直接接触，而在它们之间没有TaO层。本实施例的其他细节类似于上述的那些细节，因此在此不再重复。
图11至图17示出了根据本公开的一些实施例的存储器件的形成中的各个阶段。本实施例的配置与图1至图8的实施例的配置相似，除了堆叠层的形状外之外。例如，堆叠的各层具有对应于介电层120中的开口O1的凹槽轮廓。该图示仅是示例性的，并且不意图限制超出所附权利要求书中具体叙述的范围。应该理解，可以在图11至图17所示的操作之前，期间和之后提供附加的操作，并且以下描述的一些操作可以被替换或消除以用于该方法的其他实施例。操作/工艺的顺序可以互换。
图11示出了其上具有晶体管和一个或多个金属/介电层110的半导体衬底102。半导体衬底102可以是硅衬底。替代地，衬底102可以包括诸如锗的另一种元素半导体；包括碳化硅的化合物半导体；包含硅锗的合金半导体；或它们组合。在一些实施例中，衬底102是绝缘体上半导体(SOI)衬底。衬底102可以包括诸如p阱和n阱的掺杂区域。晶体管通过适当的晶体管制造工艺形成，并且可以是平面晶体管，例如多晶硅栅极晶体管或高k金属栅极晶体管，或者是多栅极晶体管，例如鳍式场效应晶体管。在形成晶体管之后，在晶体管上方形成多层互连(MLI)的一个或多个金属/介电层110。金属/介电层110包括一个或多个嵌入在层间介电(ILD)层114中的导电部件112。
在本实施例中，在金属/介电层110上形成介电层120，并且在介电层120中蚀刻开口O1以暴露金属/介电层110中的导电部件112的部分。介电层120可以包括合适的介电材料，例如氧化硅。
随后，在介电层120上方沉积底部电极堆叠层140并且填充开口O1。在一些实施例中，底部电极堆叠层140可以是单层结构或多层结构。例如，底部电极堆叠层140包括扩散阻挡层141、在扩散阻挡层141上方的第一电极层142、在第一电极层142上方的第二电极层144以及在第二电极层144上方的缓冲层146。
在一些实施例中，扩散阻挡层141是可以用作防止金属扩散的合适的阻挡层的氮化钛(TiN)层或氮化钽(TaN)层。扩散阻挡层141的形成可以示例性地使用CVD、PVD、ALD等和/或它们的组合来执行。
在一些实施例中，第一电极层142可以包括钛(Ti)、钽(Ta)、铂(Pt)、钌(Ru)、钨(W)、铝(Al)、铜(Cu)、TiN、TaN等和/或它们的组合。可以示例性地使用CVD、PVD、ALD等和/或它们的组合来形成第一电极层142。
在一些实施例中，第二电极层144可以包括Ru、Ti、W、Ni、Al、Pd或Co或它们的组合。在一些实施例中，第二电极层144可以比第一电极层142更惰性。例如，第二电极层144对氧可以比第一电极层142更惰性。在一些实施例中，第二电极层144可以包括贵金属，而第一电极层142可以包括非贵金属。例如，第二电极层144可以包括Ru、Pd等，并且第一电极层142可以包括Ti、Ta、Al、W、TiN、TaN等。第二电极层144可以通过ALD沉积。可选地，第二电极层144通过化学镀工艺或其他合适的工艺来沉积。
在一些实施例中，缓冲层146形成在第二电极层144上方。在一些实施例中，缓冲层146可以比第二电极层144更具活性。例如，在一些实施例中，缓冲层146可以包括非贵金属，而第二电极层144可以包括贵金属。例如，缓冲层146可以包括钽、TaN或它们的组合。缓冲层146可以通过ALD沉积。可选地，通过无电镀工艺或其他合适的工艺来沉积缓冲层146。
在本实施例中，底部电极堆叠层140的扩散阻挡层141、第一电极层142和第二电极层144以及缓冲层146具有与介电层120中的开口O1一致的轮廓。例如，扩散阻挡层141、第一电极层142和第二电极层144以及缓冲层146中的每个均具有在介电层120中的开口O1中的第一部分，并且具有在介电层的顶表面上方的第二部分。换句话说，扩散阻挡层141、第一和第二电极层142和144以及缓冲层146中的每一个均具有在介电层120中的开口O1上方的凹槽。
参考图12。通过将气体或等离子体引入缓冲层146的顶表面146T，对缓冲层146的顶表面146T进行表面处理。该气体或等离子体可以包括含氧气体或含氮气体。例如，气体或等离子体可以包括O2或N2O。在一些实施例中，可以在形成缓冲层146之后在异位室中执行表面处理。在表面处理之后，缓冲层146的顶表面146T可以包括诸如悬空键或氧空位的缺陷。换句话说，表面处理可以在底部电极堆叠层140的顶表面上方产生氧空位。
在一些实施例中，表面处理可以氧化缓冲层146的邻接顶表面146T的顶部。缓冲层146的被氧化的顶部在下文中可以被称为含金属的氧化物层146P。含金属的氧化物层146P可以具有与缓冲层146包括的金属相同的金属。例如，尽管缓冲层146包括钽或TaN，但是含金属的氧化物层146P可以包括TaO。在本实施例中，含金属的氧化物层146P可以具有与介电层120中的开口O1一致的轮廓。例如，含金属的氧化物层146P具有在介电层120中的开口O1中的第一部分。换句话说，含金属的氧化物层146P具有在介电层120中的开口O1上方的凹槽。在一些实施例中，含金属的氧化物层146P的底表面高于介电层120的顶表面。
参考图13。在顶表面146T上顺序形成电阻切换层150、覆盖层160、顶电极层170和硬掩模层180。在一些实施例中，电阻切换层150是金属氧化物，而金属氧化物可以是氧化铪、氧化锆、氧化铝、氧化镍、氧化钽、氧化钛和用作电阻切换层的其他氧化物。该金属氧化物可以具有非化学计量的氧与金属之比。取决于沉积方法，可以调整氧与金属的比率和其他工艺条件以实现特定的电阻切换层150的特性。例如，一组条件可能会产生较低的“形成”电压，而另一组条件可能会产生较低的“读取”电压。在本公开的一些实施例中，通过增加在其上形成有电阻切换层150的表面146T的氧空位的数量，增加了电阻切换层150中的氧空位的数量，从而提高了待形成的RRAM器件的可靠性。关于这些层的形成的其他细节与上面示出的那些相似，因此在此不再重复。
参考图14。将硬掩模层180，顶部电极层170和覆盖层160(参考图13)分别图案化为硬掩模182、顶部电极172、覆盖层162。图案化工艺可以包括合适的光刻和蚀刻操作。关于图案化工艺的其他细节与上面示出的那些相似，因此在此不再重复。
参考图15。形成间隔件192以包围硬掩模182、顶部电极172和覆盖层162，从而保护它们免于随后的蚀刻操作。间隔件192可以由氮化硅、氮氧化硅和氧化硅制成。间隔件192的形成可以包括在图14的结构上方沉积间隔件层，然后通过各向异性蚀刻工艺去除间隔件层的部分。上面示出了关于间隔件192的形成的其他细节，因此在此不再重复。
参考图16。电阻切换层150、含金属的氧化物层146P、缓冲层146、第二电极层144、第一电极层142和扩散阻挡层141(参考图15)分别被图案化为电阻切换元件152、含金属的氧化物部分146P'、缓冲元件146'、第二电极144'、第一电极142'和扩散阻挡层141'。间隔件192和硬掩模182用作蚀刻掩模，以去除电阻切换层150、缓冲层146、第二电极层144、第一电极层142和扩散阻挡层141的部分(参考图15)。在一些实施例中，缓冲元件146′、第二电极144′、第一电极142′和扩散阻挡层141′的组合可以被称为底部电极140′。通过这些操作，形成存储结构MS，并且该存储结构MS包括底部电极140’、电阻切换元件152、覆盖层162、顶部电极172和硬掩模182。
在本实施例中，底部电极140'具有在介电层120中的通孔部分140VP，以及在介电层120的顶表面上方的顶部140TP。含金属的氧化物部分146P'(即，经处理的顶表面146T)具有在底部电极140'的通孔部分140VP上方的第一部分P1和在底部电极140'的顶部140TP上方的第二部分P2，并且含金属的氧化物部分146P'的第二部分P2的顶表面高于含金属的氧化物部分146P'的第一部分P1的顶表面。在一些实施例中，含金属的氧化物层146P的第一部分P1的底表面高于介电层120的顶表面。
参考图17。使用适当的沉积技术，在存储结构MS和金属/介电层110上沉积层间介电层200。在形成层间介电层200之后，在层间介电层200中蚀刻顶部电极通孔200O以暴露顶部电极172。随后，顶部电极通孔200O填充有导电部件210，例如，金属。除了金属导体之外，填充物还可包括在一个或多个衬层和阻挡层。可以在存储器结构MS上方形成金属/介电层230，并且金属/介电层230可以包括嵌入在层间介电(ILD)层234中的一个或多个导电部件232。本实施例的其他细节类似于以上说明，因此在此不再重复。
图18是根据本公开的一些实施例的半导体器件的截面图。半导体器件包括逻辑区域900和存储区域910。逻辑区域900可以包括诸如示例性逻辑晶体管902的电路，用于处理从存储区域910中的存储结构MS接收的信息并且控制存储器结构MS的读取和写入功能。在一些实施例中，存储器结构MS可以类似于以上所示。
如图所示，使用标记为M1至M4的四个金属化层连通标记为V1至V4的四个金属化通孔或互连件来制造半导体器件。其他实施例可以包含更多或更少的金属化层以及相应的更多或更少数量的通孔。逻辑区域900包括完整的金属化堆叠件，包括通过互连件V2至V4连接的每个金属化层M1至M4的部分，其中，V1将堆叠件连接到逻辑晶体管902的源极/漏极接触件。存储区域910包括完整的金属化堆叠件和部分的金属化堆叠件，其中，金属化堆叠件将存储器结构MS连接到存储器区域910中的晶体管912，部分的金属化堆叠件将源极线连接到存储器区域910中的晶体管912。存储器结构MS被示为制造在M3层的顶部与M4层的底部之间。半导体器件中还包括多个ILD层。在图18中描绘了标识为ILD0至ILD4的五个ILD层，它们跨越逻辑区域900和存储器区域910。ILD层可以在许多制造工艺步骤中为半导体器件的各种部件提供电绝缘以及结构支撑。
基于以上讨论，可以看出本公开提供了优点。然而，应当理解，其他实施例可以提供附加的优点，并且在本文中不必公开所有优点，并且所有实施例不必需要特定的优点。一个优点是，通过对电阻切换层的下层(例如，底部电极)的表面处理，电阻切换层中的氧空位的数量增加，使得可以更容易地将氧拉回到电阻切换层中以随后断开导电细丝，从而提高RRAM器件的工作周期可靠性。另一个优点是，表面处理进一步扩大了在第一数据状态(例如，“0”)和第二数据状态(例如，“1”)下测得的电流之间的差，这继而可以改善存储器件的工作窗口。在一些实施例中，对下层的表面处理可以形成可观察到的含金属的氧化物部分。
根据本公开的一些实施例，提供了一种用于制造存储器件的方法。该方法包括在衬底上方形成底部电极层；以及在底部电极层上形成缓冲层；对缓冲层的顶表面进行表面处理；在进行表面处理之后，在缓冲层的顶表面上方沉积电阻切换层；在电阻切换层上形成顶部电极；将电阻切换层图案化为顶部电极下方的电阻切换元件。
在一些实施例中，执行所述表面处理包括：将含氧气体引入所述缓冲层的顶表面。
在一些实施例中，执行所述表面处理包括：将含氮气体引入所述缓冲层的顶表面。
在一些实施例中，执行所述表面处理，以使所述缓冲层的顶部变成含金属的氧化物层。
在一些实施例中，执行所述表面处理以使得所述含金属的氧化物层包括与所述缓冲层的金属相同的金属。
在一些实施例中，执行沉积所述电阻切换层以使得所述电阻切换层与所述缓冲层的顶表面接触。
在一些实施例中，执行所述表面处理以使所述缓冲层的顶表面具有悬空键。
在一些实施例中，该方法还包括：在将所述电阻切换层图案化之后，将所述缓冲层和所述底部电极层分别图案化为在所述电阻切换元件下方的缓冲元件和底部电极。
根据本公开的一些实施例，提供了一种用于制造存储器件的方法。该方法包括在衬底上方形成底部电极层；通过向底部电极层的顶部引入含氧的气体，将底部电极层的顶部变成含金属的氧化物层；在含金属的氧化物层上沉积电阻切换层；在电阻切换层上形成顶部电极；将电阻切换层图案化为含金属的氧化物层上方的电阻切换元件。
在一些实施例中，该方法还包括：在图案化所述电阻切换层之后，将所述含金属的氧化物层图案化为所述电阻切换元件下方的含金属的氧化物部分。
在一些实施例中，该方法还包括：在形成所述底部电极堆叠层之前，在介电层中形成开口，其中，执行形成所述底部电极堆叠层的步骤使得所述底部电极堆叠层从所述介电层中的所述开口的底部延伸到所述介电层的顶表面。
在一些实施例中，执行将所述缓冲层的顶部变成所述含金属的氧化物层的步骤，使得所述含金属的氧化物层具有在所述介电层的所述开口上方的凹槽。
在一些实施例中，执行将所述缓冲层的顶部变成所述含金属的氧化物层的步骤，使得所述含金属的氧化物层的底部表面高于所述介电层的顶表面。
在一些实施例中，执行将所述缓冲层的顶部变成所述含金属的氧化物层的步骤，使得所述含金属的氧化物层包括非贵金属。
在一些实施例中，执行沉积所述电阻切换层以使得所述电阻切换层通过所述含金属的氧化物层与所述底部电极堆叠层间隔开。
根据本公开的一些实施例，一种存储器件包括底部电极，缓冲元件，含金属的氧化物部分，电阻切换元件和顶部电极。缓冲元件在底部电极上方。含金属的氧化物部分在缓冲元件上方，其中，含金属的氧化物部分具有与缓冲元件相同的金属材料。电阻切换元件在含金属的氧化物部分上方。顶部电极在电阻切换元件上方。
在一些实施例中，所述电阻切换元件的底表面与所述含金属的氧化物部分的顶表面接触。
在一些实施例中，该存储器件还包括：介电层，其中，所述底部电极具有在所述介电层中的通孔部分和在所述介电层上方的顶部，其中，所述含金属的氧化物部分具有位于所述底部电极的所述通孔部分上方的第一部分和位于所述底部电极的所述顶部上方的第二部分，并且所述含金属的氧化物部分的所述第二部分的顶表面高于所述含金属的氧化物部分的所述第一部分的顶表面。
在一些实施例中，所述含金属的氧化物部分的所述第一部分的底表面高于所述介电层的顶表面。
在一些实施例中，所述金属材料是非贵金属。
前述概述了几个实施例的特征，使得本领域技术人员可以更好地理解本公开的方面。本领域技术人员应该理解，他们可以容易地将本公开用作设计或修改其他过程和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等效构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以进行各种改变，替换和变更。

Claims (10)

1.一种用于制造存储器件的方法，包括：
在衬底上方沉积底部电极层；
在所述底部电极层上方沉积缓冲层；
对所述缓冲层的顶表面进行表面处理；
在进行所述表面处理之后，在所述缓冲层的顶表面上方沉积电阻切换层；
在所述电阻切换层上方形成顶部电极；以及
将所述电阻切换层图案化为所述顶部电极下方的电阻切换元件。
2.根据权利要求1所述的方法，其中，执行所述表面处理包括：
将含氧气体引入所述缓冲层的顶表面。
3.根据权利要求1所述的方法，其中，执行所述表面处理包括：
将含氮气体引入所述缓冲层的顶表面。
4.根据权利要求1所述的方法，其中，执行所述表面处理，以使所述缓冲层的顶部变成含金属的氧化物层。
5.根据权利要求4所述的方法，其中，执行所述表面处理以使得所述含金属的氧化物层包括与所述缓冲层的金属相同的金属。
6.一种用于制造存储器件的方法，包括：
在衬底上方形成底部电极堆叠层，其中，所述底部电极堆叠层包括底部电极层和位于所述底部电极层上方的缓冲层；
通过向所述缓冲层的顶部引入含氧气体，将所述缓冲层的顶部变成含金属的氧化物层；
在所述含金属的氧化物层上方沉积电阻切换层；
在所述电阻切换层上方形成顶部电极；以及
将所述电阻切换层图案化为位于所述含金属的氧化物层上方的电阻切换元件。
7.根据权利要求6所述的方法，还包括：
在图案化所述电阻切换层之后，将所述含金属的氧化物层图案化为所述电阻切换元件下方的含金属的氧化物部分。
8.根据权利要求6所述的方法，还包括：
在形成所述底部电极堆叠层之前，在介电层中形成开口，其中，执行形成所述底部电极堆叠层的步骤使得所述底部电极堆叠层从所述介电层中的所述开口的底部延伸到所述介电层的顶表面。
9.一种存储器件，包括：
底部电极；
缓冲元件，位于所述底部电极上方；
含金属的氧化物部分，位于所述缓冲元件上方，其中，所述含金属的氧化物部分具有与所述缓冲元件相同的金属材料；
电阻切换元件，位于所述含金属的氧化物部分上方；以及
顶部电极，位于所述电阻切换元件上方。
10.根据权利要求9所述的存储器件，其中，所述电阻切换元件的底表面与所述含金属的氧化物部分的顶表面接触。
CN202110675543.3A 2020-06-25 2021-06-18 存储器件及其制造方法 Pending CN113517398A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/912,341 2020-06-25
US16/912,341 US11723294B2 (en) 2020-06-25 2020-06-25 Memory device and method for fabricating the same

Publications (1)

Publication Number Publication Date
CN113517398A true CN113517398A (zh) 2021-10-19

Family

ID=78065569

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110675543.3A Pending CN113517398A (zh) 2020-06-25 2021-06-18 存储器件及其制造方法

Country Status (5)

Country Link
US (2) US11723294B2 (zh)
KR (1) KR102649182B1 (zh)
CN (1) CN113517398A (zh)
DE (1) DE102021111424A1 (zh)
TW (1) TWI816130B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11335636B2 (en) * 2019-10-29 2022-05-17 Hefei Reliance Memory Limited Gradual breakdown memory cell having multiple different dielectrics
CN113611796A (zh) * 2021-04-16 2021-11-05 联芯集成电路制造(厦门)有限公司 电阻式随机存取存储器及其制作方法
US11825753B2 (en) * 2021-08-19 2023-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell, integrated circuit, and manufacturing method of memory cell

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130334483A1 (en) * 2012-06-14 2013-12-19 Micron Technology, Inc. Methods of forming resistive memory elements and related resistive memory elements, resistive memory cells, and resistive memory devices
CN105514265A (zh) * 2014-10-14 2016-04-20 台湾积体电路制造股份有限公司 具有底部电极的rram单元
CN108123034A (zh) * 2016-11-28 2018-06-05 台湾积体电路制造股份有限公司 具有复合式顶部电极的内嵌式存储器装置
US20190088863A1 (en) * 2017-09-16 2019-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and method for manufacturing the same
US20190214559A1 (en) * 2016-07-02 2019-07-11 Intel Corporation Rram devices and their methods of fabrication
CN111092152A (zh) * 2018-10-23 2020-05-01 台湾积体电路制造股份有限公司 存储单元和用于制造存储单元的方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101159075B1 (ko) 2006-06-27 2012-06-25 삼성전자주식회사 ｎ+ 계면층을 구비한 가변 저항 랜덤 액세스 메모리 소자
US8389971B2 (en) 2010-10-14 2013-03-05 Sandisk 3D Llc Memory cells having storage elements that share material layers with steering elements and methods of forming the same
KR101907972B1 (ko) 2011-10-31 2018-10-17 주식회사 원익아이피에스 기판처리장치 및 방법
US9478411B2 (en) 2014-08-20 2016-10-25 Lam Research Corporation Method to tune TiOx stoichiometry using atomic layer deposited Ti film to minimize contact resistance for TiOx/Ti based MIS contact scheme for CMOS
JP2016192510A (ja) 2015-03-31 2016-11-10 日本電気株式会社 抵抗変化素子およびその形成方法
TWI699914B (zh) 2016-09-08 2020-07-21 聯華電子股份有限公司 半導體元件及其製作方法
KR101951542B1 (ko) 2017-03-09 2019-02-22 연세대학교 산학협력단 저항 변화 메모리 소자 및 이의 제조 방법
US10516106B2 (en) 2017-06-26 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Electrode structure to improve RRAM performance
US10910560B2 (en) 2018-09-21 2021-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM structure

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130334483A1 (en) * 2012-06-14 2013-12-19 Micron Technology, Inc. Methods of forming resistive memory elements and related resistive memory elements, resistive memory cells, and resistive memory devices
CN105514265A (zh) * 2014-10-14 2016-04-20 台湾积体电路制造股份有限公司 具有底部电极的rram单元
US20190214559A1 (en) * 2016-07-02 2019-07-11 Intel Corporation Rram devices and their methods of fabrication
CN108123034A (zh) * 2016-11-28 2018-06-05 台湾积体电路制造股份有限公司 具有复合式顶部电极的内嵌式存储器装置
US20190088863A1 (en) * 2017-09-16 2019-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and method for manufacturing the same
CN111092152A (zh) * 2018-10-23 2020-05-01 台湾积体电路制造股份有限公司 存储单元和用于制造存储单元的方法

Also Published As

Publication number Publication date
KR20220000374A (ko) 2022-01-03
KR102649182B1 (ko) 2024-03-18
US20230329128A1 (en) 2023-10-12
TWI816130B (zh) 2023-09-21
US20210408373A1 (en) 2021-12-30
DE102021111424A1 (de) 2021-12-30
US11723294B2 (en) 2023-08-08
TW202201736A (zh) 2022-01-01

Similar Documents

Publication Publication Date Title
US11094744B2 (en) Interconnect landing method for RRAM technology
CN109390466B (zh) 电阻式随机存取存储器（rram）单元及其形成方法
CN110957343B (zh) 集成芯片和形成集成芯片的方法
US10158072B1 (en) Step height reduction of memory element
US9099647B2 (en) One transistor and one resistive (1T1R) random access memory (RAM) structure with dual spacers
CN110875353B (zh) 存储器装置及其形成方法
KR102649182B1 (ko) 메모리 디바이스 및 이를 제조하는 방법
US11963468B2 (en) Rram structure
US11296147B2 (en) Method for manufacturing memory device having spacer
CN113178520B (zh) 非易失性存储器和制造方法
US11737381B2 (en) Resistive random access memory and method of forming the same
US11751405B2 (en) Integrated circuit and method for fabricating the same
TWI797949B (zh) 使用界面過渡金屬化合物層的電阻式記憶體單元及其形成方法
US11430513B1 (en) Non-volatile memory structure and method for low programming voltage for cross bar array
US11437436B2 (en) Semiconductor device and method for forming the same
US11894267B2 (en) Method for fabricating integrated circuit device
US20220359823A1 (en) Top electrode via with low contact resistance

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination