CN109390466B - 电阻式随机存取存储器（rram）单元及其形成方法 - Google Patents

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Abstract

本申请的各种实施例涉及包括具有凹进的底部电极侧壁的电阻式随机存取存储器(RRAM)单元的集成电路及其形成方法，以减轻侧壁等离子体损伤的影响。在一些实施例中，RRAM单元包括下电极、数据存储元件和上电极。下电极包括分别在下电极的相对侧上的一对凹陷的底部电极侧壁。数据存储元件覆盖下电极并且包括一对存储侧壁。存储侧壁分别位于下电极的相对侧上，并且凹陷的底部电极侧壁与存储侧壁横向间隔开并且横向地位于存储侧壁之间。上电极覆盖数据存储元件。

Description

电阻式随机存取存储器（RRAM）单元及其形成方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及电阻式随机存取存储器(RRAM)单元及其形成方法。
背景技术
许多现代电子设备包括非易失性存储器。非易失性存储器是可以在没有电源的情况下存储数据的电子存储器。下一代非易失性存储器的一些有前途的候选者包括电阻随机存取存储器(RRAM)。RRAM具有相对简单的结构，并且与互补金属氧化物半导体(CMOS)逻辑制造工艺兼容。
发明内容
根据本发明的一个方面，提供了一种包括存储器单元的集成电路，其中，所述存储器单元包括：下电极，包括一对电极侧壁，其中，所述电极侧壁分别位于所述下电极的相对两侧上；数据存储元件，覆盖所述下电极并且包括一对存储侧壁，其中，所述存储侧壁分别位于所述下电极的相对两侧上，并且，所述电极侧壁与所述存储侧壁横向间隔开并且横向地位于所述存储侧壁之间；以及上电极，覆盖所述数据存储元件。
根据本发明的另一个方面，提供了一种用于形成包括存储器单元的集成电路的方法，所述方法包括：在衬底上形成下导电层；形成覆盖所述下导电层的数据存储层；形成覆盖所述数据存储层的上导电层；图案化所述上导电层、所述数据存储层和所述下导电层，以分别形成堆叠在所述衬底上的上电极、数据存储元件和下电极，其中，所述图案化在所述数据存储元件的存储侧壁中形成侧壁缺陷；以及对所述下电极实施蚀刻，以使所述下电极的电极侧壁分别相对于相邻的存储侧壁横向地凹进。
根据本发明的又一个方面，提供了一种集成电路，包括：下导线；下绝缘层，覆盖所述下导线；第一通孔，延伸穿过所述下绝缘层到所述下导线；以及存储器单元，覆盖并且直接位于所述第一通孔上，其中，所述存储器单元包括下电极、覆盖所述下电极的数据存储元件以及覆盖所述数据存储元件的上电极，其中，所述下电极的侧壁分别相对于所述数据存储元件的相邻侧壁横向地凹陷，其中，所述数据存储元件包括中央数据部分和一对外围数据部分，其中，所述外围数据部分分别位于所述中央数据部分的相对两侧上并且分别与所述数据存储元件的相邻侧壁邻接，其中，所述外围数据部分相对于所述中央数据部分具有升高的晶体缺陷浓度，并且，所述下电极的每个侧壁均横向地位于所述中央数据部分与所述外围数据部分中相邻的一个外围数据部分之间。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1示出了包括具有凹陷的底部电极侧壁的电阻式随机存取存储器 (RRAM)单元的集成电路(IC)的一些实施例的截面图。
图2A至图2G示出了图1的IC的各种其他更详细的实施例的截面图。
图3示出了图2A至图2G的IC的一些更详细的实施例的放大的截面图。
图4、图5、图6A、图6B、图7A、图7B、图8、图9A、图9B和图 10至图19示出了用于形成包括具有凹陷的底部电极侧壁的RRAM单元的集成电路的方法的一些实施例的一系列截面图。
图20示出了图4至图5、图6A、图6B、图7A、图7B、图8、图9A、图9B和图10至图19的方法的一些实施例的流程图。
具体实施方式
以下公开内容提供了用于实现本发明的不同特征的许多不同实施例或实例。下面描述了组件和布置的特定实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身并不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，在本文中可以使用诸如“在...之下”、“在... 下面”、“下部”、“在...之上”、“上部”等的空间相对术语来描述如图中所示的一个元件或部件与另一个(另一些)元件或部件的关系。除了图中所示的取向之外，空间相对术语旨在包含在使用或操作中的器件的不同取向。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在本文中使用的空间相对描述符同样可以做出相应地解释。
电阻式随机存取存储器(RRAM)单元通常包括底部电极、覆盖底部电极的数据存储元件、以及覆盖数据存储元件的顶部电极。尽管数据存储元件通常是绝缘的，但是数据存储元件可以通过对RRAM单元施加适当的电压而形成的导电细丝进行导电。例如，导电细丝可以诸如由数据存储元件中的缺陷(例如，氧空位或一些其他类型的缺陷)限定。一旦形成导电细丝，通过对RRAM单元施加适当的电压，导电细丝可以被复位(即，断开，导致高电阻)或置位(重新形成，导致较低的电阻)。利用低电阻和高电阻来表示数据位(即，“1”或“0”)，从而允许数据存储。
根据一种用于形成RRAM单元的方法，形成覆盖衬底的底部电极层。此外，形成覆盖底部电极层的电介质数据存储层，并且形成覆盖电介质数据存储层的顶部电极层。对顶部电极层实施第一蚀刻以形成覆盖电介质数据存储层的顶部电极。此外，形成覆盖电介质数据存储层的侧壁间隔件，并且作为顶部电极的侧壁的衬垫。在存在侧壁间隔件的情况下，对电介质数据存储层和底部电极层实施第二次蚀刻，以形成数据存储元件和底部电极。数据存储元件位于顶部电极之下，并且底部电极位于数据存储元件之下。
该方法的挑战在于第二蚀刻通常通过等离子体蚀刻来实施，这可能会损坏数据存储元件的侧壁。例如，等离子体可能在数据存储元件的侧壁中形成针孔缺陷。针孔缺陷干扰限定导电细丝的缺陷，由此导致沿着数据存储元件的侧壁的异常和/或不均匀的导电细丝。这种异常和/或不均匀的导电细丝可能导致RRAM单元的高电阻状态的巨大变化。此外，异常和/或不均匀的导电细丝可能导致区分RRAM单元的低电阻状态和RRAM单元的高电阻状态之间的模糊性。因此，针孔缺陷可能对RRAM单元的可靠性和稳定性产生负面影响。
鉴于上述情况，本申请的各种实施例涉及包括具有凹陷的底部电极侧壁的RRAM单元的集成电路，以减轻侧壁等离子体损伤的影响，以及用于形成RRAM单元的方法。在一些实施例中，RRAM单元包括底部电极、数据存储元件和顶部电极。底部电极包括分别在底部电极的相对侧上的一对电极侧壁。数据存储元件覆盖底部电极并且包括一对存储侧壁。存储侧壁分别位于底部电极的相对侧上。电极侧壁横向地与存储侧壁间隔开，并且横向地位于存储侧壁之间，使得电极侧壁相对于存储侧壁是凹陷的。顶部电极覆盖数据存储元件。
因为电极侧壁相对于存储侧壁是凹陷的，所以底部电极沿着存储侧壁产生弱电场。请注意，由于电极侧壁是凹陷的，所以电场集中在底部电极的拐角处，并且底部电极的拐角与存储侧壁横向地间隔开。由于沿着存储侧壁的电场低，所以导电细丝不会或者不太可能沿着存储侧壁形成。这进而防止存储侧壁中的缺陷(例如，针孔缺陷或一些其他合适的缺陷)干扰导电细丝。例如，这种缺陷可以在形成IC期间形成。此外，由于缺陷不会或者不太可能干扰导电细丝，所以RRAM单元具有高稳定性和高可靠性。例如，切换窗口(即，低电阻状态和高电阻状态之间的间隔)很大，并且切换窗口是稳定的(即，基本上均匀)。
参照图1，提供了包括具有凹陷的底部电极侧壁104s的RRAM单元 102的IC的一些实施例的截面图100。如下所述，由于凹陷的底部电极侧壁104s，RRAM单元102具有高可靠性和高稳定性。RRAM单元102包括底部电极104、数据存储元件106和顶部电极108。
底部电极104是导电的并且可以是或者包括例如氮化钽(例如，TaN)、氮化钛(例如，TiN)、铂(例如Pt)、铱(例如，Ir)、钌(例如，Ru)、钨(例如，W)、一些其它合适的导电材料或上述的任何组合。此外，底部电极104在底部电极104的相对两侧上具有一对侧壁104s。侧壁104s是凹陷的，使得每个侧壁104s都从数据存储元件106的相邻侧壁106s横向地偏移距离D。距离D可以是例如约3至5纳米、约5至10纳米、约1 至20纳米或约5至20纳米。此外，距离D可以是例如大于约2、3、5或 10纳米。在一些实施例中，侧壁104s是弯曲的和/或凹陷的。在其他实施例中，当在侧面观察时，侧壁104s是平坦的和/或平面的。在另外的其他实施例中，侧壁104s具有一些其他合适的轮廓和/或形状。
数据存储元件106覆盖底部电极104。在一些实施例中，数据存储元件106具有大于底部电极104的第二宽度W2的第一宽度W1。第一宽度 W1可以是例如约50至500纳米、约50至200纳米、约200至400纳米、约500至600纳米或约100至400纳米。第一宽度W1可以是例如距离D 的约2.5至100倍、距离D的约2.5至50倍、距离D的约50至100倍、或者距离D的约20至70倍。第二宽度W2可以是例如约10至460纳米、约40至490纳米、约10至200纳米、约200至400纳米或约100至300 纳米。第二宽度W2可以是例如距离D的约0.5至92倍、距离D的约0.5 至45倍、距离D的约45至92倍、或者距离D的约20至70倍。数据存储元件106根据对RRAM单元102两端施加的电压在高电阻状态和低电阻状态之间可逆地改变。高电阻状态和低电阻状态可以用于表示数据位(即，“1”或“0”)。数据存储元件106是或者包括氧化铪(例如，HfO)、氧化钽(例如，TaO)、氧化铌(例如，NbO)、氧化钒(例如，VO)、氧化铝(例如，AlO)、氧化钛(例如，TiO)、钽钛氧化物(例如，TaTiO)、铪铝氧化物(例如，HfAlO)、铪钽氧化物(例如，HfTaO)、钽铝氧化物 (例如，TaAlO)、锆镧氧化物(例如，ZrLaO)、一些其他合适的高k电介质、一些其他合适的电介质、或上述的任何组合。如本文所使用的，例如，高k电介质可以是具有大于约3.9、5、10、15或20的介电常数k的电介质。此外，数据存储元件106包括缺陷110和导电细丝112。为了便于说明，仅将一些缺陷110标记为110。
缺陷110沿着数据存储元件106的侧壁106s，并且可以是或者包括例如在数据存储元件106的晶格中的针孔缺陷或一些其他合适的缺陷。在一些实施例中，底部电极104的侧壁104s与缺陷110横向间隔开。在一些实施例中，缺陷110位于数据存储元件106的一对外围部分106p。数据存储元件106的外围部分106p分别是在数据存储元件106的相对两侧上，并且分别界定和限定数据存储元件106的侧壁106s。此外，数据存储元件106 的外围部分106p分别在数据存储元件106的中央部分106c的相对两侧上，并且相对于数据存储元件106的中央部分106c具有升高的缺陷(例如，针孔缺陷或一些其他合适的晶体缺陷)浓度。在一些实施例中，数据存储元件106的外围部分106p和/或缺陷110不覆盖底部电极104。在一些实施例中，底部电极104的侧壁104s各自横向地位于数据存储元件106的中央部分106c和数据存储元件106的相邻的一个外围部分106p之间。导电细丝 112横向间置在数据存储元件106的侧壁106s之间并且与缺陷110横向偏移。在一些实施例中，导电细丝112完全位于底部电极104上方、和/或由数据存储元件106中的氧空位或一些其他合适的缺陷限定。
顶部电极108覆盖数据存储元件106，并且可以是或者包括例如氮化钛(例如，TiN)、氮化钽(例如，TaN)、铂(例如，Pt)、铱(例如， Ir)、钨(例如，W)、一些其他合适的导电材料、或上述的任意组合。此外，顶部电极108在顶部电极108的相对两侧上具有一对侧壁108s。
在使用RRAM单元102期间，导电细丝112被重置或断开以将数据存储元件106改变为第一电阻状态(例如，高电阻状态)，并且被置位或者重新形成为将数据存储元件改变为第二电阻状态(例如，低电阻状态)。通过使用底部电极104和顶部电极108在导电细丝112两端施加适当的电场来重置或置位导电细丝。
通过使底部电极104的侧壁104s凹陷，沿着数据存储元件106的侧壁 106s以及因此沿着缺陷110的电场是低的。即，电场集中在底部电极104 的拐角处。此外，凹陷使底部电极104的拐角远离数据存储元件106的侧壁106s和缺陷110。因此，数据存储元件106的侧壁106s和缺陷110两端的电场是低的。因为侧壁106s和缺陷110两端的电场低，所以导电细丝112 不会或者不太可能沿着数据存储元件106的侧壁106s形成。这继而防止缺陷110干扰RRAM单元102的切换，或者以其他方式减轻缺陷110对RRAM 单元102的切换的影响。
参照图2A，提供了图1的IC的一些更详细的实施例的截面图200A。如图所示，下导线202凹入到下部层间介电(ILD)层204中，并且具有与下ILD层204的顶表面齐平或基本上齐平的顶表面。下ILD层204可以是或者包括例如二氧化硅(例如，SiO2)、低k电介质、氮化硅(例如，SiN)、一些其他合适的电介质或上述的任意组合。如本文所使用的，例如，低k 电介质可以是具有小于约3.9、3、2或1的介电常数k的电介质。下导线 202可以是或者包括例如铝铜(例如，AlCu)、铜(例如，Cu)、铝(例如，Al)、钽(例如，Ta)、氮化钛(例如，TiN)、氮化钽(例如，TaN)、一些其他合适的导电材料或上述的任意组合。在一些实施例中，下导线202 和下ILD层204部分地限定位于RRAM单元102下方的互连结构、和/或覆盖在半导体衬底(未示出)和/或形成在半导体衬底的顶部中的半导体器件(未示出)上方。
下绝缘层206覆盖下导线202和下ILD层204，并且容置BEVA 208。此外，如下所述，下绝缘层206可以在形成IC期间用作蚀刻停止。下绝缘层206可以是或者包括例如碳化硅(例如，SiC)、氮化硅(例如，SiN)、一些其他合适的电介质或者上述的任何组合。
BEVA 208支撑RRAM单元102并且从RRAM单元102的底部电极 104延伸穿过下绝缘层206直至下导线202。在一些实施例中，BEVA 208 的顶表面与下绝缘层206的顶表面齐平或基本上齐平。此外，在一些实施例中，BEVA 208不同于底部电极104。BEVA 208可以是或者包括例如铜 (例如，Cu)、铝铜(例如，AlCu)、铝(例如，Al)、钨(例如，W)、氮化钛(例如，TiN)、氮化钽(例如，TaN)、钽(例如，Ta)、一些其他合适的导电材料或上述的任意组合。
在一些实施例中，BEVA 208是同质的(例如，单一材料)。在一些这样的实施例中，BEVA 208与底部电极104集成在一起和/或与底部电极104 相同的材料。在其他实施例中，BEVA 208是异质的。在一些这样的实施例中，BEVA 208包括导电插塞209和阻挡元件210。阻挡元件210罩住导电插塞209的下侧，并且阻挡来自导电插塞209的材料扩散或者以其他方式穿过阻挡元件210到达底部结构。阻挡元件210可以是或者包括例如氮化钛(例如，TiN)、氮化钽(例如，TaN)、钽(例如，Ta)、用于导电插塞209的一些其他合适的导电阻挡材料、或上述的任意组合。导电插塞209 可以是或者包括例如铜(例如，Cu)、铝铜(例如，AlCu)、铝(例如， Al)、钨(例如，W)、一些其他合适的导电材料、或上述的任意组合。在一些实施例中，导电插塞209与底部电极104集成在一起和/或与底部电极104相同的材料。
硬掩模211覆盖RRAM单元102，并且间隔件212覆盖RRAM单元 102的数据存储元件106。间隔件212包括与RRAM单元102的顶部电极 108的相对侧壁分别邻接的一对段部(segment)。在一些实施例中，所述段部分别与硬掩模211的相对侧壁邻接，所述硬掩模211分别与顶部电极 108的相对侧壁对齐。在一些实施例中，间隔件212沿着顶部电极108的侧壁横向延伸以闭合路径完全围住顶部电极108。注意，这在图2A的横截面视图200A中是不可见的。在一些实施例中，间隔件212比数据存储元件 106的顶表面低(例如，由于过度蚀刻)。硬掩模211和间隔件212可以各自是或者包括例如氮化硅(例如，SiN)、氧化硅(例如，SiO)、氮氧化硅(例如，SiON)、一些其他合适的电介质或者上述的任何组合。
上绝缘层214作为RRAM单元102和间隔件212的侧壁的衬垫，并且还覆盖硬掩模211和下绝缘层206。在一些实施例中，上绝缘层214是共形的和/或整体具有基本均匀的厚度。此外，上ILD层216覆盖上绝缘层214 和下绝缘层206。上绝缘层214可以是或者包括例如氧化硅、一些其他的电介质或上述的任何组合。上绝缘层214可以是或者以其他方式包括例如二氧化硅(例如，SiO2)、低k电介质、氮化硅(例如，SiN)、一些其他合适的电介质或上述的任何组合。
上导线218和顶部电极通孔(TEVA)220位于RRAM单元102上方，并且位于上ILD层216内。上导线218凹进至上ILD层216的顶表面中，使得上导线218的顶表面与上ILD层216的顶表面齐平或基本齐平。TEVA 220从上导线218延伸穿过上ILD层216、上绝缘层214和硬掩模211至顶部电极108。在一些实施例中，上导线218和TEVA 220是集成的。上导线 218和TEVA 220可以各自是或者包括例如铝铜(例如，AlCu)、铜(例如，Cu)、铝(例如，Al)、钽(例如，Ta)、氮化钛(例如，TiN)、氮化钽(例如，TaN)、一些其他的导电材料或上述的任何组合。
参考图2B，提供了图1的IC的一些其他更详细的实施例的截面图 200B。如图所示，图2B是图2A的变型，其中，RRAM单元102还包括在顶部电极108和数据存储元件106之间的覆盖元件224。在一些实施例中，间隔件212的段部分别邻接覆盖元件224的相对侧壁，覆盖元件224分别与顶部电极108的相对侧壁对齐。覆盖元件224相对于数据存储元件106 具有低浓度的氧、以及相对于顶部电极108和/或底部电极104的与氧的高反应性(例如，依靠较少的能量与氧反应)。此外，覆盖元件224可以是或者包括例如钛(例如，Ti)、铪(例如，Hf)、锆(例如，Zr)、镧(例如，La)、钽(例如，Ta)、铝(例如，Al)、一些其他合适的金属或上述的任何组合。
如上所述，导电细丝112例如可以由数据存储元件106中的氧空位限定。此外，如上所述，导电细丝112被断开以及重新形成，以使数据存储元件106在不同的电阻状态之间进行改变。断开导电细丝112用来自沿着数据存储元件106的顶表面的储体(reservoir，未示出)的氧离子填充导电细丝112的一些氧空位。重新形成导电细丝112将氧离子移动到储体以生成延伸导电细丝112的氧空位。覆盖元件224增加了储体的尺寸，因此
RRAM单元102的切换窗口大。切换窗口可以是例如RRAM单元102的高电阻状态和RRAM单元102的低电阻状态之间的分隔。
参照图2C，提供了图1的IC的一些其他更详细的实施例的截面图 200C。如图所示，图2C是图2A的变型，其中，底部电极104和BEVA 208 是集成的并且至少部分地由底部电极104和BEVA 208共有的下导电结构 226限定。在一些实施例中，底部电极104和/或BEVA 208还由阻挡元件 210限定。阻挡元件210悬于(overhang)下绝缘层206之上，并且罩住下导电结构226的下侧以阻挡下导电结构226的材料扩散或者以其他方式穿过阻挡元件210移动至下面的结构。阻挡元件210可以是或者包括例如钽 (例如，Ta)、钛(例如，Ti)、氮化钛(例如，TiN)、氮化钽(例如， TaN)、用于下导电结构226的一些其他合适的阻挡材料、或上述的任何组合。下导电结构226可以是或者包括例如铝铜(例如，AlCu)、铜(例如，Cu)、铝(例如，Al)、一些其他合适的金属或上述的任何组合。在一些实施例中，下导电结构226是同质的(例如，单一材料)。
参照图2D，提供了图1的IC的一些其他更详细的实施例的截面图 200D。如图所示，图2D是图2C的变型，其中，RRAM单元102还包括在顶部电极108和数据存储元件106之间的覆盖元件224。
参照2E和图2F，提供了图1的IC的一些其他更详细的实施例的截面图200E、200F。如图所示，图2E和图2F分别是图2C和图2D的变型，其中，省略了阻挡元件210。下导电结构226可以是或者包括例如钽(例如，Ta)、钛(例如，Ti)、氮化钛(例如，TiN)、氮化钽(例如，TaN)、一些其他合适的金属、一些其他合适的金属氮化物或上述的任何组合。在一些实施例中，下导电结构226是同质的(例如，单一材料)。
参照图2G，提供了图1的IC的一些更详细的实施例的截面图200G。图2G是图2A的变型，其中，底部电极104的侧壁104s具有平坦的和/或平面的轮廓，而不是弯曲的轮廓。虽然图2A是用平坦的和/或平面的轮廓修改的，但是应该理解，图2B至图2F中的任何一个也可以修改为平坦的和/或平面的轮廓。例如，在图2B至图2F中的任何一个中，底部电极104 的侧壁104s可以具有平坦的和/或平面的轮廓。此外，尽管图2A至图2F 将底部电极104的侧壁104s示出为具有弯曲轮廓，并且尽管图2G将底部电极104的侧壁104s示出为具有平坦的和/或平面的轮廓，但是在其他实施例中侧壁104s可以具有其他轮廓和/或形状。
参考图3，提供了图2A至图2G的IC的一些实施例的放大的截面图 300。尽管图3是以图2A的截面图200A示出的，但是图2A至图2G的截面图200A至200G中的任何一个均可以例如在方框BX内截取。IC包括存储区域302和逻辑区域304。存储区域302容置RRAM单元102。RRAM 单元102设置在BEVA 208上并且位于TEVA 220的下面。此外，RRAM 单元102的底部电极104具有凹陷的侧壁以减轻在RRAM单元102的数据存储元件106中的侧壁缺陷的影响。
在一些实施例中，RRAM单元102是限定存储区域302中的存储器单元阵列(未标记)的多个RRAM单元中的一个。在一些实施例中，存储器单元阵列的每个RRAM单元都是参照图1或图2A至图2G中的任何一个示出和描述为RRAM单元102。在一些实施例中，存储器单元阵列的每个 RRAM单元均设置在BEVA上并且位于TEVA的下方，并且具有底部电极，该底部电极具有凹陷的侧壁。在一些实施例中，存储器单元阵列的每个
RRAM单元位于存取器件306的上面并且电连接到存取器件306。存取器件306促进对存储器单元阵列中的相应的RRAM单元的存取或选择，并且可以是例如绝缘场效应晶体管(IGFET)、金属氧化物半导体场效应晶体管(MOSFET)或一些其他合适类型的半导体器件。
逻辑区域304容置逻辑器件308。逻辑器件308可以是或者包括例如 IGFET、MOSFET或一些其他合适类型的半导体器件。在一些实施例中，逻辑器件308是多个逻辑器件中限定逻辑核心(未标记)的一个。在一些这样的实施例中，逻辑核心的操作由存储器单元阵列支持或辅助，和/或存储器单元阵列是嵌入式存储器。此外，在一些实施例中，逻辑器件308支持RRAM单元102和/或存储器单元阵列的操作。例如，逻辑器件308可以促进对RRAM单元102和/或存储器单元阵列的数据的读取和/或写入数据。
除了RRAM单元102和逻辑器件308之外，IC还包括半导体衬底310 和BEOL互连结构312。半导体衬底310支撑并且部分地限定逻辑器件308，并且在一些实施例中，支撑并且部分地限定存取器件306。在一些实施例中，半导体衬底310还支撑并且部分地限定包括逻辑器件308的逻辑核心。半导体衬底310可以是例如块状硅衬底、绝缘体上硅(SOI)衬底或一些其他合适类型的半导体衬底。BEOL互连结构312位于半导体衬底310的上方并且容置RRAM单元102。在一些实施例中，BEOL互连结构312还位于包括RRAM单元102的存储器单元阵列的上面并且容置包括RRAM单元102的存储器单元阵列。BEOL互连结构312包括电介质堆叠层和多个导电部件。
电介质堆叠层包括覆盖半导体衬底310和逻辑器件308的下ILD层 204。在一些实施例中，下ILD层204还覆盖存取器件306。电介质堆叠层还包括覆盖下ILD层204的下绝缘层206、覆盖下绝缘层206的上绝缘层 214、以及覆盖上绝缘层214的上ILD层216。
导电部件堆叠在电介质堆叠层中以限定互连RRAM单元102、逻辑器件308以及IC的其他器件(例如，存取器件306)的导电路径。导电部件包括下导线202、上导线218、BEVA 208和TEVA 220。此外，导电部件包括多个附加通孔314和多条附加导线316。附加通孔314和附加导线316 可以是或者包括例如钨(例如，W)、铜(例如，Cu)、铝铜(例如，AlCu)、铝(例如，Al)、一些其他合适的导电材料或者上述的任何组合。
参照图4、图5、图6A、图6B、图7A、图7B、图8、图9A、图9B 和图10至图19，提供了用于形成包括具有凹陷的底部电极侧壁的RRAM 单元的IC的方法的一些实施例的一系列截面图400、500、600A、600B、 700A、700B、800、900A、900B、1000至1900。该IC可以是例如图2A 至图2G中的任何一个的IC。
如图4的截面图400所示，提供或者形成了衬底402。衬底402包括下导线202和下ILD层204。此外，在一些实施例中，衬底402包括图3 的半导体衬底310、图3的BEOL互连结构312的位于下导线202下面的部分、图3的存取器件306、图3的逻辑器件308或上述的任何组合。下导线202凹入到下ILD层204的顶部中，使得下导线202的顶表面与下ILD 层204的顶表面齐平或基本平齐。下导线202可以是或者包括例如氮化钛 (例如，TiN)、钽(例如，Ta)、氮化钽(例如，TaN)、钛(例如，Ti)、铝(例如，Al)、铝铜(例如，AlCu)、铜(例如，Cu)、一些其他合适的导电材料或上述的任何组合。下ILD层204可以是或者包括例如氮化硅 (例如，SiN)、氧化硅(例如，SiO)、碳化硅(例如，SiC)、低k介电层、一些其他合适的电介质、或上述的任何组合。
还由图4的截面图400所示，形成覆盖衬底402的下绝缘层206。下绝缘层206可以是或者包括例如碳化硅(例如，SiC)、氮化硅(例如，SiN)、氧化硅(例如，SiO)、氮氧化硅(例如，SiON)、一些其他合适的电介质或上述的任何组合。此外，下绝缘层206可以例如通过化学汽相沉积 (CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、一些其他合适的沉积工艺或上述的任意组合形成。
如图5的截面图500所示，在下绝缘层206中实施第一蚀刻以形成覆盖并暴露下导线202的下开口502。在一些实施例中，用于实施第一蚀刻的工艺包括在下绝缘层206上形成光刻掩模504。可以例如通过在下绝缘层206上沉积光刻层并且利用下开口502的布局图案化光刻层来形成光刻掩模504。沉积可以例如通过旋涂或一些其他合适的沉积工艺来实施，和/ 或图案化可以例如通过光刻或一些其他合适的图案化工艺来实施。一个或多个第一蚀刻剂被施加到下绝缘层206，直到通过第一蚀刻剂到达下导线 202。此后通过例如等离子体灰化或一些其他合适的去除工艺去除光刻掩模 504。
如图6A的截面图600A所示，形成覆盖下绝缘层206的阻挡层602，并且阻挡层602还形成作为下开口502(参见图5)的衬垫以部分地填充下开口502。在一些实施例中，阻挡层602共形地衬垫下开口502。阻挡层 602是导电的并且在一些实施例中是同质的(例如，单一材料)。阻挡层 602可以是或者例如包括钛(例如，Ti)、氮化钛(例如，TiN)、钽(例如，Ta)、氮化钽(例如，TaN)、一些其他合适的导电材料、或上述的任何组合。此外，阻挡层602可以例如通过CVD、PVD、一些其他合适的沉积工艺或上述的任何组合来形成。
还如图6A的截面图600A所示，形成覆盖阻挡层602的下导电层604，并且下导电层604还形成为填充下开口502(参见图5)在阻挡层602上方的剩余部分。下导电层604是与阻挡层602不同的材料，并且在一些实施例中是同质的(例如，单一材料)。此外，下导电层604和阻挡层602在下开口502中限定BEVA 208。下导电层604可以是或者包括例如铜(例如，Cu)、铝铜(例如，AlCu)、铝(例如，Al)、钨(例如，W)、一些合适的其他金属、一些其他合适的导电材料或上述的任何组合。在一些实施例中，阻挡层602是或者包括针对下导电层604的阻挡材料，以便于防止下导电层604的材料扩散或穿过阻挡层602移动到周围结构。下导电层604 可以通过例如CVD、PVD、溅射、化学镀、电镀、一些其他合适的镀敷或沉积工艺或上述的任意组合形成。
图6A针对形成图2A至图2D和图2G的IC。在其他实施例中，当形成图2E和图2F的IC时，实施图6B的动作以代替图6A的动作。在其他这样的实施例中，如图6B的截面图600B所示，下导电层604形成为覆盖下绝缘层206并且还填充下开口502(参见图5)。然而，与图6A相反，省略了图6A的阻挡层602。请注意，这在下文中未示出，因为从图6A继续说明该方法的其余部分。例如，下导电层604可以如参照图6A所描述的形成。
如图7A的截面图700A所示，对下导电层604(参见图6A)和阻挡层 602(参见图6A)的顶表面实施第一平坦化，直到到达下绝缘层206，以在下开口502(参见图5)中形成导电插塞209和阻挡元件210。导电插塞209 和阻挡元件210限定BEVA 208并且分别由下导电层604和阻挡层602形成。第一平坦化可以例如通过化学机械抛光(CMP)或一些其他的平坦化工艺来实施。
如图7B的截面图700B所示，形成覆盖BEVA 208和下绝缘层206的底部电极层702。底部电极层702是导电的，并且可以是或者包括例如铂 (例如，Pt)、铱(例如，Ir)、钌(例如，Ru)、钨(例如，W)、氮化钽(例如，TaN)、一些其他合适的金属、一些其他合适的金属氮化物、或上述的任何组合。底部电极层702可以通过例如CVD、PVD、化学镀、电镀、溅射、一些其他合适的镀敷或沉积工艺或上述的任意组合形成。
图7A和图7B针对形成图2A、图2B和图2G的IC并且从图6A开始。在其他实施例中，当形成图2C至图2F的IC时，实施图8的动作以代替图 7A和图7B的动作。图8从图6A开始进行以形成图2C和图2D的IC，如图所示，并且从图6B开始进行以形成图2E和图2F的IC。在其他实施例中，如图8的截面图800所示，对下导电层604的顶表面实施第一平坦化，并且在到达阻挡层602(如果存在的话)和下绝缘层206之前停止。然后可以使用下导电层604和阻挡层602(如果存在的话)来代替图7B的底部电极层702。然而，请注意，由于从图7B继续说明了该方法的其余部分，所以这在下文中未示出。
如图9A的截面图900A所示，在底部电极层702上形成数据存储层902 和顶部电极层904。数据存储层902形成为覆盖底部电极层702。顶部电极层904形成为覆盖数据存储层902。顶部电极层904是导电的，并且可以是或者包括例如氮化钛(例如，TiN)、氮化钽(例如，TaN)、一些其他合适的金属氮化物、铂(例如，Pt)、铱(例如，Ir)、钨(例如，W)、一些其他合适的金属或上述的任何组合。数据存储层902根据施加在数据存储层902上的电压在第一数据状态(例如，第一电阻)和第二数据状态 (例如，第二电阻)之间可逆地改变。数据存储层902可以是或者包括例如氧化铪(例如，HfO)、氧化钽(例如，TaO)、氧化铌(例如，NbO)、氧化钒(例如，VO)、氧化铝(例如AlO)、氧化钛(例如，TiO)、钽钛氧化物(例如，TaTiO)、铪铝氧化物(例如，HfAlO)、铪钽氧化物(例如，HfTaO)、钽铝氧化物(例如，TaAlO)、一些其他合适的高k电介质、或上述的任何组合。在一些实施例中，顶部电极层904和数据存储层902 通过CVD、PVD、化学镀、电镀、溅射、一些其他合适的镀敷或沉积工艺、或上述的任意组合形成。
图9A涉及形成图2A、图2C、图2E和图2G的IC。在其他实施例中，例如，当形成图2B、图2D或图2F的IC时，可以实施图9B的动作来代替图9A的动作。在这样的其他实施例中，如图9B的截面图900B所示，覆盖层906形成为覆盖数据存储层902，并且随后形成覆盖覆盖层906的顶部电极层904。覆盖层906相对于数据存储层902具有低浓度的氧，并且相对于顶部电极层904和/或底部电极层702具有与氧的高反应性(例如，依靠更少能量与氧反应)。覆盖层906可以是或者包括例如钛(例如，Ti)、铪(例如，Hf)、锆(例如，Zr)、镧(例如，La)、钽(例如，Ta)、铝(例如，Al)、一些其他合适的金属或上述的任何组合。此外，覆盖层 906可以通过例如CVD、PVD、化学镀、电镀、溅射、一些其他合适的镀敷或沉积工艺、或上述的任意组合形成。
在形成覆盖层906和顶部电极层904之后，然后覆盖层906可以与顶部电极层904一起图案化，以形成待制造的RRAM单元。但是，请注意，由于从图9A继续说明了该方法的其余部分，所以这在下文中未示出。
鉴于上述情况，图6A、图6B、图7A、图7B、图8、图9A和图9B 描述了该方法的各种不同的实施例。图6A和图6B是可选实施例，使得该方法从图5的动作进行到以下二者之一：1)图6A的动作；和2)图6B的动作。图8对于图7A和图7B的实施例是可选的，使得该方法从图6A或图6B的动作进行到以下二者之一：1)图7A和图7B的动作；和2)图8 的动作。图9A和图9B是可选实施例，使得该方法从图7B或者图8的动作进行到以下二者之一：1)图9A的动作；或者2)图9B的动作。因此，在一些实施例中，该方法包括以下顺序：图5的动作到图6A的动作再到图 7A的动作再到图7B的动作再到图9A的动作再到图10的动作。请注意，图10至图19的动作被示出为从该顺序开始，但是在其他实施例中可以从以下顺序中的任一个开始。在其他实施例中，该方法包括以下顺序：图5 的动作到图6A的动作到图7A的动作到图7B的动作到图9B的动作到图 10的动作。在其他实施例中，该方法包括以下顺序：图5的动作到图6A 的动作到图8的动作到图9A的动作到图10的动作。在其他实施例中，该方法包括以下顺序：图5的动作到图6A的动作到图8的动作到图9B的动作到图10的动作。在其他实施例中，该方法包括以下顺序：图5的动作到图6B的动作到图7A的动作到图7B的动作到图9A的动作到图10的动作。在其他实施例中，该方法包括以下顺序：图5的动作到图6B的动作到图 7A的动作到图7B的动作到图9B的动作到图10的动作。在其他实施例中，该方法包括以下顺序：图5的动作到图6B的动作到图8的动作到图9A的动作到图10的动作。在其他实施例中，该方法包括以下顺序：图5的动作到图6B的动作到图8的动作到图9B的动作到图10的动作。
如图10的截面图1000所示，形成覆盖顶部电极层904(参见图9A) 的RRAM单元区域的硬掩模211，顶部电极层904位于BEVA 208上方。硬掩模211可以是或者包括例如氮化硅(例如，SiN)、一些其他合适的氮化物、一些其他合适的电介质或上述的任何组合。此外，硬掩模211可以通过例如在顶部电极层904上沉积硬掩模层并且将硬掩模层图案化成硬掩模211来形成。沉积可以通过例如CVD、PVD或一些其他合适的沉积工艺来实施、和/或图案化可以通过使用例如光刻/蚀刻工艺或一些其他合适的图案化工艺来实施。
还如图10的截面图1000所示，在硬掩模211存在的情况下，对顶部电极层904(参见图9A)实施第二蚀刻，以形成在硬掩模211下方的顶部电极108。在一些实施例中，数据存储层902用作第二蚀刻的蚀刻停止和/ 或第二蚀刻延伸到数据存储层902中以部分地蚀刻数据存储层902。
如图11的截面图1100所示，间隔层1102形成为覆盖且衬垫图10的结构。在一些实施例中，间隔层1102共形地形成，和/或通过CVD、PVD、一些其他合适的沉积工艺、或上述的任何组合形成。间隔层1102可以是例如氮化硅(例如，SiN)、一些其他合适的氮化物、一些其他合适的电介质、或上述的任何组合。
如图12的截面图1200所示，对间隔层1102(参见图11)实施第三蚀刻以回蚀刻间隔层1102并且由间隔层1102形成间隔件212。间隔件212 包括分别位于顶部电极108的相对侧壁上的一对段部。此外，在一些实施例中，段部分别位于硬掩模211的相对侧壁上，和/或硬掩模211的相对侧壁分别与顶部电极108的相对侧壁齐平。用于实施第三蚀刻的工艺可以包括例如将一种或多种蚀刻剂施加到间隔层1102以去除间隔层1102的水平段部而不去除间隔层1102的垂直段部，使得至少一个垂直段部对应于间隔件212。
如图13的截面图1300所示，在间隔件212和硬掩模211存在的情况下，对数据存储层902(参见图12)和底部电极层702(参见图12)实施第四蚀刻以形成数据存储元件106和底部电极104。数据存储元件106位于顶部电极108下方并且由数据存储层902形成。底部电极104位于数据存储元件106下方并且由底部电极层702形成。在一些实施例中，数据存储元件106和底部电极104的宽度W为约50至500纳米、约50至200纳米、约300至500纳米或约150至350纳米。第四蚀刻沿着数据存储元件 106的侧壁106s形成缺陷110，并且在一些实施例中，形成与数据存储元件106的侧壁106s齐平的底部电极104的侧壁104s。为了便于说明，仅将一个缺陷110标记为110。缺陷110可以是或者包括例如数据存储元件106 的晶格中的针孔缺陷或一些其他合适的缺陷。
用于实施第四蚀刻的工艺可以包括例如将一种或多种蚀刻剂施加到数据存储层902和底部电极层702，直到通过蚀刻剂到达下绝缘层206。在一些实施例中，第四蚀刻是或者包括等离子体蚀刻，使得蚀刻剂可以是或者包括例如离子或一些其他合适的基于等离子体的蚀刻剂。此外，在一些实施例中，第四蚀刻是各向异性的。间隔件212和硬掩模211限定用于第四蚀刻的掩模，并且下绝缘层206用作第四蚀刻的蚀刻停止层。
如图14的截面图1400所示，对底部电极104的侧壁104s中实施第五蚀刻，以使底部电极104的侧壁104s相对于数据存储元件106的侧壁106s 凹进距离D。距离D可以是例如约5至20纳米、约5至10纳米、约10 至20纳米或约1至50纳米。在第五次蚀刻之前，底部电极104的宽度W 可以是例如距离D的约2.5至500倍、距离D的约2.5至200倍、距离D 的约300至500倍、或者距离D的约150至350倍。第五次蚀刻之后，底部电极104的宽度W可以是例如距离D的约0.5至92倍、距离D的约0.5 至45倍、距离D的约45至92倍、或者距离D的约20至70倍。在一些实施例中，底部电极104的侧壁104s也完全位于数据存储元件106的侧壁 106s之间。在一些实施例中，底部电极104的侧壁104s具有弯曲的横截面轮廓、平坦的和/或平面的横截面轮廓、或者一些其他合适的横截面轮廓。
沿着数据存储元件106的侧壁106s的缺陷110集中在数据存储元件 106的一对外围部分106p中。数据存储元件106的外围部分106p分别位于数据存储元件106的相对两侧上，并且分别位于数据存储元件106的中央部分106c的相对两侧上。此外，数据存储元件106的外围部分106p相对于数据存储元件106的中央部分106c具有升高的缺陷(例如，针孔缺陷或一些其他合适的晶体缺陷)浓度。底部电极104的每个侧壁104s均凹进距离D直到与缺陷110横向间隔开。此外，在一些实施例中，底部电极104 的每个侧壁104s均凹进距离D，直到位于数据存储元件106的中央部分 106c与数据存储元件106的相邻的一个外围部分106p之间。在一些实施例中，通过在显微镜下分析数据存储元件106来确定数据存储元件106的中央部分106c和外围部分106p的边界。例如，显微镜可以用于观察数据存储元件106中的晶体缺陷浓度，由此可以识别数据存储元件106的中央部分106c和外围部分106p的边界。如上所述，数据存储元件106的外围部分106p相对于数据存储元件106的中央部分106c具有升高的晶体缺陷浓度。显微镜可以是或者包括例如透射电子显微镜(TEM)、扫描电子显微镜(SEM)或一些其他合适的显微镜。在一些实施例中，距离D是从数据存储元件106的一个侧壁106s至数据存储元件106的中央部分106c和外围部分106p之间的相邻边界的横向距离。在其他实施例中，距离D是横向距离加裕度。裕度可以是例如约0.1至3.0纳米、约3.0至5.0纳米、约0.1 至1.0纳米、约0.1至0.5纳米或约0.1至2.0纳米。
通过使底部电极104的侧壁104s凹陷，底部电极104的侧壁104s从沿着数据存储元件106的侧壁106s的缺陷110处去除。因此，此后在数据存储元件106中形成的导电细丝从缺陷110处偏移，并且因此不受缺陷110 影响或受缺陷110的影响最小。这反过来又提高了制造中的RRAM单元的可靠性和稳定性。
用于实施第五蚀刻的工艺可以包括例如将一种或多种蚀刻剂施加到底部电极104，直到底部电极104的侧壁104s充分凹陷。应该理解，“充分”凹陷可以表示例如底部电极104的侧壁104s与数据存储元件106的外围部分106p中的缺陷110间隔开，和/或可以表示例如底部电极104的侧壁104s 凹入距离D。在一些实施例中，第五蚀刻是或者包括湿法蚀刻，使得蚀刻剂可以是或者包括例如过氧化氢((例如，H2O2)溶液)、一些其他合适的化学溶液、一些其他合适的湿法蚀刻剂或上述的任何组合。此外，在一些实施例中，第五蚀刻是各向同性的，和/或蚀刻剂相对于数据存储元件 106、间隔件212、硬掩模211和/或下绝缘层206具有对于底部电极104的高蚀刻速率。前者可以促进底部电极104的横向蚀刻，而前者可以例如防止数据存储元件106、间隔件212、硬掩模211和下绝缘层206在第五蚀刻期间被极大地蚀刻。
如图15的截面图1500所示，形成覆盖下绝缘层206、间隔件212和硬掩模211的上绝缘层214。此外，形成作为间隔件212的侧壁、数据存储元件106的侧壁106s以及底部电极104的侧壁104s的衬垫的上绝缘层 214。上绝缘层214可以是或者包括例如氮化硅(例如，SiN)、一些其他合适的氮化物、一些其他合适的电介质或上述的任何组合。在一些实施例中，上绝缘层214通过共形沉积和/或通过CVD、PVD、ALD、一些其他合适的沉积工艺或上述的任何组合形成。
还如图15的截面图1500所示，形成覆盖上绝缘层214的上ILD层216。上ILD层216可以是或者包括例如氧化硅(例如，SiO)、低k电介质、一些其他合适的电介质、或上述的任何组合。上ILD层216可以通过例如 CVD、PVD、溅射、一些其他合适的沉积工艺或上述的任意组合形成。
如图16的截面图1600所示，对上ILD层216的顶表面216t实施第二平坦化以使顶表面216t变平坦。平坦化可以通过例如CMP或一些其他合适的平坦化工艺来实施。
还如图16的截面图1600所示，图案化上ILD层216、上绝缘层214 和硬掩模211以形成位于顶部电极108的上方并且暴露顶部电极108的上开口1602。上开口1602包括待制造的TEVA的布局以及待制造的上导线的布局。在一些实施例中，上开口1602具有T形轮廓或一些其他合适的轮廓。此外，在一些实施例中，上开口1602包括具有对应于待制造的导线的轮廓的上部区域1602u，并且还包括具有待制造的通孔的轮廓的下部区域 1602l。此外，在一些实施例中，上开口1602的宽度W从顶部到底部离散地减小。宽度W可以例如在开口1602的上部区域1602u和下部区域1602l 之间的边界处离散地减小，和/或宽度W可以例如在开口1602的上部区域 1602u处比开口1602的下部区域1602l更大。
在一些实施例中，一种用于实施图案化的工艺包括在上ILD层216上形成第一光刻胶掩模(未示出)。例如，第一光刻胶掩模可以通过在上ILD 层216上沉积第一光刻胶层并且图案化该第一光刻胶层来形成，使得第一光刻胶层的开口具有待制造的上导线的布局。在第一光刻胶掩模存在的情况下，对上ILD层216施加一个或多个第一蚀刻剂，以部分地形成上开口 1602，并且随后去除第一光刻胶掩模。在上ILD层216上形成第二光刻胶掩模(未示出)。例如，第二光刻胶掩模可以通过在上ILD层216上沉积第二光刻胶层并且用覆盖上开口1602且具有待制造的TEVA的布局的开口图案化第二光刻胶层来形成。在第二光刻胶掩模存在的情况下，对上ILD 层216、上绝缘层214和硬掩模211施加一个或多个第二蚀刻剂，以扩展并完成上开口1602，并且随后去除第二光刻胶掩模。第一和第二光刻胶层的沉积可以例如通过旋涂或一些其他合适的沉积工艺来实施，和/或第一和第二光刻胶层的图案化可以例如通过光刻或一些其他合适的图案化工艺来实施。第一和第二光刻胶掩模的去除可以例如通过等离子体灰化或一些其他合适的去除工艺来实施。
如图17的截面图1700所示，形成覆盖上ILD层216并且填充上开口 1602(参见图16)的上导电层1702。上导电层1702可以是或者包括例如钨、铜、铝铜、铝、钛、钽、氮化钛、氮化钽、一些其他合适的金属、一些其他合适的导电材料或者上述的任何组合。上导电层1702可以通过例如 CVD、PVD、化学镀、电镀、一些其他合适的镀敷或沉积工艺或上述的任意组合来形成。
如图18的截面图1800所示，对上导电层1702(参见图17)的顶表面实施第三平坦化，直到到达上ILD层216，以在上开口1602(参见图16) 中形成上导电结构1802。上导电结构1802包括TEVA 220和上导线218。上导线218覆盖TEVA 220，并且TEVA 220从上导线218延伸到顶部电极 108。请注意，尽管在图19的实施例中TEVA 220和上导线218彼此集成并且彼此连续，但是TEVA 220和上导线218之间的散列(hashing)已经变化以强调TEVA 220和上导线218。第三平坦化可以通过例如CMP或一些其他合适的平坦化工艺来实施。
尽管图15至图17示出了用于形成TEVA 220和上导线218的双镶嵌工艺，但是应该理解，可以选择使用单镶嵌工艺。应该理解，双镶嵌工艺同时形成两个导电部件(例如，导线和通孔)，然而单镶嵌工艺每次形成单个导电部件(例如，导线或通孔)。例如，代替将TEVA220和上导线 218形成在一起，TEVA 220和上导线218可以单独地形成。
如图19的截面图1900所示，从底部电极104到顶部电极108施加形成电压，以在数据存储元件106中形成导电细丝112。由于底部电极104 的侧壁104s是凹陷的，由施加形成电压产生的电场沿着数据存储元件106 的侧壁106s并且因此沿着缺陷110是低的。即，电场集中在底部电极104 的拐角处。此外，凹陷使得底部电极104的拐角远离数据存储元件106的侧壁106s和缺陷110而移动。因此，数据存储元件106的侧壁106s和缺陷110两端的电场是低的。因为侧壁106s和缺陷110两端的电场低，所以导电细丝112不会或者不太可能沿着数据存储元件106的侧壁106s形成。这反过来又防止缺陷110干扰RRAM单元102的切换，或者以其他方式减轻缺陷110对RRAM单元102的切换的影响。
参考图20，提供了图4至图5、图6A、图6B、图7A、图7B、图8、图9A、图9B以及图10至图19的方法的一些实施例的流程图2000。
在2002处，形成覆盖衬底的下绝缘层。衬底包括下ILD层和沉入下 ILD层的顶部中的下导线。例如，参见图4。
在2004处，对下绝缘层实施第一蚀刻以形成覆盖并且暴露下导线的 BEVA开口。例如，参见图5。
在2006处，在BEVA开口中形成BEVA，并且形成覆盖下绝缘层和 BEVA的下导电层。在一些实施例中，下导电层与BEVA集成且连续。在其他实施例中，下导电层独立于BEVA。例如，参见图6A、图6B、图7A、图7B和图8。请注意，图6A和图6B是可选实施例，并且图8是图7A和图7B的替代实施例。此外，请注意，图7A可以从图6A或图6B进行，并且图8可以从图6A或图6B进行。
在2008处，形成覆盖下导电层的数据存储层和顶部电极层。例如，参见图9A或图9B。请注意，图9A和图9B是可选实施例。
在2010处，图案化顶部电极层、数据存储层和下导电层以分别形成堆叠在BEVA上的顶部电极、数据存储元件和底部电极。图案化形成沿着数据存储元件的侧壁的缺陷(例如，针孔缺陷或一些其他合适的缺陷)。例如，参见图10至图13。
在2012处，对底部电极层的侧壁实施第二蚀刻以使底部电极层的侧壁相对于数据存储元件的侧壁凹进。例如，参见图14。
在2014处，形成覆盖下绝缘层和顶部电极的上绝缘层和上ILD层。例如，参见图15。
在2016处，在上ILD层中形成TEVA和上导线。上ILD层从上导线延伸到顶部电极。例如，参见图16至图18。
在2018处，施加从底部电极至顶部电极的形成电压以在数据存储元件中形成导电细丝。例如，参见图19。由于底部电极的侧壁是凹陷的，所以导电细丝与缺陷间隔开。这反过来又防止了缺陷干扰RRAM单元的切换，或者以其他方式减轻缺陷对RRAM单元的切换的影响。
虽然图20的流程图2000在本文中被示出和描述为一系列动作或事件，但将会理解，这些动作或事件的所示顺序不应被解释为限制性意义。例如，一些动作可以以不同的顺序发生和/或与除本文所示和/或描述的那些之外的其他动作或事件同时发生。此外，并非所有示出的动作都可能需要实现本文描述的一个或多个方面或实施例，并且本文所描绘的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。
在一些实施例中，本申请涉及一种包括存储器单元的集成电路，其中，存储器单元包括：包括一对电极侧壁的下电极，其中，电极侧壁分别位于下电极的相对侧上；数据存储元件，覆盖下电极并且包括一对存储侧壁，其中，存储侧壁分别位于下电极的相对侧上，并且其中，电极侧壁与存储侧壁横向间隔开并且横向地位于存储侧壁之间；以及上电极，覆盖数据存储元件。在一些实施例中，下电极具有第一宽度，并且数据存储元件具有大于第一宽度的第二宽度。在一些实施例中，电极侧壁包括第一电极侧壁和第二电极侧壁，其中，数据存储元件在第一方向上从第一电极侧壁横向并且连续地延伸到第二电极侧壁，并且其中，数据存储元件进一步在第一方向上横向并且连续地延伸经过第二电极侧壁。在一些实施例中，数据存储元件包括横向地位于电极侧壁之间的导电细丝，其中，数据存储元件没有分别横向地从电极侧壁到相邻的一个存储侧壁的导电细丝。在一些实施例中，电极侧壁是凹陷的。在一些实施例中，数据存储元件直接接触下电极。在一些实施例中，数据存储元件包括高k介电层，并且高k介电层具有大于约10的介电常数k。在一些实施例中，存储器单元还包括覆盖数据存储元件的覆盖元件，其中，覆盖元件具有比上电极更高的与氧的反应性，并且其中，上电极覆盖覆盖元件。在一些实施例中，上电极直接接触数据存储元件。
在一些实施例中，本申请涉及一种用于形成包括存储器单元的集成电路的方法，所述方法包括：在衬底上形成下导电层；形成覆盖下导电层的数据存储层；形成覆盖数据存储层的上导电层；图案化所述上导电层、数据存储层和下导电层，以分别形成堆叠在衬底上的上电极、数据存储元件和下电极，其中，图案化在数据存储元件的存储侧壁中形成侧壁缺陷；以及在下电极中实施蚀刻，以分别相对于相邻的一个存储侧壁横向地凹陷下电极的电极侧壁。在一些实施例中，图案化包括在数据存储层和下导电层中实施第二蚀刻，以分别形成数据存储元件和下电极，其中，在完成第二蚀刻时，存储侧壁分别与电极侧壁对齐。在一些实施例中，通过等离子体蚀刻实施第二蚀刻并且在存储侧壁中形成侧壁缺陷，其中，蚀刻通过湿法蚀刻来实施。在一些实施例中，图案化还包括：形成覆盖上导电层的存储区域的硬掩模；在硬掩模就位的情况下，在上导电层中实施第三蚀刻以形成上电极，其中，第三蚀刻停止在数据存储层上；以及在上电极的侧壁上形成间隔件段部，其中，第二蚀刻在硬掩模和间隔件段部就位的情况下实施。在一些实施例中，下电极包括氮化钛，其中，蚀刻包括将过氧化氢溶液施加到下电极以横向地凹陷电极侧壁。在一些实施例中，所述方法还包括在衬底中实施第二蚀刻以形成通孔开口，其中，形成下导电层包括：沉积覆盖衬底并且填充通孔开口的下导电层；以及在下导电层中实施平坦化，以平坦化下导电层的顶表面，其中，下导电层的平坦顶表面在衬底的顶表面上方间隔开。在一些实施例中，下导电层包括扩散阻挡层和覆盖扩散阻挡层的金属层。在一些实施例中，所述方法还包括：在衬底中实施第二蚀刻以形成通孔开口；沉积覆盖衬底并且填充通孔开口的导电通孔层；以及在导电通孔层的顶表面中实施平坦化直到到达衬底的顶表面，由此在通孔开口中从导电通孔层形成通孔，其中，下导电层形成在通孔上。在一些实施例中，导电通孔层包括扩散阻挡层和覆盖扩散阻挡层的金属层。
在一些实施例中，本申请涉及另一种集成电路，包括：下导线；下绝缘层，覆盖下导线；第一通孔，延伸穿过下绝缘层到下导线；以及存储器单元，覆盖第一通孔并且直接位于第一通孔上，其中，存储器单元包括下电极、覆盖下电极的数据存储元件以及覆盖数据存储元件的上电极，其中，下电极的侧壁分别相对于数据存储元件的相邻侧壁横向地凹陷，其中，数据存储元件包括中央数据部分和一对外围数据部分，其中，外围数据部分分别位于中央数据部分的相对侧上并且分别与数据存储元件的相邻侧壁邻接，其中，外围数据部分相对于中央数据部分具有升高的晶体缺陷浓度，并且其中，下电极的每个侧壁均横向地位于中央数据部分和相邻的一个外围数据部分之间。在一些实施例中，下电极的每个侧壁均相对于数据存储元件的相应的一个相邻侧壁以凹陷量凹陷，其中，下电极的宽度是凹陷量的约0.5至92倍。
以上论述了若干实施例的特征，使得本领域的那些技术人员可以更好地理解本发明的各个方面。本领域的那些技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域的那些技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，他们可以在本文中进行多种变化、替换以及改变。

Claims (20)

1.一种包括存储器单元的集成电路，其中，所述存储器单元包括：
下电极，包括一对电极侧壁，其中，所述电极侧壁分别位于所述下电极的相对两侧上，并且所述电极侧壁是凹陷的；
数据存储元件，覆盖所述下电极并且包括一对存储侧壁，其中，所述存储侧壁分别位于所述下电极的相对两侧上，并且，所述电极侧壁与所述存储侧壁横向间隔开并且横向地位于所述存储侧壁之间，所述数据存储元件在所述存储侧壁处具有第一缺陷浓度，并且在偏移所述存储侧壁处具有第二缺陷浓度，所述第二缺陷浓度小于所述第一缺陷浓度，所述电极侧壁具有位于所述数据存储元件从所述第一缺陷浓度至所述第二缺陷浓度转变的位置处的顶边缘，所述电极侧壁还具有位于所述顶边缘的下方且与所述位置处对齐的底边缘；以及
上电极，覆盖所述数据存储元件。
2.根据权利要求1所述的集成电路，其中，所述下电极具有第一宽度，并且，所述数据存储元件具有大于所述第一宽度的第二宽度。
3.根据权利要求1所述的集成电路，其中，所述电极侧壁包括第一电极侧壁和第二电极侧壁，其中，所述数据存储元件在第一方向上从所述第一电极侧壁横向且连续地延伸至所述第二电极侧壁，并且，所述数据存储元件还在所述第一方向上横向并且连续地延伸经过所述第二电极侧壁。
4.根据权利要求1所述的集成电路，其中，所述数据存储元件包括横向地位于所述电极侧壁之间的导电细丝，并且，所述数据存储元件在从所述电极侧壁分别横向地至相邻的存储侧壁之间没有导电细丝。
5.根据权利要求1所述的集成电路，其中，所述下电极包括氮化钽、氮化钛、铂、铱、钌、钨或它们的组合。
6.根据权利要求1所述的集成电路，其中，所述数据存储元件直接接触所述下电极。
7.根据权利要求1所述的集成电路，其中，所述数据存储元件包括高k介电层，并且，所述高k介电层具有大于10的介电常数k。
8.根据权利要求1所述的集成电路，其中，所述存储器单元还包括：
覆盖元件，覆盖所述数据存储元件，其中，所述覆盖元件具有比所述上电极更高的与氧的反应性，并且，所述上电极覆盖所述覆盖元件。
9.根据权利要求1所述的集成电路，其中，所述上电极直接接触所述数据存储元件。
10.一种用于形成包括存储器单元的集成电路的方法，所述方法包括：
在衬底上形成下导电层；
形成覆盖所述下导电层的数据存储层；
形成覆盖所述数据存储层的上导电层；
图案化所述上导电层、所述数据存储层和所述下导电层，以分别形成堆叠在所述衬底上的上电极、数据存储元件和下电极，其中，所述图案化在所述数据存储元件的存储侧壁中形成侧壁缺陷，所述侧壁缺陷具有第一缺陷浓度，并且所述数据存储元件在偏移所述存储侧壁处具有第二缺陷浓度，所述第二缺陷浓度小于所述第一缺陷浓度；以及
对所述下电极实施蚀刻，以使所述下电极的电极侧壁分别相对于相邻的存储侧壁横向地凹进，其中，所述电极侧壁具有位于所述数据存储元件从所述第一缺陷浓度至所述第二缺陷浓度转变的位置处的顶边缘，所述电极侧壁还具有位于所述顶边缘的下方且与所述位置处对齐的底边缘。
11.根据权利要求10所述的方法，其中，所述图案化包括：
对所述数据存储层和所述下导电层实施第二蚀刻，以分别形成所述数据存储元件和所述下电极，其中，在完成所述第二蚀刻时，所述存储侧壁分别与所述电极侧壁对齐。
12.根据权利要求11所述的方法，其中，通过等离子体蚀刻实施所述第二蚀刻并且所述第二蚀刻在所述存储侧壁中形成所述侧壁缺陷，并且，所述蚀刻通过湿法蚀刻来实施。
13.根据权利要求11所述的方法，其中，所述图案化还包括：
形成覆盖所述上导电层的存储区域的硬掩模；
在所述硬掩模存在的情况下，对所述上导电层实施第三蚀刻以形成所述上电极，其中，所述第三蚀刻停止在所述数据存储层上；以及
在所述上电极的侧壁上形成间隔件段部，其中，所述第二蚀刻在所述硬掩模和所述间隔件段部存在的情况下实施。
14.根据权利要求10所述的方法，其中，所述下电极包括氮化钛，并且，所述蚀刻包括将过氧化氢溶液施加到所述下电极以使所述电极侧壁横向地凹进。
15.根据权利要求10所述的方法，还包括：对所述衬底实施第二蚀刻以形成通孔开口，其中，所述下导电层的形成包括：
沉积覆盖所述衬底并且填充所述通孔开口的所述下导电层；以及
对所述下导电层实施平坦化，以平坦化所述下导电层的顶表面，其中，所述下导电层的平坦的所述顶表面位于所述衬底的顶表面上方。
16.根据权利要求15所述的方法，其中，所述下导电层包括扩散阻挡层和覆盖所述扩散阻挡层的金属层。
17.根据权利要求10所述的方法，还包括：
对所述衬底实施第二蚀刻以形成通孔开口；
沉积覆盖所述衬底并且填充所述通孔开口的导电通孔层；以及
对所述导电通孔层的顶表面实施平坦化，直到到达所述衬底的顶表面，从而由所述导电通孔层在所述通孔开口中形成通孔，其中，所述下导电层形成在所述通孔上。
18.根据权利要求17所述的方法，其中，所述导电通孔层包括扩散阻挡层和覆盖所述扩散阻挡层的金属层。
19.一种集成电路，包括：
下导线；
下绝缘层，覆盖所述下导线；
第一通孔，延伸穿过所述下绝缘层到所述下导线；以及
存储器单元，覆盖并且直接位于所述第一通孔上，其中，所述存储器单元包括下电极、覆盖所述下电极的数据存储元件以及覆盖所述数据存储元件的上电极，其中，所述下电极的侧壁分别相对于所述数据存储元件的相邻侧壁横向地凹陷，其中，所述数据存储元件包括中央数据部分和一对外围数据部分，其中，所述外围数据部分分别位于所述中央数据部分的相对两侧上并且分别与所述数据存储元件的相邻侧壁邻接，其中，所述外围数据部分相对于所述中央数据部分具有升高的晶体缺陷浓度，并且，所述下电极的每个侧壁的顶边缘和底边缘均横向地位于所述中央数据部分与所述外围数据部分中相邻的一个外围数据部分之间。
20.根据权利要求19所述的集成电路，其中，所述下电极的每个侧壁均相对于所述数据存储元件的相应的一个相邻侧壁以凹陷量凹陷，并且其中，所述下电极的宽度是所述凹陷量的0.5至92倍。
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