KR20190014458A - 리세스된 하단 전극 측벽을 갖는 저항성 랜덤 액세스 메모리(rram) 셀 - Google Patents

리세스된 하단 전극 측벽을 갖는 저항성 랜덤 액세스 메모리(rram) 셀 Download PDF

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Abstract

본 출원의 다양한 실시예는 측벽 플라즈마 손상의 영향을 완화시키기 위해 리세스된 하단 전극 측벽을 갖는 저항성 랜덤 액세스 메모리(RRAM) 셀을 포함하는 집적 회로에 관한 것이다. 일부 실시예에 있어서, RRAM 셀은 하부 전극, 데이터 저장 요소, 및 상부 전극을 포함한다. 하부 전극은 하부 전극의 양측 상에 각각 한 쌍의 리세스된 하단 전극 측벽을 포함한다. 데이터 저장 요소는 하부 전극 위에 놓이고, 한 쌍의 저장 측벽을 포함한다. 저장 측벽은 하부 전극의 양측 상에 각각 있고, 리세스된 하부 전극 측벽은 저장 측벽으로부터 측면 방향으로 이격되고 저장 측벽 사이에 측면 방향으로 있다. 상부 전극은 데이터 저장 요소 위에 놓인다.

Description

리세스된 하단 전극 측벽을 갖는 저항성 랜덤 액세스 메모리(RRAM) 셀{RESISTIVE RANDOM-ACCESS MEMORY(RRAM) CELL WITH RECESSED BOTTOM ELECTRODE SIDEWALLS}
관련 출원의 참조
본 출원은 2017년 8월 2일에 출원된 미국 가출원 제62/540,319호의 우선권을 청구하며, 그 내용은 그 전체가 참조로서 본 명세서에 통합된다.
배경
오늘날의 많은 전자 디바이스에는 비휘발성 메모리를 포함한다. 비휘발성 메모리는 전력 부재시에 데이터를 저장할 수 있는 전자 메모리이다. 차세대 비휘발성 메모리의 일부 촉망되는 후보로는 저항성 랜덤 액세스 메모리(resistive random-access memory; RRAM)를 포함한다. RRAM은 비교적 간단한 구조이며, 상보성 금속-산화물-반도체(complementary metal-oxide-semiconductor; CMOS) 로직 제조 공정과 호환가능하다.
본 개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1은 리세스된 하단 전극 측벽을 갖는 저항성 랜덤 액세스 메모리(RRAM) 셀을 포함하는 집적 회로(IC)의 일부 실시예의 단면도를 예시한다.
도 2a 내지 도 2g는 도 1의 IC의 다양한 다른, 더 상세한 실시예의 단면도를 예시한다.
도 3은 도 2a 내지 도 2g의 IC의 일부, 더 상세한 실시예의 확대 단면도를 예시한다.
도 4, 도 5, 도 6a, 도 6b, 도 7a, 도 7b, 도 8, 도 9a, 도 9b 및 도 10 내지 도 19는 리세스된 하단 전극 측벽을 갖는 RRAM 셀을 포함하는 집적 회로를 형성하는 방법의 일부 실시예의 일련의 단면도를 예시한다 ,
도 20은 도 4, 도 5, 도 6a, 도 6b, 도 7a, 도 7b, 도 8, 도 9a, 도 9b 및 도 10 내지 도 19의 방법의 일부 실시예의 흐름도를 예시한다.
본 발명개시는 이 발명개시의 상이한 피처들을 구현하는 많은 상이한 실시예들 또는 예시들을 제공한다. 본 발명개시를 간략화하기 위해서 컴포넌트 및 배열의 구체적인 예시들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 다음의 설명에서 제 2 피처 상부 또는 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접적으로 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접적으로 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이고, 그 자체가 개시된 다양한 실시예들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "하위", "위", "상위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 본 명세서에서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용 또는 동작 중에 있는 디바이스의 상이한 배향들을 포함하도록 의도된 것이다. 장치는 이와 다르게 배향될 수 있고(90° 회전되거나 또는 다른 배향에 있음), 여기서 이용되는 공간 상대적 기술어들은 그에 따라 해석될 수 있다.
저항성 랜덤 액세스 메모리(resistive random-access memory, RRAM) 셀은 일반적으로 하단 전극, 하단 전극 위에 놓인 데이터 저장 요소, 및 데이터 저장 요소 위에 놓인 상단 전극을 포함한다. 데이터 저장 요소는 통상 절연성이지만, 데이터 저장 요소는 RRAM 셀 양단에 적절한 전압을 인가함으로써 형성된 도전성 필라멘트를 통해 전도되도록 제조될 수 있다. 도전성 필라멘트는 예를 들어, 산소 공공(oxygen vacancy) 또는 일부 다른 유형의 결함과 같은 데이터 저장 요소 내의 결함에 의해 정의될 수 있다. 도전성 필라멘트가 형성되면, RRAM 셀 양단에 적절한 전압을 인가함으로써 도전성 필라멘트가 리셋(즉, 파손됨, 고 저항을 초래함) 또는 세트(재형성됨, 저 저항을 초래함)될 수 있다. 저 저항 및 고 저항이 데이터 비트(즉, "1" 또는 "0")를 나타냄으로써 데이터 저장이 가능하도록 이용된다.
RRAM 셀을 형성하는 방법에 따르면, 기판을 덮는 하단 전극 층이 형성된다. 또한, 하단 전극 층을 덮는 유전체 데이터 저장 층이 형성되고, 유전체 데이터 저장 층을 덮는 상부 전극 층이 형성된다. 유전체 데이터 저장 층 위에 놓인 상단 전극을 형성하기 위해 상단 전극 층에 대해 제 1 에칭이 수행된다. 또한, 유전체 데이터 저장 층 위에 놓이고, 상단 전극의 측벽을 라이닝하는 측벽 스페이서가 형성된다. 데이터 저장 요소 및 하단 전극을 형성하기 위해, 제 위치에서 측벽 스페이서를 이용하여, 유전체 데이터 저장 층 및 하단 전극 층에 대해 제 2 에칭이 수행된다. 데이터 저장 요소는 상단 전극 아래 놓이고, 하단 전극은 데이터 저장 요소 아래 놓인다.
이 방법의 도전과제는 제 2 에칭이 일반적으로 플라즈마 에칭에 의해 수행되고, 그것은 데이터 저장 요소의 측벽을 손상시킬 수 있다는 것이다. 예를 들어, 플라즈마는 데이터 저장 요소의 측벽 내에 핀홀 결함을 형성할 수 있다. 핀홀 결함은 도전성 필라멘트를 정의하는 결함을 간섭하고, 그에 따라 데이터 저장 요소의 측벽을 따라 비정상적 및/또는 불균일한 도전성 필라멘트로 이어진다. 이러한 비정상적 및/또는 불균일한 도전성 필라멘트는 RRAM 셀의 고 저항 상태에서의 큰 변화를 초래할 수 있다. 또한, 비정상적 및/또는 불균일한 도전성 필라멘트는 RRAM 셀의 저 저항 상태와 RRAM 셀의 고 저항 상태 사이를 구별하는 것을 모호하게 하는 것으로 이어질 수 있다. 따라서, 핀홀 결함은 RRAM 셀의 신뢰성 및 안정성에 부정적인 영향을 미칠 수 있다.
상기의 관점에서, 본 출원의 다양한 실시예는 측벽 플라즈마 손상의 효과를 완화시키기 위해 리세스된 하단 전극 측벽을 갖는 RRAM 셀을 포함하는 집적 회로뿐만 아니라 RRAM 셀을 형성하는 방법에 관한 것이다. 일부 실시 예에서, RRAM 셀은 하부 전극, 데이터 저장 요소 및 상부 전극을 포함한다. 하부 전극은 하부 전극의 양측 상에 각각 있는 한 쌍의 전극 측벽을 포함한다. 데이터 저장 요소는 하부 전극 위에 놓이고 한 쌍의 저장 측벽을 포함한다. 저장 측벽은 하부 전극의 양측 상에 각각 있다. 전극 측벽이 저장 측벽에 대해 리세스되는 것처럼 전극 측벽은 저장 측벽으로부터 측면 방향으로 이격되어 저장 측벽 사이에 측면 방향으로 있다. 상부 전극은 데이터 저장 요소 위에 놓인다.
전극 측벽이 저장 측벽에 대해 리세스되기 때문에, 하단 전극은 저장 측벽을 따라 약한 전계를 생성한다. 전계는 하단 전극의 코너에 집중되고, 하단 전극의 코너는 전극 측벽이 리세스되기 때문에 저장 측벽으로부터 떨어져 측면 방향으로 이격된다. 저장 측벽을 따라 전계는 낮기 때문에, 도전성 필라멘트는 저장 측벽을 따라 형성되지 않거나 형성될 가능성이 낮다. 이는, 결국, 저장 측벽 내의 결함(예를 들어, 핀홀 결함 또는 일부 다른 적합한 결함)이 도전성 필라멘트를 간섭하는 것을 방지한다. 이러한 결함은 예를 들어 IC의 형성 중에 형성될 수 있다. 또한, 결함이 도전성 필라멘트를 간섭하지 않거나 간섭할 가능성이 낮기 때문에, RRAM 셀은 높은 안정성 및 높은 신뢰성을 가진다. 예를 들어, 스위칭 윈도우(즉, 저 저항 상태와 고 저항 상태 사이의 분리)는 크며, 스위칭 윈도우는 안정하다(즉, 실질적으로 균일하다).
도 1을 참조하면, 리세스된 하단 전극 측벽(104s)을 갖는 RRAM 셀(102)을 포함하는 IC의 일부 실시예의 단면도(100)가 제공된다. 이하에서 알 수 있듯이, RRAM 셀(102)은 리세스된 하단 전극 측벽(104s)으로 인해 높은 신뢰성 및 높은 안정성을 가진다. RRAM 셀(102)은 하단 전극(104), 데이터 저장 요소(106) 및 상단 전극(108)을 포함한다.
하단 전극(104)은 도전성이며, 예를 들어, 탄탈륨 질화물(예를 들어, TaN), 티타늄 질화물(예를 들어, TiN), 백금(예를 들어, Pt), 이리듐(예를 들어, Ir), 루테늄(예를 들어, Ru), 텅스텐(예를 들어, W), 일부 다른 적합한 도전성 재료(들), 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다. 여기에서 사용된 바와 같이, "(들)"의 접미사를 갖는 용어(예를 들어, 도전성 재료)는 예를 들어 단수 또는 복수일 수 있다. 또한, 하단 전극(104)은 하단 전극(104)의 양측 상에 한 쌍의 측벽(104s)을 가진다. 측벽(104s)이 데이터 저장 요소(106)의 이웃하는 측벽(106s)으로부터 거리(D)만큼 각각 측면 방향으로 오프셋되도록, 측벽(104s)은 리세스된다. 거리(D)는 예를 들어, 약 3-5 나노미터, 약 5-10 나노미터, 약 1-20 나노미터 또는 약 5-20 나노미터일 수 있다. 또한, 거리(D)는 예를 들어 약 2, 3, 5 또는 10 나노미터보다 클 수 있다. 일부 실시예에 있어서, 측벽(104s)은 곡선이고 그리고/또는 오목하다. 다른 실시예에 있어서, 측벽(104s)은 프로파일에서 보았을 때 평평하고 그리고/또는 평면이다. 또 다른 실시예에 있어서, 측벽(104s)은 일부 다른 적합한 프로파일 및/또는 형상을 가진다.
데이터 저장 요소(106)는 하단 전극(104) 위에 놓인다. 일부 실시예에 있어서, 데이터 저장 요소(106)는 하단 전극(104)의 제 2 폭(W2)보다 큰 제 1 폭(W1)을 가진다. 제 1 폭(W1)은 예를 들어, 50-500 나노미터, 약 50-200 나노미터, 약 200-400 나노미터, 약 500-600 나노미터, 또는 약 100-400 나노미터일 수 있다. 제 1 폭(W1)은 예를 들어 거리(D)의 약 2.5-100배, 거리(D)의 약 2.5-50배, 거리(D)의 약 50-100배, 또는 거리(D)의 약 20-70배일 수 있다. 제 2 폭(W2)은 예를 들어, 약 10-460 나노미터, 약 40-490 나노미터, 약 10-200 나노미터, 약 200-400 나노미터, 또는 약 100-300 나노미터일 수 있다. 제 2 폭(W2)은 예를 들어 거리(D)의 약 0.5-92배, 거리(D)의 약 0.5-45배, 거리(D)의 약 45-92배, 또는 거리(D)의 약 20-70배일 수 있다. 데이터 저장 요소(106)는 RRAM 셀(102) 양단에 인가되는 전압에 따라 고 저항 상태와 저 저항 상태 사이에서 가역적으로(reversibly) 변한다. 고 저항 및 저 저항 상태는 데이터 비트(즉, "1" 또는 "0")를 나타내기 위해 사용될 수 있다. 데이터 저장 요소(106)는 하프늄 산화물(예를 들어, HfO), 탄탈 산화물(예를 들어, TaO), 나이오븀 산화물(예를 들어, NbO), 바나듐 산화물(예를 들어, VO), 알루미늄 산화물(예를 들어, AlO), 티타늄 산화물(예를 들면, TiO), 탄탈룸 산화물(예를 들어, TaTiO), 하프늄 알루미늄 산화물(예를 들어, HfAlO), 하프늄 탄탈룸 산화물(예를 들어, HfTaO), 탄탈룸 알루미늄 산화물(예를 들어, TaAlO), 지르코늄 란타늄 산화물(예를 들어, ZrLaO), 일부 다른 적합한 하이-κ 유전체(들), 일부 다른 적합한 유전체(들), 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다. 여기에서 사용되는 바와 같이, 하이-κ 유전체는 예를 들어 약 3.9, 5, 10, 15, 또는 20보다 큰 유전 상수 κ를 갖는 유전체일 수 있다. 또한, 데이터 저장 요소(106)는 결함(110) 및 도전성 필라멘트(112)를 포함한다. 설명의 용이함을 위해, 결함(110) 중 일부만 110으로 라벨링된다.
결함(110)은 데이터 저장 요소(106)의 측벽(106s)을 따르며, 예를 들어 핀홀 결함 또는 데이터 저장 요소(106)의 결정질 격자의 일부 다른 적합한 결함이거나 이들을 포함할 수 있다. 일부 실시예에 있어서, 하단 전극((104)의 측벽(104s)은 결함(110)으로부터 멀어져 측면 방향으로 이격된다. 일부 실시예에 있어서, 결함(110)은 데이터 저장 요소(106)의 한 쌍의 주변 부분(106p)에 국한된다. 데이터 저장 요소(106)의 주변 부분(106p)은 각각 데이터 저장 요소(106)의 양측 상에 있고, 각각 데이터 저장 요소(106)의 측벽(106s)에 접하여 데이터 저장 요소(106)의 측벽(106s)을 정의한다. 또한, 데이터 저장 요소(106)의 주변 부분(106p)은 각각 데이터 저장 요소(106)의 중앙 부분(106c)의 양측 상에 있고, 데이터 저장 요소(106)의 중심 부분(106c)에 비해 높은 농도의 결함(예를 들어, 핀홀 결함 또는 일부 다른 적합한 결정 결함)을 가진다. 일부 실시예에 있어서, 데이터 저장 요소(106)의 주변부(106p) 및/또는 결함(110)은 하단 전극(104) 위에 놓이지 않는다. 일부 실시예에 있어서, 하단 전극(104)의 측벽(104s)은 데이터 저장 요소(106)의 중앙 부분(106c)과 데이터 저장 요소(106)의 주변 부분(106p) 중 이웃하는 주변 부부분 사이에 각각 측면 방향으로 있다. 도전성 필라멘트(112)는 데이터 저장 요소(106)의 측벽(106s) 사이에서 측면 방향으로 이격되며, 결함(110)으로부터 측면 방향으로 오프셋된다. 일부 실시예에 있어서, 도전성 필라멘트(112)는 전적으로 하단 전극(104) 위에 있고 그리고/또는 데이터 저장 요소(106)의 산소 공공 또는 일부 다른 적합한 결함에 의해 정의된다.
상단 전극(108)은 데이터 저장 요소(106) 위에 놓이며, 예를 들어 티타늄 질화물(예를 들어, TiN), 탄탈륨 질화물(예를 들어, TaN), 백금(예를 들어, Pt), 이리듐(예를 들어, Ir), 텅스텐(예를 들어, W), 일부 다른 적합한 도전성 재료(들), 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다. 또한, 상단 전극(108)은 상단 전극(108)의 양측 상에 한 쌍의 측벽(108s)을 가진다.
RRAM 셀(102)의 사용 중에, 도전성 필라멘트(112)는 데이터 저장 요소(106)를 제 1 저항 상태(예를 들어, 고 저항 상태)로 변화시키기 위해 리셋되거나 파손되고, 데이터 저장 요소를 제 2 저항 상태(예를 들어, 저 저항 상태)로 변화시키기 위해 세트 또는 재형성된다. 도전성 필라멘트는 하단 및 상단 전극(104, 108)을 사용하여 도전성 필라멘트(112) 양단에 적절한 전계를 인가함으로써 리셋되거나 세트된다.
하단 전극(104)의 측벽(104s)을 리세스함으로써, 데이터 저장 요소(106)의 측벽(106s)을 따라, 그에 따라 결함(110)을 따라 전계는 낮다. 즉, 전계는 하단 전극(104)의 코너에 집중된다. 또한, 리세스는 데이터 저장 요소(106)의 측벽(106s) 및 결함(110)으로부터 멀어지는 하단 전극(104)의 코너를 이동시킨다. 따라서, 전계는 데이터 저장 요소(106)의 측벽(106s) 및 결함(110)에 걸쳐 낮다. 측벽(106s) 및 결함(110)에 걸쳐 전계가 낮으면, 도전성 필라멘트(112)는 데이터 저장 요소(106)의 측벽(106s)을 따라 형성되지 않거나 형성될 가능성이 낮다. 이는, 결국, 결함(110)이 RRAM 셀(102)을 스위칭하는 것을 간섭하는 것을 방지하거나, 그렇지 않으면 RRAM 셀(102)의 스위칭에 대해 결함(110)이 가지는 효과를 완화시킨다.
도 2a를 참조하면, 도 1의 IC의 일부 더 상세한 실시예의 단면도(200A)가 제공된다. 도시된 바와 같이, 하부 와이어(202)는 하부 층간 유전체(ILD) 층(204)으로 리세스되고, 하부 ILD 층(204)의 상단 표면과 대등하거나 실질적으로 대등한 상단 표면을 가진다. 하부 ILD 층(204)은 예를 들어 실리콘 이산화물(예를 들어, SiO2), 로우-κ 유전체, 실리콘 질화물(예를 들어, SiN), 일부 다른 적합한 유전체(들) 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다. 여기에서 사용된 바와 같이, 로우-κ 유전체는 예를 들어, 약 3.9, 3, 2 또는 1보다 작은 유전 상수 κ를 갖는 유전체일 수 있다. 하부 와이어(202)는 예를 들어 알루미늄 구리(예를 들어, AlCu), 구리(예를 들어, Cu), 알루미늄(예를 들어, Al), 탄탈륨(예를 들어, Ta), 티타늄 질화물(예를 들어, TiN), 탄탈륨 질화물(예를 들어, TaN), 일부 다른 적합한 도전성 재료(들), 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다. 일부 실시예에 있어서, 하부 와이어(202) 및 하부 ILD 층(204)은 RRAM 셀(102)의 아래에 놓인 상호접속 구조물를 부분적으로 정의하고 그리고/또는 반도체 기판(도시되지 않음) 및/또는 반도체 기판의 상단에 형성된 반도체 디바이스(도시되지 않음) 위에 놓인다.
하부 절연 층(206)은 하부 와이어(202) 및 하부 ILD 층(204) 위에 놓이고, BEVA(208)를 수용한다. 또한, 이하 알 수 있는 바와 같이, 하부 절연 층(206)은 IC의 형성 중에 에칭 정지로서 사용될 수 있다. 하부 절연 층(206)은 예를 들어 실리콘 탄화물(예를 들어, SiC), 실리콘 질화물(예를 들어, SiN), 일부 다른 적합한 유전체(들) 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다.
BEVA(208)는 RRAM 셀(102)을 지지하고 RRAM 셀(102)의 하단 전극(104)으로부터 하부 와이어(202)까지 하부 절연 층(206)을 관통하여 연장된다. 일부 실시예에 있어서, BEVA(208)는 하부 절연 층(206)의 상단 표면과 대등하거나 실질적으로 대등한 상단 표면을 가진다. 또한, 일부 실시예에 있어서, BEVA(208)는 하단 전극(104)과 구별된다. BEVA(208)는 예를 들어 구리(예를 들어, Cu), 알루미늄 구리(예를 들어, AlCu), 알루미늄(예를 들어, Al), 텅스텐(예를 들어, W), 티타늄 질화물(예를 들어, TiN), 탄탈륨 질화물(예를 들어, TaN), 탄탈륨(예를 들어, Ta), 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다.
일부 실시예에 있어서, BEVA(208)는 동질이다(예를 들어, 단일 재료). 그러한 실시예 일부에 있어서, BEVA(208)는 하단 전극(104)과 일체형이고 그리고/또는 하단 전극(104)과 동일한 재료이다. 다른 실시예에 있어서, BEVA(208)는 이종이다. 그러한 실시예 일부에 있어서, BEVA(208)는 도전성 플러그(209) 및 배리어 요소(210)를 포함한다. 배리어 요소(210)는 도전성 플러그(209)의 하측을 동그랗게 감싸고 도전성 플러그(209)로부터의 재료가 배리어 요소(210)를 관통하여 아래놓인 구조물로 확산 또는 그렇지 않으면 이동하는 것을 차단한다. 배리어 요소(210)는 예를 들어, 티타늄 질화물(예를 들어, TiN), 탄탈륨 질화물(예를 들어, TaN), 탄탈륨(예를 들어, Ta), 도전성 플러그(209)를 위한 일부 다른 적합한 도전성 배리어 재료(들) 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다. 도전성 플러그(209)는 예를 들어 구리(예를 들어, Cu), 알루미늄 구리(예를 들어, AlCu), 알루미늄(예를 들어, Al), 텅스텐(예를 들어, W), 일부 다른 적합한 도전성 재료 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다. 일부 실시예에 있어서, 도전성 플러그(209)는 하단 전극(104)과 일체형이고 그리고/또는 동일한 재료이다.
하드 마스크(211)는 RRAM 셀(102)위에 놓이고, 스페이서(212)는 RRAM 셀(102)의 데이터 저장 요소(106) 위에 놓인다. 스페이서(212)는 RRAM 셀(102)의 상단 전극(108)의 양측벽에 각각 접하는 한 쌍의 세그먼트를 포함한다. 일부 실시예에 있어서, 세그먼트는 상단 전극(108)의 양측벽과 각각 정렬되는 하드 마스크(211)의 양측벽에 각각 접한다. 일부 실시예에 있어서, 스페이서(212)는 폐쇄 경로 내의 상단 전극(108)의 측벽을 따라 측면 방향으로 연장되어 상단 전극(108)을 완전히 둘러싼다. 이것은 도 2a의 단면도(200A) 내에서 보이지 않는다는 것을 주목한다. 일부 실시예에 있어서, 스페이서(212)는 (예를 들어, 과도한 에칭으로 인해) 데이터 저장 요소(106)의 상단 표면으로 움푹 들어간다(sunken). 하드 마스크(211) 및 스페이서(212)는 각각 예를 들어 실리콘 질화물(예를 들어, SiN), 실리콘 산화물(예를 들어, SiO), 실리콘 산질화물(예를 들어, SiON), 일부 다른 적합한 유전체(들), 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다.
상부 절연 층(214)은 RRAM 셀(102) 및 스페이서(212)의 측벽을 라이닝하고, 또한 하드 마스크(211) 및 하부 절연 층(206) 위에 놓인다. 일부 실시예에 있어서, 상부 절연 층(214)은 컨포멀하고 그리고/또는 전반적으로 실질적으로 균일한 두께를 가진다. 또한, 상단 ILD 층(216)은 상부 절연 층(214) 및 하부 절연 층(206) 위에 놓인다. 상부 절연 층(214)은 예를 들어 실리콘 산화물, 일부 다른 유전체(들) 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다. 상부 절연 층(214)은 예를 들어 실리콘 이산화물(예를 들어, SiO2), 로우-κ 유전체, 실리콘 질화물(예를 들어, SiN), 일부 다른 적합한 유전체(들) 또는 상기의 임의의 조합이거나 그렇지 않을면 이들을 포함할 수 있다.
상부 와이어(218) 및 상부 전극 비아(top electrode via; TEVA)(220)는 RRAM 셀(102) 위에 놓이고 상부 ILD 층(216) 내에 있다. 상부 와이어(218)의 상단 표면이 상부 ILD 층(216)의 상단 표면과 대등하거나 실질적으로 대등하도록, 상부 와이어(218)는 상부 ILD 층(216)의 상단 표면으로 리세스된다. TEVA(220)는 상부 와이어(218)로부터, 상부 ILD 층(216), 상부 절연 층(214), 및 하드 마스크(211)를 관통하여, 상단 전극(108)까지 연장한다. 일부 실시예에 있어서, 상부 와이어(218) 및 TEVA(220)는 일체형이다. 상부 와이어(218) 및 TEVA(220)는 각각 예를 들어, 알루미늄 구리(예를 들어, AlCu), 구리(예를 들어, Cu), 알루미늄(예를 들어, Al), 탄탈륨(예를 들어, Ta), 티타늄 질화물(예를 들어, TiN), 탄탈륨 질화물(예를 들어, TaN), 일부 다른 도전성 재료(들), 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다.
도 2b를 참조하면, 도 1의 IC의 일부 다른, 더 상세한 실시예의 단면도(200B)가 제공된다. 도시된 바와 같이, 도 2b는 RRAM 셀(102)이 상단 전극(108)과 데이터 저장 요소(106) 사이에 캡핑 요소(224)를 더 포함하는 도 2a의 변형이다. 일부 실시예에 있어서, 스페이서(212)의 세그먼트는 상단 전극(108)의 양측벽과 각각 정렬되는 캡핑 요소(224)의 양측벽과 각각 접한다. 캡핑 요소(224)는 데이터 저장 요소(106)에 비해 낮은 산소 농도를 가지며, 상단 전극(108) 및/또는 하단 전극(104)에 비해 높은 산소와의 반응성(예를 들어, 산소와 반응하기 위해서 더 적은 에너지에 의존함)을 가진다. 또한, 캡핑 요소(224)는 예를 들어 티타늄(예를 들어, Ti), 하프늄(예를 들어, Hf), 지르코늄(예를 들어, Zr), 란타늄(예를 들어, La), 탄탈륨(예를 들어, Ta), 알루미늄(예를 들어, Al), 일부 다른 적합한 금속(들) 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다.
상기 언급된 바와 같이, 도전성 필라멘트(112)는 예를 들어 데이터 저장 요소(106) 내의 산소 공공에 의해 정의될 수 있다. 또한 상기 언급된 바와 같이, 도전성 필라멘트(112)는 상이한 저항 상태 사이에서 데이터 기억 소자(106)를 변화시키기 위해 파손되고(broken) 재형성된다(re-formed). 도전성 필라멘트(112)를 파손시키는 것은 데이터 저장 요소(106)의 상단 표면을 따라 저장소(reservoir)(도시되지 않음)로부터의 산소 이온으로 도전성 필라멘트(112)의 일부 산소 공공을 충전한다. 도전성 필라멘트(112)를 재형성하는 것은 도전성 필라멘트(112)를 연장하는 산소 공공을 발생시키도록 산소 이온을 저장소로 이동시킨다. 캡핑 요소(224)는 저장소의 크기를 증가시키므로 RRAM 셀(102)의 스위칭 윈도우는 크다. 스위칭 윈도우는 예를 들어 RRAM 셀(102)의 고 저항 상태와 RRAM 셀(102)의 저 저항 상태 사이의 분리일 수 있다.
도 2c를 참조하면, 도 1의 IC의 일부 다른, 더 상세한 실시예의 단면도(200C)가 제공된다. 예시된 바와 같이, 도 2c는 하단 전극(104) 및 BEVA(208)는 일체형이고, 하단 전극(104) 및 BEVA(208)에 공통인 하부 도전성 구조물(226)에 의해 적어도 부분적으로 정의되는 도 2a의 변형이다. 일부 실시예에 있어서, 하단 전극(104) 및/또는 BEVA(208)는 배리어 요소(210)에 의해 또한 정의된다. 배리어 요소(210)는 하부 절연 층(206) 위로 오버행하고, 하부 도전성 층(226)의 재료가 배리어 요소(210)를 관통하여 아래놓인 구조물까지 확산하거나 그렇지 않으면 이동하는 것을 차단하기 위해 하부 도전성 층(226)의 하측을 동그랗게 감싼다. 배리어 요소(210)는 예를 들어 탄탈륨(예를 들어, Ta), 티타늄(예를 들어, Ti), 티타늄 질화물(예를 들어, TiN), 탄탈륨 질화물(예를 들어, TaN), 하부 도전성 구조물(226)을 위한 일부 다른 적합한 배리어 재료(들), 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다. 하부 도전성 구조물(226)은 예를 들어 알루미늄 구리(예를 들어, AlCu), 구리(예를 들어, Cu), 알루미늄(예를 들어, Al), 일부 다른 적합한 금속(들), 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다. 일부 실시예에 있어서, 하부 도전성 구조물(226)은 동질이다(예를 들어, 단일 재료).
도 2d를 참조하면, 도 1의 IC의 일부 다른, 더 상세한 실시예의 단면도(200D)가 제공된다. 예시된 바와 같이, 도 2d는 RRAM 셀(102)이 상단 전극(108)과 데이터 저장 요소(106) 사이에 캡핑 요소(224)를 더 포함하는 도 2c의 변형이다.
도 2e 및 도 2f를 참조하면, 도 1의 IC의 일부 다른, 더 상세한 실시예의 단면도(200E, 200F)가 제공된다. 예시된 바와 같이, 도 2e 및 2f는 각각 배리어 요소(210)가 생략된 도 2c 및 도 2d의 변형이다. 하부 도전성 구조물(226)은 예를 들어 탄탈륨(예를 들어, Ta), 티타늄(예를 들어, Ti), 티타늄 질화물(예를 들어, TiN), 탄탈륨 질화물(예를 들어, TaN), 일부 다른 적합한 금속(들), 일부 다른 적합한 금속 질화물(들), 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다. 일부 실시예에 있어서, 하부 도전성 구조물(226)은 동질이다(예를 들어, 단일 재료).
도 2g를 참조하면, 도 1의 IC의 일부 더 상세한 실시예의 단면도(200G)가 제공된다. 도 2g는 전극(104)의 측벽(104s)이 곡선형 프로파일 대신에 평평한 그리고/또는 평면의 프로파일을 가지는 도 2a의 변형이다. 도 2a는 평평한 그리고/또는 평면의 프로파일로 수정되는 반면, 도 2b 내지 도 2f 중 어느 하나가 또한 평형한 그리고/또는 평면의 프로파일로 수정될 수 있다는 것이 이해된다. 예를 들어, 하단 전극(104)의 측벽(104s)은 도 2b 내지 도 2f 중 어느 하나에서 평평한 그리고/또는 평면의 프로파일을 가질 수 있다. 또한, 도 2a 내지 도 2f는 하단 전극(104)의 측벽(104s)이 곡선형 프로파일을 갖는 것으로 예시하지만, 그리고 도 2g는 하단 전극(104)의 측벽(104s)이 평평한 그리고/또는 평면의 프로파일을 갖는 것으로 예시하지만, 측벽(104s)은 다른 실시예에서 다른 프로파일 및/또는 형상을 가질 수 있다.
도 3을 참조하면, 도 2a 내지 도 2g의 IC의 일부 실시예의 확대 단면도(300)가 제공된다. 도 2a 내지 도 2g의 단면도(200A 내지 200F) 중 어느 하나는 예를 들어, 도 3이 도 2a의 단면도(200A)로 예시되어 있음에도 불구하고, 박스(BX) 내에서 취해질 수 있다. IC는 메모리 영역(302) 및 논리 영역(304)을 포함한다. 메모리 영역(302)은 RRAM 셀(102)을 수용한다. RRAM 셀(102)은 BEVA(208)으로 상에 있고 TEVA(220) 아래 놓인다. 또한, RRAM 셀(102)의 하단 전극(104)은 RRAM 셀(102)의 데이터 저장 요소(106)에서의 측벽 결함의 효과를 완화시키기 위해 리세스된 측벽을 가진다.
일부 실시예에 있어서, RRAM 셀(102)은 메모리 영역(302)에서 메모리 셀 어레이(라벨링되지 않음)를 정의하는 다수의 RRAM 셀 중 하나이다. 일부 실시예에 있어서, 메모리 셀 어레이의 각 RRAM 셀은 RRAM 셀은 도 2a 내지 도 2g 중 어느 하나 또는 도 1과 관련하여 도시되고 설명된다. 일부 실시예들에서, 메모리 셀 어레이의 각 RRAM 셀은 BEVA 상에 있고 TEVA 아래 놓이며, 리세스된 측벽을 갖는 하부 전극을 가진다. 일부 실시예에 있어서, 메모리 셀 어레이의 각 RRAM 셀은 액세스 디바이스(306) 위에 놓이고 액세스 디바이스(306)에 전기적으로 결합된다. 액세스 디바이스(306)는 메모리 셀 어레이 내의 대응하는 RRAM 셀의 액세스 또는 선택을 용이하게 하며, 예를 들어, 절연된 전계 효과 트랜지스터(insulated field-effect transisto; IGFET), 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field-effect transistor; MOSFET), 또는 일부 다른 적합한 유형의 반도체 디바이스일 수 있다.
논리 영역(304)은 논리 디바이스(308)를 수용한다. 논리 디바이스(308)는 예를 들어 IGFET, MOFSET, 또는 다른 적합한 유형의 반도체 장치이거나 이들을 포함할 수 있다. 일부 실시예에 있어서, 논리 디바이스(308)는 논리 코어(라벨링되지 않음)를 정의하는 많은 논리 디바이스 중 하나이다. 이러한 실시예들 중 일부에서, 논리 코어의 동작은 메모리 셀 어레이에 의해 지원되거나 보조되며, 그리고/또는 메모리 셀 어레이는 내장 메모리이다. 또한, 일부 실시예에 있어서, 논리 소자(308)는 RRAM 셀(102) 및/또는 메모리 셀 어레이의 동작을 지원한다. 예를 들어, 논리 디바이스(308)는 RRAM 셀(102) 및/또는 메모리 셀 어레이에 대한 데이터의 판독 및/또는 기록을 용이하게할 수 있다.
RRAM 셀(102) 및 논리 디바이스(308)에 더하여, IC는 반도체 기판(310) 및 BEOL 상호접속 구조물(312)을 더 포함한다. 반도체 기판(310)은 논리 디바이스(308)를, 일부 실시예에서는 액세스 디바이스(306)를 지지하고 부분적으로 정의한다. 일부 실시예에 있어서, 반도체 기판(310)은 또한 논리 디바이스(308)를 포함한 논리 코어를 지지하고 부분적으로 정의한다. 반도체 기판(310)은 예를 들어 벌크 실리콘 기판, 실리콘-온-인슐레이터(silicon-on-insulator; SOI) 또는 다른 적합한 유형의 반도체 기판일 수 있다. BEOL 상호접속 구조물(312)은 반도체 기판(310) 위에 놓이고 RRAM 셀(102)을 수용한다. 일부 실시예에 있어서, BEOL 상호접속 구조물(312)은 또한 RRAM 셀(102)을 포함한 메모리 셀 어레이 위에 놓이고 메모리 셀 어레이를 수용한다. BEOL 상호접속 구조물(312)은 유전체 스택 및 복수의 도전성 피처를 포함한다.
유전체 스택은 반도체 기판(310) 및 논리 디바이스(308)를 덮는 하부 ILD 층(204)을 포함한다. 일부 실시예에 있어서, 하부 ILD 층(204)은 또한 액세스 디바이스(306)를 덮는다. 유전체 스택은 하부 ILD 층(204)을 덮는 하부 절연 층(206), 하부 절연 층(206)을 덮는 상부 절연 층(214), 및 상부 절연 층(214)을 덮는 상부 ILD 층(216)을 더 포함한다.
도전성 피처는 유전체 스택 내에 적층되어, RRAM 셀(102), 논리 디바이스(308) 및 IC의 다른 디바이스[예를 들어, 액세스 디바이스(306)]를 상호접속하는 도전성 경로를 정의한다. 도전성 피처는 하부 와이어(202), 상부 와이어(218), BEVA(208) 및 TEVA(220)를 포함한다. 또한, 도전성 피처는 복수의 추가 비아(314) 및 복수의 추가 와이어(316)를 포함한다. 추가 비아(314) 및 추가 와이어(316)는 예를 들어 텅스텐(예를 들어, W), 구리(예를 들어, Cu), 알루미늄 구리(예를 들어, AlCu), 알루미늄(예를 들어, Al), 일부 다른 적합한 도전성 재료(들), 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다.
도 4, 도 5, 도 6a, 도 6b, 도 7a, 도 7b, 도 8, 도 9a, 도 9b 및 도 10 내지 도 19를 참조하면, 리세스된 하단 전극 측벽을 갖는 RRAM 셀을 포함하는 IC를 형성하기 위한 방법의 일부 실시예의 일련의 단면도(400, 500, 600A, 600B, 700A, 700B, 800, 900A, 900B, 1000 내지 1900)가 제공된다. IC는 예를 들어 도 2a 내지 도 2g 중 어느 하나의 IC일 수 있다.
도 4의 단면도(400)에 의해 예시된 바와 같이, 기판(402)이 제공되거나 형성된다. 기판(402)은 하부 와이어(202) 및 하부 ILD 층(204)을 포함한다. 또한, 일부 실시예에 있어서, 기판(402)은 도 3의 반도체 기판(310), 하부 와이어(202) 아래에 있는 도 3의 BEOL 상호접속 구조물(312)의 일부분, 도 3의 액세스 디바이스(306), 도 3의 논리 디바이스(308), 또는 상기의 임의의 조합을 포함한다. 하부 와이어(202)의 상단 표면이 하부 ILD 층(204)의 상단 표면과 대등하거나 실질적으로 대등하도록 하부 와이어(202)는 하부 ILD 층(204)의 상부로 리세스된다. 하부 와이어(202)는 예를 들어 티타늄 질화물(예를 들어, TiN), 탄탈륨(예를 들어, Ta), 탄탈륨 질화물(예를 들어, TaN), 티타늄(예를 들어, Ti), 알루미늄(예를 들어, Al), 알루미늄 구리(예를 들어, AlCu), 구리(예를 들어, Cu), 일부 다른 적합한 도전성 재료(들), 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다. 하부 ILD 층(204)은 예를 들어 실리콘 질화물(예를 들면, SiN), 실리콘 산화물(예를 들어, SiO), 실리콘 탄화물(예를 들면, SiC), 로우-κ 유전체 층, 일부 다른 적합한 유전체(들), 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다.
또한 도 4의 단면도(400)에 의해 예시된 바와 같이, 기판(402)을 덮는 하부 절연 층(206)이 형성된다. 하부 절연 층(206)은 예를 들어 실리콘 탄화물(예를 들어, SiC), 실리콘 질화물(예를 들어, SiN), 실리콘 산화물(예를 들어, SiO), 실리콘 산질화물(예를 들어, SiON), 일부 다른 적합한 유전체(들), 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다. 또한, 하부 절연 층(206)은 예를 들어, 화학적 기상 증착(chemical vapor deposition; CVD), 물리적 기상 증착(physical vapor deposition; PVD), 원자 층 증착(atomic layer deposition; ALD), 일부 다른 적합한 퇴적 공정(들), 또는 상기의 임의의 조합에 의해 형성될 수 있다. 여기에서 사용된 바와 같이, "(들)"의 접미사를 갖는 용어(예를 들어, 공정)는 예를 들어, 단수 또는 복수일 수 있다.
도 5의 단면도(500)에 의해 예시된 바와 같이, 하부 와이어(202) 위에 놓이고 하부 와이어(202)를 노출시키는 하부 개구부(502)를 형성하기 위해 하부 절연 층(206)에 대해 제 1 에칭이 수행된다. 일부 실시예에 있어서, 제 1 에칭을 수행하는 공정은 하부 절연 층(206) 상에 포토레지스트 마스크(504)를 형성하는 단계를 포함한다. 포토레지스트 마스크(504)는 예를 들어, 하부 절연 층(206) 상에 포토레지스트 층을 퇴적하고 하부 개구부(502)의 레이아웃으로 포토레지스트 층을 패터닝함으로써 형성될 수 있다. 퇴적은 예를 들어 스핀 코팅 또는 일부 다른 적합한 퇴적 공정에 의해 수행될 수 있고, 그리고/또는 패터닝은 예를 들어 포토리소그래피 또는 일부 다른 적합한 패터닝 공정에 의해 수행될 수 있다. 제 1 에천트(들)에 의해 하부 와이어(202)에 도달될 때까지 하나 이상의 제 1 에천트가 하부 절연 층(206)에 도포된다. 그 후, 포토레지스트 마스크(504)는 예를 들어, 플라즈마 애싱(ashing) 또는 일부 다른 적합한 제거 공정에 의해 제거된다.
도 6a의 단면도(600A)에 의해 예시된 바와 같이, 배리어 층(602)은 하부 절연 층(206)을 덮도록 형성되고, 하부 개구부(502)를 부분적으로 충전하기 위해 하부 개구부(502)를 라이닝하도록 더 형성된다. 일부 실시예에 있어서, 배리어 층(602)은 하부 개구부(502)를 컨포멀하게 라이닝한다. 배리어 층(602)은 도전성이며, 일부 실시예에서는 동질이다(예를 들어, 단일 재료). 배리어 층(602)은 예를 들어 티타늄(예를 들어, Ti), 티타늄 질화물(예를 들어, TiN), 탄탈륨(예를 들어, Ta), 탄탈륨 질화물(예를 들어, TaN), 일부 다른 적합한 도전성 재료(들), 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다. 또한, 배리어 층(602)은 예를 들어 CVD, PVD, 일부 다른 적합한 퇴적 공정(들), 또는 상기의 임의의 조합에 의해 형성될 수 있다.
또한, 도 6a의 단면도(600A)에 의해 예시된 바와 같이, 하부 도전성 층(604)이 배리어 층(602)을 덮도록 형성되고, 배리어 층(602) 위에 하부 개구부(502)의 나머지를 충전하도록 형성된다(도 5 참조). 하부 도전성 층(604)은 배리어 층(602)과는 상이한 재료이고, 일부 실시예에서는 동질이다(예를 들어, 단일 재료). 또한, 하부 도전성 층(604) 및 배리어 층(602)은 하부 개구부(502) 내에 BEVA(208)를 정의한다. 하부 도전성 층(604)은 예를 들어 구리(예를 들어, Cu), 알루미늄 구리(예를 들어, AlCu), 알루미늄(예를 들어, Al), 텅스텐(예를 들어, W), 일부 적합한 다른 금속(들), 일부 다른 적합한 도전성 재료(들) 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다. 일부 실시예에 있어서, 하부 도전성 층(604)의 재료가 배리어 층(602)을 관통하여 둘러싸인 구조물까지 확산하거나 그렇지 않으면 이동하는 것을 방지하기 위해, 배리어 층(602)은 하부 도전성 층(604)을 위한 배리어 재료이거나 그렇지 않으면 이를 포함한다. 하부 도전성 층(604)은 예를 들어 CVD, PVD, 스퍼터링, 무전해 도금, 전기 도금, 일부 다른 적합한 도금 또는 퇴적 공정(들), 또는 상기의 임의의 조합에 의해 형성 될 수 있다.
도 6a는 도 2a 내지 도 d 및 도 2g의 IC의 형성에 관한 것이다. 다른 실시예에 있어서, 도 6b의 동작은 도 2e 및 도 2f의 IC를 형성할 때 도 6a의 동작 대신에 수행된다. 이러한 다른 실시예에 있어서, 도 6B의 단면도(600B)에 의해 예시된 바와 같이, 하부 도전성 층(604)은 하부 절연 층(206)을 덮도록 형성되고, 하부 개구부(502)를 충전하도록 더 형성된다(도 5 참조). 그러나, 도 6a와 대조적으로, 도 6a의 배리어 층(602)은 생략된다. 이는 방법의 나머지들이 도 6a로부터 진행되어 예시되기 때문에 이하에서 도시되지 않음을 주목한다. 하부 도전성 층(604)은 예를 들어 도 6a와 관련하여 설명된 바와 같이 형성될 수 있다.
도 7a의 단면도(700A)에 의해 예시된 바와 같이, 하부 개구부(502)(도 5 참조) 내에 도전성 플러그(209) 및 배리어 요소(210)를 형성하기 위해(도 5 참조), 하부 절연 층(206)에 도달할 때까지 하부 도전성 층(604)(도 6a 참조) 및 배리어 층(602)(도 6a 참조)의 상단 표면에 대해 제 1 평탄화가 수행된다. 도전성 플러그(209) 및 배리어 요소(210)는 BEVA(208)를 정의하고 하부 도전성 층(604) 및 배리어 층(602)으로부터 각각 형성된다. 제 1 평탄화는 예를 들어 화학 기계적 연마(chemical mechanical polish; CMP) 또는 일부 다른 평탄화 공정에 의해 수행될 수 있다.
도 7b의 단면도(700B)에 의해 예시와 같이, BEVA(208) 및 하부 절연 층(206)을 덮는 하단 전극 층(702)이 형성된다. 하단 전극 층(702)은 도전성이며, 예를 들어 백금(예를 들어, Pt), 이리듐(예를 들어, Ir), 루테늄(예를 들어, Ru), 텅스텐(예를 들어, W), 탄탈륨 질화물(예를 들어, TaN), 일부 다른 적합한 금속(들), 일부 다른 적합한 금속 질화물(들), 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다. 하단 전극 층(702)은 예를 들어 CVD, PVD, 무전해 도금, 전기 도금, 스퍼터링, 일부 적합한 다른 도금 또는 퇴적 공정(들), 또는 상기의 임의의 조합에 의해 형성될 수 있다.
도 7a 및 도 7b는 도 2a, 도 2b 및 도 2g의 IC를 형성하는 것에 관한 것이고 도 6a로부터 진행한다. 다른 실시예에 있어서, 도 8의 동작은 도 2c 내지 도 2f의 IC를 형성할 때, 도 7a 및 도 7b의 동작 대신에 수행된다. 도 8은 도시된 바와 같이 도 2c 및 도 2d의 IC를 형성하기 위해 도 6a로부터 진행하고, 도 2e 및 도 2f의 IC를 형성하기 위해 도 6b로부터 진행한다. 다른 실시예에 있어서, 도 8의 단면도(800)로 예시된 바와 같이, 제 1 평탄화는 하부 도전성 층(604)의 상단 표면에 대해 수행되고, 배리어 층(602)(존재하는 경우) 및 하부 절연 층(206)에 도달하기 전에 정지한다. 이어서, 도 7b의 하단 전극 층(702) 대신에 하부 도전성 층(604) 및 배리어 층(602)(존재하는 경우)이 사용될 수 있다. 그러나, 방법의 나머지들이 도 7b로부터 진행도록 예시되기 때문에 이후에는 도시되지는 않는다.
도 9a의 단면도(900A)에 의해 예시된 바와 같이, 데이터 저장 층(902) 및 상단 전극 층(904)(900A)이 하단 전극 층(702) 상에 형성된다. 데이터 저장 층(902)은 하단 전극 층(702)을 덮도록 형성된다. 상단 전극 층(904)은 데이터 저장 층(902)을 덮도록 형성된다. 상단 전극 층(904)은 도전성이며, 예를 들어 티타늄 질화물(예를 들어, TiN), 탄탈륨 질화물(TaN), 일부 다른 적합한 금속 질화물(들), 백금(예를 들어, Pt), 이리듐(예를 들어, Ir), 텅스텐(예를 들어, W), 일부 다른 적합한 금속(들), 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다. 데이터 저장 층(902)은 데이터 저장 층(902) 양단에 인가되는 전압에 따라 제 1 데이터 상태(예를 들어, 제 1 저항)와 제 2 데이터 상태(예를 들어, 제 2 저항) 사이에서 가역적으로 변한다. 데이터 저장 층(902)은 예를 들어 하프늄 산화물(예를 들어, HfO), 탄탈 산화물(예를 들어, TaO), 산화 나이오븀(예를 들어, 나이오븀 산화물), 바나듐 산화물(예를 들어, VO), 알루미늄 산화물(예를 들어, AlO), 티타늄 산화물(예를 들어, TiO), 탄탈륨 티타늄 산화물(예를 들어, TaTiO), 하프늄 알루미늄 산화물(예를 들어, HfAlO), 하프늄 탄탈륨 산화물(예를 들어, HfTaO), 탄탈륨 알루미늄 산화물(예를 들어, TaAlO), 일부 다른 적합한 하이-κ 유전체(들) 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다. 일부 실시예에 있어서, 상단 전극 층(904) 및 데이터 저장 층(902)은 CVD, PVD, 무전해 도금, 전기 도금, 스퍼터링, 일부 적합한 다른 도금 또는 증착 공정(들), 또는 상기의 임의의 조합에 의해 형성된다.
도 9a는 도 2a, 도 2c, 도 2e 및 도 2g의 IC를 형성하는 것에 관한 것이다. 다른 실시예에 있어서, 도 9b의 동작은, 예를 들어 도 2b, 도 2d 또는 도 2f의 IC를 형성할 때 도 9a의 동작 대신에 수행될 수 있다. 이러한 다른 실시예에 있어서, 도 9b의 단면도(900B)에 의해 예시된 바와 같이, 캡핑 층(906)이 데이터 저장 층(902)을 덮도록 형성되고, 상단 전극 층(904)이 캡핑 층(906)을 덮도록 후속하여 형성된다. 캡핑 층(906)은 데이터 저장 층(902)에 비해 낮은 산소 농도를 가지고, 상단 전극 층(904) 및/또는 하단 전극 층(702)에 비해 높은 산소와의 반응성(예를 들어, 산소와 반응하기 위해 더 적은 에너지에 의존함)을 가진다. 캡핑 층(906)은 에를 들어 티타늄(예를 들어, Ti), 하프늄(에를 들어, Hf), 지르코늄(예를 들어, Zr), 란타늄(예를 들어, La), 탄탈륨(예를 들어, Ta), 알루미늄(예를 들어, Al), 일부 다른 적합한 금속(들), 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다. 또한, 캡핑 층(906)은 예를 들어 CVD, PVD, 무전해 도금, 전기 도금, 스퍼터링, 일부 적합한 다른 도금 또는 증착 공정(들), 또는 상기의 임의의 조합에 의해 형성될 수 있다.
상기 캡핑 층(906) 및 상단 전극 층(904)을 형성한 후에, 캡핑 층(906)은 제조 하에 RRAM 셀을 형성하기 위해 상단 전극 층(904)으로 패터닝될 수 있다. 그러나, 방법의 나머지들은 도 9a로부터 진행하도록 예시되기 때문에 이후에는 도시되지 않음을 주목한다.
이상의 관점에서, 도 6a, 도 6b, 도 7a, 도 7b, 도 8, 도 9a 및 도 9b는 방법의 다양한 상이한 실시예를 설명한다. 도 6a 및 도 6b는 대안적인 실시예로서, 방법이 도 5의 동작으로부터 1) 도 6a의 동작; 또는 2) 도 6b의 동작으로 진행하도록 한다. 도 8은 도 7a 및 도 7b의 실시예에 대한 대안으로서, 본 방법이 도 6a 또는 도 6b의 동작으로부터 1) 도 7a 및 도 7b의 동작; 또는 2) 도 8의 동작으로 진행하게 한다. 도 9a 및 도 9b는 대안적인 실시예로서, 본 방법은 도 7b 또는 8의 동작으로부터 1) 도 9a의 동작; 또는 2) 도 9b의 동작으로 진행하게 한다. 따라서, 일부 실시예에 있어서, 본 방법은 다음의 시퀀스를 포함한다: 도 5의 동작은, 도 6a의 동작으로, 도 7a의 동작으로, 도 7b의 동작으로, 도 9a의 동작으로, 도 10의 동작으로 진행한다. 도 10 내지 도 19는 이 시퀀스로부터 진행하는 것으로 예시되어 있지만, 다른 실시예에서는 다음 시퀀스 중 어느 하나로부터 진행할 수 있다는 것을 주목한다. 다른 실시예에 있어서, 본 방법은 다음의 시퀀스를 포함한다: 도 5의 동작은, 도 6a의 동작으로, 도 7a의 동작으로, 도 7b의 동작으로, 도 9b의 동작으로, 도 10의 동작으로 진행한다. 다른 실시예에 있어서, 본 방법은 다음의 시퀀스를 포함한다: 도 5의 동작은, 도 6a의 동작으로, 도 8의 동작으로, 도 9a의 동작으로, 도 10의 동작으로 진행한다. 다른 실시예에 있어서, 본 방법은 다음의 시퀀스를 포함한다: 도 5의 동작은, 도 6a의 동작으로, 도 8의 동작으로, 도 9b의 동작으로, 도 10의 동작으로 진행한다. 다른 실시예에 있어서, 본 방법은 다음의 시퀀스를 포함한다: 도 5의 동작은, 도 6b의 동작으로, 도 7a의 동작으로, 도 7b의 동작으로, 도 9a의 동작으로, 도 10의 동작으로 진행한다. 다른 실시예에 있어서, 본 방법은 다음의 시퀀스를 포함한다: 도 5의 동작은, 도 6b의 동작으로, 도 7a의 동작으로, 도 7b의 동작으로, 도 9b의 동작으로, 도 10의 동작으로 진행한다. 다른 실시예에 있어서, 본 방법은 다음의 시퀀스를 포함한다: 도 5의 동작은, 도 6b의 동작으로, 도 8의 동작으로, 도 9a의 동작으로, 도 10의 동작으로 진행한다. 다른 실시예에 있어서, 본 방법은 다음의 시퀀스를 포함한다: 도 5의 동작은, 도 6b의 동작으로, 도 8의 동작으로, 도 9b의 동작으로, 도 10의 동작으로 진행한다.
도 10의 단면도(1000)에 의해 도시된 바와 같이, 하드 마스크(211)는 BEVA(208) 위에 놓인 상단 전극 층(904)(도 9a 참조)의 RRAM 셀 영역을 덮도록 형성된다. 하드 마스크(211)는 예를 들어 실리콘 질화물(예를 들어, SiN), 일부 다른 적합한 질화물(들), 일부 다른 적절한 유전체(들), 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다. 또한, 하드 마스크(211)는 예를 들어 상단 전극 층(904) 상에 하드 마스크 층을 퇴적하고 하드 마스크 층을 하드 마스크(211)로 패터닝함으로써 형성될 수 있다. 퇴적은 예를 들어 CVD, PVD 또는 일부 다른 적합한 퇴적 공정 및/또는 패터닝에 의해 수행될 수 있고, 그리고/또는 패터닝은 예를 들어 포토리소그래피/에칭 공정 또는 일부 다른 적합한 패터닝 공정을 사용하여 수행 될 수 있다.
또한, 도 10의 단면도(1000)에 의해 예시된 바와 같이, 하드 마스크(211) 아래 놓인 상단 전극(108)을 형성하기 위해 제 위치에서 하드 마스크(211)를 사용하여 상단 전극 층(904)에 대해 제 2 에칭이 수행된다(도 9a 참조). 일부 실시예에 있어서, 데이터 저장 층(902)은 제 2 에칭에 대한 에칭 정지로서 사용되고, 그리고/또는 제 2 에칭은 데이터 저장 층(902)을 부분적으로 에칭하기 위해 데이터 저장 층(902)으로 과잉 연장한다.
도 11의 단면도(1100)에 의해 예시된 바와 같이, 스페이서 층(1102)이 도 10의 구조물을 덮고 라이닝하도록 형성된다. 일부 실시예에 있어서, 스페이서 층(1102)은 컨포멀하게 형성되고, 그리고/또는 CVD, PVD, 일부 다른 적합한 퇴적 공정 또는 상기의 임의의 조합에 의해 형성될 수 있다. 스페이서 층(1102)은 예를 들어, 실리콘 질화물(예를 들어, SiN), 일부 다른 적합한 질화물(들), 일부 다른 적합한 유전체(들), 또는 상기의 임의의 조합일 수 있다.
도 12의 단면도(1200)에 예시된 바와 같이, 스페이서 층(1102)을 에치 백(etch back)하고 스페이서 층(1102)의 스페이서(212)를 형성하기 위해 상기 스페이서 층(1102)에 대해 제 3 에칭이 수행된다(도 11 참조). 스페이서(212)는 상단 전극(108)의 양측벽에 각각 한 쌍의 세그먼트를 포함한다. 또한, 일부 실시예에 있어서, 세그먼트는 하드 마스크(211)의 양측벽 상에 각각 있고, 그리고/또는 하드 마스크(211)의 양측벽은 각각 상단 전극(108)의 양측벽과 대등하다. 제 3 에칭을 수행하는 공정은, 예를 들어, 스페이서 층(1202)의 수직 세그먼트를 제거하지 않고 스페이서 층(1102)의 수평 세그먼트를 제거하여 수직 세그먼트의 적어도 하나가 스페이서(212)에 대응하도록 스페이서 층(1202)에 하나 이상의 에천트를 도포하는 단계를 포함할 수 있다.
도 13의 단면도(1300)에 예시된 바와 같이, 데이터 저장 요소(106) 및 하단 전극(104)을 형성하기 위해 제 위치에서 스페이서(212) 및 하드 마스크(211)를 사용하여 데이터 저장 층(902)(도 12 참조) 및 하단 전극 층(702)(도 12 참조)에 대해 제 4 에칭이 수행된다. 데이터 저장 요소(106)는 상단 전극(108) 아래 놓이고, 데이터 저장 층(902)으로부터 형성된다. 하단 전극(104)은 데이터 저장 요소(106) 아래 놓이고, 하단 전극 층(702)으로부터 형성된다. 일부 실시예에 있어서, 데이터 저장 요소(106) 및 하단 전극(104)의 폭(W)은 약 50-500 나노미터, 약 50-200 나노미터, 약 300-500 나노미터, 또는 약 150-350 나노미터이다. 제 4 에칭은 데이터 저장 요소(106)의 측벽(106s)을 따라 결함(110)을 형성하고, 일부 실시예에서는 데이터 저장 요소(106)의 측벽(106s)과 대등한 하단 전극(104)의 측벽(104s)을 형성한다. 설명의 용이함을 위해, 결함(110) 중 단지 하나만 110으로 라벨링된다. 결함(110)은 예를 들어, 핀홀 결함 또는 데이터 저장 요소(106)의 결정질 격자에서의 일부 다른 적절한 결함일 수 있다.
제 4 에칭을 수행하는 공정은, 에천트(들)에 의해 하단 전극 층(702)에 도달될 때까지 데이터 저장 층(902) 및 하단 전극 층(702)에 하나 이상의 에천트를 도포하는 단계를 포함한다. 일부 실시예에 있어서, 제 4 에칭은 에천트(들)가 예를 들어 이온 또는 일부 다른 적합한 플라즈마-기반 에천트(들)이거나 이들을 포함할 수 있는 플라즈마 에칭이거나 이를 포함한다. 또한, 일부 실시예에 있어서, 제 4 에칭은 이방성이다. 스페이서(212) 및 하드 마스크(211)는 제 4 에칭을 위한 마스크를 정의하고, 하부 절연 층(206)은 제 4 에칭의 에칭 정지로서 기능한다.
도 14의 단면도(1400)에 예시된 바와 같이, 데이터 저장 요소(106)의 측벽(106s)에 대하여 거리(D)만큼 하단 전극(104)의 측벽(104s)을 리세스하도록 하단 전극(104)의 측벽(104s)에 대해 제 5 에칭이 수행된다. 예를 들어, 거리(D)는 약 5-20 나노미터, 약 5-10 나노미터, 약 10-20 나노미터, 또는 약 1-50 나노미터일 수 있다. 제 5 에칭 전의 하단 전극(104)의 폭(W)은 예를 들어 거리(D)의 약 2.5-500배, 거리(D)의 약 2.5-200배, 거리(D)의 약 300-500배, 또는 거리(D)의 약 150-350배일 수 있다. 제 5 에칭 후의 하단 전극(104)의 폭(W)은 예를 들어 거리(D)의 약 0.5-92배, 거리(D)의 약 0.5-45배, 거리(D)의 약 45-92배, 거리(D)의 약 20-70배일 수 있다. 일부 실시예에 있어서, 하단 전극(104)의 측벽(104s)은 또한 데이터 저장 요소(106)의 측벽(106s) 사이에서 완전히 이격된다. 일부 실시예에 있어서, 하단 전극(104)의 측벽(104s)은 곡선형 단면 프로파일, 평평한 그리고/또는 평면의 단면 프로파일, 또는 일부 다른 적합한 단면 프로파일을 가진다.
데이터 저장 요소(106)의 측벽(106s)를 따른 결함(110)은 데이터 저장 요소(106)의 한 쌍의 주변 부분(106p)에 국한된다. 데이터 저장 요소(106)의 주변 부분(106p)은 데이터 저장 요소(106)의 양측 상에 각각 있고, 데이터 저장 요소(106)의 중앙 부분(106c)의 양측 상에 각각 있다. 또한, 데이터 저장 요소(106)의 주변 부분(106p)은 데이터 저장 요소(106)의 중앙 부분(106c)에 비해 높은 결함(예를 들면, 핀홀 결함 또는 일부 다른 적합한 결정질 결함) 농도를 가진다. 하단 전극(104)의 측벽(104s)은 결함(110)으로부터 떨어져 측면 방향으로 이격될 때까지 거리(D)만큼 각각 리세스된다. 또한, 일부 실시예에 있어서, 하단 전극(104)의 측벽(104s)은 데이터 저장 요소(106)의 중앙 부분(106c)과 데이터 저장 요소(106)의 주변 부분(106p) 중 이웃하는 주변 부분(106p) 사이까지 거리(D)만큼 각각 리세스된다. 일부 실시예에 있어서, 데이터 저장 요소(106)의 중앙 및 주변 부분(106c, 106p)의 경계는 현미경 하에서 데이터 저장 요소(106)를 분석함으로써 결정된다. 예를 들어, 현미경을 사용하여 데이터 저장 요소(106)의 결정질 결함 농도를 관찰함으로써, 데이터 저장 요소(106)의 중앙 및 주변 부분(106c, 106p)의 경계가 식별될 수 있다. 상기 언급된 바와 같이, 데이터 저장 요소(106)의 주변 부분(106p)은 데이터 저장 요소(106)의 중앙 부분(106c)에 비해 높은 결정질 결함 농도를 가진다. 현미경은 예를 들어 투과 전자 현미경(transmission electron microscope; TEM), 주사 전자 현미경(scanning electron microscope; SEM), 또는 다른 적합한 현미경이거나 이들을 포함할 수 있다. 일부 실시예에 있어서, 거리(D)는 데이터 저장 요소(106)의 측벽(106s) 중 하나로부터 데이터 저장 요소(106)의 중앙 및 주변 부분(106c, 106p) 사이의 이웃하는 경계까지의 측면 거리이다. 다른 실시예에 있어서, 거리(D)는 측면 거리 + 마진이다. 상기 마진은 예를 들어, 약 0.1-3.0 나노미터, 약 3.0-5.0 나노미터, 약 0.1-1.0 나노미터, 약 0.1-0.5 나노미터, 또는 약 0.1-2.0 나노미터일 수 있다.
하단 전극(104)의 측벽(104s)을 리세스함으로써, 하단 전극(104)의 측벽(104s)은 상기 데이터 저장 요소(106)의 측벽(106s)을 따라 결함(110)으로부터 제거된다. 따라서, 이하 데이터 저장 요소(106) 내에 형성된 도전성 필라멘트는 결함(110)으로부터 오프셋되고, 따라서 결함(110)에 의해 영향을 받지 않거나 최소한으로 영향을 받는다. 이것은, 결국, 제조하에 RRAM 셀의 신뢰성 및 안정성을 향상시킨다.
제 5 에칭을 수행하는 공정은 예를 들어 하단 전극(104)의 측벽(104s)이 충분히 리세스될 때까지 하단 전극(104)에 하나 이상의 에천트를 도포하는 단계를 포함할 수 있다. 인지되는 바와 같이, "충분히" 리세스된 것은 예를 들어 하단 전극(104)의 측벽(104s)이 데이터 저장 요소(106)의 주변부(106p)의 결함(110)으로부터 이격됨을 나타낼 수 있고, 그리고/또는 하단 전극(104)의 측벽(104s)이 거리(D)만큼 리세스됨을 나타낼 수 있다. 일부 실시예에 있어서, 제 5 에칭은, 에천트(들)가 예를 들어 과산화수소(H2O2) 용액, 일부 다른 적합한 화학 용액(들), 일부 다른 적합한 습식 에천트(들), 또는 상기의 임의의 조합이거나 이들을 포함할 수 있는, 습식 에칭이거나 이를 포함한다. 또한, 일부 실시예에 있어서, 제 5 에칭은 등방성이며, 그리고/또는 에천트(들)는 데이터 저장 요소(106), 스페이서(212), 하드 마스크(211) 및 하단 절연 층(206)에 비해 하단 전극(104)에 대해 높은 에칭 레이트를 가진다. 전자는 하단 전극(104)의 측면 방향 에칭을 용이하게할 수 있고, 후자는 예를 들어 데이터 저장 요소(106), 스페이서(212), 하드 마스크(211) 및 하부 절연 층(206)이 제 5 에칭 동안 실질적으로 에칭되는 것을 방지할 수 있다.
도 15의 단면도(1500)에 예시된 바와 같이, 상부 절연 층(214)은 하부 절연 층(206), 스페이서(212), 및 하드 마스크(211)를 덮도록 형성된다. 또한, 상부 절연 층(214)은 스페이서(212)의 측벽, 데이터 저장 요소(106)의 측벽(106s) 및 하단 전극(104)의 측벽(104s)을 라이닝하도록 형성된다. 상부 절연 층(214)은 예를 들어 실리콘 질화물(예를 들어, SiN), 일부 다른 적합한 질화물(들), 일부 다른 적합한 유전체(들), 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다. 일부 실시예에 있어서, 상부 절연 층(214)은 컨포멀 퇴적에 의해 형성되고, 그리고/또는 CVD, PVD, ALD, 일부 다른 적합한 퇴적 공정(들), 또는 상기의 임의의 조합에 의해 형성된다.
또한, 도 15의 단면도(1500)에 예시된 바와 같이, 상부 ILD 층(216)은 상부 절연 층(214)을 덮도록 형성된다. 상부 ILD 층(216)은 예를 들어 실리콘 산화물(예를 들어, SiO), 로우-κ 유전체, 일부 다른 적합한 유전체(들), 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다. 상부 ILD 층(216)은 예를 들어 CVD, PVD, 스퍼터링, 일부 다른 적합한 증착 공정(들) 또는 상기의 임의의 조합에 의해 형성될 수 있다.
도 16의 단면도(1600)에 예시된 바와 같이, 상부 ILD 층(216)의 상단 표면(216t)에 대해 제 2 평탄화가 수행되어 상단 표면(216t)을 평평하게 한다. 평탄화는 예를 들어 CMP 또는 일부 다른 적합한 평탄화 공정에 의해 수행될 수 있다.
또한, 도 16의 단면도(1600)에 예시된 바와 같이, 상부 ILD 층(216), 상부 절연 층(214) 및 하드 마스크(211)는 상단 전극(108) 위에 놓이고 상단 전극(108)을 노출시키는 하부 개구부(1602)를 형성하기 위해 패터닝된다. 상부 개구부(1602)는 제조하의 TEVA의 레이아웃뿐만 아니라 제조하의 상부 와이어의 레이아웃을 포함한다. 일부 실시예에 있어서, 상부 개구부(1602)는 T형 프로파일 또는 일부 다른 적합한 프로파일을 가진다. 또한, 일부 실시예에 있어서, 상부 개구부(1602)는 제조하의 와이어에 대응하는 프로파일을 갖는 상부 영역(1602u)을 포함하고, 제조하의 비아의 프로파일을 갖는 하부 영역(1602l)을 더 포함한다. 또한, 일부 실시예에 있어서, 상부 개구부(1602)의 폭(W)은 위에서 아래로 이산적으로 감소한다. 폭(W)은 예를 들어, 개구부(1602)의 상부 및 하부 영역(1602u, 1602l) 사이의 경계에서 이산적으로 불연속일 수 있고, 그리고/또는 폭(W)은 예를 들어 개구부(1602)의 상부 영역(1602u)이 개구부(1602)의 영역(1602l)보다 클 수 있다.
일부 실시예에 있어서, 패터닝을 수행하는 공정은, 상부 ILD 층(216) 상에 제 1 포토레지스트 마스크(도시되지 않음)을 형성하는 단계를 포함한다. 제 1 포토레지스트 마스크는 예를 들어 상부 ILD 층(216) 상에 제 1 포토레지스트 층을 퇴적하고, 제 1 포토레지스트 층을 패터닝하여 제 1 포토레지스트 층이 제조하의 상부 배선의 레이아웃을 갖는 개구부를 가짐으로써 형성된다. 상부 개구부(1602)를 부분적으로 형성하기 위해 제 위치에서 제 1 포토레지스트 마스크를 사용하여 상부 ILD 층(216)에 하나 이상의 에천트가 도포되고, 그 후 제 1 포토레지스트 마스크는 제거된다. 제 2 포토레지스트 마스크(도시되지 않음)가 상부 ILD 층(216) 상에 형성된다. 제 2 포토레지스트 마스크는 예를 들어 상부 ILD 층(216) 상에 제 2 포토레지스트 층을 퇴적하고, 제조하의 TEVA의 레이아웃을 가지고 상부 개구부(1602)에 중첩하는 개구부를 사용하여 제 2 포토레지스트 층을 패터닝함으로써 형성된다. 상부 개구부(1602)를 부분적으로 형성하기 위해 제 위치에서 제 2 포토레지스트 마스크를 사용하여 상부 ILD 층(216)에 하나 이상의 에천트가 도포되고, 그 후 제 2 포토레지스트 마스크는 제거된다. 제 1 및 제 2 포토레지스트 층의 퇴적은, 예를 들어, 스핀 코팅 또는 일부 다른 적합한 퇴적 공정에 의해 수행될 수 있으며, 그리고/또는 제 1 및 제 2 포토레지스트 층의 패터닝은 예를 들어 포토리소그래피 또는 일부 다른 적합한 패터닝 공정에 의해 수행될 수 있다. 제 1 및 제 2 포토레지스트 마스크의 제거는 예를 들어 플라즈마 애싱 또는 일부 다른 적합한 제거 공정에 의해 수행될 수 있다.
도 17의 단면도(1700)에 예시된 바와 같이, 상부 도전성 층(1702)은 상부 ILD 층(216)을 덮고 상부 개구부(1602)(도 16 참조)를 충전하도록 형성된다. 상부 도전성 층(1702)은 예를 들어 텅스텐, 구리, 알루미늄 구리, 알루미늄, 티타늄, 탄탈, 티타늄 질화물, 탄탈륨 질화물, 일부 적합한 다른 금속(들), 일부 다른 적합한 도전성 재료(들) 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다. 상부 도전성 층(1702)은 예를 들어 CVD, PVD, 무전해 도금, 전기 도금, 일부 다른 적합한 도금 또는 증착 공정(들), 또는 상기의 임의의 조합에 의해 형성될 수 있다.
도 18의 단면도(1800)에 예시된 바와 같이, 상부 도전성 구조물(1802)을 상부 개구부(1602)(도 16 참조) 내에 형성하기 위해 상부 ILD 층(216)에 도달될 때까지 상부 도전성 층(1702)(도 17 참조)의 상단 표면에 대해 제 3 평탄화가 수행된다. 상부 도전성 구조물(1802)은 TEVA(220) 및 상부 와이어(218)를 포함한다. 상부 와이어(218)는 TEVA(220) 위에 놓이고, TEVA(220)는 상부 와이어(218)로부터 상단 전극(108)까지 연장한다. TEVA(220) 및 상부 와이어(218)가 도 19의 실시예에서 서로 통합되고 연속적임에도 불구하고, EVA(220)와 상부 와이어(218) 사이의 해싱(hashing)은 TEVA(220) 및 상부 와이어(218)를 강조하기 위해 변화되었다. 제 3 평탄화는 예를 들어 CMP 또는 일부 다른 적합한 평탄화 공정에 의해 수행될 수 있다.
도 15 내지 도 17은 TEVA(220) 및 상부 와이어(218)를 형성하기 위한 이중 다 마신 공정을 예시하지만, 단일 다마신 공정이 대안적으로 사용될 수 있음이 이해되어야 한다. 인지된 바와 같이, 이중 다마신 공정은 동시에 2개의 도전성 피처(예를 들어, 와이어 및 비아)를 형성하는 반면, 단일 다마신 공정은 한번에 단일 도전성 피처(예를 들어, 와이어 또는 비아)를 형성한다. 예를 들어, TEVA(220) 및 상부 와이어(218)를 함께 형성하는 대신에, TEVA(220) 및 상부 와이어(218)가 개별적으로 형성될 수 있다.
도 19의 단면도(1900)에 예시된 바와 같이, 형성 전압(forming voltage)이 데이터 저장 요소(106) 내에 도전성 필라멘트(112)를 형성하기 위해 하단 전극(104)으로부터 상단 전극(108)로 인가된다. 하단 전극(104)의 측벽(104s)이 리세스되기 때문에, 형성 전압의 인가에 의해 생성된 전계는 데이터 저장 요소(106)의 측벽(106s)을 따라, 그에 따라 결함(110)을 따라 낮다. 즉, 전계는 하단 전극(104)의 코너에 집중된다. 또한, 리세스는 하단 전극(104)의 코너를 데이터 저장 요소(106)의 측벽(106s) 및 결함(110)으로부터 멀리 이동시킨다. 따라서, 전계는 데이터 저장 요소(106)의 측벽(106s) 및 결함(110)에 걸쳐 낮다. 전계가 측벽(106s) 및 결함(110)에 걸쳐 낮기 때문에, 도전성 필라멘트(112)는 데이터 저장 요소(106)의 측벽(106s)을 따라 형성되지 않거나 형성될 가능성이 낮다. 이는, 결국, 결함(110)이 RRAM 셀(102)을 스위칭하는 것을 간섭하거나 그렇지 않으면 결함(110)이 RRAM 셀(102)의 스위칭 상에 가지는 효과를 완화시킨다.
도 20을 참조하면, 도 4, 도 5, 도 6a, 도 6b, 도 7a, 도 7b, 도 8, 도 9a, 도 9b 및 도 10 내지 도 19의 방법의 일부 실시예의 흐름도(2000)가 제공된다.
2002에서, 기판을 덮는 하부 절연 층이 형성된다. 기판은 하부 ILD 층 및 하부 ILD 층의 상단으로 움푹 들어간 하부 와이어를 포함한다. 예를 들어, 도 4를 참조한다.
2004에서, 하부 와이어 위에 놓이고 하부 와이어를 노출시키는 BEVA 개구부를 형성하기 위해 하부 절연 층에 대해 제 1 에칭이 수행된다. 예를 들어, 도 5를 참조한다.
2006에서, BEVA이 BEVA 개구부 내에 형성되고, 하부 절연 층 및 BEVA을 덮는 하부 도전성 층이 형성된다. 일부 실시예에 있어서, 하부 도전성 층은 BEVA와 일체화되고 연속적이다. 다른 실시예에 있어서, 하부 도전성 층은 BEVA와 독립적이다. 예를 들어, 도 6a, 도 6b, 도 7a, 도 7b 및 도 8을 참조한다. 도 6a 및 도 6b는 대안적인 실시예이며, 도 8은 도 7a 및 도 7b의 다른 실시예이다는 것을 주목한다. 또한, 도 7a는 도 6a 또는 도 6b로부터 진행될 수 있고, 도 8은 도 6a 또는 도 6b로부터 진행될 수 있다.
2008에서, 하부 도전성 층을 덮는 데이터 저장 층 및 상단 전극 층이 형성된다. 예를 들어, 도 9a 또는 도 9b를 참조한다. 도 9a 및 도 9b는 대안의 실시예이다는 것을 주목한다.
2010에서, BEVA 상에 적층된 상단 전극, 데이터 저장 요소, 및 하단 전극을 각각 형성하기 위해 상부 전극 층, 데이터 저장 층, 및 하부 도전성 층이 패터닝된다. 패터닝은 데이터 저장 요소의 측벽을 따라 결함(예를 들어, 핀홀 결함 또는 일부 다른 적합한 결함)을 형성한다. 예를 들어, 도 10 내지 도 13을 참조한다.
2012에서, 데이터 저장 요소의 측벽에 대하여 하부 전극 층의 측벽을 리세스하기 위해 하부 전극 층의 측벽에 대해 제 2 에칭이 수행된다. 예를 들어, 도 14를 참조한다.
2014에서, 하부 절연 층 및 상단 전극을 덮는 상부 절연 층 및 상부 ILD 층이 형성된다. 예를 들어, 도 15를 참조한다.
2016에서, TEVA 및 상부 와이어가 상부 ILD 층 내에 형성된다. 상부 ILD 층은 상부 와이어로부터 상단 전극까지 연장한다. 예를 들어, 도 16 내지 도 18을 참조한다.
2018에서, 데이터 저장 요소 내에 도전성 필라멘트를 형성하기 위해 하단 전극으로부터 상단 전극으로 형성 전압이 인가된다. 예를 들어, 도 19를 참조한다. 도전성 필라멘트는 하부 전극의 측벽이 리세스되기 때문에 결함으로부터 이격된다. 이것은 결국, 결함이 RRAM 셀을 스위칭하는 것을 간섭하는 것을 방지하거나, 그렇지 않으면 RRAM 셀의 스위칭에 결함을 가지는 효과를 완화시킨다.
도 20의 흐름도(2000)가 본 명세서에서 일련의 동작 또는 이벤트로서 예시되고 설명되었지만, 그러한 동작 또는 이벤트의 예시된 순서는 제한적인 의미로서 해석되어서는 안됨이 인지될 것이다. 예를 들어, 일부 동작들은 본 명세서에서 도시 및/또는 설명된 것 이외의 다른 동작들 또는 이벤트들과 함께 상이한 순서로 및/또는 동시에 발생할 수 있다. 또한, 예시된 모든 동작이 본 명세서의 설명의 하나 이상의 양상 또는 실시예를 구현하기 위해 요구되는 것은 아닐 수 있고, 본 명세서에 도시된 동작들 중 하나 이상은 하나 이상의 개별 동작 및/또는 단계에서 수행될 수 있다.
일부 실시예에 있어서, 본 출원은 메모리 셀을 포함하는 집적 회로에 관한 것이고, 상기 메모리 셀은, 한 쌍의 전극 측벽을 포함하는 하부 전극 - 전극 측벽은 하부 전극의 양측 상에 각각 있음 - ; 하부 전극 위에 놓이고 한쌍의 저장 측벽을 포함하는 데이터 저장 요소 - 저장 측벽은 하부 전극의 양측 상에 각각 있고, 전극 측벽은 저장 측벽으로부터 측면 방향으로 이격되어 저장 측벽 사이에 측면 방향으로 있음 - ; 및 데이터 저장 요소 위에 놓인 상부 전극을 포함한다. 일부 실시예에 있어서, 하부 전극은 제 1 폭을 가지고, 데이터 저장 요소는 제 1 폭보다 큰 제 2 폭을 가진다. 일부 실시예에 있어서, 전극 측벽은 제 1 전극 측벽 및 제 2 전극 측벽을 포함하고, 데이터 저장 요소는 제 1 방향으로 제 1 전극 측벽으로부터 제 2 전극 측벽까지 측면 방향으로 연속적으로 연장하며, 데이터 저장 요소는 또한 제 1 방향으로 제 2 전극 측벽을 지나 측면 방향으로 연속적으로 연장한다. 일부 실시예에 있어서, 데이터 저장 요소는 전극 측벽 사이에 측면 방향으로 있는 도전성 필라멘트를 포함하고, 데이터 저장 요소는 각각 전극 측벽으로부터 저장 측벽 중 이웃하는 저장 측벽까지 측면 방향으로 도전성 필라멘트를 포함하지 않는다. 일부 실시예에 있어서, 전극 측벽은 오목하다. 일부 실시예에 있어서, 데이터 저장 요소는 하부 전극에 직접적으로 접촉한다. 일부 실시예에 있어서, 데이터 저장 요소는 하이-κ 유전체 층을 포함하고, 하이-κ 유전체 층은 약 10보다 큰 유전 상수 k를 가진다. 일부 실시예에 있어서, 메모리 셀은 데이터 저장 요소 위에 놓인 캡핑 요소를 더 포함하고, 캡핑 요소는 상부 전극보다 높은 산소와의 반응성을 가지고, 상부 전극은 캡핑 요소 위에 놓인다. 일부 실시예에 있어서, 상부 전극은 데이터 저장 요소에 직접적으로 접촉한다.
일부 실시예에 있어서, 본 출원은, 메모리 셀을 포함하는 집적 회로를 형성하는 방법에 관한 것이고, 상기 방법은, 기판 상에 하부 도전성 층을 형성하는 단계; 하부 도전성 층 위에 놓인 데이터 저장 층을 형성하는 단계; 데이터 저장 층 위에 놓인 상부 도전성 층을 형성하는 단계; 기판 상에 적층된 상부 전극, 데이터 저장 요소, 및 하부 전극을 각각 형성하기 위해 상부 도전성 층, 데이터 저장 층, 및 하부 도전성 층을 패터닝하는 단계 - 패터닝은 데이터 저장 요소의 저장 측벽 내에 측벽 결함을 형성함 - ; 및 저장 측벽 중 이웃하는 저장 측벽에 대하여 각각 하부 전극의 전극 측벽을 측면 방향으로 리세스하기 위해 하부 전극에 대해 에칭을 수행하는 단계를 포함한다. 일부 실시예에 있어서, 패터닝 단계는, 데이터 저장 요소 및 하부 전극을 각각 형성하기 위해 데이터 저장 층 및 하부 도전성 층에 대해 제 2 에칭을 수행는 단계를 포함하고, 저장 측벽은 제 2 에칭의 완료 시에 전극 측벽과 각각 정렬된다. 일부 실시예에 있어서, 제 2 에칭은 플라즈마 에칭에 의해 수행되고 저장 측벽 내에 측벽 결함을 형성하며, 에칭은 습식 에칭에 의해 수행된다. 일부 실시예에 있어서, 패터닝하는 단계는, 상부 도전성 층의 메모리 영역 위에 놓인 하드 마스크를 형성하는 단계; 상부 전극을 형성하기 위해 제 위치에서 하드 마스크를 이용하여 상부 도전성 층에 대해 제 3 에칭을 수행하는 단계 - 제 3 에칭은 데이터 저장 층 상에서 정지함 -; 및 상부 전극의 측벽 상에 스페이서 세그먼트를 형성하는 단계 - 제 2 에칭은 제 위치에서 하드 마스크 및 스페이서 세그먼트를 이용하여 수행됨 - 를 더 포함한다. 일부 실시예에 있어서, 하부 전극은 티타늄 질화물을 포함하고, 에칭은 전극 측벽을 측면 방향으로 리세스하기 위해 하부 전극에 과산화수소 용액을 도포하는 단계를 포함한다. 일부 실시예에 있어서, 상기 방법은 비아 개구부를 형성하기 위해 기판에 대해 제 2 에칭을 수행하는 단계를 더 포함하고, 하부 도전성 층을 형성하는 단계는, 기판을 덮고 비아 개구부를 충전하는 하부 도전성 층을 퇴적하는 단계, 및 하부 도전성 층의 상단 표면을 평평하게 하기 위해 하부 도전성 층에 대해 평탄화를 수행하는 단계 - 하부 도전성 층의 평평해진 상단 표면은 기판의 상단 표면 위로 이격됨 - 를 포함한다. 일부 실시예에 있어서, 하부 도전성 층은 확산 배리어 층, 및 확산 배리어 층 위에 놓인 금속 층을 포함한다. 일부 실시예에 있어서, 상기 방법은, 비아 개구부를 형성하기 위해 기판에 대해 제 2 에칭을 수행하는 단계; 기판을 덮고 비아 개구부를 충전하는 도전성 비아 층을 퇴적하는 단계; 및 기판의 상단 표면에 도달할 때까지 도전성 비아 층의 상단 표면에 대해 평탄화를 수행함으로써 도전성 비아 층으로부터 비아 개구부 내에 비아를 형성하는 단계 - 하부 도전성 층이 비아 상에 형성됨 - 를 더 포함한다. 일부 실시예에 있어서, 도전성 비아 층은 확산 배리어 층 및 확산 배리어 층 위에 놓인 금속 층을 포함한다.
일부 실시예에 있어서, 본 출원은 또다른 직접 회로에 관한 것이고, 상기 집적 회로는, 하부 와이어; 하부 와이어 위에 놓인 하부 절연 층; 하부 절연 층을 관통하여 하부 와이어까지 연장되는 제 1 비아; 및 제 1 비아 상에 직접적으로 위에 놓인 메모리 셀로서, 하부 전극, 하부 전극 위에 놓인 데이터 저장 요소, 및 데이터 저장 요소 위에 놓인 상부 전극을 포함하는 상기 메모리 셀을 포함하고, 하부 전극의 측벽은 각각 데이터 저장 요소의 이웃하는 측벽에 대하여 측면 방향으로 리세스되고, 데이터 저장 요소는 중앙 데이터 부분 및 한 쌍의 주변 데이터 부분을 포함하고, 주변 데이터 부분은 중앙 데이터 부분의 양측 상에 각각 있고 데이터 저장 요소의 이웃하는 측벽에 각각 접하고, 주변 데이터 부분은 중앙 데이터 부분에 비해 높은 결정 결함 농도를 가지고, 하부 전극의 측벽은 중앙 데이터 부분과 주변 데이터 부분 중 이웃하는 주변 데이터 부분 사이에 각각 측면 방향으로 있다. 일부 실시예에 있어서, 하부 전극의 측벽 각각은 데이터 저장 요소의 이웃하는 측벽의 각각의 측벽에 대하여 리세스 양만큼 리세스되고, 하부 전극의 폭은 리세스 양의 약 0.5-92배이다.
본 발명개시의 양상들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 상기는 여러 실시예들의 피처들을 약술하였다. 당업자는 본 명세서에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점를 성취하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.
실시예
실시예 1. 메모리 셀을 포함하는 집적 회로에 있어서,
상기 메모리 셀은,
한 쌍의 전극 측벽을 포함하는 하부 전극 - 상기 전극 측벽은 상기 하부 전극의 양측 상에 각각 있음 - ;
상기 하부 전극 위에 놓이고 한쌍의 저장 측벽(storage sidewall)을 포함하는 데이터 저장 요소 - 상기 저장 측벽은 상기 하부 전극의 양측 상에 각각 있고, 상기 전극 측벽은 상기 저장 측벽으로부터 측면 방향으로 이격되어 상기 저장 측벽 사이에 측면 방향으로 있음 - ; 및
상기 데이터 저장 요소 위에 놓인 상부 전극
을 포함하는 것인, 집적 회로.
실시예 2. 실시예 1에 있어서,
상기 하부 전극은 제 1 폭을 가지고, 상기 데이터 저장 요소는 상기 제 1 폭보다 큰 제 2 폭을 가지는 것인, 집적 회로.
실시예 3. 실시예 1에 있어서,
상기 전극 측벽은 제 1 전극 측벽 및 제 2 전극 측벽을 포함하고, 상기 데이터 저장 요소는 제 1 방향으로 제 1 전극 측벽으로부터 상기 제 2 전극 측벽까지 측면 방향으로 연속적으로 연장하며, 상기 데이터 저장 요소는 또한 상기 제 1 방향으로 제 2 전극 측벽을 지나 측면 방향으로 연속적으로 연장하는 것인, 집적 회로.
실시예 4. 실시예 1에 있어서,
상기 데이터 저장 요소는 상기 전극 측벽 사이에 측면 방향으로 있는 도전성 필라멘트를 포함하고, 상기 데이터 저장 요소는 각각 상기 전극 측벽으로부터 상기 저장 측벽 중 이웃하는 저장 측벽까지 측면 방향으로 도전성 필라멘트를 포함하지 않는 것인, 집적 회로.
실시예 5. 실시예 1에 있어서,
상기 전극 측벽은 오목한 것인, 집적 회로.
실시예 6. 실시예 1에 있어서,
상기 데이터 저장 요소는 상기 하부 전극에 직접적으로 접촉하는 것인, 집적 회로.
실시예 7. 실시예 1에 있어서,
상기 데이터 저장 요소는 하이-κ 유전체 층을 포함하고, 상기 하이-κ 유전체 층은 약 10보다 큰 유전 상수 κ를 가지는 것인, 집적 회로.
실시예 8. 실시예 1에 있어서,
상기 메모리 셀은 상기 데이터 저장 요소 위에 놓인 캡핑(capping) 요소를 더 포함하고, 상기 캡핑 요소는 상기 상부 전극보다 높은 산소와의 반응성을 가지고, 상기 상부 전극은 상기 캡핑 요소 위에 놓이는 것인, 집적 회로.
실시예 9. 실시예 1에 있어서,
상기 상부 전극은 상기 데이터 저장 요소에 직접적으로 접촉하는 것인, 집적 회로.
실시예 10. 메모리 셀을 포함하는 집적 회로를 형성하는 방법에 있어서,
기판 상에 하부 도전성 층을 형성하는 단계;
상기 하부 도전성 층 위에 놓인 데이터 저장 층을 형성하는 단계;
상기 데이터 저장 층 위에 놓인 상부 도전성 층을 형성하는 단계;
상기 기판 상에 적층된 상부 전극, 데이터 저장 요소, 및 하부 전극을 각각 형성하기 위해 상기 상부 도전성 층, 상기 데이터 저장 층, 및 상기 하부 도전성 층을 패터닝하는 단계 - 상기 패터닝은 상기 데이터 저장 요소의 저장 측벽 내에 측벽 결함을 형성함 - ; 및
상기 저장 측벽 중 이웃하는 저장 측벽에 대하여 각각 상기 하부 전극의 전극 측벽을 측면 방향으로 리세스하기 위해 상기 하부 전극에 대해 에칭을 수행하는 단계
를 포함하는, 집적 회로 형성 방법.
실시예 11. 실시예 10에 있어서,
상기 패터닝 단계는, 상기 데이터 저장 요소 및 상기 하부 전극을 각각 형성하기 위해 상기 데이터 저장 층 및 상기 하부 도전성 층에 대해 제 2 에칭을 수행는 단계를 포함하고, 상기 저장 측벽은 상기 제 2 에칭의 완료 시에 상기 전극 측벽과 각각 정렬되는 것인, 집적 회로 형성 방법.
실시예 12. 실시예 11에 있어서,
상기 제 2 에칭은 플라즈마 에칭에 의해 수행되고 상기 저장 측벽 내에 상기 측벽 결함을 형성하며, 상기 에칭은 습식 에칭에 의해 수행되는 것인, 집적 회로 형성 방법.
실시예 13. 실시예 11에 있어서,
상기 패터닝하는 단계는,
상기 상부 도전성 층의 메모리 영역 위에 놓인 하드 마스크를 형성하는 단계;
상기 상부 전극을 형성하기 위해 제 위치에서 상기 하드 마스크를 이용하여 상기 상부 도전성 층에 대해 제 3 에칭을 수행하는 단계 - 상기 제 3 에칭은 상기 데이터 저장 층 상에서 정지함 -; 및
상기 상부 전극의 측벽 상에 스페이서 세그먼트를 형성하는 단계 - 상기 제 2 에칭은 제 위치에서 상기 하드 마스크 및 상기 스페이서 세그먼트를 이용하여 수행됨 - 를 더 포함하는 것인, 집적 회로 형성 방법.
실시예 14. 실시예 10에 있어서,
상기 하부 전극은 티타늄 질화물을 포함하고, 상기 에칭은 상기 전극 측벽을 측면 방향으로 리세스하기 위해 상기 하부 전극에 과산화수소 용액을 도포하는 단계를 포함하는 것인, 집적 회로 형성 방법.
실시예 15. 실시예 10에 있어서,
비아 개구부를 형성하기 위해 상기 기판에 대해 제 2 에칭을 수행하는 단계
를 더 포함하고, 상기 하부 도전성 층을 형성하는 단계는,
상기 기판을 덮고 상기 비아 개구부를 충전하는 상기 하부 도전성 층을 퇴적하는 단계, 및
상기 하부 도전성 층의 상단 표면을 평평하게 하기 위해 상기 하부 도전성 층에 대해 평탄화를 수행하는 단계 - 상기 하부 도전성 층의 상기 평평해진 상단 표면은 상기 기판의 상단 표면 위로 이격됨 - 를 포함하는 것인, 집적 회로 형성 방법.
실시예 16. 실시예 15에 있어서,
상기 하부 도전성 층은 확산 배리어 층, 및 상기 확산 배리어 층 위에 놓인 금속 층을 포함하는 것인, 집적 회로 형성 방법.
실시예 17. 실시예 10에 있어서,
비아 개구부를 형성하기 위해 상기 기판에 대해 제 2 에칭을 수행하는 단계;
상기 기판을 덮고 상기 비아 개구부를 충전하는 도전성 비아 층을 퇴적하는 단계; 및
상기 기판의 상단 표면에 도달할 때까지 상기 도전성 비아 층의 상단 표면에 대해 평탄화를 수행함으로써 상기 도전성 비아 층으로부터 상기 비아 개구부 내에 비아를 형성하는 단계 - 상기 하부 도전성 층이 상기 비아 상에 형성됨 -
를 더 포함하는, 집적 회로 형성 방법.
실시예 18. 실시예 17에 있어서,
상기 도전성 비아 층은 확산 배리어 층 및 상기 확산 배리어 층 위에 놓인 금속 층을 포함하는 것인, 집적 회로 형성 방법.
실시예 19. 집적 회로에 있어서,
하부 와이어;
상기 하부 와이어 위에 놓인 하부 절연 층;
상기 하부 절연 층을 관통하여 상기 하부 와이어까지 연장되는 제 1 비아; 및
상기 제 1 비아 상에 직접적으로 위에 놓인 메모리 셀로서, 하부 전극, 상기 하부 전극 위에 놓인 데이터 저장 요소, 및 상기 데이터 저장 요소 위에 놓인 상부 전극을 포함하는 상기 메모리 셀
을 포함하고,
상기 하부 전극의 측벽은 각각 상기 데이터 저장 요소의 이웃하는 측벽에 대하여 측면 방향으로 리세스되고, 상기 데이터 저장 요소는 중앙 데이터 부분 및 한 쌍의 주변 데이터 부분을 포함하고, 상기 주변 데이터 부분은 상기 중앙 데이터 부분의 양측 상에 각각 있고 상기 데이터 저장 요소의 상기 이웃하는 측벽에 각각 접하고, 상기 주변 데이터 부분은 상기 중앙 데이터 부분에 비해 높은 결정 결함 농도를 가지고, 상기 하부 전극의 측벽은 상기 중앙 데이터 부분과 상기 주변 데이터 부분 중 이웃하는 주변 데이터 부분 사이에 각각 측면 방향으로 있는 것인, 집적 회로.
실시예 20. 실시예 19에 있어서,
상기 하부 전극의 측벽 각각은 상기 데이터 저장 요소의 이웃하는 측벽의 각각의 측벽에 대하여 리세스 양만큼 리세스되고, 상기 하부 전극의 폭은 리세스 양의 약 0.5-92배인 것인, 집적 회로.

Claims (10)

  1. 메모리 셀을 포함하는 집적 회로에 있어서,
    상기 메모리 셀은,
    한 쌍의 전극 측벽을 포함하는 하부 전극 - 상기 전극 측벽은 상기 하부 전극의 양측 상에 각각 있음 - ;
    상기 하부 전극 위에 놓이고 한쌍의 저장 측벽(storage sidewall)을 포함하는 데이터 저장 요소 - 상기 저장 측벽은 상기 하부 전극의 양측 상에 각각 있고, 상기 전극 측벽은 상기 저장 측벽으로부터 측면 방향으로 이격되어 상기 저장 측벽 사이에 측면 방향으로 있음 - ; 및
    상기 데이터 저장 요소 위에 놓인 상부 전극
    을 포함하는 것인, 집적 회로.
  2. 제 1 항에 있어서,
    상기 하부 전극은 제 1 폭을 가지고, 상기 데이터 저장 요소는 상기 제 1 폭보다 큰 제 2 폭을 가지는 것인, 집적 회로.
  3. 제 1 항에 있어서,
    상기 전극 측벽은 제 1 전극 측벽 및 제 2 전극 측벽을 포함하고, 상기 데이터 저장 요소는 제 1 방향으로 상기 제 1 전극 측벽으로부터 상기 제 2 전극 측벽까지 측면 방향으로 연속적으로 연장하며, 상기 데이터 저장 요소는 또한 상기 제 1 방향으로 제 2 전극 측벽을 지나 측면 방향으로 연속적으로 연장하는 것인, 집적 회로.
  4. 제 1 항에 있어서,
    상기 데이터 저장 요소는 상기 전극 측벽 사이에 측면 방향으로 있는 도전성 필라멘트를 포함하고, 상기 데이터 저장 요소는 각각 상기 전극 측벽으로부터 상기 저장 측벽 중 이웃하는 저장 측벽까지 측면 방향으로 도전성 필라멘트를 포함하지 않는 것인, 집적 회로.
  5. 제 1 항에 있어서,
    상기 데이터 저장 요소는 상기 하부 전극에 직접적으로 접촉하는 것인, 집적 회로.
  6. 제 1 항에 있어서,
    상기 데이터 저장 요소는 하이-κ 유전체 층을 포함하고, 상기 하이-κ 유전체 층은 10보다 큰 유전 상수 κ를 가지는 것인, 집적 회로.
  7. 제 1 항에 있어서,
    상기 메모리 셀은 상기 데이터 저장 요소 위에 놓인 캡핑(capping) 요소를 더 포함하고, 상기 캡핑 요소는 상기 상부 전극보다 높은 산소와의 반응성을 가지고, 상기 상부 전극은 상기 캡핑 요소 위에 놓이는 것인, 집적 회로.
  8. 제 1 항에 있어서,
    상기 상부 전극은 상기 데이터 저장 요소에 직접적으로 접촉하는 것인, 집적 회로.
  9. 메모리 셀을 포함하는 집적 회로를 형성하는 방법에 있어서,
    기판 상에 하부 도전성 층을 형성하는 단계;
    상기 하부 도전성 층 위에 놓인 데이터 저장 층을 형성하는 단계;
    상기 데이터 저장 층 위에 놓인 상부 도전성 층을 형성하는 단계;
    상기 기판 상에 적층된 상부 전극, 데이터 저장 요소, 및 하부 전극을 각각 형성하기 위해 상기 상부 도전성 층, 상기 데이터 저장 층, 및 상기 하부 도전성 층을 패터닝하는 단계 - 상기 패터닝은 상기 데이터 저장 요소의 저장 측벽 내에 측벽 결함을 형성함 - ; 및
    상기 저장 측벽 중 이웃하는 저장 측벽에 대하여 각각 상기 하부 전극의 전극 측벽을 측면 방향으로 리세스하기 위해 상기 하부 전극에 대해 에칭을 수행하는 단계
    를 포함하는, 집적 회로 형성 방법.
  10. 집적 회로에 있어서,
    하부 와이어;
    상기 하부 와이어 위에 놓인 하부 절연 층;
    상기 하부 절연 층을 관통하여 상기 하부 와이어까지 연장되는 제 1 비아; 및
    상기 제 1 비아 상에 직접적으로 위에 놓인 메모리 셀로서, 하부 전극, 상기 하부 전극 위에 놓인 데이터 저장 요소, 및 상기 데이터 저장 요소 위에 놓인 상부 전극을 포함하는 상기 메모리 셀
    을 포함하고,
    상기 하부 전극의 측벽은 각각 상기 데이터 저장 요소의 이웃하는 측벽에 대하여 측면 방향으로 리세스되고, 상기 데이터 저장 요소는 중앙 데이터 부분 및 한 쌍의 주변 데이터 부분을 포함하고, 상기 주변 데이터 부분은 상기 중앙 데이터 부분의 양측 상에 각각 있고 상기 데이터 저장 요소의 상기 이웃하는 측벽에 각각 접하고, 상기 주변 데이터 부분은 상기 중앙 데이터 부분에 비해 높은 결정 결함 농도를 가지고, 상기 하부 전극의 측벽은 상기 중앙 데이터 부분과 상기 주변 데이터 부분 중 이웃하는 주변 데이터 부분 사이에 각각 측면 방향으로 있는 것인, 집적 회로.
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