TWI665674B - 具有凹陷的底部電極側壁的電阻式隨機存取記憶體（rram）單元及其形成方法 - Google Patents
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Abstract
本申請案的各種實施例是有關於一種包括具有凹陷的底
部電極側壁以減輕側壁電漿損壞效應的電阻式隨機存取記憶體(RRAM)單元的積體電路。在一些實施例中，電阻式隨機存取記憶體單元包括下部電極、資料儲存元件、及上部電極。下部電極包括一對凹陷的底部電極側壁，所述一對凹陷的底部電極側壁分別位於所述下部電極的相對兩側上。資料儲存元件上覆在下部電極上且包括一對儲存側壁。儲存側壁分別位於下部電極的相對兩側上，且凹陷的底部電極側壁在側向上與所述儲存側壁間隔開且在側向上位於所述儲存側壁之間。上部電極上覆在資料儲存元件上。
Description
本發明實施例是有關於一種積體電路及其形成方法。
諸多現今的電子裝置包括非揮發性記憶體。非揮發性記憶體是能夠在不通電的情況下儲存資料的電子記憶體。下一代非揮發性記憶體的一些有前景的候選包括電阻式隨機存取記憶體(resistive random-access memory，RRAM)。電阻式隨機存取記憶體具有相對簡單的結構，且可與互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)邏輯製作製程相容。
本發明實施例的一種包括記憶單元的積體電路，其中所述記憶單元包括：下部電極，包括一對電極側壁，其中所述電極側
壁分別位於所述下部電極的相對兩側上；資料儲存元件，上覆在所述下部電極上且包括一對儲存側壁，其中所述儲存側壁分別位於所述下部電極的所述相對兩側上，且其中所述電極側壁在側向上與所述儲存側壁間隔開且在側向上位於所述儲存側壁之間；以及上部電極，上覆在所述資料儲存元件上。
本發明實施例的一種形成包括記憶單元的積體電路的方法包括以下步驟。在基底上形成下部導電層。形成上覆在所述下部導電層上的資料儲存層。形成上覆在所述資料儲存層上的上部導電層。將所述上部導電層、所述資料儲存層、及所述下部導電層圖案化以分別形成堆疊於所述基底上的上部電極、資料儲存元件、及下部電極，其中所述圖案化在所述資料儲存元件的儲存側壁中形成側壁缺陷。向所述下部電極執行第一蝕刻，以使所述下部電極的電極側壁分別相對於所述儲存側壁中的相鄰儲存側壁在側向上凹陷。
本發明實施例的一種積體電路，包括：下部配線；下部絕緣層，上覆在所述下部配線上；第一通孔，穿過所述下部絕緣層延伸至所述下部配線；以及記憶單元，上覆在所述第一通孔上且直接位於所述第一通孔上，其中所述記憶單元包括下部電極、上覆在所述下部電極上的資料儲存元件、及上覆在所述資料儲存元件上的上部電極，其中所述下部電極的側壁分別相對於所述資料儲存元件的相鄰側壁在側向上凹陷，其中所述資料儲存元件包括中心資料部分及一對周邊資料部分，其中所述周邊資料部分分別位於
所述中心資料部分的相對兩側上且分別與所述資料儲存元件的所述相鄰側壁交界，其中所述周邊資料部分相對於所述中心資料部分具有升高的晶體缺陷濃度，且其中所述下部電極的所述側壁分別在側向上位於所述中心資料部分與所述周邊資料部分中的相鄰周邊資料部分之間。
100、200A、200B、200C、200D、200E、200F、200G、400、500、600A、600B、700A、700B、800、900A、900B、1000、1100、1200、1300、1400、1500、1600、1700、1800‧‧‧剖視圖
102‧‧‧電阻式隨機存取記憶體單元
104‧‧‧底部電極
104s‧‧‧側壁
106‧‧‧資料儲存元件
106c‧‧‧中心部分
106p‧‧‧周邊部分
106s、108s‧‧‧側壁
108‧‧‧頂部電極
110‧‧‧缺陷
112‧‧‧導電細絲
202‧‧‧下部配線
204‧‧‧下部層間介電層
206‧‧‧下部絕緣層
208‧‧‧底部電極通孔
209‧‧‧導電插塞
210‧‧‧障壁元件
211‧‧‧硬罩幕
212‧‧‧間隙壁
214‧‧‧上部絕緣層
216‧‧‧上部層間介電層
216t‧‧‧頂表面
218‧‧‧上部配線
220‧‧‧頂部電極通孔
224‧‧‧頂蓋元件
226‧‧‧下部導電結構
300‧‧‧展開剖視圖
302‧‧‧記憶區
304‧‧‧邏輯區
306‧‧‧存取裝置
308‧‧‧邏輯裝置
310‧‧‧半導體基底
312‧‧‧後段內連線結構
314‧‧‧附加通孔
316‧‧‧附加配線
402‧‧‧基底
502‧‧‧下部開口
504‧‧‧光阻罩幕
602‧‧‧障壁層
604‧‧‧下部導電層
702‧‧‧底部電極層
902‧‧‧資料儲存層
904‧‧‧頂部電極層
906‧‧‧頂蓋層
1102‧‧‧間隙壁層
1602‧‧‧開口
1602l‧‧‧下部區
1602u‧‧‧上部區
1702‧‧‧上部導電層
1802‧‧‧上部導電結構
2000‧‧‧流程圖
2002、2004、2006、2008、2010、2012、2014、2016、2018‧‧‧步驟
BX‧‧‧方框
D‧‧‧距離
W‧‧‧寬度
W1‧‧‧第一寬度
W2‧‧‧第二寬度
結合附圖閱讀以下詳細說明，會最佳地理解本發明的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1示出包括具有凹陷的底部電極側壁的電阻式隨機存取記憶體(RRAM)單元的積體電路(integrated circuit，IC)的一些實施例的剖視圖。
圖2A至圖2G示出圖1所示積體電路的各種其他更詳細實施例的剖視圖。
圖3示出圖2A至圖2G所示積體電路的一些更詳細實施例的展開剖視圖。
圖4、圖5、圖6A、圖6B、圖7A、圖7B、圖8、圖9A、圖9B、及圖10至圖19示出形成包括具有凹陷的底部電極側壁的電阻式隨機存取記憶體單元的積體電路的方法的一些實施例的一系列剖視圖。
圖20示出圖4至圖5、圖6A、圖6B、圖7A、圖7B、圖8、圖9A、圖9B、及圖10至圖19所示方法的一些實施例的流程圖。
本揭露內容提供用於實作本揭露內容的不同特徵的諸多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露內容。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有額外特徵以使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本揭露內容可能在各種實例中重覆使用參考編號及/或字母。此種重覆使用是出於簡潔及清晰的目的，但自身並不表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可使用例如「在...之下(beneath)」、「在...下面(below)」、「下方的(lower)」、「在...之上(above)」、「上方的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
電阻式隨機存取記憶體(RRAM)單元大體上包括底部
電極、上覆在所述底部電極上的資料儲存元件、及上覆在所述資料儲存元件上的頂部電極。儘管資料儲存元件通常是絕緣的，然而所述資料儲存元件可被製作成經由藉由在電阻式隨機存取記憶體單元兩端施加適當電壓而形成的導電細絲來導電。導電細絲可例如藉由資料儲存元件中的缺陷(例如(舉例而言，氧空缺(oxygen vacancy))或一些其他類型的缺陷)來界定。一旦形成導電細絲，則所述導電細絲可藉由在電阻式隨機存取記憶體單元兩端施加適當電壓來重設(即，斷開，進而造成高的電阻)或設定(重新形成，進而造成較低的電阻)。所述低的電阻及高的電阻用於表示資料位元(即，「1」或「0」)，藉此使得能夠進行資料儲存。
根據形成電阻式隨機存取記憶體單元的方法，形成覆蓋基底的底部電極層。此外，形成覆蓋底部電極層的介電資料儲存層，且形成覆蓋所述介電資料儲存層的頂部電極層。向頂部電極層執行第一蝕刻以形成上覆在介電資料儲存層上的頂部電極。此外，形成上覆在介電資料儲存層上並襯墊頂部電極的側壁的側壁間隙壁。在側壁間隙壁就位的情況下向介電資料儲存層及底部電極層執行第二蝕刻，以形成資料儲存元件及底部電極。資料儲存元件位於頂部電極之下，且底部電極位於資料儲存元件之下。
所述方法的挑戰在於第二蝕刻一般是藉由電漿蝕刻執行，所述電漿蝕刻可能損壞資料儲存元件的側壁。舉例而言，電漿可能在資料儲存元件的側壁中形成針孔缺陷(pinhole defect)。針孔缺陷會干擾用於界定導電細絲的缺陷，由此導致沿資料儲存元
件的側壁存在異常的及/或非均勻的導電細絲。此種異常的及/或非均勻的導電細絲可能導致電阻式隨機存取記憶體單元的高電阻狀態出現大的變化。此外，異常的及/或非均勻的導電細絲可能導致電阻式隨機存取記憶體單元的低電阻狀態與電阻式隨機存取記憶體單元的高電阻狀態之間的區分不明確。因此，針孔缺陷可能負面地影響電阻式隨機存取記憶體單元的可靠性及穩定性。
鑒於前述內容，本申請案的各種實施例是有關於一種包括具有凹陷的底部電極側壁來減輕側壁電漿損壞效應的電阻式隨機存取記憶體單元的積體電路、以及一種形成所述電阻式隨機存取記憶體單元的方法。在一些實施例中，電阻式隨機存取記憶體單元包括下部電極、資料儲存元件、及上部電極。下部電極包括一對電極側壁，所述一對電極側壁分別位於下部電極的相對兩側上。資料儲存元件上覆在下部電極上且包括一對儲存側壁。儲存側壁分別位於下部電極的相對兩側上。電極側壁在側向上與儲存側壁間隔開且在側向上位於儲存側壁之間，使得所述電極側壁相對於所述儲存側壁凹陷。上部電極上覆在資料儲存元件上。
由於電極側壁相對於儲存側壁凹陷，因此底部電極沿所述儲存側壁產生弱的電場。應注意，所述電場集中於底部電極的隅角處，且底部電極的所述隅角因電極側壁凹陷而在側向上與儲存側壁間隔開。由於沿儲存側壁的電場為低的，因此導電細絲不會或較不可能沿所述儲存側壁形成。此轉而會防止儲存側壁中的缺陷(例如，針孔缺陷或一些其他適合的缺陷)干擾導電細絲。此種缺
陷可能例如在積體電路的形成期間形成。此外，由於所述缺陷不會或較不可能干擾導電細絲，因此電阻式隨機存取記憶體單元具有高的穩定性及高的可靠性。舉例而言，開關窗口(即，低電阻狀態與高電阻狀態之間的間隔)是大的，且所述開關窗口是穩定的(即，實質上均勻的)。
參照圖1，提供包括具有凹陷的底部電極側壁104s的電阻式隨機存取記憶體單元102的積體電路的一些實施例的剖視圖100。如下文所見，電阻式隨機存取記憶體單元102因凹陷的底部電極側壁104s而具有高的可靠性及高的穩定性。電阻式隨機存取記憶體單元102包括底部電極104、資料儲存元件106、及頂部電極108。
底部電極104是導電的且可為或包含例如氮化鉭(例如，TaN)、氮化鈦(例如，TiN)、鉑(例如，Pt)、銥(例如，Ir)、釕(例如，Ru)、鎢(例如，W)、一些其他適合的導電材料、或前述者的任意組合。此外，底部電極104具有位於底部電極104的相對兩側上的一對側壁104s。側壁104s是凹陷的，使得側壁104s各自在側向上相對於資料儲存元件106的相鄰側壁106s偏置一距離D。距離D可為例如約3奈米至5奈米、約5奈米至10奈米、約1奈米至20奈米、或約5奈米至20奈米。此外，距離D可為例如大於約2奈米、3奈米、5奈米、或10奈米。在一些實施例中，側壁104s是彎曲的及/或下凹的。在其他實施例中，當在輪廓圖中觀察時側壁104s是平的及/或平面的。在又一些其他實施例中，側
壁104s具有一些其他適合的輪廓及/或形狀。
資料儲存元件106上覆在底部電極104上。在一些實施例中，資料儲存元件106具有較底部電極104的第二寬度W2大的第一寬度W1。第一寬度W1可為例如約50奈米至500奈米、約50奈米至200奈米、約200奈米至400奈米、約500奈米至600奈米、或約100奈米至400奈米。第一寬度W1可例如為距離D的約2.5倍至100倍、距離D的約2.5倍至50倍、距離D的約50倍至100倍、或距離D的約20倍至70倍。第二寬度W2可例如為約10奈米至460奈米、約40奈米至490奈米、約10奈米至200奈米、約200奈米至400奈米、或約100奈米至300奈米。第二寬度W2可例如為距離D的約0.5倍至92倍、距離D的約0.5倍至45倍、距離D的約45倍至92倍、或距離D的約20倍至70倍。資料儲存元件106依據施加於電阻式隨機存取記憶體單元102兩端的電壓而在高電阻狀態與低電阻狀態之間可逆地改變。高電阻狀態及低電阻狀態可用於表示資料位元(即，「1」或「0」)。資料儲存元件106為或包含氧化鉿(例如，HfO)、氧化鉭(例如，TaO)、氧化鈮(例如，NbO)、氧化釩(例如，VO)、氧化鋁(例如，AlO)、氧化鈦(例如，TiO)、氧化鉭鈦(例如，TaTiO)、氧化鉿鋁(例如，HfAlO)、氧化鉿鉭(例如，HfTaO)、氧化鉭鋁(例如，TaAlO)、氧化鋯鑭(例如，ZrLaO)、一些其他適合的高介電常數介電質、一些其他適合的介電質、或前述者的任意組合。本文中所使用的高介電常數介電質可為例如具有大於約3.9、5、10、
15、或20的介電常數k的介電質。此外，資料儲存元件106包括缺陷110及導電細絲112。為易於說明，僅將缺陷110中的一些缺陷標記為110。
缺陷110沿著資料儲存元件106的側壁106s且可為或包括例如資料儲存元件106的晶格(crystalline lattice)中的針孔缺陷或一些其他適合的缺陷。在一些實施例中，底部電極104的側壁104s在側向上與缺陷110間隔開。在一些實施例中，缺陷110的位置局限於資料儲存元件106的一對周邊部分106p。資料儲存元件106的周邊部分106p分別位於資料儲存元件106的相對兩側上，且分別與資料儲存元件106的側壁106s交界並界定資料儲存元件106的側壁106s。此外，資料儲存元件106的周邊部分106p分別位於資料儲存元件106的中心部分106c的相對兩側上，且相對於資料儲存元件106的中心部分106c而言具有升高的缺陷(例如，針孔缺陷或一些其他適合的晶體缺陷)濃度。在一些實施例中，資料儲存元件106的周邊部分106p及/或缺陷110不上覆在底部電極104上。在一些實施例中，底部電極104的側壁104s各自在側向上位於資料儲存元件106的中心部分106c與資料儲存元件106的周邊部分106p中的相鄰周邊部分106p之間。導電細絲112在側向上在資料儲存元件106的側壁106s之間間隔開，在側向上相對於缺陷110偏置。在一些實施例中，導電細絲112完全位於底部電極104之上，及/或由資料儲存元件106中的氧空缺或一些其他適合的缺陷來界定。
頂部電極108上覆在資料儲存元件106上且可為或包含例如氮化鈦(例如，TiN)、氮化鉭(例如，TaN)、鉑(例如，Pt)、銥(例如，Ir)、鎢(例如，W)、一些其他適合的導電材料、或前述者的任意組合。此外，頂部電極108具有位於頂部電極108的相對兩側上的一對側壁108s。
在電阻式隨機存取記憶體單元102的使用期間，導電細絲112被重設或斷開以將資料儲存元件106改變成第一電阻狀態(例如，高電阻狀態)，且導電細絲112被設定或重新形成以將資料儲存元件改變成第二電阻狀態(例如，低電阻狀態)。導電細絲藉由利用底部電極104及頂部電極108在導電細絲112兩端施加適當電場而被重設或設定。
藉由使底部電極104的側壁104s凹陷，沿資料儲存元件106的側壁106s且因此沿缺陷110的電場為低的。亦即，電場集中於底部電極104的隅角處。此外，所述凹陷使底部電極104的隅角遠離資料儲存元件106的側壁106s及缺陷110。因此，在資料儲存元件106的側壁106s及缺陷110兩端的電場為低的。由於在側壁106s及缺陷110兩端的電場為低的，因此導電細絲112不會或較不可能沿資料儲存元件106的側壁106s形成。此轉而會防止缺陷110干擾對電阻式隨機存取記憶體單元102進行開關，或以另外一種方式減輕缺陷110對電阻式隨機存取記憶體單元102的開關所造成的影響。
參照圖2A，提供圖1所示積體電路的一些更詳細實施
例的剖視圖200A。如所示，下部配線202凹陷至下部層間介電(lower interlayer dielectric，ILD)層204中，且具有與下部層間介電層204的頂表面齊平或實質上齊平的頂表面。下部層間介電層204可為或包含例如二氧化矽(例如，SiO2)、低介電常數介電質、氮化矽(例如，SiN)、一些其他適合的介電質、或前述者的任意組合。本文中所使用的低介電常數介電質可為例如具有小於約3.9、3、2、或1的介電常數k的介電質。下部配線202可為或包含例如鋁銅(例如，AlCu)、銅(例如，Cu)、鋁(例如，Al)、鉭(例如，Ta)、氮化鈦(例如，TiN)、氮化鉭(例如，TaN)、一些其他適合的導電材料、或前述者的任意組合。在一些實施例中，下部配線202及下部層間介電層204局部地界定位於電阻式隨機存取記憶體單元102之下的內連線結構，及/或上覆在半導體基底(圖中未示出)及/或形成於所述半導體基底的頂部中的半導體裝置(圖中未示出)上。
下部絕緣層206上覆在下部配線202及下部層間介電層204上，且容置底部電極通孔(bottom electrode via，BEVA)208。此外，如下文所見，在積體電路的形成期間，下部絕緣層206可充當蝕刻終止層(etch stop)。下部絕緣層206可為或包含例如碳化矽(例如，SiC)、氮化矽(例如，SiN)、一些其他適合的介電質、或前述者的任意組合。
底部電極通孔208支援電阻式隨機存取記憶體單元102並穿過下部絕緣層206自電阻式隨機存取記憶體單元102的底部
電極104延伸至下部配線202。在一些實施例中，底部電極通孔208具有與下部絕緣層206的頂表面齊平或實質上齊平的頂表面。此外，在一些實施例中，底部電極通孔208與底部電極104不同。底部電極通孔208可為或包含例如銅(例如，Cu)、鋁銅(例如，AlCu)、鋁(例如，Al)、鎢(例如，W)、氮化鈦(例如，TiN)、氮化鉭(例如，TaN)、鉭(例如，Ta)、一些其他適合的導電材料、或前述者的任意組合。
在一些實施例中，底部電極通孔208是同質的(例如，單一材料)。在此種實施例中的一些實施例中，底部電極通孔208與底部電極104整合於一起及/或與底部電極104為相同的材料。在其他實施例中，底部電極通孔208是異質的。在此種實施例中的一些實施例中，底部電極通孔208包括導電插塞209及障壁元件210。障壁元件210以杯形式包圍導電插塞209的底側並阻擋來自導電插塞209的材料擴散或以另外一種方式穿過障壁元件210移動至下伏結構。障壁元件210可為或包含例如氮化鈦(例如，TiN)、氮化鉭(例如，TaN)、鉭(例如，Ta)、一些其他適合於導電插塞209的導電障壁材料、或前述者的任意組合。導電插塞209可為或包含例如銅(例如，Cu)、鋁銅(例如，AlCu)、鋁(例如，Al)、鎢(例如，W)、一些其他適合的導電材料、或前述者的任意組合。在一些實施例中，導電插塞209與底部電極104整合於一起及/或與底部電極104為相同的材料。
硬罩幕211上覆在電阻式隨機存取記憶體單元102上，
且間隙壁212上覆在電阻式隨機存取記憶體單元102的資料儲存元件106上。間隙壁212包括分別與電阻式隨機存取記憶體單元102的頂部電極108的相對的側壁交界的一對區段。在一些實施例中，區段分別與硬罩幕211的相對的側壁交界，硬罩幕211的所述相對的側壁分別與頂部電極108的相對的側壁對齊。在一些實施例中，間隙壁212在閉合路徑中沿頂部電極108的側壁側向地延伸以完全地包圍頂部電極108。應注意，此在圖2A所示剖視圖200A內是不可見的。在一些實施例中，間隙壁212下陷至資料儲存元件106的頂表面中(例如，由於過蝕刻(over etching))。硬罩幕211及間隙壁212可各自為或包含例如氮化矽(例如，SiN)、氧化矽(例如，SiO)、氮氧化矽(例如，SiON)、一些其他適合的介電質、或前述者的任意組合。
上部絕緣層214襯墊電阻式隨機存取記憶體單元102的側壁及間隙壁212的側壁，且更上覆在硬罩幕211及下部絕緣層206上。在一些實施例中，上部絕緣層214整體是共形的及/或具有實質上均勻的厚度。此外，上部層間介電層216上覆在上部絕緣層214及下部絕緣層206上。上部絕緣層214可為或包含例如氧化矽、一些其他介電質、或前述者的任意組合。上部絕緣層214可為或以另外一種方式包含例如二氧化矽(例如，SiO2)、低介電常數介電質、氮化矽(例如，SiN)、一些其他適合的介電質、或前述者的任意組合。
上部配線218及頂部電極通孔(top electrode via，TEVA)
220上覆在電阻式隨機存取記憶體單元102上，且位於上部層間介電層216內。上部配線218凹陷至上部層間介電層216的頂表面中，使得上部配線218的頂表面與上部層間介電層216的頂表面齊平或實質上齊平。頂部電極通孔220自上部配線218穿過上部層間介電層216、上部絕緣層214、及硬罩幕211延伸至頂部電極108。在一些實施例中，上部配線218與頂部電極通孔220整合於一起。上部配線218及頂部電極通孔220可各自為或包含例如鋁銅(例如，AlCu)、銅(例如，Cu)、鋁(例如，Al)、鉭(例如，Ta)、氮化鈦(例如，TiN)、氮化鉭(例如，TaN)、一些其他導電材料、或前述者的任意組合。
參照圖2B，提供圖1所示積體電路的一些其他更詳細實施例的剖視圖200B。如所示，圖2B是圖2A的變型，在所述變型中，電阻式隨機存取記憶體單元102更包括位於頂部電極108與資料儲存元件106之間的頂蓋元件224。在一些實施例中，間隙壁212的區段分別與頂蓋元件224的相對的側壁交界，頂蓋元件224的所述相對的側壁分別與頂部電極108的相對的側壁對齊。頂蓋元件224相對於資料儲存元件106而言具有低的氧濃度，且相對於頂部電極108及/或底部電極104而言具有與氧之間的高反應性(例如，依賴較少的能量來與氧反應)。此外，頂蓋元件224可為或包含例如鈦(例如，Ti)、鉿(例如，Hf)、鋯(例如，Zr)、鑭(例如，La)、鉭(例如，Ta)、鋁(例如，Al)、一些其他適合的金屬、或前述者的任意組合。
如上所述，導電細絲112可例如由資料儲存元件106中的氧空缺界定。此外，如上所述，導電細絲112被斷開及重新形成以使資料儲存元件106在不同電阻狀態之間改變。使導電細絲112斷開使得能沿資料儲存元件106的頂表面以來自儲層(reservoir)(圖中未示出)的氧離子填充導電細絲112的一些氧空缺。使導電細絲112重新形成使得能將氧離子移動至儲層以產生使導電細絲112延伸的氧空缺。頂蓋元件224增加儲層的尺寸而使得電阻式隨機存取記憶體單元102的開關窗口為大的。開關窗口可例如為電阻式隨機存取記憶體單元102的高電阻狀態與電阻式隨機存取記憶體單元102的低電阻狀態之間的間隔。
參照圖2C，提供圖1所示積體電路的一些其他更詳細實施例的剖視圖200C。如所示，圖2C是圖2A的變型，在所述變型中，底部電極104與底部電極通孔208整合於一起且至少局部地由底部電極104與底部電極通孔208所共用的下部導電結構226界定。在一些實施例中，底部電極104及/或底部電極通孔208更由障壁元件210界定。障壁元件210懸伸在下部絕緣層206上，且以杯形式包圍下部導電結構226的底側以阻擋下部導電結構226的材料擴散或以另外一種方式穿過障壁元件210移動至下伏結構。障壁元件210可為或包含例如鉭(例如，Ta)、鈦(例如，Ti)、氮化鈦(例如，TiN)、氮化鉭(例如，TaN)、一些其他適合於下部導電結構226的障壁材料、或前述者的任意組合。下部導電結構226可為或包含例如鋁銅(例如，AlCu)、銅(例如，Cu)、
鋁(例如，Al)、一些其他適合的金屬、或前述者的任意組合。在一些實施例中，下部導電結構226是同質的(例如，單一材料)。
參照圖2D，提供圖1所示積體電路的一些其他更詳細實施例的剖視圖200D。如所示，圖2D是圖2C的變型，在所述變型中，電阻式隨機存取記憶體單元102更包括位於頂部電極108與資料儲存元件106之間的頂蓋元件224。
參照圖2E及圖2F，提供圖1所示積體電路的一些其他更詳細實施例的剖視圖200E、200F。如所示，圖2E及圖2F分別是圖2C及圖2D的變型，在所述變型中障壁元件210被省略。下部導電結構226可為或包含例如鉭(例如，Ta)、鈦(例如，Ti)、氮化鈦(例如，TiN)、氮化鉭(例如，TaN)、一些其他適合的金屬、一些其他適合的金屬氮化物、或前述者的任意組合。在一些實施例中，下部導電結構226是同質的(例如，單一材料)。
參照圖2G，提供圖1所示積體電路的一些更詳細實施例的剖視圖200G。圖2G是圖2A的變型，在所述變型中，底部電極104的側壁104s具有平的及/或平面的輪廓，而非彎曲的輪廓。儘管圖2A被修改成具有平的及/或平面的輪廓，然而應理解圖2B至圖2F中的任一者亦可被修改成具有平的及/或平面的輪廓。舉例而言，底部電極104的側壁104s可在圖2B至圖2F中的任一者中具有平的及/或平面的輪廓。此外，儘管圖2A至圖2F示出底部電極104的側壁104s具有彎曲的輪廓且儘管圖2G示出底部電極104的側壁104s具有平的及/或平面的輪廓，側壁104s可在其他
實施例中具有其他輪廓及/或形狀。
參照圖3，提供圖2A至圖2G所示積體電路的一些實施例的展開剖視圖300。儘管圖3是結合圖2A所示剖視圖200A示出，然而圖2A至圖2G所示剖視圖200A至200F中的任一者可例如在方框BX內截取。積體電路包括記憶區302及邏輯區304。記憶區302容置電阻式隨機存取記憶體單元102。電阻式隨機存取記憶體單元102位於底部電極通孔208上且位於頂部電極通孔220之下。此外，電阻式隨機存取記憶體單元102的底部電極104具有凹陷的側壁以減輕電阻式隨機存取記憶體單元102的資料儲存元件106中的側壁缺陷效應。
在一些實施例中，電阻式隨機存取記憶體單元102是用於在記憶區302中界定記憶單元陣列(圖中未標記)的諸多電阻式隨機存取記憶體單元中的一者。在一些實施例中，記憶單元陣列中的每一電阻式隨機存取記憶體單元正如電阻式隨機存取記憶體單元102示出的那樣且是參照圖1或圖2A至圖2G中的任一者來闡述。在一些實施例中，記憶單元陣列中的每一電阻式隨機存取記憶體單元位於底部電極通孔上且位於頂部電極通孔之下，且具有帶有凹陷的側壁的底部電極。在一些實施例中，記憶單元陣列中的每一電阻式隨機存取記憶體單元上覆在存取裝置306上且電耦合至存取裝置306。存取裝置306使得方便存取或選擇記憶單元陣列中的對應電阻式隨機存取記憶體單元且可為例如絕緣場效電晶體(insulated field-effect transistor，IGFET)、金屬氧化物半導體場
效電晶體(metal-oxide-semiconductor field-effect transistor，MOSFET)、或一些其他適合類型的半導體裝置。
邏輯區304容置邏輯裝置308。邏輯裝置308可為或包括例如絕緣場效電晶體、金屬氧化物半導體場效電晶體、或一些其他適合類型的半導體裝置。在一些實施例中，邏輯裝置308是用於界定邏輯磁芯(logic core，圖中未標記)的諸多邏輯裝置中的一者。在此種實施例中的一些實施例中，邏輯磁芯的操作由記憶單元陣列來支援或協助，及/或所述記憶單元陣列是嵌式記憶體。此外，在一些實施例中，邏輯裝置308支援電阻式隨機存取記憶體單元102及/或記憶單元陣列的操作。舉例而言，邏輯裝置308可使得方便讀取電阻式隨機存取記憶體單元102及/或記憶單元陣列的資料及/或向電阻式隨機存取記憶體單元102及/或記憶單元陣列寫入資料。
除電阻式隨機存取記憶體單元102及邏輯裝置308以外，積體電路更包括半導體基底310及後段(back-end-of-line，BEOL)內連線結構312。半導體基底310支援並局部地界定邏輯裝置308且在一些實施例中支援並局部地界定存取裝置306。在一些實施例中，半導體基底310更支援並局部地界定包括邏輯裝置308的邏輯磁芯。半導體基底310可為例如塊狀矽基底、絕緣層上矽(silicon-on-insulator，SOI)基底、或一些其他適合類型的半導體基底。後段內連線結構312上覆在半導體基底310上且容置電阻式隨機存取記憶體單元102。在一些實施例中，後段內連線結構
312更上覆在包括電阻式隨機存取記憶體單元102的記憶單元陣列上且容置包括電阻式隨機存取記憶體單元102的記憶單元陣列。後段內連線結構312包括介電堆疊及多個導電特徵。
介電堆疊包括覆蓋半導體基底310及邏輯裝置308的下部層間介電層204。在一些實施例中，下部層間介電層204更覆蓋存取裝置306。介電堆疊更包括覆蓋下部層間介電層204的下部絕緣層206、覆蓋下部絕緣層206的上部絕緣層214、及覆蓋上部絕緣層214的上部層間介電層216。
導電特徵堆疊於介電堆疊中以界定對電阻式隨機存取記憶體單元102、邏輯裝置308、及積體電路的其他裝置(例如，存取裝置306)進行內連的導電路徑。導電特徵包括下部配線202、上部配線218、底部電極通孔208、及頂部電極通孔220。此外，導電特徵包括多個附加通孔314及多個附加配線316。附加通孔314及附加配線316可為或包含例如鎢(例如，W)、銅(例如，Cu)、鋁銅(例如，AlCu)、鋁(例如，Al)、一些其他適合的導電材料、或前述者的任意組合。
參照圖4、圖5、圖6A、圖6B、圖7A、圖7B、圖8、圖9A、圖9B、及圖10至圖19，提供形成包括具有凹陷的底部電極側壁的電阻式隨機存取記憶體單元的積體電路的方法的一些實施例的一系列剖視圖400、500、600A、600B、700A、700B、800、900A、900B、1000至1900。積體電路可為例如圖2A至圖2G中的任一者所示的積體電路。
如圖4所示剖視圖400所示，提供或形成基底402。基底402包括下部配線202及下部層間介電層204。此外，在一些實施例中，基底402包括圖3所示半導體基底310、圖3所示位於下部配線202下面的後段內連線結構312的一部分、圖3所示存取裝置306、圖3所示邏輯裝置308、或前述者的任意組合。下部配線202凹陷至下部層間介電層204的頂部中，使得下部配線202的頂表面與下部層間介電層204的頂表面齊平或實質上齊平。下部配線202可為或包含例如氮化鈦(例如，TiN)、鉭(例如，Ta)、氮化鉭(例如，TaN)、鈦(例如，Ti)、鋁(例如，Al)、鋁銅(例如，AlCu)、銅(例如，Cu)、一些其他適合的導電材料、或前述者的任意組合。下部層間介電層204可為或包含例如氮化矽(例如，SiN)、氧化矽(例如，SiO)、碳化矽(例如，SiC)、低介電常數介電層、一些其他適合的介電質、或前述者的任意組合。
圖4所示剖視圖400亦示出，形成覆蓋基底402的下部絕緣層206。下部絕緣層206可為或包含例如碳化矽(例如，SiC)、氮化矽(例如，SiN)、氧化矽(例如，SiO)、氮氧化矽(例如，SiON)、一些其他適合的介電質、或前述者的任意組合。此外，下部絕緣層206可例如藉由化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、一些其他適合的沉積製程、或前述者的任意組合來形成。
如由圖5所示剖視圖500所示，向下部絕緣層206執行
第一蝕刻以形成上覆在下部配線202上並暴露出下部配線202的下部開口502。在一些實施例中，執行第一蝕刻的製程包括在下部絕緣層206上形成光阻罩幕504。光阻罩幕504可例如藉由在下部絕緣層206上沉積光阻層並以下部開口502的佈局將光阻層圖案化來形成。所述沉積可例如藉由旋轉塗佈或一些其他適合的沉積製程來執行，及/或所述圖案化可例如藉由微影(photolithography)或一些其他適合的圖案化製程來執行。將一或多個第一蝕刻劑施加至下部絕緣層206，直至所述第一蝕刻劑達到下部配線202。此後藉由例如電漿灰化(plasma ashing)或一些其他適合的移除製程移除光阻罩幕504。
如由圖6A所示剖視圖600A所示，形成覆蓋下部絕緣層206的障壁層602，並進一步將障壁層602形成為襯墊下部開口502(參見圖5)以局部地填充下部開口502。在一些實施例中，障壁層602共形地襯墊下部開口502。障壁層602是導電性的且在一些實施例中為同質的(例如，單一材料)。障壁層602可例如為或包含鈦(例如，Ti)、氮化鈦(例如，TiN)、鉭(例如，Ta)、氮化鉭(例如，TaN)、一些其他適合的導電材料、或前述者的任意組合。此外，障壁層602可例如藉由化學氣相沉積、物理氣相沉積、一些其他適合的沉積製程、或前述者的任意組合來形成。
圖6A所示剖視圖600A亦示出，形成覆蓋障壁層602的下部導電層604，並進一步將下部導電層604形成為在障壁層602之上填充下部開口502(參見圖5)的其餘部分。下部導電層604
是與障壁層602不同的材料且在一些實施例中為同質的(例如，單一材料)。此外，下部導電層604及障壁層602在下部開口502中界定底部電極通孔208。下部導電層604可為或包含例如銅(例如，Cu)、鋁銅(例如，AlCu)、鋁(例如，Al)、鎢(例如，W)、一些適合的其他金屬、一些其他適合的導電材料、或前述者的任意組合。在一些實施例中，障壁層602是或以另外一種方式包含用於下部導電層604的障壁材料以防止下部導電層604的材料擴散或以另外一種方式穿過障壁層602而移動至周圍結構。下部導電層604可藉由例如化學氣相沉積、物理氣相沉積、濺鍍(sputtering)、無電鍍覆(electroless plating)、電鍍(electroplating)、一些其他適合的鍍覆或沉積製程、或前述者的任意組合來形成。
圖6A是有關於形成圖2A至圖2D及圖2G所示積體電路。在其他實施例中，當形成圖2E及圖2F所示積體電路時，執行圖6B所示動作來取代圖6A所示動作。在此種其他實施例中，如由圖6B所示剖視圖600B所示，形成覆蓋下部絕緣層206且更填充下部開口502(參見圖5)的下部導電層604。然而，與圖6A形成對比，圖6A所示障壁層602被省略。應注意，此在下文中未予以示出是因為所述方法的其餘部分是接續圖6A而示出。可例如如參照圖6A所述那樣形成下部導電層604。
如由圖7A所示剖視圖700A所示，向下部導電層604(參見圖6A)及障壁層602(參見圖6A)的頂表面執行第一平面化，直至達到下部絕緣層206，以在下部開口502中形成導電插塞
209及障壁元件210(參見圖5)。導電插塞209及障壁元件210界定底部電極通孔208且分別是自下部導電層604及障壁層602形成。第一平面化可例如藉由化學機械研磨(chemical mechanical polish，CMP)或一些其他平面化製程執行。
如由圖7B所示剖視圖700B所示，形成覆蓋底部電極通孔208及下部絕緣層206的底部電極層702。底部電極層702是導電性的且可為或包含例如鉑(例如，Pt)、銥(例如，Ir)、釕(例如，Ru)、鎢(例如，W)、氮化鉭(例如，TaN)、一些其他適合的金屬、一些其他適合的金屬氮化物、或前述者的任意組合。底部電極層702可例如藉由化學氣相沉積、物理氣相沉積、無電鍍覆、電鍍、濺鍍、一些適合的其他鍍覆或沉積製程、或前述者的任意組合來形成。
圖7A及圖7B是有關於形成圖2A、圖2B、及圖2G所示積體電路且接續圖6A。在其他實施例中，當形成圖2C至圖2F所示積體電路時，執行圖8所示動作來取代圖7A及圖7B所示動作。圖8接續圖6A而形成圖2C及圖2D所示積體電路(如圖所示)且接續圖6B而形成圖2E及圖2F所示積體電路。在其他實施例中，如由圖8所示剖視圖800所示，向下部導電層604的頂表面執行第一平面化並在達到障壁層602(存在於其中)及下部絕緣層206之前終止。下部導電層604及障壁層602(存在於其中)可接著用來取代圖7B所示底部電極層702。然而，應注意，此在下文中未予以示出是因為所述方法的其餘部分是接續圖7B而示出。
如由圖9A所示剖視圖900A所示，在底部電極層702上形成資料儲存層902及頂部電極層904。資料儲存層902被形成為覆蓋底部電極層702。頂部電極層904被形成為覆蓋資料儲存層902。頂部電極層904是導電性的，且可為或包含例如氮化鈦(例如，TiN)、氮化鉭(例如，TaN)、一些其他適合的金屬氮化物、鉑(例如，Pt)、銥(例如，Ir)、鎢(例如，W)、一些其他適合的金屬、或前述者的任意組合。資料儲存層902依據施加於資料儲存層902兩端的電壓而在第一資料狀態(例如，第一電阻)與第二資料狀態(例如，第二電阻)之間可逆地改變。資料儲存層902可為或包含例如氧化鉿(例如，HfO)、氧化鉭(例如，TaO)、氧化鈮(例如，NbO)、氧化釩(例如，VO)、氧化鋁(例如，AlO)、氧化鈦(例如，TiO)、氧化鉭鈦(例如，TaTiO)、氧化鉿鋁(例如，HfAlO)、氧化鉿鉭(例如，HfTaO)、氧化鉭鋁(例如，TaAlO)、一些其他適合的高介電常數介電質、或前述者的任意組合。在一些實施例中，頂部電極層904及資料儲存層902是藉由化學氣相沉積、物理氣相沉積、無電鍍覆、電鍍、濺鍍、一些適合的其他鍍覆或沉積製程、或前述者的任意組合來形成。
圖9A是有關於形成圖2A、圖2C、圖2E、及圖2G所示積體電路。在其他實施例中，當形成圖2B、圖2D、或圖2F所示積體電路時，可例如執行圖9B所示動作來取代圖9A所示動作。在此種其他實施例中，如由圖9B所示剖視圖900B所示，形成覆蓋資料儲存層902的頂蓋層906，且隨後形成覆蓋頂蓋層906的頂
部電極層904。頂蓋層906相對於資料儲存層902而言具有低的氧濃度，且相對於頂部電極層904及/或底部電極層702而言具有與氧之間的高反應性(例如，依賴較少的能量來與氧反應)。頂蓋層906可為或包含例如鈦(例如，Ti)、鉿(例如，Hf)、鋯(例如，Zr)、鑭(例如，La)、鉭(例如，Ta)、鋁(例如，Al)、一些其他適合的金屬、或前述者的任意組合。此外，頂蓋層906可藉由例如化學氣相沉積、物理氣相沉積、無電鍍覆、電鍍、濺鍍、一些適合的其他鍍覆或沉積製程、或前述者的任意組合來形成。
在形成頂蓋層906及頂部電極層904之後，可接著以頂部電極層904將頂蓋層906圖案化以形成正在製造中的電阻式隨機存取記憶體單元。然而，應注意，此在下文中未予以示出是因為所述方法的其餘部分是接續圖9A而示出。
鑒於前述內容，圖6A、圖6B、圖7A、圖7B、圖8、圖9A、及圖9B闡述了所述方法的各種不同實施例。圖6A及圖6B是替代性實施例，使得所述方法接續圖5所示動作而進行至：1)圖6A所示動作；或2)圖6B所示動作。圖8是圖7A及圖7B所示實施例的替代方案，使得所述方法接續圖6A或圖6B所示動作而進行至：1)圖7A及圖7B所示動作；或2)圖8所示動作。圖9A及圖9B是替代性實施例，使得所述方法接續圖7B或圖8所示動作而進行至：1)圖9A所示動作；或2)圖9B所示動作。因此，在一些實施例中，所述方法包括以下順序：圖5所示動作至圖6A所示動作至圖7A所示動作至圖7B所示動作至圖9A所示動作至
圖10所示動作。應注意，圖10至圖19所示動作是接續此順序而示出，但可在其他實施例中接續以下順序中的任一者而示出。在其他實施例中，所述方法包括以下順序：圖5所示動作至圖6A所示動作至圖7A所示動作至圖7B所示動作至圖9B所示動作至圖10所示動作。在其他實施例中，所述方法包括以下順序：圖5所示動作至圖6A所示動作至圖8所示動作至圖9A所示動作至圖10所示動作。在其他實施例中，所述方法包括以下順序：圖5所示動作至圖6A所示動作至圖8所示動作至圖9B所示動作至圖10所示動作。在其他實施例中，所述方法包括以下順序：圖5所示動作至圖6B所示動作至圖7A所示動作至圖7B所示動作至圖9A所示動作至圖10所示動作。在其他實施例中，所述方法包括以下順序：圖5所示動作至圖6B所示動作至圖7A所示動作至圖7B所示動作至圖9B所示動作至圖10所示動作。在其他實施例中，所述方法包括以下順序：圖5所示動作至圖6B所示動作至圖8所示動作至圖9A所示動作至圖10所示動作。在其他實施例中，所述方法包括以下順序：圖5所示動作至圖6B所示動作至圖8所示動作至圖9B所示動作至圖10所示動作。
如由圖10所示剖視圖1000所示，形成覆蓋上覆在底部電極通孔208上的頂部電極層904(參見圖9A)的電阻式隨機存取記憶體單元區的硬罩幕211。硬罩幕211可為或包含例如氮化矽(例如，SiN)、一些其他適合的氮化物、一些其他適合的介電質、或前述者的任意組合。此外，硬罩幕211可例如藉由在頂部絕緣
層904上沉積硬罩幕層並將所述硬罩幕層圖案化成硬罩幕211來形成。所述沉積可例如藉由化學氣相沉積、物理氣相沉積、或一些其他適合的沉積製程來執行，及/或所述圖案化可例如藉由使用微影/蝕刻製程或一些其他適合的圖案化製程來執行。
圖10所示剖視圖1000亦示出，在硬罩幕211就位的情況下向頂部電極層904(參見圖9A)執行第二蝕刻，以形成位於硬罩幕211之下的頂部電極108。在一些實施例中，資料儲存層902充當第二蝕刻的蝕刻終止層及/或所述第二蝕刻過度延伸至資料儲存層902中而局部地蝕刻資料儲存層902。
如由圖11所示剖視圖1100所示，形成覆蓋並襯墊圖10所示結構的間隙壁層1102。在一些實施例中，間隙壁層1102是共形地形成及/或藉由化學氣相沉積、物理氣相沉積、一些其他適合的沉積製程、或前述者的任意組合來形成。間隙壁層1102可為例如氮化矽(例如，SiN)、一些其他適合的氮化物、一些其他適合的介電質、或前述者的任意組合。
如由圖12所示剖視圖1200所示，向間隙壁層1102(參見圖11)執行第三蝕刻以回蝕間隙壁層1102並自間隙壁層1102形成間隙壁212。間隙壁212包括分別位於頂部電極108的相對的側壁上的一對區段。此外，在一些實施例中，區段分別位於硬罩幕211的相對的側壁上，及/或硬罩幕211的相對的側壁分別與頂部電極108的相對的側壁齊平。執行第三蝕刻的製程可包括例如向間隙壁層1202施加一或多個蝕刻劑以移除間隙壁層1102的水平
區段而不移除間隙壁層1202的垂直區段，使得所述垂直區段中的至少一者對應於間隙壁212。
如由圖13所示剖視圖1300所示，在間隙壁212及硬罩幕211就位的情況下向資料儲存層902(參見圖12)及底部電極層702(參見圖12)執行第四蝕刻以形成資料儲存元件106及底部電極104。資料儲存元件106位於頂部電極108之下且是自資料儲存層902形成。底部電極104位於資料儲存元件106之下且是自底部電極層702形成。在一些實施例中，資料儲存元件106及底部電極104的寬度W為約50奈米至500奈米、約50奈米至200奈米、約300奈米至500奈米、或約150至350奈米。第四蝕刻沿資料儲存元件106的側壁106s形成缺陷110且在一些實施例中將底部電極104的側壁104s形成為與資料儲存元件106的側壁106s齊平。為易於說明，僅將缺陷110中的一個缺陷標記為110。缺陷110可為或包括例如資料儲存元件106的晶格中的針孔缺陷或一些其他適合的缺陷。
執行第四蝕刻的製程可包括例如向資料儲存層902及底部電極層702施加一或多個蝕刻劑，直至所述蝕刻劑達到下部絕緣層206。在一些實施例中，第四蝕刻是或包括電漿蝕刻，使得蝕刻劑可為或包括例如離子或一些其他適合的電漿系蝕刻劑。此外，在一些實施例中，第四蝕刻是非等向性的。間隙壁212及硬罩幕211界定第四蝕刻的罩幕，且下部絕緣層206充當第四蝕刻的蝕刻終止層。
如由圖14所示剖視圖1400所示，向底部電極104的側壁104s執行第五蝕刻以使底部電極104的側壁104s相對於資料儲存元件106的側壁106s凹陷一距離D。距離D可例如為約5奈米至20奈米、約5奈米至10奈米、約10奈米至20奈米、或約1奈米至50奈米。在第五蝕刻之前，底部電極104的寬度W可例如為距離D的約2.5倍至500倍、距離D的約2.5倍至200倍、距離D的約300倍至500倍、或距離D的約150倍至350倍。在第五蝕刻之後，底部電極104的寬度W可例如為距離D的約0.5倍至92倍、距離D的約0.5倍至45倍、距離D的約45倍至92倍、或距離D的約20倍至70倍。在一些實施例中，底部電極104的側壁104s亦在資料儲存元件106的側壁106s之間完全間隔開。在一些實施例中，底部電極104的側壁104s具有彎曲的橫截面輪廓、平的及/或平面的橫截面輪廓、或一些其他適合的橫截面輪廓。
沿著資料儲存元件106的側壁106s的缺陷110的位置局限於資料儲存元件106的一對周邊部分106p。資料儲存元件106的周邊部分106p分別位於資料儲存元件106的相對兩側上，且分別位於資料儲存元件106的中心部分106c的相對兩側上。此外，資料儲存元件106的周邊部分106p相對於資料儲存元件106的中心部分106c而言具有升高的缺陷(例如，針孔缺陷或一些其他適合的晶體缺陷)濃度。底部電極104的側壁104s各自凹陷所述距離D，直至在側向上與缺陷110間隔開。此外，在一些實施例中，底部電極104的側壁104s各自凹陷所述距離D，直至處於資料儲
存元件106的中心部分106c與資料儲存元件106的周邊部分106p中的相鄰周邊部分106p之間。在一些實施例中，資料儲存元件106的中心部分106c與周邊部分106p的邊界是藉由在顯微鏡下分析資料儲存元件106來確定。舉例而言，顯微鏡可用於觀察資料儲存元件106中的晶體缺陷濃度，由此可辨識出資料儲存元件106的中心部分106c與周邊部分106p的邊界。如上所述，資料儲存元件106的周邊部分106p相對於資料儲存元件106的中心部分106c而言具有升高的晶體缺陷濃度。顯微鏡可為或包括例如透射電子顯微鏡(transmission electron microscope，TEM)、掃描式電子顯微鏡(scanning electron microscope，SEM)、或一些其他適合的顯微鏡。在一些實施例中，距離D是自資料儲存元件106的側壁106s中的一者至資料儲存元件106的中心部分106c與周邊部分106p之間的相鄰邊界的側向距離。在其他實施例中，距離D是側向距離加餘裕(margin)。餘裕可為例如約0.1奈米至3.0奈米、約3.0奈米至5.0奈米、約0.1奈米至1.0奈米、約0.1奈米至0.5奈米、或約0.1奈米至2.0奈米。
藉由使底部電極104的側壁104s凹陷，底部電極104的側壁104s被沿資料儲存元件106的側壁106s自缺陷110移除。因此，下文在資料儲存元件106中形成的導電細絲相對於缺陷110偏置且因此不受到或最小程度地受到缺陷110影響。此轉而會提高正在製造中的電阻式隨機存取記憶體單元的可靠性及穩定性。
執行第五蝕刻的製程可包括例如向底部電極104施加一
或多個蝕刻劑直至底部電極104的側壁104s充分地凹陷。如應理解，「充分地」凹陷可例如指示底部電極104的側壁104s與資料儲存元件106的周邊部分106p中的缺陷110間隔開，及/或可例如指示底部電極104的側壁104s凹陷距離D。在一些實施例中，第五蝕刻是或包括濕式蝕刻，使得蝕刻劑可為或包括例如過氧化氫(例如，H2O2)溶液、一些其他適合的化學溶液、一些其他適合的濕式蝕刻劑、或前述者的任意組合。此外，在一些實施例中，第五蝕刻是等向性的，及/或蝕刻劑相對於資料儲存元件106、間隙壁212、硬罩幕211、及下部絕緣層206而言對於底部電極104具有高的蝕刻速率。前者可例如使得方便對底部電極104進行側向蝕刻，且後者可例如防止資料儲存元件106、間隙壁212、硬罩幕211、及下部絕緣層206的物質在第五蝕刻期間被蝕刻。
如由圖15所示剖視圖1500所示，形成覆蓋下部絕緣層206、間隙壁212、及硬罩幕211的上部絕緣層214。此外，上部絕緣層214被形成為襯墊間隙壁212的側壁、資料儲存元件106的側壁106s、及底部電極104的側壁104s。上部絕緣層214可為或包含例如氮化矽(例如，SiN)、一些其他適合的氮化物、一些其他適合的介電質、或前述者的任意組合。在一些實施例中，上部絕緣層214是藉由共形沉積來形成，及/或藉由化學氣相沉積、物理氣相沉積、原子層沉積、一些其他適合的沉積製程、或前述者的任意組合來形成。
圖15所示剖視圖1500亦示出，形成覆蓋上部絕緣層
214的上部層間介電層216。上部層間介電層216可為或包含例如氧化矽(例如，SiO)、低介電常數介電質、一些其他適合的介電質、或前述者的任意組合。上部層間介電層216可例如藉由化學氣相沉積、物理氣相沉積、濺鍍、一些其他適合的沉積製程、或前述者的任意組合來形成。
如由圖16所示剖視圖1600所示，向上部層間介電層216的頂表面216t執行第二平面化以使頂表面216t變平。所述平面化可例如藉由化學機械研磨或一些其他適合的平面化製程執行。
圖16所示剖視圖1600亦示出，將上部層間介電層216、上部絕緣層214、及硬罩幕211圖案化以形成上覆在頂部電極108上並暴露出頂部電極108的上部開口1602。上部開口1602包括正在製造中的頂部電極通孔的佈局、及正在製造中的上部配線的佈局。在一些實施例中，上部開口1602具有T形輪廓或一些其他適合的輪廓。此外，在一些實施例中，上部開口1602包括具有與正在製造中的配線對應的輪廓的上部區1602u，且更包括具有正在製造中的通孔的輪廓的下部區1602l。此外，在一些實施例中，上部開口1602的寬度W不連續地自頂部至底部減小。寬度W可例如不連續地在開口1602的上部區1602u與下部區1602l之間的邊界處為不連續的，及/或寬度W可例如在開口1602的上部區1602u處較開口1602的下部區1602l處大。
在一些實施例中，執行圖案化的製程包括在上部層間介電層216上形成第一光阻罩幕(圖中未示出)。第一光阻罩幕可例
如藉由以下方式形成：在上部層間介電層216上沉積第一光阻層並將所述第一光阻層圖案化以使所述第一光阻層具有帶有正在製造中的上部配線的佈局的開口。在第一光阻罩幕就位的情況下向上部層間介電層216施加一或多個第一蝕刻劑以局部地形成上部開口1602，且此後移除所述第一光阻罩幕。在上部層間介電層216上形成第二光阻罩幕(圖中未示出)。第二光阻罩幕可例如藉由以下方式形成：在上部層間介電層216上沉積第二光阻層並將所述第二光阻層圖案化成具有與上部開口1602交疊且具有正在製造中的頂部電極通孔的佈局的開口。在第二光阻罩幕就位的情況下向上部層間介電層216、上部絕緣層214、及硬罩幕211施加一或多個第二蝕刻劑以擴展並完成上部開口1602，且此後移除所述第二光阻罩幕。所述沉積第一光阻層及第二光阻層可例如藉由旋轉塗佈或一些其他適合的沉積製程來執行，及/或所述將第一光阻層及第二光阻層圖案化可例如藉由微影或一些其他適合的圖案化製程來執行。所述移除第一光阻罩幕及第二光阻罩幕可例如藉由電漿灰化或一些其他適合的移除製程來執行。
圖17所示剖視圖1700亦示出，形成覆蓋上部層間介電層216且填充上部開口1602(參見圖16)的上部導電層1702。上部導電層1702可為或包含例如鎢、銅、鋁銅、鋁、鈦、鉭、氮化鈦、氮化鉭、一些適合的其他金屬、一些其他適合的導電材料、或前述者的任意組合。上部導電層1702可例如藉由化學氣相沉積、物理氣相沉積、無電鍍覆、電鍍、一些其他適合的鍍覆或沉積製程、
或前述者的任意組合來形成。
如由圖18所示剖視圖1800所示，向上部導電層1702(參見圖17)的頂表面執行第三平面化，直至達到上部層間介電層216，以在上部開口1602(參見圖16)中形成上部導電結構1802。上部導電結構1802包括頂部電極通孔220及上部配線218。上部配線218上覆在頂部電極通孔220上，且頂部電極通孔220自上部配線218延伸至頂部電極108。應注意，儘管頂部電極通孔220與上部配線218在圖19所示實施例中彼此整合於一起且彼此連續配置，然而已使頂部電極通孔220與上部配線218的著色樣式不同，以突顯頂部電極通孔220及上部配線218。第三平面化可例如藉由化學機械研磨或一些其他適合的平面化製程執行。
儘管圖15至圖17示出形成頂部電極通孔220及上部配線218的雙鑲嵌製程(dual damascene process)，然而應理解可作為另一選擇使用單鑲嵌製程(single damascene process)。如應理解，雙鑲嵌製程同時形成兩個導電特徵(例如，配線及通孔)，而單鑲嵌製程一次形成單一導電特徵(例如，配線或通孔)。舉例而言，可各別地形成頂部電極通孔220與上部配線218，而不一起形成頂部電極通孔220及上部配線218。
如由圖19所示剖視圖1900所示，自底部電極104至頂部電極108施加形成電壓以在資料儲存元件106中形成導電細絲112。由於底部電極104的側壁104s凹陷，因此藉由施加形成電壓而產生的沿資料儲存元件106的側壁106s且因而沿缺陷110的電
場為低的。亦即，電場集中於底部電極104的隅角處。此外，所述凹陷使底部電極104的隅角移動成遠離資料儲存元件106的側壁106s及缺陷110。因此，在資料儲存元件106的側壁106s及缺陷110兩端的電場為低的。由於在側壁106s及缺陷110兩端的電場為低的，因此導電細絲112不會或較不可能沿資料儲存元件106的側壁106s形成。此轉而會防止缺陷110干擾對電阻式隨機存取記憶體單元102進行開關，或以另外一種方式減輕缺陷110對電阻式隨機存取記憶體單元102的開關所造成的影響。
參照圖20，提供圖4至圖5、圖6A、圖6B、圖7A、圖7B、圖8、圖9A、圖9B、及圖10至圖19所示方法的一些實施例的流程圖2000。
在步驟2002處，形成覆蓋基底的下部絕緣層。基底包括下部層間介電層及下陷至下部層間介電層的頂部中的下部配線。參見例如圖4。
在步驟2004處，向下部絕緣層執行第一蝕刻以形成上覆在下部配線上並暴露出下部配線的底部電極通孔開口。參見例如圖5。
在步驟2006處，在底部電極通孔開口中形成底部電極通孔並形成覆蓋下部絕緣層及底部電極通孔的下部導電層。在一些實施例中，下部導電層與底部電極通孔整合於一起且與底部電極通孔連續配置。在其他實施例中，下部導電層與底部電極通孔是獨立配置。參見例如圖6A、圖6B、圖7A、圖7B、及圖8。應注
意，圖6A及圖6B是替代性實施例，且圖8是圖7A及圖7B的替代性實施例。此外，應注意，圖7A可接續圖6A或圖6B，且圖8可接續圖6A或圖6B。
在步驟2008處，形成覆蓋下部導電層的資料儲存層及頂部電極層。參見例如圖9A或圖9B。應注意，圖9A及圖9B是替代性實施例。
在步驟2010處，將頂部電極層、資料儲存層、及下部導電層圖案化以分別形成堆疊於底部電極通孔上的頂部電極、資料儲存元件、及底部電極。所述圖案化沿資料儲存元件的側壁形成缺陷(例如，針孔缺陷或一些其他適合的缺陷)。參見例如圖10至圖13。
在步驟2012處，向底部電極層的側壁執行第二蝕刻以使所述底部電極層的側壁相對於資料儲存元件的側壁凹陷。參見例如圖14。
在步驟2014處，形成覆蓋下部絕緣層及頂部電極的上部絕緣層及上部層間介電層。參見例如圖15。
在步驟2016處，在上部層間介電層中形成頂部電極通孔及上部配線。上部層間介電層自上部配線延伸至頂部電極。參見例如圖16至圖18。
在步驟2018處，自底部電極至頂部電極施加形成電壓以在資料儲存元件中形成導電細絲。參見例如圖19。導電細絲因底部電極的側壁凹陷而與缺陷間隔開。此轉而會防止缺陷干擾對
電阻式隨機存取記憶體單元進行開關，或以另外一種方式減輕缺陷對電阻式隨機存取記憶體單元的開關所造成的影響。
儘管本文中將圖20所示流程圖2000說明及闡述為一系列動作或事件，然而應知，所說明的此類動作或事件的次序不應被解釋為具有限制意義。舉例而言，一些動作可以不同次序及/或與除本文所說明及/或所述的動作或事件外的其他動作或事件同時發生。此外，可能並非需要所有所說明動作來實作本文中說明的一或多個態樣或實施例，且可以一或多個單獨動作及/或階段實施本文所繪示的動作中的一或多者。
在一些實施例中，本申請案是有關於一種包括記憶單元的積體電路，其中所述記憶單元包括：下部電極，包括一對電極側壁，其中所述電極側壁分別位於所述下部電極的相對兩側上；資料儲存元件，上覆在所述下部電極上且包括一對儲存側壁，其中所述儲存側壁分別位於所述下部電極的所述相對兩側上，且其中所述電極側壁在側向上與所述儲存側壁間隔開且在側向上位於所述儲存側壁之間；以及上部電極，上覆在所述資料儲存元件上。在一些實施例中，所述下部電極具有第一寬度，且所述資料儲存元件具有較所述第一寬度大的第二寬度。在一些實施例中，所述電極側壁包括第一電極側壁及第二電極側壁，其中所述資料儲存元件在第一方向上自所述第一電極側壁沿側向連續地延伸至所述第二電極側壁，且其中所述資料儲存元件更在所述第一方向上沿側向連續地延伸超過所述第二電極側壁。在一些實施例中，所述資料儲存元件
包括在側向上位於所述電極側壁之間的導電細絲，其中所述資料儲存元件不具有沿側向分別自所述電極側壁至所述儲存側壁中的相鄰儲存側壁的導電細絲。在一些實施例中，所述電極側壁是下凹的。在一些實施例中，所述資料儲存元件直接接觸所述下部電極。在一些實施例中，所述資料儲存元件包括高介電常數介電層，且所述高介電常數介電層具有大於約10的介電常數k。在一些實施例中，所述記憶單元更包括：頂蓋元件，上覆在所述資料儲存元件上，其中所述頂蓋元件較所述上部電極具有與氧之間的更高反應性，且其中所述上部電極上覆在所述頂蓋元件上。在一些實施例中，所述上部電極直接接觸所述資料儲存元件。
在一些實施例中，本申請案是有關於一種形成包括記憶單元的積體電路的方法，所述方法包括：在基底上形成下部導電層；形成上覆在所述下部導電層上的資料儲存層；形成上覆在所述資料儲存層上的上部導電層；將所述上部導電層、所述資料儲存層、及所述下部導電層圖案化以分別形成堆疊於所述基底上的上部電極、資料儲存元件、及下部電極，其中所述圖案化在所述資料儲存元件的儲存側壁中形成側壁缺陷；以及向所述下部電極執行蝕刻，以使所述下部電極的電極側壁分別相對於所述儲存側壁中的相鄰儲存側壁在側向上凹陷。在一些實施例中，所述圖案化包括：向所述資料儲存層及所述下部導電層執行第二蝕刻以分別形成所述資料儲存元件及所述下部電極，其中在所述第二蝕刻完成後，所述儲存側壁分別與所述電極側壁對齊。在一些實施例中，所
述第二蝕刻是藉由電漿蝕刻執行且在所述儲存側壁中形成所述側壁缺陷，其中所述蝕刻是藉由濕式蝕刻執行。在一些實施例中，所述圖案化更包括：形成上覆在所述上部導電層的記憶區上的硬罩幕；在所述硬罩幕就位的情況下向所述上部導電層執行第三蝕刻，以形成所述上部電極，其中所述第三蝕刻終止於所述資料儲存層上；以及在所述上部電極的側壁上形成間隙壁區段，其中所述第二蝕刻是在所述硬罩幕及所述間隙壁區段就位的情況下執行。在一些實施例中，所述下部電極包括氮化鈦，其中所述蝕刻包括對所述下部電極施加過氧化氫溶液以使所述電極側壁在側向上凹陷。在一些實施例中，所述方法更包括向所述基底執行第二蝕刻以形成通孔開口，其中所述形成所述下部導電層包括：沉積覆蓋所述基底並填充所述通孔開口的所述下部導電層；以及向所述下部導電層執行平面化，以使所述下部導電層的頂表面變平，其中所述下部導電層的變平的所述頂表面與所述基底的頂表面間隔開且位於所述基底的所述頂表面之上。在一些實施例中，所述下部導電層包括擴散障壁層及上覆在所述擴散障壁層上的金屬層。在一些實施例中，所述方法更包括：向所述基底執行第二蝕刻以形成通孔開口；沉積覆蓋所述基底並填充所述通孔開口的導通孔層；以及向所述導通孔層的頂表面執行平面化，直至達到所述基底的頂表面，藉此在所述通孔開口中自所述導通孔層形成通孔，其中所述下部導電層是形成於所述通孔上。在一些實施例中，所述導通孔層包括擴散障壁層及上覆在所述擴散障壁層上的金屬層。
在一些實施例中，本申請案是有關於另一種積體電路，所述積體電路包括：下部配線；下部絕緣層，上覆在所述下部配線上；第一通孔，穿過所述下部絕緣層延伸至所述下部配線；以及記憶單元，上覆在所述第一通孔上且直接位於所述第一通孔上，其中所述記憶單元包括下部電極、上覆在所述下部電極上的資料儲存元件、及上覆在所述資料儲存元件上的上部電極，其中所述下部電極的側壁分別相對於所述資料儲存元件的相鄰側壁在側向上凹陷，其中所述資料儲存元件包括中心資料部分及一對周邊資料部分，其中所述周邊資料部分分別位於所述中心資料部分的相對兩側上且分別與所述資料儲存元件的所述相鄰側壁交界，其中所述周邊資料部分相對於所述中心資料部分具有升高的晶體缺陷濃度，且其中所述下部電極的所述側壁分別在側向上位於所述中心資料部分與所述周邊資料部分中的相鄰周邊資料部分之間。在一些實施例中，所述下部電極的所述側壁中的每一者相對於所述資料儲存元件的所述相鄰側壁中的相應一者凹陷一凹陷量，其中所述下部電極的寬度為所述凹陷量的約0.5倍至92倍。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本發明的各個態樣。熟習此項技術者應知，其可容易地使用本發明作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本發明的精神及範圍，而且他們可在不背離本發明的精神及範圍
的條件下對其作出各種改變、代替、及變更。
Claims (10)
- 一種包括記憶單元的積體電路，其中所述記憶單元包括：下部電極，包括一對電極側壁，其中所述電極側壁分別位於所述下部電極的相對兩側上；資料儲存元件，上覆在所述下部電極上且包括一對儲存側壁，其中所述儲存側壁分別位於所述下部電極的所述相對兩側上，且其中所述電極側壁在側向上與所述儲存側壁間隔開且在側向上位於所述儲存側壁之間；以及上部電極，上覆在所述資料儲存元件上。
- 如申請專利範圍第1項所述的積體電路，其中所述下部電極具有第一寬度，且其中所述資料儲存元件具有較所述第一寬度大的第二寬度。
- 如申請專利範圍第1項所述的積體電路，其中所述電極側壁包括第一電極側壁及第二電極側壁，其中所述資料儲存元件在第一方向上自所述第一電極側壁沿側向連續地延伸至所述第二電極側壁，且其中所述資料儲存元件更在所述第一方向上沿側向連續地延伸超過所述第二電極側壁。
- 如申請專利範圍第1項所述的積體電路，其中所述資料儲存元件包括在側向上位於所述電極側壁之間的導電細絲，且其中所述資料儲存元件不具有沿側向分別自所述電極側壁至所述儲存側壁中的相鄰儲存側壁的導電細絲。
- 如申請專利範圍第1項所述的積體電路，其中所述記憶單元更包括：頂蓋元件，上覆在所述資料儲存元件上，其中所述頂蓋元件較所述上部電極具有與氧之間的更高反應性，且其中所述上部電極上覆在所述頂蓋元件上。
- 一種形成包括記憶單元的積體電路的方法，所述方法包括：在基底上形成下部導電層；形成上覆在所述下部導電層上的資料儲存層；形成上覆在所述資料儲存層上的上部導電層；將所述上部導電層、所述資料儲存層、及所述下部導電層圖案化以分別形成堆疊於所述基底上的上部電極、資料儲存元件、及下部電極，其中所述圖案化在所述資料儲存元件的儲存側壁中形成側壁缺陷；以及向所述下部電極執行第一蝕刻，以使所述下部電極的電極側壁分別相對於所述儲存側壁中的相鄰儲存側壁在側向上凹陷。
- 如申請專利範圍第6項所述的方法，其中所述圖案化包括：向所述資料儲存層及所述下部導電層執行第二蝕刻以分別形成所述資料儲存元件及所述下部電極，其中在所述第二蝕刻完成後，所述儲存側壁分別與所述電極側壁對齊。
- 如申請專利範圍第6項所述的方法，更包括向所述基底執行第二蝕刻以形成通孔開口，其中所述形成所述下部導電層包括：沉積覆蓋所述基底並填充所述通孔開口的所述下部導電層；以及向所述下部導電層執行平面化，以使所述下部導電層的頂表面變平，其中所述下部導電層的變平的所述頂表面與所述基底的頂表面間隔開且位於所述基底的所述頂表面之上。
- 如申請專利範圍第6項所述的方法，更包括：向所述基底執行第二蝕刻以形成通孔開口；沉積覆蓋所述基底並填充所述通孔開口的導通孔層；以及向所述導通孔層的頂表面執行平面化，直至達到所述基底的頂表面，藉此在所述通孔開口中自所述導通孔層形成通孔，其中所述下部導電層是形成於所述通孔上。
- 一種積體電路，包括：下部配線；下部絕緣層，上覆在所述下部配線上；第一通孔，穿過所述下部絕緣層延伸至所述下部配線；以及記憶單元，上覆在所述第一通孔上且直接位於所述第一通孔上，其中所述記憶單元包括下部電極、上覆在所述下部電極上的資料儲存元件、及上覆在所述資料儲存元件上的上部電極，其中所述下部電極的側壁分別相對於所述資料儲存元件的相鄰側壁在側向上凹陷，其中所述資料儲存元件包括中心資料部分及一對周邊資料部分，其中所述周邊資料部分分別位於所述中心資料部分的相對兩側上且分別與所述資料儲存元件的所述相鄰側壁交界，其中所述周邊資料部分相對於所述中心資料部分具有升高的晶體缺陷濃度，且其中所述下部電極的所述側壁分別在側向上位於所述中心資料部分與所述周邊資料部分中的相鄰周邊資料部分之間。
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