TW202416818A - 半導體結構及其形成方法 - Google Patents

Abstract

一種半導體結構，包括：蝕刻終止介電層，上覆於基底並包括穿過其中的第一開口；氧化矽板，上覆於蝕刻終止介電層並包括第二開口；第一導電結構，包括第一電極並延伸穿過第二開口和第一開口；記憶體膜，接觸第一導電結構的頂表面並且包括提供至少兩種具有不同電阻率的電阻狀態的材料；以及第二導電結構，包括第二電極並接觸記憶體膜的頂表面。

Description

半導體結構及其形成方法

本公開實施是關於半導體結構及其形成方法。

電阻式記憶體元件一種記憶體元件，其中記憶體構件包括可被編程為至少兩種不同電阻狀態的電阻材料。電阻材料的電阻率的變化可由成絲（filament-forming）介電材料中導電細絲的形成或去除引起，或者由導致電阻率變化的電阻材料的結晶相的變化引起。

在本公開一實施例中，一種半導體結構包括：蝕刻終止介電層，上覆於基底並包括穿過其中的第一開口；氧化矽板，上覆於所述蝕刻終止介電層並包括穿過其中的第二開口；第一導電結構，包括第一電極並延伸穿過所述第二開口和所述第一開口；記憶體膜，接觸所述第一導電結構的頂表面並且包括提供至少兩種具有不同電阻率的電阻狀態的材料；以及第二導電結構，包括第二電極並接觸所述記憶體膜的頂表面。

在本公開一實施例中，一種半導體結構包括：蝕刻終止介電層，上覆於基底並包括穿過其中的第一開口的二維陣列；氧化矽板的二維陣列，上覆於所述蝕刻終止介電層並包括穿過其中的相應第二開口，其中每個所述第二開口從所述蝕刻終止介電層中的相應下方第一開口橫向向外偏移；以及記憶單元的二維陣列，位於所述的氧化矽板的二維陣列上方，其中：每個所述記憶單元包括第一導電結構、接觸所述第一導電結構的頂表面的記憶體膜，以及接觸所述記憶體膜的頂表面的第二導電結構；每個所述第一導電結構包括相應的第一電極並延伸穿過相應的第二開口和相應的第一開口；每個所述記憶體膜包括提供至少兩種具有不同電阻率的電阻狀態的材料；以及每個所述第二導電結構包括相應的第二電極。

在本公開一實施例中，一種半導體結構的形成方法，包括：形成上覆於基底的蝕刻終止介電層；在所述蝕刻終止介電層上方形成氧化矽層；形成穿過所述氧化矽層和所述蝕刻終止介電層的開口，在所述開口上方和所述氧化矽層上方形成包括第一電極層、記憶體材料層和第二電極層的疊層；以及通過執行至少一個各向異性蝕刻製程，圖案化所述疊層和所述氧化矽層，由此在氧化矽板上方形成包括第一電極、記憶體膜和第二電極的圖案化材料堆疊，其中：所述氧化矽板包括所述氧化矽層的圖案化部分；所述第一電極包括所述第一電極層的圖案化部分；所述記憶體膜包括所述記憶體材料層的圖案化部分；以及所述第二電極包括所述第二電極層的圖案化部分。

以下公開內容提供了許多不同的實施例或示例，用於實現所提供主題的不同特徵。下面描述組件和佈置的具體示例以簡化本公開。當然，這些僅是示例而不是限制性的。例如，在以下描述中在第二特徵上或上方形成第一特徵可包括其中第一特徵和第二特徵形成為直接接觸的實施例，並且還可包括其中可在第一特徵和第二特徵兩者之間形成附加特徵的實施例，這樣第一特徵和第二特徵可能不會直接接觸。此外，本公開可在各種示例中重複參考數字和/或字母。這種重複是為了簡單和清楚的目的，並且其本身並不規定所討論的各種實施例和/或配置之間的關係。

此外，為了便於描述，本文可使用諸如“下”、“下方”、“下部”、“上方”、“上部”等空間相對術語來描述一個構件或特徵與另一構件或特徵的關係，如圖所示。除了附圖中描繪的方位之外，空間相關術語旨在涵蓋元件在使用或操作中的不同方位。設備可以其他方式定向（旋轉90度或以其他方向），並且本文中使用的空間相關描述符同樣可相應地解釋。具有相同附圖標記的構件指代相同的構件，並且假定具有相同的材料成分和相同的厚度範圍，除非另有明確說明。

電阻記憶單元包括電阻記憶體材料，所述材料根據編程條件改變電阻率。由於即使在奈米尺寸下也具有出色的電阻率和可靠性特性，電阻記憶單元可能會縮小到奈米尺寸。將電阻記憶單元併入後段結構（back-end structure）中的內連線層級會在電阻記憶單元上方形成的介電材料層的頂表面的形貌中產生變化。因此，降低電阻記憶單元的高度以便於將電阻記憶單元結合到後段結構中是有利的。

根據本公開的一個方面，氧化矽板可用作電阻性記憶單元的每個底部導電結構和下方蝕刻終止介電層之間的絕緣結構。例如，可在蝕刻終止介電層上方沉積具有第一厚度的氧化矽板層，並且可形成穿過氧化矽板層和蝕刻終止介電層的開口陣列。氧化矽板層可減薄到第二厚度，其可在第一厚度的10%到60%的範圍內。可沉積材料疊層並圖案化所述材料疊層以形成記憶單元陣列，並且可將氧化矽層圖案化為氧化矽板陣列。每個氧化矽板層的減薄都會降低氧化矽板和記憶單元的總堆疊高度。記憶體開口下方的介電板（如氧化矽板）厚度的減少增強了底部電極的均勻性，並提高了電阻記憶單元的元件良率。此外，可在頂表面中形成無空隙和減小的形貌的上通孔層級介電材料層，並且可消除平坦化製程以降低處理成本和周轉時間。因此，將電阻記憶單元陣列集成到後段結構中變得更容易並且可促進電阻記憶單元陣列的縮放。現在參考附圖詳細描述本公開的各個方面。

參考圖1，示出了根據本公開的第一實施例的示例性結構。示例性結構包括基底8，其可為半導體基底，例如市售的矽基底。基底8可至少在其上部部分處包括半導體材料層9。半導體材料層9可為塊狀半導體基底的表面部分，或者可為絕緣體上半導體（SOI）基底的頂部半導體層。在一實施例中，半導體材料層9包括諸如單晶矽的單晶半導體材料。在一實施例中，基底8可包括含有單晶矽材料的單晶矽基底。

包括諸如氧化矽的介電材料的淺溝渠隔離結構720可形成在半導體材料層9的上部部分中。合適的摻雜半導體阱（例如p型阱和n型阱）可形成在被部分淺溝渠隔離結構720的橫向包圍的每個區域內。場效應電晶體（70A、701）可形成在半導體材料層9的頂表面上。場效應電晶體（70A、701）可包括存取電晶體70A陣列，用於單獨存取後續形成的記憶單元二維陣列中的每個記憶單元。此外，場效應電晶體（70A、701）可包括周邊電路內的周邊場效電晶體701。例如，周邊場效電晶體701可包括配置為將位元線偏置電壓施加到隨後形成的位元線的位元線驅動器，以及配置為在讀取操作期間檢測流經位元線的電流的讀出放大器。

例如，每個場效應電晶體（70A、701）可包括源極732、汲極738、包括在源極732和汲極738之間延伸的基底8的表面部分的半導體通道735，以及閘極結構750。半導體通道735可包括單晶半導體材料。每個閘極結構750可包括閘極介電層752、閘極754、閘極蓋層介電質758和介電閘極間隙壁756。在每個源極732上可形成源極側金屬半導體合金區742，並且在每個汲極738上可形成汲極側金屬半導體合金區748。

示例性結構可包括其中可隨後形成記憶單元陣列的記憶體陣列區100。示例性結構還可包括其中提供用於記憶體元件陣列的金屬佈線的周邊區200。通常，CMOS電路700中的存取電晶體70A可電連接到隨後由相應的一組金屬內連線結構形成的相應記憶單元的電極。

周邊區200中的元件（如周邊場效電晶體701）可提供操作後續形成的記憶單元陣列的功能。具體地，周邊區中的元件可配置為控制記憶單元陣列的編程操作、擦除操作和感測（讀取）操作。例如，周邊區中的元件可包括感測電路和/或編程電路。形成在半導體材料層9的頂表面上的元件可包括互補金屬氧化物半導體（CMOS）電晶體和可選的附加半導體元件（例如電阻器、二極管、電容器等），並且統稱為CMOS電路700。

CMOS電路700中的一個或多個場效應電晶體（70A、701）可包括半導體通道735，其包含基底8中的部分半導體材料層9。如果半導體材料層9包括諸如單晶矽的單晶半導體材料，則CMOS電路700中的每個場效應電晶體（70A、701）的半導體通道735可包括諸如單晶矽通道的單晶半導體通道。在一實施例中，CMOS電路700中的多個存取電晶體70A可包括隨後電連接到隨後形成的相應記憶單元的節點的相應節點。

在一實施例中，基底8可包括單晶矽基底，並且場效應電晶體701可包括單晶矽基底的相應部分作為半導體通道。如本文所用，“半導體”元素是指電導率在1.0x10 ^-6S/cm至1.0x10 ⁵S/cm範圍內的元素。如本文所用，“半導體材料”是指在其中不存在電摻雜劑的情況下具有從1.0x10 ^-6S/cm到1.0x10 ⁵S/cm範圍內的電導率的材料，並且在用電摻雜劑適當摻雜後能夠產生導電率在1.0S/cm至1.0x10 ⁵S/cm範圍內的摻雜材料。

形成在介電材料層內的各種金屬內連線結構可隨後形成在基底8和其上的半導體元件（例如場效應電晶體（70A，701））上方。在說明性示例中，介電材料層可包括例如可為圍繞連接到源極和汲極的接觸結構的第一介電材料層601（有時稱為接觸層級介電材料層601）、第一內連線層級介電材料層610和第二內連線層級介電材料層620。金屬內連線結構可包括形成在第一介電材料層601中並接觸CMOS電路700的相應組件的元件接觸通孔結構612、 形成於第一內連線層級介電材料層610中的第一金屬線結構618、形成於第二內連線層級介電材料層620的下部部分中的第一金屬通孔結構622、形成在第二內連線層級介電材料層620的上部部分中的第二金屬線結構628、形成在第三內連線層級介電材料層630的下部部分中的第二金屬通孔結構632、形成在第三內連線層級介電材料層630的上部部分中的第三金屬線結構638。

每個介電材料層（601、610、620、630）都可包括介電材料，例如未摻雜的矽酸鹽玻璃、摻雜矽酸鹽玻璃、有機矽酸鹽玻璃、無定形氟化碳、其多孔變體或其組合。每個金屬內連線結構（612、618、622、628、632、638）可包括至少一種導電材料，其可為金屬襯層（例如金屬氮化物或金屬碳化物）和金屬填充材料的組合。每個金屬襯層可包括TiN、TaN、WN、TiC、TaC和WC，並且每個金屬填充材料部分可包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、它們的合金和/或其組合。也可使用在預期的公開範圍內的其他合適的金屬襯層和金屬填充材料。在一實施例中，第一金屬通孔結構622和第二金屬線結構628可通過雙鑲嵌製程形成為集成線和通孔結構（integrated line and via structure）。同樣，第二金屬通孔結構632和第三金屬線結構638可通過雙鑲嵌製程形成為集成線和通孔結構。介電材料層（601、610、620、630）在本文中被稱為下層級介電材料層。在下層級介電材料層內形成的金屬內連線結構（612、618、622、628、632、638）在本文中被稱為下層級金屬內連線結構。

通常，可在基底8上形成存取電晶體70A的二維陣列。存取電晶體70A的二維陣列內的每個存取電晶體70A可配置為電連接到隨後形成的記憶單元的二維陣列內的相應記憶單元。可由位於介電材料層（601、610、620、630、645）內的金屬內連線結構（612、618、622、628、632、638）提供電連接。

雖然使用其中可在第三線和通孔層級介電材料層630上方形成記憶單元陣列的實施例來描述本公開，但是本文明確涵蓋可在不同金屬內連線層級處形成記憶單元陣列的實施例。

在一實施例中，可在下層級介電材料層（601、610、620、630）上方形成具有均勻厚度的平坦介電材料層。平坦介電材料層在本文中被稱為下通孔層級介電材料層645。下通孔層級介電材料層645包括介電材料。在一實施例中，下通孔層級介電材料層645可包括極低k（ELK）介電材料。在一實施例中，下通孔層級介電材料層645包括和/或基本上由選自未摻雜矽酸鹽玻璃、摻雜矽酸鹽玻璃、有機矽酸鹽玻璃、多孔介電材料、氮化矽、氮氧化矽、碳化矽、碳氧化矽的至少一種介電材料組成和碳氮化矽。可例如通過化學氣相沉積來沉積下通孔層級介電材料層645。下通孔層級介電材料層645的厚度可在從20nm到300nm的範圍內，儘管也可使用更小和更大的厚度。

通常，可在半導體元件上方形成嵌入內連線層級介電層（例如下層級介電材料層（601、610、620、630））的金屬內連線結構（本文稱為下層級金屬內連線結構（612、618、622、628、632、638））。可在內連線層級介電層上方形成下通孔層級介電材料層645。

參考圖2A-2C，可在下通孔層級介電材料層645上方施加光阻層（未示出），並且可微影圖案化所述光阻層以形成二維開口陣列。二維開口陣列可沿著第一水平方向hd1具有第一間距，並且可沿著第二水平方向hd2具有第二間距。光阻層中的每個開口可具有圓形、矩形、圓角矩形或具有封閉周邊的任何其他二維曲線形狀的水平橫截面形狀。可執行各向異性蝕刻製程以穿過下通孔層級介電材料層645轉移光阻層中的開口圖案。在穿過下通孔層級介電材料層645的每個開口的底部可實體暴露出相應的下層級金屬內連線結構的頂表面（例如所示示例中的相應第三金屬線結構638的頂表面）。可隨後去除光阻層，例如通過灰化。

二維開口陣列可填充有至少一種金屬填充材料。在一實施例中，至少一種金屬填充材料可包括包含金屬阻障材料的金屬襯層和包含金屬填充材料的金屬填充材料層的組合。金屬襯層可包括諸如TiN、TaN、WN、TiC、TaC、WC的金屬阻障材料或其堆疊，並且可通過化學氣相沉積或物理氣相沉積來沉積。金屬襯層的厚度可在從1nm到30nm的範圍內，但是也可使用更小和更大的厚度。金屬填充材料層可包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、它們的合金和/或其組合。可執行諸如化學機械拋光（CMP）製程的平坦化製程，去除上覆於包括下通孔層級介電材料層645的頂表面的水平面的部分金屬襯層和部分金屬填充材料層。

至少一種金屬材料的每個剩餘的部分包括底部連接通孔結構15。可在下通孔層級介電材料層645內形成底部連接通孔結構15的二維陣列。通常，每個底部連接通孔結構15的水平橫截面形狀可為任何具有閉合周邊的二維形狀。例如，底部連接通孔結構15的橫截面形狀可為圓形、橢圓形、矩形、圓角矩形或任何具有封閉周邊的二維曲線形狀。其他形狀在預期的公開範圍內。底部連接通孔結構15的頂表面可與下通孔層級介電材料層645的頂表面共面。底部連接通孔結構15沿第一水平方向hd1的周期可能是第一間距p1。底部連接通孔結構15沿第二水平方向hd2的周期在本文中稱為第二間距p2。

通常，底部連接通孔結構15包括金屬材料，並且可形成為通孔結構的二維周期性陣列。在一實施例中，可在選自多個介電材料層（601、610、620、630、645）的最頂介電材料層（例如下通孔層級介電材料層645）中形成底部連接通孔結構15。

參照圖3，可在下通孔層級介電材料層645上方形成蝕刻終止介電層18。蝕刻終止介電層18可包括介電材料，其可用作各向異性蝕刻製程的蝕刻終止結構，隨後用於圖案化記憶單元。在一實施例中，蝕刻終止介電層18包括和/或基本上由諸如碳化矽、氮化矽或碳氮化矽的材料組成。在一實施例中，蝕刻終止介電層18包括和/或基本上由碳化矽組成。蝕刻終止介電層18的厚度可在3nm到30nm的範圍內，例如6nm到20nm，儘管也可使用更小和更大的厚度。蝕刻終止介電層18可例如通過化學氣相沉積形成。通常，蝕刻終止介電層18位在金屬內連線結構（612、618、622、628、632、638、15）上方。

根據本公開的一個方面，可在蝕刻終止介電層18上方沉積氧化矽板層19L（也簡稱為氧化矽層19L）。氧化矽層19L可通過使用原矽酸四乙酯（TEOS）作為前體氣體的電漿增強化學氣相沉積（PECVD）製程形成。在此實施例中，氧化矽層19L可包括包含TEOS的分解產物的氧化矽材料。在一實施例中，氧化矽層19L可包含原子濃度為至少百萬分之100的碳原子和原子濃度為至少百萬分之100的氫原子。氧化矽層19L的厚度可在從10nm到30nm的範圍內，但是也可使用更小和更大的厚度。

參考圖4A，可在氧化矽層19L上方形成光阻層34，並且可微影圖案化所述光阻層34以在記憶體陣列區100內形成二維開口陣列。每個開口可形成在底部連接通孔結構15中的相應一個的區域內。光阻層34中的二維開口陣列可具有與底部連接通孔結構15的二維陣列的周期性相同的二維周期性。

可執行至少一個蝕刻製程以穿過氧化矽層19L和蝕刻終止介電層18轉移光阻層34中的開口圖案。在一實施例中，至少一個蝕刻製程可包括蝕刻氧化矽層19L的未遮蔽部分的第一各向異性蝕刻製程和蝕刻終止介電層18的未遮蔽部分的第二各向異性蝕刻製程。根據本公開的一個方面，至少一個蝕刻製程包括具有各向同性蝕刻化學或各向同性蝕刻成分的蝕刻步驟，其橫向凹陷光阻層34中每個開口下方的氧化矽層19L的材料。使氧化矽層19L的材料橫向凹陷的蝕刻步驟可為附加蝕刻步驟，其可在第一各向異性蝕刻製程之後和第二各向異性蝕刻製程之前執行，或者可為附加蝕刻終止，其在第二各向異性蝕刻製程之後執行。在此實施例中，蝕刻終止可為濕法蝕刻步驟或反應離子蝕刻步驟。蝕刻步驟的橫向凹陷距離可在氧化矽層19L的厚度的20%至200%的範圍內，例如40%至150%。在圖4A所示的示例性結構的第一配置中，氧化矽層19L的凹陷側壁可為垂直的或基本垂直的。

可穿過蝕刻終止介電層18形成的開口在本文中被稱為第一開口。可穿過氧化矽層19L形成的開口在本文中被稱為第二開口。可穿過蝕刻終止介電層18形成第一開口的陣列，並且可穿過氧化矽層19L形成第二開口的陣列。在穿過蝕刻終止介電層18的每個第一開口的底部可實體暴露出底部連接通孔結構15的頂表面。第一開口的二維陣列和第二開口的二維陣列可與底部連接通孔結構15的陣列具有相同的周期性。

在一實施例中，穿過氧化矽層19L的每個第二開口的底部周邊從蝕刻終止介電層18中相應的下方第一開口的底部周邊可橫向偏移一橫向偏移距離。在一實施例中，所述橫向偏移距離可為氧化矽層19L的厚度的20%到200%的範圍內，例如40%到150%。在一實施例中，蝕刻終止介電層18的實體暴露的側壁的頂部部分可被倒角（chamfered）。

參考圖4B，在形成穿過氧化矽層19L和蝕刻終止介電層18的開口之後示出示例性結構的區的第二配置。通常，可執行至少一個蝕刻製程以穿過氧化矽層19L和蝕刻終止介電層18轉移光阻層34中的開口圖案。至少一個蝕刻製程包括具有各向同性蝕刻化學或各向同性蝕刻成分的蝕刻步驟，其橫向凹陷光阻層34中每個開口下方的氧化矽層19L的材料。在一實施例中，可通過執行諸如濕法蝕刻製程的各向同性蝕刻製程來蝕刻氧化矽層19L的未遮蔽部分。在此實施例中，各向同性蝕刻製程可橫向蝕刻光阻層34中每個開口下方的氧化矽層19L的材料。隨後，可執行各向異性蝕刻製程以蝕刻光阻層34中的每個開口下方的蝕刻終止介電層18的未遮蔽部分。

從包括光阻層34中的上覆開口的相應垂直平面算起，氧化矽層19L的每個側壁的底部周邊的橫向凹陷距離可為氧化矽層19L的厚度的20%到200%的範圍內，例如40%到150%。在圖4B所示的示例性結構的第二配置中，氧化矽層19L的凹陷側壁可為錐形的。在一實施例中，蝕刻終止介電層18的實體暴露的側壁的頂部部分可被倒角。

參考圖5，例如可通過灰化去除光阻層34。可通過執行回蝕製程對氧化矽層19L（如圖4A所示的第一配置或如圖4B所示的第二配置）進行回蝕，所述回蝕製程可包括各向同性蝕刻製程（例如，濕蝕刻製程）或各向異性蝕刻製程（例如，反應離子蝕刻製程）。可選擇回蝕製程的持續時間，使得氧化矽層19L具有小於第一厚度的第二厚度。第二厚度可在第一厚度的10%至90%的範圍內，例如30%至80%。在一實施例中，第二厚度可在從1nm到5nm的範圍內。

在一實施例中，氧化矽層19L可具有錐形（tapered）側壁的二維陣列，其限定第二開口的二維陣列。因此，靠近第二開口的氧化矽層19L的每個部分可在限定第二開口的相應錐形內側壁處具有相應可變垂直厚度。遠離第二開口的氧化矽層19L的部分可具有均勻的厚度，其可在從1nm到5nm的範圍內。

在一實施例中，氧化矽層19L中的每個第二開口的底部周邊從相應的下方第一開口的底部周邊可橫向偏移大於第二厚度的橫向偏移距離，即，氧化矽層19L的厚度變薄。

氧化矽層19L可在隨後用於圖案化記憶單元的底部電極的各向異性蝕刻製程期間提供高蝕刻選擇性。在一些實施例中，由氧化矽層19L的氧化矽材料提供的高蝕刻選擇性可將蝕刻均勻性增加約20%，並增加圖案化記憶單元陣列的圖案化製程的製程良率。此外，氧化矽層19L可足夠薄以不影響記憶單元的總厚度。氧化矽材料提供的這種高選擇性減少了隨後沉積的介電材料的形貌，並且消除了用於隨後沉積的介電材料的平坦化製程。

參考圖6，材料層的疊層（22L、24L、26L、27L、28L、30L，統稱為20L）可隨後沉積在氧化矽層19L和底部連接通孔結構15的實體暴露表面上方。疊層（22L、24L、26L、27L、28L、30L）從底部到頂部可包括至少一個可選的底部金屬阻障層22L、第一電極層24L、記憶體材料層26L、金屬覆蓋層27L、第二電極層28L和硬質遮罩層30L。

至少一個可選的底部金屬阻障層22L包括至少一種金屬阻障材料，例如氮化鈦、氮化鉭、氮化鎢、氮化鉬、鈦、鉭和/或鎢。在說明性示例中，至少一個可選的底部金屬阻障層22L可包括疊層，從底部到頂部包括第一底部金屬阻障層221L、第二底部金屬阻障層222L和第三底部金屬阻障層223L。在說明性示例中，第一底部金屬阻障層221L可包括氮化鈦，第二底部金屬阻障層222L可包括鉭，並且第三底部金屬阻障層223L可包括氮化鉭。至少一個底部金屬阻障層22L的總厚度可在3nm到60nm的範圍內，例如6nm到30nm，但是也可使用更小和更大的厚度。至少一個底部金屬阻障層22L中的每一個可通過物理氣相沉積或化學氣相沉積來沉積。

第一電極層24L（也可稱為底部電極層）可包含金屬材料，例如氮化鈦、鉭、鎢、鉑、釕、銥、鉬、鈮、錸、鋨或具有熔化溫度大於1,500攝氏度的其他元素金屬。第一電極層24L的厚度可在3nm到60nm的範圍內，例如6nm到30nm，儘管也可使用更小和更大的厚度。第一電極層24L可通過物理氣相沉積或化學氣相沉積來沉積。

記憶體材料層26L可包括電阻記憶體材料。在一實施例中，電阻性記憶體材料可包括和/或可基本上由至少一種成絲（filament-forming）介電金屬氧化物材料組成。如本文所用，成絲的介電金屬氧化物材料是指在施加產生具有大於相應閾值電場強度的幅度。在一實施例中，成絲介電金屬氧化物材料可為非化學計量的缺氧（oxygen-deficient）介電金屬氧化物材料。

在一實施例中，成絲介電金屬氧化物材料可包括和/或可由成絲金屬氧化物材料組成，所述材料是二元氧化物材料，即單一金屬元素和氧的化合物。例如，成絲介電金屬氧化物材料可包括和/或可由選自HfO _{2 （ 1- α ）}、Ta ₂O _{5 （ 1- β ）}和Y ₂O _{3 （ 1- γ ）}的材料組成。在此實施例中，α、β和γ中的每一個可獨立地在從1.0×10 ^-6到1.0×10 ^-1的範圍內。

在一實施例中，成絲介電金屬氧化物材料可包括和/或可由各自的成絲金屬氧化物材料組成，所述金屬氧化物材料是三元氧化物材料，即，兩種金屬元素和氧的化合物。這種三元成絲金屬氧化物材料的非限制性實例包括矽酸鉿（HfSiO _x）、鋯酸鉿（HfZrO _x）、鈦酸鋇（BaTiO ₃）、鈦酸鉛（PbTiO ₃）、鈦酸鍶（SrTiO ₃）、亞錳酸鈣（CaMnO ₃），鐵酸鉍（BiFeO ₃）、摻雜HfO ₂（包括選自Si、Zr、Y、Al、Gd、Sr、La、Sc、Ge等的摻雜劑），以及HfO _{2 （ 1- α ）}、Ta ₂O _{5 （ 1- β ）},和Y ₂O _{3 （ 1- γ}）。

在一實施例中，可包括和/或可由相應的成絲金屬氧化物材料組成，所述金屬氧化物材料是四元氧化物材料，即三種金屬元素和氧的化合物。這種四元成絲金屬氧化物材料的非限制性實例包括鋯鈦酸鉛（PZT：PbZr _xTi _yO _z）、鈦酸鍶鋇（BaSrTiO _x）、鉭酸鍶鉍（SBT：SrBi ₂Ta ₂O ₉）和先前列出的二元成絲金屬氧化物的合金材料和/或三元成絲金屬氧化物材料。

通常，記憶體材料層26L中的介電金屬氧化物材料可不含氟原子和氮原子，或者可僅包含痕量水平（trace level）的氟原子或氮原子（例如原子濃度小於百萬分之一）。記憶體材料層26L可通過本領域已知的任何合適的沉積製程形成，例如物理氣相沉積或化學氣相沉積。記憶體材料層26L的厚度可在4nm到60nm的範圍內，例如6nm到30nm，但是也可使用更小和更大的厚度。

在替代實施例中，記憶體材料層26L可包括和/或可基本上由不同類型的電阻記憶體材料組成。例如，記憶體材料層26L可包括和/或可基本上由相變記憶體材料或可在編程時提供兩個不同水平的電阻率的任何其他材料或疊層組成。

金屬覆蓋層27L可包括至少一種金屬阻障材料，例如氮化鈦、氮化鉭、氮化鎢、氮化鉬、鈦、鉭和/或鎢。在說明性示例中，金屬覆蓋層27L可包括疊層，所述疊層包括兩個或更多個金屬阻障層。在說明性示例中，金屬覆蓋層27L可包括疊層，從底部到頂部包括氮化鈦層和氮化鉭層。金屬覆蓋層27L的厚度可在3nm到60nm的範圍內，例如6nm到30nm，但是也可使用更小和更大的厚度。金屬覆蓋層27L可通過物理氣相沉積或化學氣相沉積來沉積。

第二電極層28L（也可稱為頂部電極層）可包含金屬材料，例如氮化鈦、鉭、鎢、鉑、釕、銥、鉬、鈮、錸、鋨或具有熔化溫度大於1,500攝氏度的其他元素金屬。第二電極層28L的厚度可在3nm到60nm的範圍內，例如6nm到30nm，儘管也可使用更小和更大的厚度。第二電極層28L可通過物理氣相沉積或化學氣相沉積來沉積。

硬質遮罩層30L可沉積在第二電極層28L上方。硬質遮罩層30L可包括可在隨後的各向異性蝕刻製程期間保護下方材料層的材料。硬質遮罩層30L可包括金屬材料如氮化鈦，或可包括介電材料如氧化矽、氮化矽、碳氮化矽、氮氧化矽和/或介電金屬氧化物（例如但不限於氧化鈦和氧化鋁）。硬質遮罩層30L的厚度可在20nm到200nm的範圍內，例如30nm到100nm，但是也可使用更小和更大的厚度。硬質遮罩層30L可通過化學氣相沉積或物理氣相沉積來沉積。

疊層20L內的一個、多個和/或每個層可形成有共形輪廓，其在蝕刻終止介電層18中的每個第一開口上方和氧化矽層19L中的每個第二開口上方提供凸面部分。

參考圖7，可在硬質遮罩層30L上方施加光阻層，並且可被微影圖案化所述光阻層以形成圖案化光阻層37。圖案化光阻層37可包括分散光阻材料部分的二維周期性陣列，其上覆於底部連接通孔結構15中的相應一個。這樣，分散光阻材料部分的二維周期性陣列可具有與底部連接通孔結構15的二維陣列相同的二維周期性。每個分散光阻材料部分可具有與蝕刻終止介電層18中的相應下方開口的區域重疊。在一實施例中，在平面圖（即，俯視圖）中，每個分散光阻材料部分可具有相對於蝕刻終止介電層18中的下方開口的周邊橫向向外偏移的周邊。在一實施例中，在平面圖中，每個分散光阻材料部分可具有相對於相應的下方底部連接通孔結構15的頂表面的周邊向內橫向偏移的周邊。

參考圖8，通過執行第一各向異性蝕刻製程，可穿過硬質遮罩層30L、第二電極層28L和金屬覆蓋層27L轉移圖案化光阻層37的分散光阻材料部分的二維陣列的圖案。第二電極層28L可圖案化為第二電極28的二維陣列。硬質遮罩層30L可圖案化為硬質遮罩蓋層30的二維陣列。金屬覆蓋層27L可圖案化為金屬覆蓋板27的二維陣列。記憶體材料層26L可用作第一各向異性蝕刻製程的蝕刻終止層。

金屬覆蓋板27和第二電極28的每個堆疊構成導電結構，其在本文中被稱為頂部導電結構或第二導電結構（27、28）。每個第二導電結構（27、28）包括接觸金屬覆蓋板27的頂表面和接觸硬質遮罩蓋層30的底表面的第二電極28。隨後可例如通過灰化去除圖案化光阻層37。

參考圖9，可通過共形沉積製程（例如化學氣相沉積製程）在第二電極28的二維陣列上共形沉積諸如氮化矽、氮碳化矽或氧化矽的絕緣材料以形成絕緣材料層。可執行各向異性蝕刻製程以去除絕緣材料層的水平延伸部分。橫向圍繞金屬覆蓋板27、第二電極28和硬質遮罩蓋層30的相應疊層的絕緣材料層的每個剩餘圓柱形部分構成介電間隙壁32。每個介電間隙壁32橫向圍繞並接觸相應的硬質遮罩蓋層30、相應的金屬覆蓋板27和相應的第二電極28的側壁，並且接觸記憶體材料層26L的環形頂表面段。每個介電間隙壁32的橫向厚度（如在內側壁和外側壁之間測量的厚度）可在4nm到80nm的範圍內，例如8nm到40nm，但是也可使用更小和更大的橫向厚度。每個介電間隙壁32橫向圍繞相應的第二電極28。

參考圖10A和10B，可執行第二各向異性蝕刻製程（或離子銑削製程（ion milling process）），以轉移硬質遮罩蓋層30和介電間隙壁32的組合的二維陣列中的圖案到記憶體材料層26L、第一電極層24L和至少一個可選的底部金屬阻障層22L。記憶體材料層26L的每個圖案化部分都包含一個記憶體膜26。第一電極層24L的每個圖案化部分都包含一個第一電極24。至少一個可選的底部金屬阻障層22L（在使用它的實施例中）的每個圖案化部分包括至少一個可選的底部金屬阻障板22。底部金屬阻障板22和第一電極24的每個相鄰組合構成底部導電結構或第一導電結構（22、24）。

根據本公開的一個方面，氧化矽層19L可在圖案化第一電極層24L和至少一個可選底部金屬阻障層22L的第二各向異性蝕刻製程（或離子銑削製程）中的蝕刻步驟期間用作蝕刻終止層。通常，對氧化矽具有選擇性的任何金屬蝕刻化學品可用於第二各向異性蝕刻製程中的蝕刻步驟。或者，可使用離子銑削製程來代替第二各向異性蝕刻製程。如本文所用，離子銑削製程被認為是一種各向異性蝕刻製程，其中使用非反應性離子來圖案化結構（與反應性離子蝕刻製程中使用的反應離子相反）。在一實施例中，第二各向異性蝕刻製程中的蝕刻步驟可並行蝕刻（collateral etching）未被硬質遮罩蓋層30或介電間隙壁32遮蔽的氧化矽層19L的部分，或者第二各向異性蝕刻中的附加蝕刻步驟可蝕刻未被硬質遮罩蓋層30或介電間隙壁32遮蔽的氧化矽層19L的部分。在使用附加蝕刻步驟的實施例中，附加蝕刻步驟可具有對蝕刻終止介電層18的材料有選擇性的蝕刻化學，使得進入蝕刻終止介電層18的過蝕刻被最小化。氧化矽層19L的剩餘部分構成氧化矽板19的二維排列。

在一實施例中，可選的底部金屬阻障板22可包括堆疊的第一底部金屬阻障板221（其是第一底部金屬阻障層221L的圖案化部分）、第二底部金屬阻障板222（其是第二底部金屬阻障層222L的圖案化部分）和第三底部金屬阻障板223（其是第三底部金屬阻障層223L的圖案化部分）。在一實施例中，記憶體膜26包括至少一個介電金屬氧化物層，所述介電金屬氧化物層包括缺氧成絲介電金屬氧化物材料。或者，記憶體膜26可包括不同類型的電阻記憶體材料，例如相變材料。

通常，在第二各向異性蝕刻製程中，位於硬質遮罩蓋層30二維陣列和介電間隙壁32的二維陣列組合區域之外的記憶體材料層26L和第一電極層24L中的部分可被各向異性蝕刻。記憶體材料層26L和第一電極層24L中剩餘的部分包括記憶體膜26和第一電極24。

每組相鄰的至少一個可選的底部金屬阻障板22、第一電極24、記憶體膜26、金屬覆蓋板27和第二電極28構成記憶單元20。可形成記憶單元20的二維周期性陣列。記憶單元20的二維周期陣列可能有第一間距p1沿第一水平方向hd1，第二間距p2沿第二水平方向hd2。在一實施例中，記憶體膜26和第一電極24之間的每個界面可包括水平中心段、輪廓環形段（contoured annular segment），其中第一電極24的凸面接觸記憶體膜26的凹面，以及水平環形段鄰接於記憶體膜26的輪廓環形段的外周邊。記憶體膜26和金屬覆蓋板27之間的每個界面可包括水平中心段、輪廓環形段（其中金屬覆蓋板27的凹面與記憶體膜26的凸面接觸），且水平環形段鄰接輪廓環形段的外周邊。

在一實施例中，在每個記憶單元20內，至少一個可選的底部金屬阻障板22的一個或多個側壁、第一電極24的一個或多個側壁和記憶體膜26的一個或多個側壁可垂直重合，即，可包含在一個垂直平面。在記憶單元20具有圓形水平橫截面形狀的說明性實施例中，垂直平面可為圓柱垂直平面。在一實施例中，在每個記憶單元20內，第二電極28的一個或多個側壁、金屬覆蓋板27的一個或多個側壁以及硬質遮罩蓋層30的一個或多個側壁可垂直重合。

第二各向異性蝕刻製程可具有對氧化矽層19L的氧化矽材料具有選擇性並且對蝕刻終止介電層18的材料具有選擇性的蝕刻化學。雖然氧化矽層19L作為蝕刻終止材料是有效的，但是氧化矽層19L通常非常薄，厚度在1nm至5nm的範圍內。如此，氧化矽層19L被蝕刻以形成氧化矽板19的二維陣列。對蝕刻終止介電層18的頂部部分的並行蝕刻可能發生在第二各向異性蝕刻製程的終端部分處。在一實施例中，蝕刻終止介電層18位於每個第一電極24之下，包括水平延伸部分18H和垂直突出部分的二維陣列，在本文稱為基座部分18P。每個垂直突出的部分（即基座部分18P）包括與第一電極24的側壁垂直重合的側壁並且具有鄰接水平延伸部分18H的周邊的底部周邊P。在平面圖中，蝕刻終止介電層18包括在每個第一電極24的區域內穿過的開口。

通常，如圖6的處理步驟處形成的疊層（22L、24L、26L、27L、28L、30L）和氧化矽層19L可通過執行至少一個各向異性蝕刻製程來圖案化。可形成圖案化材料堆疊（19、22、24、26、27、28、30）的二維陣列，其包括氧化矽板19的二維陣列和記憶單元20的二維陣列。每個記憶單元20包括第一電極24、記憶體膜26和第二電極28。在一實施例中，至少一種各向異性蝕刻製程包括第一各向異性蝕刻製程和第二各向異性蝕刻製程。在此實施例中，圖案化光阻層37可在第一各向異性蝕刻製程期間用作蝕刻遮罩，並且硬質遮罩蓋層30和介電間隙壁32的組合可在第二各向異性蝕刻製程期間用作蝕刻遮罩。

可在氧化矽板19的二維陣列上方形成記憶單元20的二維陣列。每個記憶單元20包括第一導電結構（22、24）、接觸第一導電結構（22、24）的頂表面的記憶體膜26和接觸記憶體膜26的頂表面的第二導電結構（27、28）。每個第一導電結構（22、24）包括相應的第一電極24並且延伸穿過相應的氧化矽板19中的相應的第二開口和蝕刻終止介電層18中的相應的第一開口。每個記憶體膜26包括提供至少兩種具有不同電阻率的電阻狀態的材料。每個第二導電結構（27、28）包括相應的第二電極28。

在每個記憶單元20下面，穿過氧化矽板19的第二開口的周邊從蝕刻終止介電層18中的第一開口的周邊橫向向外偏移。蝕刻終止介電層18可包括：水平延伸部分18H，其具有均勻的厚度並位於第一導電結構（22、24）的區域之外；以及具有相應外側壁的基座部分18P，每個基座部分18P的外側壁的底部周邊鄰接水平延伸部分18H的頂表面的周邊。蝕刻終止介電層18與底部連接通孔結構15的二維陣列中的底部連接通孔結構15的頂表面接觸，與介電材料層（601、610、620、630、645）中最頂介電材料層的頂表面接觸，且包括水平延伸部分18H和基座部分18P的二維陣列。

在一實施例中，每個氧化矽板19可位於蝕刻終止介電層18的相應基座部分18P的頂表面上。在一實施例中，每個氧化矽板19包括錐形的內側壁和直的外側壁，並且每個氧化矽板19的直的外側壁可與相應的下層基座部分18P的外側壁垂直重合。

在一實施例中，蝕刻終止介電層18的每個環形錐形側壁可包括：頂部周邊，與蝕刻終止介電層18的相應基座部分18P的環形頂表面鄰接；底部周邊，位於或低於包括蝕刻終止介電層18的水平延伸部分18H的底表面的水平面。

在一實施例中，每個第一導電結構（22、24）可包括底部金屬阻障板22，其接觸相應第一電極24的底表面，並接觸相應氧化矽板19的平坦頂表面、接觸相應的氧化矽板19的第二開口的錐形內側壁，並接觸蝕刻終止介電層18的相應的第一開口的錐形內側壁。

參照圖11A和11B，可在記憶單元20和硬質遮罩蓋層30的二維陣列上方形成上通孔層級介電材料層646。上通孔層級介電材料層646可包括可用於下通孔層級介電材料層645的任何介電材料。在一實施例中，上通孔層級介電材料層646可包括諸如氧化矽的可平坦化介電材料，或者可包括諸如旋塗介電材料的自平坦化（self-planarizing）介電材料。在本實施例中，上通孔層級介電材料層646的頂表面可形成為平面或半平面。上通孔層級介電材料層646的厚度可選擇為使得上通孔層級介電材料層646的頂表面形成在包括硬質遮罩蓋層30的頂表面的水平面上方。根據本公開的一個方面，上通孔層級介電材料層646的頂表面的形貌變化可足夠小以提供其中的通孔腔的後續圖案化，並且可能不需要用於上通孔層級介電材料層646的單獨的平坦化製程。

通孔腔可形成在記憶單元20的二維陣列上方和周邊區200中的金屬內連線結構（例如第三金屬線結構638）上方。在記憶體陣列區100中形成的通孔腔的底部可實體暴露出第二電極28的頂表面，而在周邊區200中形成的通孔腔的底部可實體暴露出下方金屬內連線結構的頂表面。至少一種金屬材料（例如金屬阻障襯層和金屬填充材料的組合）可沉積在每個通孔腔內，並且可通過平坦化製程從上通孔層級介電材料層646的頂表面上方去除至少一種金屬材料的過量部分。平坦化製程可包括化學機械拋光（CMP）製程或凹陷蝕刻製程。填充上覆於記憶單元20上的通孔腔的至少一種金屬材料的每個剩餘部分構成頂部連接通孔結構35。填充周邊區200中的通孔腔的至少一種金屬材料的每個剩餘部分構成第三金屬通孔結構642。每個頂部連接通孔結構35接觸第二電極28。

參考圖12A和12B，可在上通孔級介電質層646上方沉積線層級介電材料層647。下通孔層級介電材料層645、蝕刻終止介電層18、上通孔層級介電材料層646、線層級介電材料層647組合構成作為第四內連線層級介電材料層640的內連線層級介電材料層。

線腔可形成在線層級介電材料層647中，並且可填充有至少一種金屬材料（例如金屬阻障襯層和金屬填充材料的組合）以形成金屬線結構，其在本文中被稱為第四金屬線結構648。在一實施例中，第四金屬線結構648的子集可包括沿第一水平方向hd1橫向延伸的位元線648B。每個位元線648B可接觸沿第一水平方向hd1佈置的相應行的頂部連接通孔結構35。在一實施例中，位元線648B可沿著具有周期性的第二間距p2的第二水平方向hd2呈周期性。

參照圖13，通過增加圖案化光阻層37中的每個圖案化光阻材料部分的面積，可從圖7的示例性結構導出示例性結構的替代配置。在此實施例中，示範性結構的替代配置中的圖案化光阻層37的每個圖案化光阻材料部分的面積可與圖10B中說明的示範性結構中的硬質遮罩蓋層30和介電間隙壁32的相鄰組合的面積大致相同。

一般來說，疊層（22L、24L、26L、27L、28L、30L）和氧化矽層19L可通過執行至少一個各向異性蝕刻製程（可包括離子銑削製程）來圖案化。在示例性結構的替代配置中，使用圖案化光阻層37和/或具有與圖案化光阻層37相同圖案的硬質遮罩蓋層30的二維陣列，通過執行至少一個各向異性蝕刻製程，在氧化矽板19上形成包括第一電極24、記憶體膜26和第二電極28的圖案化材料堆疊（19、22、24、26、27、28、30）。在此實施例中，記憶體膜26的每個側壁與相應的上覆第二電極28的側壁、相應的上覆金屬覆蓋板27的側壁以及相應的上覆硬質遮罩蓋層30的側壁垂直重合。

參考圖14，可執行圖11A和11B的處理步驟以形成上通孔層級介電材料層646和頂部連接通孔結構35。

參考圖15，可執行圖12A和12B的處理步驟以形成位元線648B。

圖16是表示製造本公開的半導體元件的一般處理步驟的流程圖。

參考步驟1610和圖1-3，可形成上覆於基底8的蝕刻終止介電層18。

參考步驟1620和圖3，可在蝕刻終止介電層18上方形成氧化矽層19L。

參照圖步驟1630和圖4A、4B和5，可形成穿過氧化矽層19L和蝕刻終止介電層18的開口。

參照圖步驟1640和圖6，可在開口上方和氧化矽層19L上方形成包括第一電極層24L、記憶體材料層26L和第二電極層28L的疊層（22L、24L、26L、27L、28L、30L）。

參考圖步驟1650和圖7-15，可通過執行至少一個各向異性蝕刻製程，圖案化所述疊層（22L、24L、26L、27L、28L、30L）和氧化矽層19L。在氧化矽板19上方形成包括第一電極24、記憶體膜26和第二電極28的圖案化材料堆疊（19、22、24、26、27、28、30）。氧化矽板19包括氧化矽層19L的圖案化部分。第一電極24包含第一電極層24L的圖案化部分。記憶體膜26包含記憶體材料層26L的圖案化部分。第二電極28包含第二電極層28L的圖案化部分。

參考所有附圖，根據本公開的各個實施例，提供了一種半導體結構，其包括：蝕刻終止介電層18，上覆於基底8並包括穿過其中的第一開口；氧化矽板19，上覆於蝕刻終止介電層18並包括穿過其中的第二開口；第一導電結構（22、24）包括第一電極24並延伸穿過第二開口和第一開口；記憶體膜26，接觸第一導電結構（22、24）的頂表面並且包括提供至少兩種具有不同電阻率的電阻狀態的材料；第二導電結構（27、28），包括第二電極28並接觸記憶體膜26的頂表面。

在一實施例中，第一導電結構（22、24）包括與氧化矽板19的外周邊垂直重合的側壁。在一實施例中，第二開口的周邊從第一開口的周邊橫向向外偏移。在一實施例中，蝕刻終止介電層18包括：水平延伸部分18H，具有整體均勻厚度並且位於第一導電結構（22、24）的區域之外；基座部分18P具有外側壁，其中基座部分18P的外側壁的底部周邊鄰接水平延伸部分18H的頂表面周邊。在一實施例中，氧化矽板19位於蝕刻終止介電層18的基座部分18P的頂表面上。在一實施例中，氧化矽板19包括錐形內側壁和垂直外側壁；氧化矽板19的垂直外側壁與基座部分18P的外側壁垂直重合。在一實施例中，蝕刻終止介電層18的環形錐形側壁包括：頂部周邊，與蝕刻終止介電層18的基座部分18P的環形頂表面鄰接；底部周邊，位於或低於包括蝕刻終止介電層18的水平延伸部分18H的底表面的水平面。在一實施例中，氧化矽板19具有環形板的形狀，在鄰接外側壁的外部部分中具有均勻垂直厚度並且在限定第二開口的錐形內側壁處具有可變的垂直厚度。在一實施例中，平面氧化矽板19包括含有原矽酸四乙酯（TEOS）分解產物的氧化矽材料，並且包含：原子濃度至少為百萬分之100的碳原子；原子濃度至少為百萬分之一百的氫原子。在一實施例中，第二開口的底部周邊從第一開口的底部周邊橫向偏移一橫向偏移距離，所述橫向偏移距離大於平坦氧化矽板19的厚度。在一實施例中，第一導電結構（22、24）包括底部金屬阻障板22，其接觸第一電極24的底表面、接觸氧化矽板19的平坦頂表面、接觸氧化矽板19的第二開口的錐形內側壁，並接觸蝕刻終止介電層18的第一開口的錐形內側壁。在一實施例中，第二導電結構（27、28）包括接觸第二電極28的底表面和接觸記憶體膜26的頂表面的金屬覆蓋板27。在一實施例中，半導體結構包括橫向圍繞並接觸硬質遮罩蓋層30、金屬覆蓋板27和第二電極28的側壁並且接觸記憶體膜26的環形頂表面段的介電間隙壁32。在一實施例中，記憶體膜26的側壁與第二電極28的側壁、金屬覆蓋板27的側壁和硬質遮罩蓋層30的側壁垂直重合。

根據本公開的一個方面，提供一種半導體結構，其包括：蝕刻終止介電層18，上覆於基底8並包括穿過其中的第一開口的二維陣列；氧化矽板19的二維陣列，上覆於蝕刻終止介電層18並包括穿過其中的相應第二開口，其中每個第二開口從蝕刻終止介電層18中的相應下方第一開口橫向向外偏移；以及記憶單元20的二維陣列，位於氧化矽板19的二維陣列上方，其中：每個記憶單元20包括第一導電結構（22、24）、與第一導電結構（22、24）的頂表面接觸的記憶體膜26，以及與記憶體膜26的頂表面接觸的第二導電結構（27、28）；每個第一導電結構（22、24）包括相應的第一電極24並且延伸穿過相應的第二開口和相應的第一開口；每個記憶體膜26包括提供至少兩種具有不同電阻率的電阻狀態的材料；以及每個第二導電結構（27、28）包括相應的第二電極28。

在一實施例中，半導體結構包括：存取電晶體70A的二維陣列，位於基底8上，其中存取電晶體70A的二維陣列中的每個存取電晶體70A分別電連接到記憶單元二維陣列中的相應記憶單元2020；金屬內連線結構（612、618、622、628、632、638、15），位於介電材料層（601、610、620、630、645）內，提供存取電晶體70A的二維陣列與記憶單元20的二維陣列之間的電連接。在一實施例中，金屬內連線結構（612、618、622、628、632、638、15）包括通孔結構（例如底部連接通孔結構15）的二維陣列；蝕刻終止介電層18，接觸通孔結構的二維陣列內的通孔結構的頂表面並接觸介電材料層（601、610、620、630、645）內的最頂介電材料層（例如下通孔層級介電材料層645）的頂表面，且包括水平延伸部分18H和基座部分18P的二維陣列。

在一實施例中，一種半導體結構的形成方法，包括：形成上覆於基底的蝕刻終止介電層；在所述蝕刻終止介電層上方形成氧化矽層；形成穿過所述氧化矽層和所述蝕刻終止介電層的開口，在所述開口上方和所述氧化矽層上方形成包括第一電極層、記憶體材料層和第二電極層的疊層；以及通過執行至少一個各向異性蝕刻製程，圖案化所述疊層和所述氧化矽層，由此在氧化矽板上方形成包括第一電極、記憶體膜和第二電極的圖案化材料堆疊，其中：所述氧化矽板包括所述氧化矽層的圖案化部分；所述第一電極包括所述第一電極層的圖案化部分；所述記憶體膜包括所述記憶體材料層的圖案化部分；以及所述第二電極包括所述第二電極層的圖案化部分。

在一實施例中，所述方法更包括：在所述基底上方形成多個介電材料層；以及在選自所述多個介電材料層的最頂介電材料層中形成包括金屬材料的底部連接通孔結構，其中在形成穿過所述氧化矽層和所述蝕刻終止介電層的所述開口之後實體暴露出所述底部連接通孔結構的頂表面。在一實施例中，所述疊層包括直接沉積在所述底部連接通孔結構的所述頂表面上的底部金屬阻障層；所述第二電極層形成於所述底部金屬阻障層的頂表面上；以及所述圖案化材料堆疊包括底部金屬阻障板，所述底部金屬阻障板為所述底部金屬阻障層的圖案化部分。在一實施例中，所述方法更包括：在所述氧化矽層上方形成光阻層；在所述光阻層中形成開口；以及執行至少一種蝕刻製程，所述至少一種蝕刻製程穿過所述氧化矽層和所述蝕刻終止介電層轉移所述光阻層中所述開口的圖案，其中所述至少一種蝕刻製程包括具有各向同性蝕刻化學或各向同性蝕刻組分的蝕刻步驟，其橫向凹陷所述氧化矽層的材料。在一實施例中，所述疊層包括在所述第二電極層上方形成硬質遮罩層；所述方法更包括：圖案化所述硬質遮罩層為硬質遮罩蓋層；在圖案化所述第二電極層之後和圖案化所述記憶體材料層之前，形成圍繞所述硬質遮罩蓋層和所述第二電極的介電間隙壁；以及執行各向異性蝕刻製程，使用所述硬質遮罩蓋層和所述介電間隙壁的組合作為蝕刻遮罩，來圖案化所述記憶體材料層和所述第一電極層。

本公開的各種實施例減小了階梯高度（step height），階梯高度被定義為包括蝕刻終止介電層18的水平延伸部分的頂表面的水平面與包括硬質遮罩蓋層20的最頂表面的水平面之間的垂直距離。與用碳化矽板代替氧化矽板19的替代結構相比，階梯高度的減少估計約為11%。

記憶單元20的高度的減小可能受到氧化矽層19L的氧化矽材料在記憶單元20的圖案化期間提供的高蝕刻選擇性的影響。此外，氧化矽在儲存或運輸期間不吸濕，因此通過使用氧化矽板19消除了開始下一個處理步驟的時間限制。本公開的處理步驟與一般的後段（BEOL）處理步驟兼容。此外，階梯高度的減小導致上通孔層級介電材料層646頂表面的形貌變化減小，並且上部水平介電材料層646可無空隙地形成。在形成穿過其中的通孔腔之前用於平坦化上通孔層級介電材料層646的頂表面的平坦化製程可能不是必需的。因此，本公開的各種實施例為電阻式記憶體元件提供了記憶單元20的縮放比例。

以上概述了幾個實施例的特徵，以便本領域的技術人員可更好地理解本公開的方面。本領域的技術人員應該理解，他們可容易地使用本公開作為設計或修改其他製程和結構的基礎，以實現與本文介紹的實施例相同的目的和/或實現相同的優點。本領域的技術人員也應該認識到，這樣的等同結構並不脫離本公開的精神和範圍，並且他們可在不脫離本公開的精神和範圍的情況下對其進行各種更改、替換和更改。

8:基底 9:半導體材料層 15:底部連接通孔結構 18:蝕刻終止介電層 18H:部分 18P:基座部分 19:氧化矽板 19L:氧化矽板層 20:記憶單元 20L:疊層 22:可選的底部金屬阻障板 22L:可選的底部金屬阻障層 24:第一電極 24L:第一電極層 26:記憶體膜 26L:記憶體材料層 27:金屬覆蓋板 27L:金屬覆蓋層 28:第二電極 28L:第二電極層 30:硬質遮罩蓋層 30L:硬質遮罩層 32:介電間隙壁 34:光阻層 35:頂部連接通孔結構 37:圖案化光阻層 70A:存取電晶體 100:記憶體陣列區 200:周邊區 221:第一底部金屬阻障板 221L:第一底部金屬阻障層 222:第二底部金屬阻障板 222L:第二底部金屬阻障層 223:第三底部金屬阻障板 223L:第三底部金屬阻障層 601:第一介電材料層 610:第一內連線層級介電材料層 612:元件接觸通孔結構 618:第一金屬線結構 620:第二內連線層級介電材料層 622:第一金屬通孔結構 628:第二金屬線結構 630:水平介電材料層 632:第二金屬通孔結構 638:第三金屬線結構 640:第四內連線層級介電材料層 642:第三金屬通孔結構 645:下通孔層級介電材料層 646:上通孔層級介電材料層 647:線層級介電材料層 648:第四金屬線結構 648B:位元線 700:CMOS電路 701:周邊設備場效電晶體 720:淺溝渠隔離結構 732:源極 735:半導體通道 738:汲極 742:源極側金屬半導體合金區 748:汲極側金屬半導體合金區 750:閘極結構 752:閘極介電層 754:閘極 756:介電閘極間隙壁 758:閘極蓋層介電質 1610、1620、1630、1640、1650:步驟 C:區 P:底部周邊 hd1:第一水平方向 hd2:第二水平方向 p1:第一間距 p2:第二間距

當結合附圖閱讀時，從以下詳細描述中可最好地理解本公開的方面。值得注意的是，根據業界的標準做法，各特徵並未按比例繪製。事實上，為了討論的清楚起見，可任意增加或減少各種特徵的尺寸。 圖1是根據本公開實施例的在形成互補金屬氧化物半導體（CMOS）電晶體、在下層級介電材料層中形成下層級金屬內連線結構、以及形成下通孔層級介電層之後的示例性結構的垂直截面圖。 圖2A是根據本公開實施例的在形成底部連接通孔結構之後示例性結構的垂直截面圖。 圖2B是圖2A的示例性結構的俯視圖。 圖2C是圖2A中區C的放大圖。 圖3是根據本公開實施例的在形成蝕刻終止介電層和氧化矽層之後的示例性結構的區的垂直截面圖。 圖4A是根據本公開實施例的在形成穿過氧化矽層和蝕刻終止介電層的開口之後的示例性結構的區的第一配置的垂直截面圖。 圖4B是根據本公開實施例的在形成穿過氧化矽層和蝕刻終止介電層的開口之後的示例性結構的區的第二配置的垂直截面圖。 圖5是根據本公開實施例在去除圖案化光阻層和減薄氧化矽層之後的示例性結構的區的垂直截面圖。 圖6是根據本公開實施例在形成包括至少一個底部金屬阻障層、第一電極層、記憶體材料層、金屬覆蓋層、第二電極層和硬質遮罩層的疊層之後的示例性結構的區的垂直截面圖。。 圖7是根據本公開實施例的在形成圖案化光阻層之後的示例性結構的區的垂直截面圖。 圖8是根據本公開實施例在圖案化硬質遮罩層、第二電極層和金屬覆蓋層之後的示例性結構的區的垂直截面圖。 圖9是根據本公開實施例的在形成介電間隙壁陣列之後的示例性結構的區的垂直截面圖。 圖10A是根據本公開實施例在圖案化記憶體材料層之後的示例性結構的區的垂直截面圖。 圖10B是圖10A的處理步驟處的示例性結構的俯視圖。 圖11A是根據本公開實施例的在形成上通孔層級介電材料層和頂部連接通孔結構之後的示例性結構的垂直截面圖。 圖11B是圖11A的處理步驟處的示例性結構的區的放大圖。 圖12A是根據本公開實施例的在形成位元線之後的示例性結構的垂直截面圖。 圖12B是圖12A的示例性結構的俯視圖。 圖13是根據本公開實施例在圖案化記憶單元之後的示例性結構的區的替代配置的垂直截面圖。 圖14是根據本公開實施例的在形成上通孔層級介電材料層和頂部連接通孔結構之後示例性結構的區的替代配置的垂直截面圖。 圖15是根據本公開實施例的在位元線形成之後的示例性結構的替代配置的垂直截面圖。 圖16是繪示製造本公開的半導體元件的一般處理步驟的流程圖。

15:底部連接通孔結構

18:蝕刻終止介電層

19:氧化矽板

20:記憶單元

22:可選的底部金屬阻障板

24:第一電極

26:記憶體膜

27:金屬覆蓋板

28:第二電極

30:硬質遮罩蓋層

32:介電間隙壁

35:頂部連接通孔結構

100:記憶體陣列區

200:周邊區

221:第一底部金屬阻障板

222:第二底部金屬阻障板

223:第三底部金屬阻障板

645:下通孔層級介電層

646:上通孔層級介電材料層

P:底部周邊

Claims (1)

1. 一種半導體結構，包括： 蝕刻終止介電層，上覆於基底並包括穿過其中的第一開口； 氧化矽板，上覆於所述蝕刻終止介電層並包括穿過其中的第二開口； 第一導電結構，包括第一電極並延伸穿過所述第二開口和所述第一開口； 記憶體膜，接觸所述第一導電結構的頂表面並且包括提供至少兩種具有不同電阻率的電阻狀態的材料；以及 第二導電結構，包括第二電極並接觸所述記憶體膜的頂表面。