CN116685150A

CN116685150A - 半导体结构及其形成方法

Info

Publication number: CN116685150A
Application number: CN202310523627.4A
Authority: CN
Inventors: 刘华钧; 宋福庭; 陈侠威; 廖钰文; 朱文定
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2022-05-13
Filing date: 2023-05-10
Publication date: 2023-09-01

Abstract

半导体结构包括：第一电极，包括第一金属材料；存储器膜，包括至少一种介电金属氧化物材料并且接触第一电极；以及第二电极，包括第二金属材料并且接触存储器膜。存储器膜包括具有小于0.01的钝化元素与氧的第一平均原子比率的中心区域，并且包括具有大于0.05的钝化元素与氧的第二平均原子比率的外围区域。本申请的实施例还涉及形成半导体结构的方法。

Description

半导体结构及其形成方法

技术领域

本申请的实施例涉及半导体结构及其形成方法。

背景技术

一些类型的电阻式存储器器件使用形成包括氧空位的导电路径的介电金属氧化物材料。导电路径可以通过横跨设置在介电金属氧化物材料上的两个电极施加电偏压来形成或擦除，并且可以用于通过在两个电极之间提供不同的电阻值来存储信息，这取决于存在或不存在导电路径。

发明内容

本申请的一些实施例提供了一种半导体结构，包括：第一电极，包括第一金属材料；存储器膜，包括至少一种介电金属氧化物材料并且接触所述第一电极，其中，所述存储器膜包括具有钝化元素与氧的小于0.01的第一平均原子比率的中心区域，并且包括具有钝化元素与氧的大于0.05的第二平均原子比率的外围区域，所述钝化元素选自氟和氮；以及第二电极，包括第二金属材料并且接触所述存储器膜。

本申请的另一些实施例提供了一种半导体结构，包括：存储器单元二维阵列，包括：相应第一电极；相应存储器膜；以及相应第二电极，位于衬底上面，其中，所述存储器单元二维阵列内的每个存储器膜包括：相应中心区域，其中钝化元素与氧的原子比率小于0.01；以及相应外围区域，其中所述钝化元素与氧的所述原子比率大于0.05，所述钝化元素选自氟和氮。

本申请的又一些实施例提供了一种形成半导体结构的方法，包括：在衬底上方形成包括第一电极、存储器膜和第二电极的堆叠件，其中，所述存储器膜包括至少一种非化学计量的缺氧介电金属氧化物材料；以及对所述堆叠件实施钝化等离子体处理，由此所述存储器膜的外围区域中的钝化元素与氧的平均原子比率从小于0.01的第一数值增大至大于0.05的第二数值，所述钝化元素选自氟和氮。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是根据本发明的实施例在形成互补金属氧化物半导体(CMOS)晶体管、形成位于下层级介电材料层中的下层级金属互连结构和下通孔层级介电层之后的第一示例性结构的垂直截面图。

图2A是根据本发明的实施例在形成底部连接通孔结构之后的第一示例性结构的垂直截面图。

图2B是图2A的第一示例性结构的顶视图。

图2C是图2A中的区域C的放大图。

图3是根据本发明的实施例的在形成蚀刻停止介电材料层和图案化光刻胶层之后的第一示例性结构的区域C的放大图的垂直截面图。

图4是根据本发明的实施例在图案化蚀刻停止介电材料层并且沉积包括至少一个底部金属阻挡层、底部电极层、至少一个介电金属氧化物层、顶部电极层、至少一个顶部金属阻挡层和硬掩模层的层堆叠件之后的第一示例性结构的区域C的放大图的垂直截面图。

图5是根据本发明的实施例在形成图案化光刻胶层之后的第一示例性结构的区域C的放大图的垂直截面图。

图6A是根据本发明的实施例的在形成存储器单元阵列之后的包括第一示例性结构的存储器单元的区域C的放大图的垂直截面图。

图6B是在图6A的处理步骤中的第一示例性结构的顶视图。

图7是根据本发明的实施例在实施钝化等离子体处理工艺之后的包括第一示例性结构的存储器单元的区域C的放大图的垂直截面图。

图8示出了来自未处理的氧化铪表面和来自利用含钝化元素的等离子体处理的氧化铪表面的示例性X射线光电子发射光谱数据。

图9A是根据本发明的实施例在形成上通孔层级介电材料层和连接通孔结构之后的第一示例性结构的垂直截面图。

图9B是在图9A的处理步骤中的第一示例性结构的区域的放大图。

图10A是根据本发明的实施例的在形成位线之后的第一示例性结构的垂直截面图。

图10B是图10A的第一示例性结构的顶视图。

图11是根据本发明的实施例包括第一示例性结构的可选配置的存储器单元的区域的垂直截面图。

图12是根据本发明的实施例在形成蚀刻停止介电材料层、底部金属阻挡通孔结构、底部电极层、至少一个介电金属氧化物层、顶部电极层、至少一个顶部金属阻挡层和硬掩模层之后的第二示例性结构的区域的垂直截面图。

图13是根据本发明的实施例在形成图案化光刻胶层之后的第二示例性结构的区域的垂直截面图。

图14是根据本发明的实施例在形成硬掩模结构和顶部电极之后的第二示例性结构的区域的垂直截面图。

图15是根据本发明的实施例在形成介电间隔件之后的第二示例性结构的区域的垂直截面图。

图16是根据本发明的实施例在形成存储器膜和底部电极之后的第二示例性结构的区域的垂直截面图。

图17A是根据本发明的实施例在形成上通孔层级介电材料层和连接通孔结构之后的第二示例性结构的垂直截面图。

图17B是在图17A的处理步骤中的第二示例性结构的区域的放大图。

图18A是根据本发明的实施例在形成位线之后的第二示例性结构的垂直截面图。

图18B是图18A的第二示例性结构的顶视图。

图19是根据本发明的实施例包括第二示例性结构的第一可选配置的存储器单元的区域的垂直截面图。

图20是根据本发明的实施例包括第二示例性结构的第二可选配置的存储器单元的区域的垂直截面图。

图21是根据本发明的实施例包括第二示例性结构的第三可选配置的存储器单元的区域的垂直截面图。

图22是示出用于制造本发明的半导体器件的一般处理步骤的流程图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所描绘的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应解释。具有相同参考标号的元件表示相同的元件，并且假定具有相同的材料组分和相同的厚度范围，除非另有明确指出。

电阻式存储器单元包括根据编程条件改变其电阻率的电阻式存储器材料。一种类型的存储器单元使用可以在其中形成导电细丝的高介电常数(高k)金属氧化物材料。导电细丝可以包括由氧原子的迁移形成的连续缺氧区域。虽然这样的氧空位的导电细丝可以认为是晶体学缺陷，但是这样的氧空位的导电细丝可以通过施加合适的电偏置电压来编程。此外，这样的氧空位的导电细丝可以通过施加反向电偏置电压来擦除。因此，氧空位的导电细丝的存在或不存在可以用于在电阻式存储器单元中编码二进制数据位。

在制造工艺期间，金属氧化物材料的物理暴露表面部分可能由蚀刻剂离子间接损坏，并且提供有利于形成缺氧导电细丝并且不利于去除缺氧导电细丝的条件。这样的表面部分可能使得电阻式存储器单元的耐久性减小例如至少于200,000个编程和擦除循环，并且可能使得电阻式存储器单元的泄漏电流增大。

氧空位细丝可以容易地形成在具有最强电场的位置处。模拟显示，氧空位细丝可以容易地形成在介电金属氧化物膜的侧壁下面的表面区域上。虽然介电金属氧化物材料的中心区域中的氧空位为电阻式存储器器件提供了稳定的电特性，但是形成在介电金属氧化物材料的蚀刻表面上的氧缺位由于在蚀刻工艺期间造成的损坏而容易发生电特性的变化，并且增大电阻式存储器器件的电特性的可变性。

根据本发明的方面，可以通过使用含氟等离子体或含氮等离子体实施等离子体处理来抑制由于在各向异性蚀刻工艺期间引入的晶体学缺陷而在编程电压范围之外的介电金属氧化物存储器膜的表面区域中形成氧空位细丝。形成表面钝化层，其包含比介电金属氧化物存储器膜的中心区域少的氧。表面钝化层可以(或可以不)没有氧。在表面钝化层内抑制氧空位细丝的形成。存储器单元的耐久性可以增强，例如，超过100,000个编程和擦除循环，并且由于存储器膜的表面区域中缺少氧空位细丝，通过存储器单元的泄漏电流可以减少。虽然本发明使用电阻式存储器单元来描述，但是本发明的结构和方法可以适用于导电桥随机存取存储器器件，并且在本文中明确考虑了这样的应用。现在参考附图详细描述本发明的各个方面。

参考图1，示出了根据本发明的第一实施例的第一示例性结构。第一示例性结构包括衬底8，其可以是半导体衬底，诸如市售硅衬底。衬底8可以至少在其上部部分处包括半导体材料层9。半导体材料层9可以是块状半导体衬底的表面部分，或者可以是绝缘体上半导体(SOI)衬底的顶部半导体层。在一个实施例中，半导体材料层9包括单晶半导体材料，诸如单晶硅。在一个实施例中，衬底8可以包括单晶硅衬底，单晶硅衬底包括单晶硅材料。

可以在半导体材料层9的上部部分中形成包括诸如氧化硅的介电材料的浅沟槽隔离结构720。可以在由浅沟槽隔离结构720的部分横向包围的每个区域内形成合适的掺杂半导体阱，诸如p型阱和n型阱。可以在半导体材料层9的顶面上方形成场效应晶体管(70A、701)。场效应晶体管(70A、701)可以包括用于单独存取随后要形成的存储器单元二维阵列内的每个存储器单元的存取晶体管70A阵列。此外，场效应晶体管(70A、701)可以包括外围电路内的外围场效应晶体管701。例如，外围场效应晶体管701可以包括配置为将位线偏置电压施加至随后要形成的位线的位线驱动器以及配置为在读取操作期间检测流过位线的电流的感测放大器。

例如，每个场效应晶体管(70A、701)可以包括源电极732、漏电极738、包括衬底8的在源电极732和漏电极738之间延伸的表面部分的半导体沟道735以及栅极结构750。半导体沟道735可以包括单晶半导体材料。每个栅极结构750可以包括栅极介电层752、栅电极754、栅极帽电介质758和介电栅极间隔件756。可以在每个源电极732上形成源极侧金属半导体合金区域742，并且可以在每个漏电极738上形成漏极侧金属半导体合金区域748。

第一示例性结构可以包括存储器阵列区域100，其中可以随后形成存储器单元阵列。第一示例性结构还可以包括外围区域200，其中提供用于存储器器件阵列的金属布线。通常，CMOS电路700中的存取晶体管70A可以电连接至随后由相应金属互连结构组形成的相应存储器单元的电极。

外围区域200中的器件(诸如外围场效应晶体管701)可以提供操作随后要形成的存储器单元阵列的功能。具体地，外围区域中的器件可以配置为控制存储器单元阵列的编程操作、擦除操作和感测(读取)操作。例如，外围区域中的器件可以包括感测电路和/或编程电路。形成在半导体材料层9的顶面上的器件可以包括互补金属氧化物半导体(CMOS)晶体管以及可选的额外半导体器件(诸如电阻器、二极管、电容器等)，并且统称为CMOS电路700。

CMOS电路700中的场效应晶体管(70A、701)中的一个或多个可以包括半导体沟道735，半导体沟道735包含半导体材料层9的位于衬底8中的部分。如果半导体材料层9包括诸如单晶硅的单晶半导体材料，则CMOS电路700中的每个场效应晶体管(70A、701)的半导体沟道735可以包括单晶半导体沟道，诸如单晶硅沟道。在一个实施例中，CMOS电路700中的多个存取晶体管70A可以包括随后电连接至随后要形成的相应存储器单元的节点的相应节点。

在一个实施例中，衬底8可以包括单晶硅衬底，并且场效应晶体管701可以包括单晶硅衬底的相应部分作为半导体沟道。如本文所用，“半导体”元件是指具有在从1.0x10^-6S/cm至1.0x10⁵S/cm范围内的电导率的元件。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在从1.0x10^-6S/cm至1.0x10⁵S/cm范围内的电导率的材料，并且在适当掺杂有电掺杂剂时能够产生具有在从1.0S/cm至1.0x10⁵S/cm范围内的导电率的掺杂材料。

随后可以在衬底8和其上的半导体器件(诸如场效应晶体管(70A、701))上方形成形成在介电材料层内的各个金属互连结构。在说明性实例中，介电材料层可以包括，例如，可以是围绕连接至源极和漏极的接触结构的层的第一介电材料层601(有时称为接触层级介电材料层601)、第一互连层级介电材料层610和第二互连层级介电材料层620。金属互连结构可以包括形成在第一介电材料层601中并且接触CMOS电路700的相应组件的器件接触通孔结构612、形成在第一互连层级介电材料层610中的第一金属线结构618、形成在第二互连层级介电材料层620的下部部分中的第一金属通孔结构622、形成在第二互连层级介电材料层620的上部部分中的第二金属线结构628、形成在第三互连层级介电材料层630的下部部分中的第二金属通孔结构632以及形成在第三互连层级介电材料层630的上部部分中的第三金属线结构638。

介电材料层(601、610、620、630)的每个可以包括介电材料，诸如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃、有机硅酸盐玻璃、无定形氟化碳、它们的多孔变体或它们的组合。金属互连结构(612、618、622、628、632、638)的每个可以包括至少一种导电材料，其可以是金属衬垫(诸如金属氮化物或金属碳化物)和金属填充材料的组合。每个金属衬垫可以包括TiN、TaN、WN、TiC、TaC和WC，并且每个金属填充材料部分可以包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、它们的合金和/或它们的组合。也可以使用在公开的考虑范围内的其它合适的金属衬垫和金属填充材料。在一个实施例中，第一金属通孔结构622和第二金属线结构628可以通过双重镶嵌工艺形成为集成线和通孔结构。同样，第二金属通孔结构632和第三金属线结构638可以通过双重镶嵌工艺形成为集成线和通孔结构。介电材料层(601、610、620、630)在本文中称为下层级介电材料层。形成在下层级介电材料层内的金属互连结构(612、618、622、628、632、638)在本文中称为下层级金属互连结构。

虽然使用可以在第三线和通孔层级介电材料层630上方形成存储器单元阵列的实施例来描述本发明，但是本文明确考虑了存储器单元阵列可以形成在不同金属互连层级处的实施例。

在一个实施例中，可以在下层级介电材料层(601、610、620、630)上方形成具有均匀厚度的平面介电材料层。平面介电材料层在本文中称为下通孔层级介电层645。下通孔层级介电层645包括介电材料。在一个实施例中，下通孔层级介电层645可以包括极低k(ELK)介电材料。在一个实施例中，下通孔层级介电层645包括和/或基本上由选自未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃、有机硅酸盐玻璃、多孔介电材料、氮化硅、氮氧化硅、碳化硅、碳氧化硅和碳氮化硅的至少一种介电材料组成。下通孔层级介电层645可以例如通过化学气相沉积来沉积。下通孔层级介电层645的厚度可以在从20nm至300nm的范围内，但是也可以使用更小和更大的厚度。

通常，可以在半导体器件上方形成嵌入在互连层级介电层(诸如下层级介电材料层(601、610、620、630))内的金属互连结构(本文称为下层级金属互连结构(612、618、622、628、632、638))。下通孔层级介电层645可以形成在互连层级介电层上方。

参考图2A至图2C，可以在下通孔层级介电层645上方施加并且可以光刻图案化光刻胶层(未显示)，以形成开口的二维阵列。开口的二维阵列可以具有沿第一水平方向hd1的第一间距，并且可以具有沿第二水平方向hd2的第二间距。光刻胶层中的开口的每个可以具有圆形、卵形、椭圆形、矩形、圆化矩形或具有闭合外围的任何其它二维曲线形状的水平截面形状。可以实施各向异性蚀刻工艺以通过下通孔层级介电层645转移光刻胶层中的开口的图案。相应下层级金属互连结构的顶面(诸如所示实例中的相应第三金属线结构638的顶面)可以通过下通孔层介电层645在每个开口的底部处物理暴露。随后可以例如通过灰化去除光刻胶层。

开口的二维阵列可以填充有至少一种金属填充材料。在一个实施例中，至少一种金属填充材料可以包括包含金属阻挡材料的金属衬垫层以及包含金属填充材料的金属填充材料层的组合。金属衬垫层可以包括金属阻挡材料，诸如TiN、TaN、WN、TiC、TaC、WC或它们的堆叠件，并且可以通过物理气相沉积或化学气相沉积来沉积。金属衬垫层的厚度可以在从1nm至30nm的范围内，但是也可以使用更小和更大的厚度。金属填充材料层可以包括W、Cu、Al、Co、Ru、Mo、Ta、Ti、它们的合金和/或它们的组合。可以实施平坦化工艺，诸如化学机械抛光(CMP)工艺，以去除金属衬垫层和金属填充材料层的位于包括下通孔层级介电层645的顶面的水平面上面的部分。

至少一种金属材料的每个剩余部分包括与相应下层级金属互连结构(诸如所示实例中的相应第三金属线结构638的顶面)电接触的底部连接通孔结构15。可以在下通孔层级介电层645内形成底部连接通孔结构15的二维阵列。通常，每个底部连接通孔结构15的水平截面形状可以是具有闭合外围的任何二维形状。例如，底部连接通孔结构15的水平截面形状可以是圆形、卵形、椭圆形、矩形、圆化矩形或具有闭合外围的任何二维曲线形状。其它形状在公开的考虑范围内。底部连接通孔结构15的顶面可以与下通孔层级介电层645的顶面共面。底部连接通孔结构15沿第一水平方向hd1的周期性可以是第一间距p1。底部连接通孔结构15沿第二水平方向hd2的周期性在本文中称为第二间距p2。

参考图3，可以在下通孔层级介电层645上方形成蚀刻停止介电材料层18。蚀刻停止介电材料层18包括介电材料，介电材料可以用作随后用于图案化存储器单元的各向异性蚀刻工艺的蚀刻停止结构。在一个实施例中，蚀刻停止介电材料层18包括和/或基本上由诸如碳化硅、氮化硅或碳氮化硅的材料组成。在一个实施例中，蚀刻停止介电材料层18包括和/或基本上由碳化硅组成。蚀刻停止介电材料层18的厚度可以在从3nm至60nm的范围内，诸如从6nm至30nm，但是也可以使用更小和更大的厚度。蚀刻停止介电材料层18可以例如通过化学气相沉积来形成。通常，蚀刻停止介电材料层18位于金属互连结构(612、618、622、628、632、638、15)上方。

可以在蚀刻停止介电材料层18上方施加并且可以光刻图案化光刻胶层19，以在其中形成开口的周期性二维阵列。光刻胶层19中的每个开口可以形成在相应下面的底部连接通孔结构15的顶面的区域内。开口的周期性二维阵列可以具有与底部连接通孔结构15的二维阵列相同的周期性。

参考图4，可以实施各向异性蚀刻工艺以通过蚀刻停止介电材料层18转移光刻胶层19中的开口的图案。可以通过蚀刻停止介电材料层18形成开口的二维阵列。随后可以例如通过灰化去除光刻胶层19。底部连接通孔结构15的顶面可以通过蚀刻停止介电材料层18在每个开口的底部处物理暴露。

随后可以在蚀刻停止介电材料层18和底部连接通孔结构15的物理暴露表面上方沉积材料层的层堆叠件。根据本发明的方面，层堆叠件可以从底部至顶部包括至少一个可选的底部金属阻挡层22L、第一电极层24L、存储器膜材料层26L、第二电极层28L、至少一个可选的顶部金属阻挡层29L和硬掩模层30L。总的来说，包括至少一个可选的底部金属阻挡层22L、第一电极层24L、存储器材料层26L、第二电极层28L、至少一个可选的顶部金属阻挡层29L的层堆叠件可以表示存储器单元堆叠件20L。

至少一个可选的底部金属阻挡层22L包括至少一种金属阻挡材料，诸如氮化钛、氮化钽、氮化钨、氮化钼、钛、钽和/或钨。在说明性实例中，至少一个可选的底部金属阻挡层22L可以包括层堆叠件，层堆叠件从底部至顶部包括第一底部金属阻挡层221L、第二底部金属阻挡层222L和第三底部金属阻挡层223L。在说明性实例中，第一底部金属阻挡层221L可以包括氮化钛，第二底部金属阻挡层222L可以包括钽，并且第三底部金属阻挡层223L可以包括氮化钽。至少一个底部金属阻挡层22L的总厚度可以在从3nm至60nm的范围内，诸如从6nm至30nm，但是也可以使用更小和更大的厚度。至少一个底部金属阻挡层22L的每个可以通过物理气相沉积或化学气相沉积来沉积。

第一电极层24L(其也可以称为底部电极层)包括金属材料，诸如氮化钛、钽、钨、铂、钌、铱、钼、铌、铼、锇或具有大于1,500摄氏度的熔融温度的另一元素金属。第一电极层24L的厚度可以在从3nm至60nm的范围内，诸如从6nm至30nm，但是也可以使用更小和更大的厚度。第一电极层24L可以通过物理气相沉积或化学气相沉积来沉积。

存储器材料层26L包括至少一个介电金属氧化物层(261L、262L)。根据本发明的方面，至少一个介电金属氧化物层(261L、262L)的每个包括和/或基本上由至少一种成丝介电金属氧化物材料组成。如本文所用，成丝介电金属氧化物材料是指能够在施加电偏压时形成缺氧区域的细丝(即，缺氧细丝)的介电金属氧化物材料，该电偏压生成具有大于相应阈值电场强度的量级的电场。在一个实施例中，至少一个介电金属氧化物层(261L、262L)中的至少一种成丝介电金属氧化物材料的每个是非化学计量的缺氧介电金属氧化物材料。

在说明性实例中，至少一个介电金属氧化物层(261L、262L)可以包括第一介电金属氧化物层261L和第二介电金属氧化物层262L的层堆叠件。第一介电金属氧化物层261L包括和/或基本上由包括至少一种第一金属的介电金属氧化物的第一介电金属氧化物材料组成。第二介电金属氧化物层262L包括和/或基本上由包括至少一种第二金属的介电金属氧化物的第二介电金属氧化物材料组成。第二介电金属氧化物材料可以在材料组分方面与第一介电金属氧化物材料不同。在一个实施例中，至少一种第二金属与至少一种第一金属的不同之处在于存在不存在于至少一种第一金属中的金属元素，或者不存在存在于至少一种第一金属中的金属元素。

在一个实施例中，至少一个介电金属氧化物层(261L、262L)中的一种、多种和/或每种介电金属氧化物材料可以包括和/或可以由是二元氧化物材料(即，单一金属元素和氧的化合物)的相应成丝金属氧化物材料组成。例如，至少一个介电金属氧化物层(261L、262L)中的一种、多种和/或每种介电金属氧化物材料可以包括和/或可以由选自HfO_2(1-α)、Ta₂O_5(1-β)和Y₂O_3(1-γ)的材料组成。在该实施例中，α、β和γ的每个可以独立地在从1.0×10^-6至1.0×10^-1的范围内。

在一个实施例中，至少一个介电金属氧化物层(261L、262L)中的一种、多种和/或每种介电金属氧化物材料可以包括和/或可以由是三元氧化物材料(即，两种金属元素和氧的化合物)的相应成丝金属氧化物材料组成。这样的三元成丝金属氧化物材料的非限制性实例包括硅酸铪(HfSiO_x)、锆酸铪(HfZrO_x)、钛酸钡(BaTiO₃)、钛酸铅(PbTiO₃)、钛酸锶(SrTiO₃)、锰酸钙(CaMnO₃)、铁酸铋(BiFeO₃)、掺杂的HfO₂(包括选自Si、Zr、Y、Al、Gd、Sr、La、Sc、Ge等的掺杂剂)以及HfO_2(1-α)、Ta₂O_5(1-β)和Y₂O_3(1-γ)的合金。

在一个实施例中，至少一个介电金属氧化物层(261L、262L)中的多种和/或每种介电金属氧化物材料可以包括和/或可以由是四元氧化物材料(即，三种金属元素和氧的化合物)的相应成丝金属氧化物材料组成。这样的四元成丝金属氧化物材料的非限制性实例包括锆钛酸铅(PZT:PbZr_xTi_yO_z)、钛酸锶钡(BaSrTiO_x)、钽酸锶铋(SBT:SrBi₂Ta₂O₉)以及先前列出的二元成丝金属氧化物材料和/或三元成丝金属氧化物材料的合金。

通常，如在该处理步骤中形成的至少一个介电金属氧化物层(261L、262L)可以没有氟原子和氮原子，和/或可以包括仅处于痕量级的氟原子或氮原子(诸如原子浓度小于百万分之0.1)。至少一个介电金属氧化物层(261L、262L)可以通过本领域已知的任何合适的沉积工艺来形成，诸如物理气相沉积或化学气相沉积。存储器材料层26L的厚度可以在从4nm至60nm的范围内，诸如从6nm至30nm，但是也可以使用更小和更大的厚度。在存储器材料层包括多个介电金属氧化物层的层堆叠件(诸如第一介电金属氧化物层261L和第二介电金属氧化物层262L的层堆叠件)的实施例中，每个介电氧化物层(261L或262L)的厚度可以在从1nm至50nm的范围内，但是也可以使用更小和更大的厚度。

第二电极层28L(其也可以称为顶部电极层)包括金属材料，诸如氮化钛、钽、钨、铂、钌、铱、钼、铌、铼、锇或具有大于1,500摄氏度的熔融温度的另一元素金属。第二电极层28L的厚度可以在从3nm至60nm的范围内，诸如从6nm至30nm，但是也可以使用更小和更大的厚度。第二电极层28L可以通过物理气相沉积或化学气相沉积来沉积。

至少一个可选的顶部金属阻挡层29L包括至少一种金属阻挡材料，诸如氮化钛、氮化钽、氮化钨、氮化钼、钛、钽和/或钨。在说明性实例中，至少一个可选的顶部金属阻挡层29L可以包括层堆叠件，层堆叠件从底部至顶部包括第一顶部金属阻挡层291L和第二顶部金属阻挡层292L。在说明性实例中，第一顶部金属阻挡层291L可以包括氮化钛，第二顶部金属阻挡层292L可以包括氮化钽。至少一个顶部金属阻挡层29L的总厚度可以在从3nm至60nm的范围内，诸如从6nm至30nm，但是也可以使用更小和更大的厚度。至少一个顶部金属阻挡层29L的每个可以通过物理气相沉积或化学气相沉积来沉积。

可以在至少一个可选的顶部金属阻挡层29L上方沉积硬掩模层30L。硬掩模层30L包括可以在随后的各向异性蚀刻工艺期间保护下面的材料层的材料。硬掩模层30L可以包括诸如氮化钛的金属材料，或者可以包括介电材料，诸如氧化硅、氮化硅、碳氮化硅、氮氧化硅和/或介电金属氧化物(诸如但不限于氧化钛和氧化铝)。硬掩模层30L的厚度可以在从20nm至200nm的范围内，诸如从30nm至100nm，但是也可以使用更小和更大的厚度。硬掩模层30L可以通过化学气相沉积或物理气相沉积来沉积。

层堆叠件(即，22L、24L、26L、28L、29L、30L)内的一个、多个和/或每个层可以形成为具有在蚀刻停止介电材料层18中的每个开口周围提供凸面段的共形轮廓。

参考图5，可以在硬掩模层30L上方施加并且可以光刻图案化光刻胶层以形成图案化光刻胶层37。图案化光刻胶层37可以包括位于底部连接通孔结构15中的相应一个上面的离散光刻胶材料部分的二维周期性阵列。因此，离散光刻胶材料部分的二维周期性阵列可以具有与底部连接通孔结构15的二维阵列相同的二维周期性。离散光刻胶材料部分的每个可以具有与蚀刻停止介电材料层18中的相应下面的开口重叠的区域。在一个实施例中，在平面图(即，顶视图)中，离散光刻胶材料部分的每个可以具有相对于蚀刻停止介电材料层18中的下面的开口的外围横向向外偏移的外围。

参考图6A和图6B，通过实施第一各向异性蚀刻工艺，图案化光刻胶层37的离散光刻胶材料部分的二维阵列的图案可以通过硬掩模层30L转移。可以通过第一各向异性蚀刻工艺将硬掩模层30L图案化为硬掩模帽30的二维阵列。随后可以例如通过灰化去除图案化光刻胶层37。可选地，可以在第一各向异性蚀刻工艺期间间接消耗图案化光刻胶层37。又可选地，可以在第一各向异性蚀刻工艺期间间接消耗图案化光刻胶层37的第一部分，并且可以在随后的第二各向异性蚀刻工艺期间去除图案化光刻胶层37的剩余部分。

可以实施第二各向异性蚀刻工艺以通过至少一个可选的顶部金属阻挡层29L、第二电极层28L、存储器材料层26L、第一电极层24L和至少一个可选的底部金属阻挡层22L转移硬掩模帽30的二维阵列中的图案。至少一个可选的顶部金属阻挡层29L(如果使用)的每个图案化部分包括至少一个可选的顶部金属阻挡板29。第二电极层28L的每个图案化部分包括第二电极28。存储器材料层26L的每个图案化部分包括存储器膜26。第一电极层24L的每个图案化部分包括第一电极24。至少一个可选的顶部金属阻挡层22L(如果使用)的每个图案化部分包括至少一个可选的底部金属阻挡板22。

在一个实施例中，可选的底部金属阻挡板22可以包括第一底部金属阻挡板221(其是第一底部金属阻挡层221L的图案化部分)、第二底部金属阻挡板222(其是第二底部金属阻挡层222L的图案化部分)和第三底部金属阻挡板223(其是第三底部金属阻挡层223L的图案化部分)的堆叠件。存储器膜26包括至少一个介电金属氧化物层，至少一个介电金属氧化物层包括缺氧的成丝介电金属氧化物材料。例如，存储器膜26可以包括层堆叠件，层堆叠件包括第一介电金属氧化物层261(其是如在图4的处理步骤中形成的第一介电金属氧化物层261L的图案化部分)和第二介电金属氧化物层262(其是如在图4的处理步骤中形成的第二介电金属氧化物层262L的图案化部分)。在一个实施例中，可选的顶部金属阻挡板29可以包括第一顶部金属阻挡板291(其是第一顶部金属阻挡层291L的图案化部分)和第二顶部金属阻挡板292(其是第二顶部金属阻挡层292L的图案化部分)的堆叠件。

通常，可以在第二各向异性蚀刻工艺期间各向异性蚀刻第二电极层28L、存储器材料层26L和第一电极层24L的位于图案化蚀刻掩模层37的区域之外的部分。第二电极层28L、存储器材料层26L和第一电极层24L的剩余部分包括第二电极28、存储器膜26和第一电极24。

至少一个可选的底部金属阻挡板22、第一电极24、存储器膜26、顶部电极28和至少一个可选的顶部金属阻挡板29的每个连续组构成存储器单元20。可以形成存储器单元20的二维周期性阵列。存储器单元20的二维周期性阵列可以具有沿第一水平方向hd1的第一间距p1和沿第二水平方向hd1的第二间距。在一个实施例中，存储器膜26和第一电极24之间的每个第一界面可以包括水平中心段、第一电极24的凸面接触存储器膜26的凹面的波状环形段以及与波状环形段的外围邻接的水平环形段。存储器膜26和第二电极28之间的每个第二界面可以包括水平中心段、第二电极28的凹面接触存储器膜26的凸面的波状环形段以及与波状环形段的外围邻接的水平环形段。

在一个实施例中，存储器单元20内的元件的所有侧壁可以是垂直重合的，即，可以位于相同垂直平面内。因此，在每个存储器单元20内，至少一个可选的底部金属阻挡板22的一个或多个侧壁、第一电极24的一个或多个侧壁、存储器膜26的一个或多个侧壁、顶部电极28的一个或多个侧壁以及至少一个可选的顶部金属阻挡板29的一个或多个侧壁可以垂直重合。在存储器单元20具有圆形的水平截面形状的说明性实施例中，垂直平面可以是圆柱形垂直平面。

在一个实施例中，第二各向异性蚀刻工艺可以利用对蚀刻停止介电材料层18的材料具有选择性的蚀刻化学物质。但是，蚀刻停止介电材料层18的顶部部分的间接蚀刻可能发生在第二各向异性蚀刻工艺的末端部分。在一个实施例中，蚀刻停止介电材料层18位于第一电极24的每个下面，并且包括水平延伸部分和垂直突出部分的二维阵列。垂直突出部分的每个包括与第一电极24的侧壁垂直重合的侧壁，并且具有与水平延伸部分的外围邻接的底部外围P。在平面图中，蚀刻停止介电材料层18包括在第一电极24的每个的区域内穿过其中的开口。

通常，每个存储器膜26包括如存储器材料层26L中提供的至少一种非化学计量的缺氧介电金属氧化物材料。但是，存储器膜26的物理暴露表面可能包含在第二各向异性蚀刻工艺期间引入的结构和/或组分缺陷。一些这样的缺陷提供了有利于过早形成缺氧细丝的条件，例如，在具有小于阈值场量级的量级的电场下，并且不利于去除缺氧细丝(并且因此，不完全去除缺氧细丝，即使施加了应该足以消除用于无缺陷介电金属氧化物的缺氧细丝的电场)。此外，这样的缺陷在正常操作条件下用作用于存储器单元20的泄漏路径。

参考图7并且根据本发明的方面，可以实施钝化等离子体处理工艺以钝化存储器膜26的表面区域。通过利用在钝化等离子体处理工艺期间提供的钝化元素取代氧原子来钝化在第二各向异性蚀刻工艺期间引起的缺陷。在一个实施例中，钝化等离子体处理工艺使用氟气等离子体或氮气等离子体。气体等离子体处理温度可以例如在从40℃至75℃的范围内，但是也可以使用更低和更高的等离子体处理温度。气体等离子体功率取决于在工艺室中处理的半导体晶圆的尺寸，并且可以通常在从200瓦至1,500瓦的范围内，但是也可以使用更低和更高的气体等离子体功率。在钝化等离子体处理工艺期间，氟气或氮气可以流入工艺室中。在钝化等离子体处理工艺期间的栅极流速可以在从10标准立方厘米每分钟(sccm)至200sccm的范围内，但是也可以使用更低和更高的栅极流速。

通常，可以选择存储器膜26的材料和气体等离子体中的气体的种类，从而使得存储器膜26中的金属元素与由气体等离子体提供的氟原子或氧原子之间的原子结合强度大于金属元素与氧原子之间的原子结合强度。因此，在钝化等离子体处理工艺期间，当存储膜26的表面部分中的氧原子被氟原子或氮原子取代时，存储器膜26的表面部分中的氟原子或氮原子不会被氧原子取代，即使存储器膜26在钝化等离子体处理工艺之后暴露于包含氧的大气环境中。

每个存储器膜26包括：中心区域(261C、262C)，其中材料组分基本上不受钝化等离子体处理的影响；以及外围区域(261P、262P)，其中钝化等离子体处理工艺相当大的一部分利用氟原子或氮原子取代氧原子。外围区域(261P、262P)中的钝化元素(其可以是氟或氮)与氧的平均原子比率从小于0.01(和/或小于0.001，和/或小于0.0001，和/或小于1.0x10^-5，和/或小于1.0x10^-6，和/或小于1.0x10^-7)的第一数值增大至大于0.05(和/或大于0.10，和/或大于0.5，和/或大于1.0，和/或大于2，和/或大于5，和/或大于10)的第二数值。在一个实施例中，每个存储器膜26的每个外围区域(261P、262P)中的钝化元素(即，氟原子或氮原子)与氧的平均原子比率可以大于0.05，和/或大于0.10，和/或大于0.5，和/或大于1.0，和/或大于2，和/或大于5，和/或大于10。在一个实施例中，每个存储器膜26的中心区域(261C、262C)可以具有小于0.01(和/或小于0.001，和/或小于0.0001，和/或小于1.0x10^-5，和/或小于1.0x10^-6，和/或小于1.0x10^-7)的钝化元素与氧的平均原子比率。在一个实施例中，存储器膜26的中心区域(261C、262C)可以包括具有钝化元素与氧的小于0.05的原子比率的存储器膜26的每个体积，并且存储器膜26的外围区域(261P、262P)可以包括具有钝化元素与氧的大于0.05或无穷大的原子比率的存储器膜26的每个体积(即，氧原子不存在的条件)。

在可选实施例中，可以采用非等离子体工艺以将钝化元素引入外围区域(261P、262P)中，并且形成图7的结构，或随后要描述的结构中的任何外围区域。例如，可以采用低能角离子注入工艺以将氟原子或氮原子注入至存储器膜26的外围区域(261P、262P)中。

在存储器膜26包括第一介电金属氧化物层261和第二介电金属氧化物层262的堆叠件的实施例中，第一介电金属氧化物层261可以包括具有钝化元素与氧的小于0.05的原子比率的第一中心区域261C以及具有钝化元素与氧的大于0.05的原子比率的第一外围区域261P；以及第二介电金属氧化物层262可以包括具有钝化元素与氧的小于0.05的原子比率的第二中心区域262C以及具有钝化元素与氧的大于0.05的原子比率的第二外围区域262P。

每个存储器膜26中的外围区域(261P、262P)的横向厚度可以在从1nm至5nm的范围内，诸如从2nm至4nm，但是也可以使用更小和更大的横向厚度。在一个实施例中，存储器膜26的每个外围区域(261P、262P)可以具有钝化元素浓度梯度，从而使得钝化元素(其可以是氟原子或氮原子)的原子浓度随着距存储器膜26的表面(即，侧壁)的距离而减小。

根据本发明的方面，氧原子不存在或利用氟原子或氮原子部分取代的外围区域(261P、262P)的存在抑制了每个存储器单元20中的外围区域(261P、262P)内的导电细丝的形成。在一些实施例中，每个外围区域(261P、262P)的外部段可以没有氧原子。如本文所用，物理体积“没有元素”，如果元素的原子百分比小于1.0x10^-6％(即，原子分数小于1.0x10^-8)或低于本领域中用于确定物理体积内的材料组分的目的的可用的分析仪器的检测极限。这样的无氧表面段的横向厚度可以在从1nm至4nm的范围内，但是也可以使用更小和更大的厚度。外围区域(261P、262P)中不存在氧原子或减少的氧原子增大了存储器单元20的耐久性，并且由于其中不存在缺氧细丝而减少了单元泄漏电流。

参考图8，来自未处理的氧化铪表面和来自利用氟等离子体处理的氧化铪表面的示例性X射线光电子发射光谱(XPS)数据。第一曲线810显示来自未处理的氧化铪表面的XPS数据。第二曲线820显示来自利用氟等离子体处理的氧化铪表面的XPS数据。在该实施例中，归一化的金属-氟键(例如，Hf-F)强度可以在从约1至约10的范围内。XPS数据显示外围区域(261P、262P)可以由氟等离子体钝化以利用金属-氟键取代金属-氧键的重要部分和/或主要部分。虽然XPS数据示出了氧化铪表面上的氟等离子体处理的实施例，但是相信上面讨论的氮等离子体和/或其它缺氧成丝介电金属氧化物材料将会发生相同的现象。

参考图9A和图9B，可以在存储器单元20的二维阵列和硬掩模帽30上方形成上通孔层级介电材料层646。上通孔层级介电材料层646可以包括可以用于下通孔层级介电材料层645的任何介电材料。在一个实施例中，上通孔层级介电材料层646可以包括诸如氧化硅的可平坦化介电材料，或者可以包括诸如旋涂介电材料的自平坦化介电材料。在该实施例中，上通孔层级介电材料层646的顶面可以形成为平面或半平面表面。可以选择上通孔层级介电材料层646的厚度，从而使得上通孔层级介电材料层646的顶面形成在包括硬掩模帽30的顶面的水平面之上。

可以在存储器单元20的二维阵列之上和外围区域200中的金属互连结构(诸如第三金属线结构638)上方形成通孔腔。顶部金属阻挡板29(或顶部电极28)的顶面可以在形成在存储器阵列区域100中的通孔腔的底部处物理暴露，并且下面的金属互连结构(诸如第三金属线结构638)的顶面可以在形成在外围区域200中的通孔腔的底部处物理暴露。可以在通孔腔的每个内沉积至少一种金属材料(诸如金属阻挡衬垫和金属填充材料的组合)，并且可以通过平坦化工艺从上通孔层级介电材料层646的顶面之上去除至少一种金属材料的过量部分。平坦化工艺可以包括化学机械抛光(CMP)工艺或凹槽蚀刻工艺。填充位于存储器单元20上面的通孔腔的至少一种金属材料的每个剩余部分构成顶部连接通孔结构35。填充外围区域200中的通孔腔的至少一种金属材料的每个剩余部分构成第三金属通孔结构642。每个顶部连接通孔结构35接触顶部金属阻挡板29和/或顶部电极28。

参考图10A和图10B，可以在上通孔层级介电层646上方沉积线层级介电材料层647。下通孔层级介电材料层645、蚀刻停止介电材料层18、上通孔层级介电材料层646和线层级介电材料层647的组合构成互连层级介电材料层，诸如第四互连层级介电材料层640。

可以在线层级介电材料层647中形成可以填充有至少一种金属材料(诸如金属阻挡衬垫和金属填充材料的组合)的线腔，以形成金属线结构，其在本文中称为第四金属线结构648。在一个实施例中，第四金属线结构648的子集可以包括沿第一水平方向hd1横向延伸的位线648B。位线648B的每个可以接触沿第一水平方向hd1布置的顶部连接通孔结构35的相应行。在一个实施例中，位线648B可以沿第二水平方向hd2是周期性的，其中，具有第二间距p2的周期性。

第一示例性结构包括半导体结构。半导体结构包括存储器单元20的二维阵列，存储器单元20包括位于衬底8上面的相应第一电极24、相应存储器膜26和相应第二电极28。堆叠件的二维阵列内的每个存储器膜26包括相应中心区域(261C、262C)，其中钝化元素与氧的第一平均原子比率小于0.01(和/或小于0.001，和/或小于0.0001，和/或小于1.0x10^-5，和/或小于1.0x10^-6，和/或小于1.0x10^-7)，并且包括相应外围区域(261P、262P)，其中钝化元素与氧的第二平均原子比率大于0.05(和/或大于0.10，和/或大于0.5，和/或大于1.0，和/或大于2，和/或大于5，和/或大于10)。

半导体结构还包括：存取晶体管70A的二维阵列，位于衬底8上，其中，存取晶体管70A的二维阵列内的每个存取晶体管70A电连接至存储器单元20的二维阵列内的相应存储器单元20；以及金属互连结构(612、618、622、628、632、638、15)，位于介电材料层(601、610、620、630、645、18)内并且在存取晶体管70A的二维阵列和存储器单元20的二维阵列之间提供电连接。

在一个实施例中，金属互连结构(612、618、622、628、632、638、15)包括通孔结构(诸如底部连接通孔结构15)的二维阵列；以及介电材料层(601、610、620、630、645、18)包括蚀刻停止介电材料层18，蚀刻停止介电材料层18接触通孔结构15的二维阵列内的通孔结构15的顶面并且包括水平延伸部分和垂直突出部分的二维阵列。

在一个实施例中，垂直突出部分的每个包括与第一电极24中的相应一个的侧壁垂直重合的相应侧壁，并且具有与水平延伸部分的相应外围邻接的相应底部外围P；蚀刻停止介电材料层18包括穿过其中的开口的二维阵列；以及在平面图中，穿过蚀刻停止介电材料层18的每个开口完全位于第一电极24中的相应一个的区域内。

参考图11，通过在图4的处理步骤中使用单个介电金属氧化物层作为存储器材料层26L，可以从第一示例性结构导出第一示例性结构的可选配置。在该实施例中，每个存储器膜26可以由单个介电金属氧化物层组成。每个存储器膜26包括中心区域260C和外围区域260P。中心区域260C和外围区域260P可以分别具有如上面描述的第一中心区域261C和第一外围区域261P的组分，或者可以分别具有如上面描述的第二中心区域262C和第二外围区域262P的组分。在该实施例中，每个存储器膜26的中心区域在与第一电极24的第一界面和与第二电极28的第二界面之间沿垂直方向可以具有相同的材料组分(即，沿垂直方向)。

参考图12，通过形成穿过蚀刻停止介电材料层18的开口的二维阵列、通过去除光刻胶层19、通过形成底部金属阻挡板22的二维阵列以及通过形成从底部至顶部包括第一电极层24L、存储器材料层26L、第二电极层28L、至少一个可选的顶部金属阻挡层29L和硬掩模层30L的层堆叠件，可以从图3的第一示例性结构导出根据本发明的实施例的第二示例性结构。

在一个实施例中，底部金属阻挡板22的二维阵列可以通过在穿过蚀刻停止介电材料层18的开口中沉积至少一种金属阻挡材料以及通过诸如化学机械抛光工艺的平坦化工艺从包括蚀刻停止介电材料层18的顶面的水平面之上去除至少一种金属阻挡材料的部分来形成。底部金属阻挡板22的至少一种金属阻挡材料可以包括可以用于第一底部金属阻挡层221L、第二底部金属阻挡层222L和第三底部金属阻挡层223L中的任何一个的任何金属阻挡材料，如参考图5所描述。第一电极层24L、存储器材料层26L、第二电极层28L、至少一个可选的顶部金属阻挡层29L和硬掩模层30L的每个可以具有与第一示例性结构中相同的材料组分和相同的厚度范围。

参考图13，可以在硬掩模层30L上方施加并且可以光刻图案化光刻胶层以形成图案化光刻胶层37。图案化光刻胶层37可以包括位于底部连接通孔结构15中的相应一个上面的离散光刻胶材料部分的二维周期性阵列。因此，离散光刻胶材料部分的二维周期性阵列可以具有与底部连接通孔结构15的二维阵列相同的二维周期性。离散光刻胶材料部分的每个可以具有与蚀刻停止介电材料层18中的相应下面的开口重叠的区域。在一个实施例中，在平面图(即，顶视图)中，离散光刻胶材料部分的每个可以具有相对于蚀刻停止介电材料层18中的下面的开口的外围横向向外偏移的外围。

参考图14，通过实施第一各向异性蚀刻工艺，图案化光刻胶层37的离散光刻胶材料部分的二维阵列的图案可以通过硬掩模层30L、至少一个可选的顶部金属阻挡层29L和第二电极层28L转移。可以将硬掩模层30L图案化为硬掩模帽30的二维阵列。可以将至少一个可选的顶部金属阻挡层29L(如果使用)图案化为顶部金属阻挡板29的二维阵列。在一个实施例中，每个顶部金属阻挡板29可以包括第一顶部金属阻挡板291(其是第一顶部金属阻挡层291L的图案化部分)和第二顶部金属阻挡板292(其是第二顶部金属阻挡层292L的图案化部分)的堆叠件。可以将第二电极层28L图案化为第二电极28的二维阵列。存储器材料层26L可以用作用于第一各向异性蚀刻工艺的蚀刻停止层。随后可以例如通过灰化去除图案化光刻胶层37。

参考图15，可以通过共形沉积工艺(诸如化学气相沉积工艺)在第二电极28的二维阵列上方共形沉积诸如氮化硅、碳氮化硅或氧化硅的绝缘材料以形成绝缘材料层。可以实施各向异性蚀刻工艺以去除绝缘材料层的水平延伸部分。横向围绕第二电极28、顶部金属阻挡板29和硬掩模帽30的相应堆叠件的绝缘材料层的每个剩余圆柱形部分构成绝缘间隔件32。如在内侧壁和外侧壁之间测量的每个绝缘间隔件32的横向厚度可以在从4nm至80nm的范围内，诸如从8nm至40nm，但是也可以使用更小和更大的横向厚度。每个绝缘间隔件32横向围绕相应第二电极28。

参考图16，可以实施第二各向异性蚀刻工艺以通过存储器材料层26L和第一电极层24L转移硬掩模帽30的二维阵列和绝缘间隔件32的二维阵列的组合中的图案。存储器材料层26L的每个图案化部分包括存储器膜26。第一电极层24L的每个图案化部分包括第一电极24。

每个存储器膜26包括至少一个介电金属氧化物层，至少一个介电金属氧化物层包括缺氧成丝介电金属氧化物材料。例如，存储器膜26可以包括层堆叠件，层堆叠件包括第一介电金属氧化物层261和第二介电金属氧化物层262。

通常，可以在第二各向异性蚀刻工艺期间各向异性蚀刻第二电极层28L、存储器材料层26L和第一电极层24L的未由第二电极28的二维阵列和绝缘间隔件32的二维阵列掩蔽的部分。存储器材料层26L和第一电极层24L的剩余部分包括存储器膜26和第一电极24。

底部金属阻挡板22、第一电极24、存储器膜26、顶部电极28和顶部金属阻挡板29的每个连续组构成存储器单元20。可以形成存储器单元20的二维周期性阵列。存储器单元20的二维周期性阵列可以具有沿第一水平方向hd1的第一间距p1和沿第二水平方向hd1的第二间距。在一个实施例中，存储器膜26和第一电极24之间的每个第一界面可以包括水平段。存储器膜26和第二电极28之间的每个第二界面可以包括水平段。

在一个实施例中，第一电极24的一个或多个侧壁、存储器膜26的一个或多个侧壁和上面的绝缘间隔件32的外侧壁可以彼此垂直重合。在存储器单元20具有圆形的水平截面形状的说明性实施例中，垂直平面可以是圆柱形垂直平面。

在一个实施例中，第二各向异性蚀刻工艺可以具有对蚀刻停止介电材料层18的材料具有选择性的蚀刻化学物质。但是，蚀刻停止介电材料层18的顶部部分的间接蚀刻可能发生在第二各向异性蚀刻工艺的末端部分。在一个实施例中，蚀刻停止介电材料层18位于第一电极24的每个下面，并且包括水平延伸部分和垂直突出部分的二维阵列。垂直突出部分的每个包括与第一电极24的侧壁垂直重合的侧壁并且具有与水平延伸部分的外围邻接的底部外围P。在平面图中，蚀刻停止介电材料层18包括在第一电极24的每个的区域内穿过其中的开口。

如上面所讨论，存储器膜26的物理暴露表面可以包含在第二各向异性蚀刻工艺期间引入的结构和/或组分缺陷。一些这样的缺陷提供了有利于过早形成缺氧细丝的条件，例如，在具有小于阈值场量级的量级的电场下，并且不利于去除缺氧细丝(并且因此，不完全去除缺氧细丝，即使施加了应该足以消除用于无缺陷介电金属氧化物的缺氧细丝的电场)。此外，这样的缺陷在正常操作条件下用作用于存储器单元20的泄漏路径。

可以实施钝化等离子体处理工艺以钝化存储器膜26的表面区域。通过利用在钝化等离子体处理工艺期间提供的钝化元素取代氧原子来钝化在第二各向异性蚀刻工艺期间引起的缺陷。钝化等离子体处理工艺使用氟气等离子体或氮气等离子体。用于气体等离子体处理工艺的工艺条件可以与参考图7描述的气体等离子体处理工艺的工艺条件相同。

根据本发明的方面，氧原子不存在或利用氟原子或氮原子部分取代的外围区域(261P、262P)的存在抑制了每个存储器单元20中的外围区域(261P、262P)内的导电细丝的形成。在一些实施例中，每个外围区域(261P、262P)的外部段可以没有氧原子。这样的无氧表面段的横向厚度可以在从1nm至4nm的范围内，但是也可以使用更小和更大的厚度。外围区域(261P、262P)中不存在氧原子或减少的氧原子增大了存储器单元20的耐久性，并且由于其中不存在缺氧细丝而减少了单元泄漏电流。

参考图17A和图17B，可以实施参考图9A和图9B描述的处理步骤以形成上通孔层级介电材料层646、顶部连接通孔结构35和第三金属通孔结构642。每个顶部连接通孔结构35接触顶部金属阻挡板29和/或顶部电极28。

参考图18A和图18B，可以实施参考图10A和图10B描述的处理步骤以形成线层级介电材料层647和第四金属线结构648。下通孔层级介电材料层645、蚀刻停止介电材料层18、上通孔层级介电材料层646和线层级介电材料层647的组合构成互连层级介电材料层，诸如第四互连层级介电材料层640。在一个实施例中，第四金属线结构648的子集可以包括沿第一水平方向hd1横向延伸的位线648B。位线648B的每个可以接触沿第一水平方向hd1布置的顶部连接通孔结构35的相应行。在一个实施例中，位线648B可以沿第二水平方向hd2是周期性的，其中，具有第二间距p2的周期性。

第二示例性结构包括半导体结构。半导体结构包括存储器单元20的二维阵列，存储器单元20包括位于衬底8上面的相应第一电极24、相应存储器膜26和相应第二电极28。堆叠件的二维阵列内的每个存储器膜26包括相应中心区域(261C、262C)，其中钝化元素与氧的第一平均原子比率小于0.01，并且包括相应外围区域(261P、262P)，其中钝化元素与氧的第二平均原子比率大于0.05。

参考图19，通过在图12的处理步骤中使用单个介电金属氧化物层作为存储器材料层26L，可以从第二示例性结构导出第二示例性结构的第一可选配置。在该实施例中，每个存储器膜26可以由单个介电金属氧化物层组成。每个存储器膜26包括中心区域260C和外围区域260P。中心区域260C和外围区域260P可以分别具有如上面描述的第一中心区域261C和第一外围区域261P的组分，或者可以分别具有如上面描述的第二中心区域262C和第二外围区域262P的组分。在该实施例中，每个存储器膜26的中心区域在与第一电极24的第一界面和与第二电极28的第二界面之间沿垂直方向可以具有相同的材料组分(即，沿垂直方向)。

参考图20，通过实施参考图13、图14、图15、图16、图17A和图17B以及图18A和图18B描述的处理步骤，可以从图4中所示的第一示例性结构导出第二示例性结构的第二可选配置。在第二示例性结构的第二可选配置中，可选的底部金属阻挡板22可以包括第一底部金属阻挡板221(其是第一底部金属阻挡层221L的图案化部分)、第二底部金属阻挡板222(其是第二底部金属阻挡层222L的图案化部分)和第三底部金属阻挡板223(其是第三底部金属阻挡层223L的图案化部分)的堆叠件。在一个实施例中，存储器膜26和第一电极24之间的每个第一界面可以包括水平中心段、第一电极24的凸面接触存储器膜26的凹面的波状环形段以及与波状环形段的外围邻接的水平环形段。存储器膜26和第二电极28之间的每个第二界面可以包括水平中心段、第二电极28的凹面接触存储器膜26的凸面的波状环形段以及与波状环形段的外围邻接的水平环形段。在一个实施例中，第一电极24的一个或多个侧壁、存储器膜26的一个或多个侧壁和上面的绝缘间隔件32的外侧壁可以彼此垂直重合。在存储器单元20具有圆形的水平截面形状的说明性实施例中，垂直平面可以是圆柱形垂直平面。

参考图21，通过使用单个介电金属氧化物层作为存储器材料层26L可以从第二示例性结构的第二可选配置导出第二示例性结构的第三可选配置。在该实施例中，每个存储器膜26可以由单个介电金属氧化物层组成。每个存储器膜26包括中心区域260C和外围区域260P。中心区域260C和外围区域260P可以分别具有如上面描述的第一中心区域261C和第一外围区域261P的组分，或者可以分别具有如上面描述的第二中心区域262C和第二外围区域262P的组分。在该实施例中，每个存储器膜26的中心区域在与第一电极24的第一界面和与第二电极28的第二界面之间沿垂直方向可以具有相同的材料组分(即，沿垂直方向)。

参考图22，流程图示出了用于形成本发明的半导体器件的方法的一般处理步骤。

参考图1至图6B、图11、图12至图16、图19、图20和图21，在步骤2210中，可以在衬底8上方形成包括第一电极24、存储器膜26和第二电极28的堆叠件。在一个实施例中，存储器膜26包括至少一种非化学计量的缺氧介电金属氧化物材料。

参考图7至图10B、图16至图18B、图19、图20和图21，在步骤2220中，可以对堆叠件实施钝化等离子体处理。存储器膜26的外围区域{(261P、262P)、260P}中的钝化元素与氧的平均原子比率从小于0.01的第一数值增大至大于0.05的第二数值。

参考所有附图并且根据本发明的各个实施例，提供了半导体结构，其包括：第一电极24，包括第一金属材料；存储器膜26，包括至少一种介电金属氧化物材料并且接触第一电极24，其中，存储器膜26包括具有钝化元素与氧的小于0.01的第一平均原子比率的中心区域{(261C、262C)、260C}，并且包括具有钝化元素与氧的大于0.05的第二平均原子比率的外围区域{(261P、262P)、260P}；以及第二电极28，包括第二金属材料并且接触存储器膜26。

在一个实施例中，至少一种介电金属氧化物材料包括至少一种成丝介电金属氧化物材料。在一个实施例中，至少一种成丝介电金属氧化物材料的每个是非化学计量的缺氧介电金属氧化物材料。在一个实施例中，存储器膜26的中心区域{(261C、262C)、260C}没有钝化元素或者具有小于0.01的钝化元素与氧的比率。

在一个实施例中，存储器膜26的中心区域{(261C、262C)、260C}在与第一电极24的第一界面和与第二电极28的第二界面之间沿垂直方向具有相同的材料组分。

在一个实施例中，存储器膜26包括层堆叠件，层堆叠件包括包含至少一种第一金属的介电金属氧化物的第一介电金属氧化物材料以及包含至少一种第二金属的介电金属氧化物的第二介电金属氧化物材料；以及至少一种第二金属与至少一种第一金属的不同之处在于存在不存在于至少一种第一金属中的金属元素，或者不存在存在于至少一种第一金属中的金属元素。

在一个实施例中，第一电极24和存储器膜26之间的第一界面包括水平段；以及存储器膜26的侧壁与第一电极24的侧壁垂直重合。在一个实施例中，存储器膜26的侧壁与第二电极28的侧壁垂直重合。在一个实施例中，半导体结构包括横向围绕第二电极28的绝缘间隔件32，其中，绝缘间隔件32的外侧壁与存储器膜26的侧壁垂直重合。

在一个实施例中，存储器膜26的外围区域{(261P、262P)、260P}具有钝化元素浓度梯度，从而使得钝化元素的原子浓度随着距存储器膜26的表面的距离而减小。

在一个实施例中，半导体结构包括位于第一电极24下面并且包括水平延伸部分和垂直突出部分的蚀刻停止介电材料层18，其中，垂直突出部分包括与第一电极24的侧壁垂直重合的侧壁，并且具有与水平延伸部分的外围邻接的底部外围，并且其中，在平面图中，蚀刻停止介电材料层18包括在第一电极24的区域内穿过其中的开口。

根据本发明的另一方面，提供了半导体结构，其包括存储器单元20的二维阵列，存储器单元20包括位于衬底8上面的相应第一电极24、相应存储器膜26和相应第二电极28，其中，堆叠件的二维阵列内的每个存储器膜26包括相应中心区域{(261C、262C)、260C}，其中钝化元素与氧的平均原子比率小于0.01，并且包括相应外围区域{(261P、262P)、260P}，其中钝化元素与氧的原子比率大于0.05。

在一个实施例中，半导体结构包括：存取晶体管70A的二维阵列，位于衬底8上，其中，存取晶体管70A的二维阵列内的每个存取晶体管70A电连接至存储器单元20的二维阵列内的相应存储器单元20；以及金属互连结构(612、618、622、628、632、638、15)，位于介电材料层(601、610、620、630、645、18)内并且在存取晶体管70A的二维阵列和存储器单元20的二维阵列之间提供电连接。

在一个实施例中，金属互连结构(612、618、622、628、632、638、15)包括通孔结构15的二维阵列；以及介电材料层(601、610、620、630、645、18)包括蚀刻停止介电材料层18，蚀刻停止介电材料层18接触通孔结构15的二维阵列内的通孔结构15的顶面并且包括水平延伸部分和垂直突出部分的二维阵列。

在一个实施例中，垂直突出部分的每个包括与第一电极24中的相应一个的侧壁垂直重合的相应侧壁，并且具有与水平延伸部分的相应外围邻接的相应底部外围；蚀刻停止介电材料层18包括穿过其中的开口的二维阵列；以及在平面图中，穿过蚀刻停止介电材料层18的每个开口完全位于第一电极24中的相应一个的区域内。

本发明的各个实施例可以用于使包括缺氧成丝介电金属氧化物材料的存储器单元20的耐久性增大超过100,000个循环，和/或超过1,000,000个循环，和/或超过10,000,000个循环。此外，本发明的各个实施例可以用于通过从存储器膜26的外围区域去除氧空位来减少通过存储器单元20的泄漏电流。

本申请的一些实施例提供了一种半导体结构，包括：第一电极，包括第一金属材料；存储器膜，包括至少一种介电金属氧化物材料并且接触所述第一电极，其中，所述存储器膜包括具有钝化元素与氧的小于0.01的第一平均原子比率的中心区域，并且包括具有钝化元素与氧的大于0.05的第二平均原子比率的外围区域，所述钝化元素选自氟和氮；以及第二电极，包括第二金属材料并且接触所述存储器膜。在一些实施例中，所述至少一种介电金属氧化物材料包括至少一种成丝介电金属氧化物材料。在一些实施例中，所述至少一种成丝介电金属氧化物材料的每个是非化学计量的缺氧介电金属氧化物材料。在一些实施例中，所述存储器膜的所述中心区域没有所述钝化元素。在一些实施例中，所述存储器膜的所述中心区域在与所述第一电极的第一界面和与所述第二电极的第二界面之间沿垂直方向具有相同的材料组分。在一些实施例中，所述存储器膜包括层堆叠件，所述层堆叠件包括包含至少一种第一金属的介电金属氧化物的第一介电金属氧化物材料以及包含至少一种第二金属的介电金属氧化物的第二介电金属氧化物材料；以及所述至少一种第二金属与所述至少一种第一金属的不同之处在于存在不存在于所述至少一种第一金属中的金属元素，或者不存在存在于所述至少一种第一金属中的金属元素。在一些实施例中，所述第一电极和所述存储器膜之间的第一界面包括水平段；以及所述存储器膜的侧壁与所述第一电极的侧壁垂直重合。在一些实施例中，所述存储器膜的侧壁与所述第二电极的侧壁垂直重合。在一些实施例中，半导体结构还包括：绝缘间隔件，横向围绕所述第二电极，其中，所述绝缘间隔件的外侧壁与所述存储器膜的所述侧壁垂直重合。在一些实施例中，所述存储器膜的所述外围区域具有钝化元素浓度梯度，从而使得所述钝化元素的原子浓度随着距所述存储器膜的表面的距离而减小。在一些实施例中，半导体结构还包括：蚀刻停止介电材料层，位于所述第一电极下面并且包括水平延伸部分和垂直突出部分，其中，所述垂直突出部分包括与所述第一电极的侧壁垂直重合的侧壁并且具有与所述水平延伸部分的外围邻接的底部外围，并且其中，在平面图中，所述蚀刻停止介电材料层包括在所述第一电极的区域内穿过所述蚀刻停止介电材料层的开口。

本申请的另一些实施例提供了一种半导体结构，包括：存储器单元二维阵列，包括：相应第一电极；相应存储器膜；以及相应第二电极，位于衬底上面，其中，所述存储器单元二维阵列内的每个存储器膜包括：相应中心区域，其中钝化元素与氧的原子比率小于0.01；以及相应外围区域，其中所述钝化元素与氧的所述原子比率大于0.05，所述钝化元素选自氟和氮。在一些实施例中，半导体结构还包括：存取晶体管二维阵列，位于所述衬底上，其中，所述存取晶体管二维阵列内的每个存取晶体管电连接至所述存储器单元二维阵列内的相应存储器单元；以及金属互连结构，位于介电材料层内并且在所述存取晶体管二维阵列和存储器单元二维阵列之间提供电连接。在一些实施例中，所述金属互连结构包括通孔结构二维阵列；以及所述介电材料层包括接触所述通孔结构二维阵列内的所述通孔结构的顶面的蚀刻停止介电材料层，并且包括水平延伸部分和垂直突出部分的二维阵列。在一些实施例中，所述垂直突出部分的每个包括与相应一个所述第一电极的侧壁垂直重合的相应侧壁，并且具有与所述水平延伸部分的相应外围邻接的相应底部外围；所述蚀刻停止介电材料层包括穿过所述蚀刻停止介电材料层的开口的二维阵列；以及在平面图中，穿过所述蚀刻停止介电材料层的每个开口完全位于相应一个所述第一电极的区域内。

本申请的又一些实施例提供了一种形成半导体结构的方法，包括：在衬底上方形成包括第一电极、存储器膜和第二电极的堆叠件，其中，所述存储器膜包括至少一种非化学计量的缺氧介电金属氧化物材料；以及对所述堆叠件实施钝化等离子体处理，由此所述存储器膜的外围区域中的钝化元素与氧的平均原子比率从小于0.01的第一数值增大至大于0.05的第二数值，所述钝化元素选自氟和氮。在一些实施例中，方法还包括：在所述衬底上方形成第一电极层、存储器材料层和第二电极层；以及图案化所述第二电极层、所述存储器材料层和所述第一电极层，其中：所述第一电极包括所述第一电极层的图案化部分；所述存储器膜包括所述存储器材料层的图案化部分；以及所述第二电极包括所述第二电极层的图案化部分。在一些实施例中，方法还包括：在所述第二电极层上方形成图案化光刻胶层；以及各向异性蚀刻所述第二电极层、所述存储器材料层和所述第一电极层的位于所述图案化光刻胶层的区域之外的部分，其中，所述第二电极层、所述存储器材料层和所述第一电极层的剩余部分包括所述第二电极、所述存储器膜和所述第一电极。在一些实施例中，方法还包括：在所述第二电极层上方形成图案化光刻胶层；使用所述图案化光刻胶层作为蚀刻掩模各向异性蚀刻所述第二电极层，其中，所述第二电极层的图案化部分包括所述第二电极；去除所述图案化光刻胶层；在所述第二电极周围形成介电间隔件；以及各向异性蚀刻所述存储器材料层和所述第一电极层的未由所述介电间隔件或所述第二电极覆盖的部分，其中，所述存储器材料层和所述第一电极层的图案化部分包括所述存储器膜和所述第一电极。在一些实施例中，方法还包括：在所述衬底上方形成存取晶体管和电连接至所述存取晶体管的金属互连结构；在所述金属互连结构上方形成蚀刻停止介电材料层；穿过所述蚀刻停止介电材料层形成开口，其中：所述金属互连结构中的一个金属互连结构的顶面在所述开口下面暴露；所述第一电极层、所述存储器材料层和所述第二电极层形成在所述开口上方；以及图案化所述第二电极层、所述存储器材料层和所述第一电极层包括实施具有对所述蚀刻停止介电材料层的材料具有选择性的蚀刻化学物质的各向异性蚀刻工艺。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于执行与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims

1.一种半导体结构，包括：

第一电极，包括第一金属材料；

存储器膜，包括至少一种介电金属氧化物材料并且接触所述第一电极，其中，所述存储器膜包括具有钝化元素与氧的小于0.01的第一平均原子比率的中心区域，并且包括具有钝化元素与氧的大于0.05的第二平均原子比率的外围区域，所述钝化元素选自氟和氮；以及

第二电极，包括第二金属材料并且接触所述存储器膜。

2.根据权利要求1所述的半导体结构，其中，所述至少一种介电金属氧化物材料包括至少一种成丝介电金属氧化物材料。

3.根据权利要求2所述的半导体结构，其中，所述至少一种成丝介电金属氧化物材料的每个是非化学计量的缺氧介电金属氧化物材料。

4.根据权利要求3所述的半导体结构，其中，所述存储器膜的所述中心区域没有所述钝化元素。

5.根据权利要求1所述的半导体结构，其中，所述存储器膜的所述中心区域在与所述第一电极的第一界面和与所述第二电极的第二界面之间沿垂直方向具有相同的材料组分。

6.根据权利要求1所述的半导体结构，其中：

所述存储器膜包括层堆叠件，所述层堆叠件包括包含至少一种第一金属的介电金属氧化物的第一介电金属氧化物材料以及包含至少一种第二金属的介电金属氧化物的第二介电金属氧化物材料；以及

所述至少一种第二金属与所述至少一种第一金属的不同之处在于存在不存在于所述至少一种第一金属中的金属元素，或者不存在存在于所述至少一种第一金属中的金属元素。

7.根据权利要求1所述的半导体结构，其中：

所述第一电极和所述存储器膜之间的第一界面包括水平段；以及

所述存储器膜的侧壁与所述第一电极的侧壁垂直重合。

8.根据权利要求7所述的半导体结构，其中，所述存储器膜的侧壁与所述第二电极的侧壁垂直重合。

9.一种半导体结构，包括：

存储器单元二维阵列，包括：

相应第一电极；

相应存储器膜；以及

相应第二电极，位于衬底上面，其中，所述存储器单元二维阵列内的每个存储器膜包括：

相应中心区域，其中钝化元素与氧的原子比率小于0.01；以及

相应外围区域，其中所述钝化元素与氧的所述原子比率大于0.05，所述钝化元素选自氟和氮。

10.一种形成半导体结构的方法，包括：

在衬底上方形成包括第一电极、存储器膜和第二电极的堆叠件，其中，所述存储器膜包括至少一种非化学计量的缺氧介电金属氧化物材料；以及

对所述堆叠件实施钝化等离子体处理，由此所述存储器膜的外围区域中的钝化元素与氧的平均原子比率从小于0.01的第一数值增大至大于0.05的第二数值，所述钝化元素选自氟和氮。