CN112447904A - 存储器件、集成芯片及其形成方法 - Google Patents

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CN112447904A CN202010652708.0A CN202010652708A CN112447904A CN 112447904 A CN112447904 A CN 112447904A CN 202010652708 A CN202010652708 A CN 202010652708A CN 112447904 A CN112447904 A CN 112447904A
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林杏莲
蔡子中
江法伸
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Abstract

本公开的各种实施例涉及一种包括经共掺杂的数据储存结构的存储单元。底部电极上覆在衬底上，而顶部电极上覆在底部电极上。数据储存结构设置在顶部电极与底部电极之间。数据储存结构包含掺杂有第一掺杂剂及第二掺杂剂的介电材料。

Description

存储器件、集成芯片及其形成方法
技术领域
本公开的各种实施例涉及存储器件、集成芯片及其形成方法。
背景技术
诸多现代电子器件含有被配置成储存数据的电子存储器。电子存储器可以是易失性存储器或非易失性存储器。易失性存储器在被供电时储存数据，而非易失性存储器在电力被移除时仍能够保留数据。电阻式随机存取存储器(RRAM)由于其结构简单且可与互补金属氧化物半导体(CMOS)逻辑工艺兼容而有潜力候选为下一代非易失性存储器技术。RRAM单元包括具有可变电阻的介电性数据储存结构，所述介电性数据储存结构放置在设置在内连金属化层内的两个电极之间。
发明内容
本公开实施例一种存储器件，其特征在于包括：衬底；底部电极，上覆在所述衬底上；顶部电极，上覆在所述底部电极上；以及数据储存结构，设置在所述顶部电极与所述底部电极之间，其中所述数据储存结构包含掺杂有第一掺杂剂及第二掺杂剂的介电材料。
本公开实施例提出一种集成芯片，其特征在于包括：衬底；底部电极通孔，上覆在所述衬底上；顶部电极通孔，上覆在所述底部电极通孔上；以及电阻式随机存取存储器单元，设置在所述底部电极通孔与所述顶部电极通孔之间，其中所述电阻式随机存取存储器单元包括顶部电极、底部电极及设置在所述顶部电极与所述底部电极之间的数据储存结构，其中所述数据储存结构包含经共掺杂的高介电常数介电材料。
本公开实施例提出一种形成存储器件的方法，其特征在于所述方法包括：在衬底之上形成下部导电配线；在所述下部导电配线之上沉积底部电极层；在所述底部电极层之上形成数据储存结构，使得所述数据储存结构包含介电材料、第一掺杂剂及第二掺杂剂；在所述数据储存结构之上形成顶部电极；以及对所述底部电极层、所述数据储存结构及所述顶部电极进行图案化，从而界定存储单元。
附图说明
结合附图阅读以下详细说明，能最好地理解本发明的各方面。注意，根据行业中的标准惯例，各种特征未按比例绘制。事实上，为论述的清晰起见，可任意地增大或减小各种特征的尺寸。
图1示出存储器件的一些实施例的示意图，所述存储器件包括具有低形成电压的存储单元。
图2示出存储器件的一些实施例的剖视图，所述存储器件包括具有经共掺杂的数据储存结构的存储单元。
图3及图4示出图1所示存储器件的一些替代实施例的剖视图。
图5示出包括存储单元的集成芯片的一些实施例的剖视图，所述存储单元各自具有低形成电压且设置于在侧向上邻近于逻辑区的嵌入式存储区内。
图6示出图5所示集成芯片的一些替代实施例的根据图5中所示线的俯视图。
图7及图8示出包括存储单元的集成芯片的一些实施例的剖视图，所述存储单元具有低形成电压且设置在内连结构内。
图9至图14示出形成具有低形成电压的存储单元的方法的一些实施例的剖视图。
图15示出根据形成具有低形成电压的存储单元的方法的一些实施例的流程图。
具体实施方式
本发明提供诸多不同的实施例或实例以实施本发明的不同特征。下文阐述组件及布置的具体实例以使本发明简明。当然，这些仅是实例并不旨在进行限制。举例来说，在以下说明中，第一特征形成在第二特征之上或形成在第二特征上可包括第一特征与第二特征形成为直接接触的实施例，且还可包括额外特征可形成在第一特征与第二特征之间以使得第一特征与第二特征不可直接接触的实施例。另外，本发明可在各种实例中重复使用参考编号及/或字母。此重复是出于简明及清晰目的，本质上并不规定所论述的各种实施例及/或配置之间的关系。
此外，为便于说明起见，本文中可使用例如“在…下面(beneath)”、“在…下方(below)”、“下部(lower)”、“在…上方(above)”、“上部(upper)”等空间相对用语来阐述一个元件或特征与另外的元件或特征之间的关系，如图中所说明。除了图中所绘示的定向之外，所述空间相对用语还旨在囊括器件在使用或操作中的不同定向。可以其他方式对设备进行定向(旋转90度或处于其他定向)，且同样地可据此对本文中所使用的空间相对描述符加以解释。
电阻式随机存取存储器(RRAM)单元包括排列在顶部电极与底部电极之间的数据储存结构(例如，一个或多个氧化物层)。RRAM单元设置在半导体衬底之上。数据储存结构的可变电阻表示数据单位(data unit)，例如数据位。根据施加在顶部电极与底部电极之间的电压，可变电阻会与数据单位的数据状态对应地经历高电阻状态与低电阻状态之间的可逆改变。高电阻状态的“高”在于可变电阻超过阈值，且低电阻状态的“低”在于可变电阻低于阈值。
在RRAM单元可使用于存储数据之前，通常在数据储存结构形成初始导电路径(即，导电丝)。初始导电路径的形成会使后续写入操作(形成导电路径)更容易执行。为形成初始导电路径，在RRAM制造工艺结束时，在顶部电极及底部电极施加形成电压。在一些类型的RRAM单元中，导电路径可包括空缺(例如，氧空缺)。在这些器件中，形成电压可将氧原子从数据储存结构的晶格敲出，从而形成局部氧空缺。这些局部氧空缺倾向于对齐以形成延伸穿过数据储存结构的导电路径。此后，可跨越顶部电极及底部电极施加设定电压或复位电压以使数据储存结构的电阻率在高电阻状态与低电阻状态之间改变。通常，形成电压大于设定电压。通常，设置在半导体衬底上/之上的一个或多个晶体管(例如，金属氧化物半导体场效晶体管(MOSFET))为RRAM单元提供电压，以使得可跨越顶部电极及底部电极可施加形成电压、设定电压及复位电压。
在一些在RRAM单元用于存储数据之前形成导电丝的实施例中，数据储存结构可以是或包括未经掺杂的金属氧化物结构(例如，未经掺杂的氧化铝(AlOx))。在这些实施例中，形成电压可相对高。在力图提高器件密度及器件效效能时，所述一个或多个晶体管的特征尺寸及/或RRAM单元的特征尺寸不断地缩小。然而，随着所述一个或多个晶体管的特征尺寸缩小，相对高的形成电压成为问题(例如，由于所述一个或多个晶体管的特征尺寸减小会减小击穿电压)。相对高的形成电压可能大于一个或多个晶体管的安全输出电压。因此，如果所述一个或多个晶体管被操作而输出相对高的形成电压，则所述一个或多个晶体管可能会受到损坏及/或破坏。
在一些实施例中，本申请涉及具有低形成电压的RRAM单元。RRAM单元包括设置在层间介电(inter-level dielectric，ILD)结构内的底部电极，所述层间介电结构设置在衬底之上。顶部电极设置在ILD结构内且上覆在底部电极上。数据储存结构设置在ILD结构内且位于顶部电极与底部电极之间。数据储存结构包含共掺杂有第一掺杂剂(例如，氮)及第二掺杂剂(例如，钽)的介电材料(例如，氧化铝(AlOx))。由于数据储存结构共掺杂有第一掺杂剂及第二掺杂剂，因此可在维持RRAM单元的良好信赖度的同时改善(例如，减小)RRAM单元的形成电压。举例来说，使用第一掺杂剂来对数据储存结构进行掺杂可减小或消除RRAM单元的形成电压，且使用第二掺杂剂对数据储存结构进行掺杂可确保维持RRAM单元具有良好信赖度(例如，良好的保存效能)。因此，包括RRAM单元的集成芯片可具有特征尺寸缩小的一个或多个晶体管，这些特征尺寸缩小的一个或多个晶体管可安全地为RRAM单元提供低形成电压。此继而在减轻及/或消除对RRAM单元及/或所述一个或多个晶体管的损坏的同时促进RRAM单元的特征尺寸及所述一个或多个晶体管的特征尺寸的缩小。
图1示出存储器件100的一些实施例的示意图，存储器件100包括具有低形成电压的存储单元104。
在一些实施例中，存储器件100包括电耦合至晶体管102的存储单元104，以使得存储器件100是单晶体管单电阻式存储单元(1T1R)配置。在其他实施例中，晶体管102可以是例如金属氧化物半导体场效晶体管(MOSFET)。存储单元104包括底部电极106、顶部电极110及设置在底部电极106与顶部电极110之间的数据储存结构108。位线(BL)通过顶部电极110电耦合至数据储存结构108的一端，且源极线(SL)通过晶体管102电耦合至数据储存结构108的相对端。字线(WL)电耦合至晶体管102的栅极电极。因此，对晶体管102的栅极电极施加适合的WL电压会将存储单元104耦合在BL与SL之间。因此，在一些实施例中，通过提供适合的偏压条件，可使存储单元104在低电阻状态与高电阻状态这两种电阻状态之间切换以存储数据。
在一些实施例中，数据储存结构108包含共掺杂有第一掺杂剂(例如，氮)及第二掺杂剂(例如，钽)的介电材料(例如，氧化铝(AlOx))。因此，在各种实施例中，数据储存结构108可包含氧化铝、氮及钽及/或可具有在约20埃至80埃范围内的厚度。在其他实施例中，第一掺杂剂(例如，氮)占数据储存结构108的化学组合物的约百分之1至百分之15之间。在另外的实施例中，第二掺杂剂(例如，钽)占数据储存结构108的化学组合物的约百分之2至百分之20之间。在一些实施例中，存储单元104可被配置为电阻式随机存取存储器(RRAM)单元，以使得数据储存结构108包含具有可变电阻的材料，所述材料被配置成经历高电阻状态与低电阻状态之间的可逆相位改变。
在一些实施例中，在存储单元104可用来存储数据之前，通常跨越数据储存结构108通过区112形成初始导电路径(即，导电丝)。初始导电路径的形成使后续写入操作(形成导电路径)更容易执行。在其他实施例中，为形成初始导电路径，通过晶体管102及BL在顶部电极110及底部电极106之间施加形成电压。初始导电路径可包括空缺(例如，氧空缺)。在这些实施例中，形成电压可将氧原子从数据储存结构108的晶格敲出，从而形成局部氧空缺。这些局部空缺倾向于在区112内对齐以在数据储存结构108内形成从底部电极106至顶部电极110延伸的初始导电路径。此后，可经由晶体管102及BL在底部电极106及顶部电极110之间施加设定电压或复位电压，以使数据储存结构108的电阻率在高电阻状态与低电阻状态之间改变。
在各种实施例中，由于数据储存结构108包含第一掺杂剂(例如，氮)，因此可减小及/或消除形成电压。举例来说，在一些实施例中，在对存储单元104执行设定操作之前不可执行初始导电路径的形成，以使得形成电压不会施加于数据储存结构108及/或晶体管102之间。此继而在减轻及/或消除对存储单元104及/或晶体管102的损坏的同时有利於缩小存储单元104的特征尺寸及/或晶体管102的特征尺寸。在一些实施例中，形成电压可等于设定电压。在另外的实施例中，形成电压可约等于设定电压及/或形成电压可处于比设定电压大约百分之零0至百分之25的范围内。在一些实施例中，如果设定电压是约2伏特(V)，则形成电压小于约2.5V。在一些实施例中，举例来说，第一掺杂剂可减小在数据储存结构108内形成空缺所需的能量，从而增大在区112内形成局部氧空缺的能力。在其他实施例中，由于数据储存结构108包含第二掺杂剂(例如，钽)，因此可改善存储单元104的数据保存。在这些实施例中，第二掺杂剂与数据储存结构108内的氧原子具有强键，因此对存储单元104执行的烘烤工艺可不会使所述强键断裂。在一些实施例中，第二掺杂剂与氧原子之间的强键可大于约600千焦/摩尔(kJ/mol)。举例来说，如果第二掺杂剂是钽，则钽与氧之间的强键可处于约805kJ/mol至839kJ/mol的范围内。在其他实施例中，第二掺杂剂与氧之间的强键大于第一掺杂剂与氧之间的键，且第一掺杂剂与氧之间的键大于铝与氧之间的键。在另外的实施例中，第一掺杂剂与氧之间的键可为约630kJ/mol，及/或铝与氧之间的键可处于约490kJ/mol至515kJ/mol的范围内。在一些实施例中，可对存储单元104执行烘烤工艺以判断数据储存结构108是否可保存其数据状态，及/或烘烤工艺是否可达到在约125摄氏度至250摄氏度范围内的温度。因此，由于数据储存结构108共掺杂有第一掺杂剂及第二掺杂剂，因此可在维持存储单元104的良好数据保存的同时改善(例如，减小或消除)存储单元104的形成电压。
图2示出包括存储单元104的存储器件200的一些实施例的剖视图，存储单元104具有包含第一掺杂剂及第二掺杂剂的数据储存结构108。
存储器件200包括内连介电结构216及衬底202。在一些实施例中，举例来说，衬底202可以是或包含半导体主体，例如单晶硅/CMOS基体、硅锗(SiGe)、绝缘体上硅(SOI)或另一适合的半导体衬底材料，及/或衬底202可包含第一掺杂类型(例如，p型)。晶体管102设置在衬底202之上/内。在一些实施例中，举例来说，晶体管102可以是或包括金属氧化物半导体场效晶体管(MOSFET)、高电压晶体管、双极结晶体管(BJT)、n沟道金属氧化物半导体(nMOS)晶体管、p沟道金属氧化物半导体(pMOS)晶体管或另一适合的晶体管。在其他实施例中，晶体管102可包括源极/漏极区204、栅极介电层206、栅极电极208及/或侧壁间隔件结构210。源极/漏极区204可设置在衬底202内及/或可包含与第一掺杂类型相反的第二掺杂类型(例如，n型)。
下部内连通孔212设置在内连介电结构216内且上覆在晶体管102的源极/漏极区204上。在一些实施例中，举例来说，内连介电结构216可以是或包括一个或多个层间介电(ILD)层。举例来说，所述一个或多个ILD层可分别是或包含氧化硅、低κ介电材料、极低κ介电材料、另一适合的介电材料或前述材料的组合。如本文中所使用，举例来说，低κ介电材料可以是或包括介电常数κ小于大约3.9、3、2或1的介电材料。下部内连配线214上覆在下部内连通孔212上。在一些实施例中，举例来说，下部内连通孔212及下部内连配线214可各自是或包含铜、铝、钨、另一适合的导电材料或前述材料的组合。底部电极通孔218设置在内连介电结构216内且上覆在下部内连配线214上。顶部电极通孔220上覆在底部电极通孔218上。存储单元104设置在内连介电结构216内且在底部电极通孔218与顶部电极通孔220之间。上部内连通孔222设置在内连介电结构216内且上覆在顶部电极通孔220上。上部内连配线224上覆在上部内连通孔222上。
在一些实施例中，存储单元104包括底部电极106、顶部电极110及设置在底部电极106与顶部电极110之间的数据储存结构108。在操作期间，存储单元104藉由氧化还原反应来形成及消除位于底部电极106与顶部电极110之间的数据储存结构108的区112中的导电路径228。底部电极106与顶部电极110之间的区112中存在导电路径228会产生低电阻状态，而区112中不存在导电路径228形成高电阻状态。因此，可通过对存储单元104施加适当的偏压以产生或消除位于区112之中的导电路径228来使存储单元104在高电阻状态与低电阻状态之间切换。在其他实施例中，举例来说，导电路径228可包括设置在区112内且在底部电极106与顶部电极110之间延伸的氧空缺226。
在一些实施例中，数据储存结构108可包含经共掺杂的介电材料，因此数据储存结构108包含介电材料、第一掺杂剂及第二掺杂剂。在一些实施例中，第一掺杂剂可以是阳离子，而第二掺杂剂可以是阴离子。在一些实施例中，举例来说，介电材料可以是或包括高κ介电材料、氧化铝(例如，Al2O3)、氧化钽、氧化铪、另一适合的介电材料或前述材料的组合。如本文中所使用，举例来说，高κ介电材料可以是或包括介电常数κ大于大约3.9、9.34、9.9或11.54的介电材料。在一些实施例中，举例来说，第一掺杂剂可以是或包括氮、碳、氟等。在其他实施例中，举例来说，第二掺杂剂可以是或包括钽、铈、铪、锆等。因此，在一些实施例中，举例来说，数据储存结构108可以是或包含掺杂有第一掺杂剂及第二掺杂剂的氧化铝，其中第一掺杂剂不同于第二掺杂剂。在其他实施例中，第一掺杂剂可被配置成减小数据储存结构108的形成电压，而第二掺杂剂可被配置成延长数据储存结构108的数据保存。
在各种实施例中，第一掺杂剂(例如氮、碳、氟等)占数据储存结构108的化学组合物的约百分之1至百分之15之间。在一些实施例中，若第一掺杂剂小于数据储存结构108的化学组合物的百分之1，则无法减小存储单元104的形成电压。在其他实施例中，若第一掺杂剂大于数据储存结构108的化学组合物的百分之15，则会减弱存储单元104的耐用性，从而减少可对数据储存结构108执行的设定操作及/或复位操作的次数。在一些实施例中，第二掺杂剂(例如钽、铈、铪、锆等)占数据储存结构108的化学组合物的约百分之2至百分之20之间。在一些实施例中，如果第二掺杂剂小于数据储存结构108的化学组合物的约百分之2，则无法延长存储单元104的数据保存。在其他实施例中，如果第二掺杂剂大于数据储存结构108的化学组合物的约百分之20，则会减少可对数据储存结构108执行的设定操作及/或复位操作的次数。在一些实施例中，数据储存结构108包含第一原子百分比的第一掺杂剂及第二原子百分比的第二掺杂剂。在一些实施例中，第一原子百分比小于第二原子百分比。在其他实施例中，第一原子百分比可处于约百分之1至百分之15的范围内，及/或第二原子百分比可处于约百分之2至百分之20的范围内。在一些实施例中，数据储存结构108的厚度处于约20埃至80埃的范围内。在其他实施例中，如果数据储存结构108的厚度小于约20埃，则底部电极106与顶部电极110之间可能会发生高的漏电流。在另外的实施例中，如果数据储存结构108的厚度大于约80埃，则会增大存储单元104的形成电压。
在一些实施例中，举例来说，底部电极通孔218及/或顶部电极通孔220可分别是或包含铜、铝、钨、前述材料的组合等。在一些实施例中，举例来说，底部电极106可以是或包含钽、氮化钽、氮化钛、钨、钌、铱、铂等。在其他实施例中，举例来说，顶部电极110可以是或包含铪、氮化铪、钛、氮化钛、钽、氮化钽等。在另外的实施例中，铝占数据储存结构108的化学组合物的约百分之20至百分之50之间，及/或氧占数据储存结构108的化学组合物的约百分之50至百分之70之间。在一些实施例中，底部电极106可包含第一掺杂剂(例如，氮)及/或顶部电极110可包含第一掺杂剂(例如，氮)。在另外的实施例中，底部电极106及顶部电极110可包含相同的材料。在其他实施例中，顶部电极110可包含第一掺杂剂(例如，氮)及/或第二掺杂剂(例如，钽)，举例来说，顶部电极110可包含氮化钽。
图3示出存储器件300的一些实施例的剖视图，存储器件300对应于图2所示存储器件200的一些替代实施例。
内连介电结构216可以是或包括多个ILD层302a至302d。在一些实施例中，举例来说，ILD层302a至302d可分别是或包含氧化物(例如，二氧化硅)、低κ介电材料、极低κ介电材料或另一适合的介电材料。在一些实施例中，存储单元104包括底部电极106、数据储存结构108、顶部电极110及顶盖层304。顶盖层304设置在顶部电极110与顶部电极通孔220之间。在一些实施例中，举例来说，顶盖层304可以是或包含铪、钛、钽、铝、锆、另一适合的材料或前述材料的组合。在一些实施例中，侧壁间隔件结构306设置在数据储存结构108的侧壁、顶部电极110的侧壁及顶盖层304的侧壁周围。在一些实施例中，举例来说，侧壁间隔件结构306可以是或包含碳化硅、氮化硅等。
在一些实施例中，数据储存结构108可包含经共掺杂的介电材料，以使得数据储存结构108包括介电材料(例如，氧化铝(Al2O3))、第一掺杂剂(例如氮、碳、氟等)及第二掺杂剂(例如钽、铈、铪、锆等)。在其他实施例中，顶盖层304包含第二掺杂剂(例如，钽)。在另外的实施例中，侧壁间隔件结构306包含第一掺杂剂(例如，氮)，举例来说，侧壁间隔件结构306可包含氮化硅。
图4示出存储器件400的一些实施例的剖视图，存储器件400对应于图2所示存储器件200的一些替代实施例。
在一些实施例中，存储单元104含有膜堆叠402，膜堆叠402包括：底部电极通孔218、底部电极106、数据储存结构108、顶部电极110及顶盖层304。膜堆叠402包括位于下部内连配线214之上的中间区及位于侧壁间隔件结构306的一对侧壁下面的外围区。膜堆叠402的中间区的底表面被设置成低于膜堆叠402的外围区的底表面。
图5示出集成芯片500的一些实施例的剖视图，集成芯片500包括在侧向上设置在嵌入式存储区502内的第一存储单元104a及第二存储单元104b，其中嵌入式存储区502在侧向上邻近于逻辑区504。
在一些实施例中，第一存储单元104a及/或第二存储单元104b分别被配置为图3的存储单元104。第一存储单元104a及第二存储单元104b在侧向上偏离逻辑区504。在一些实施例中，逻辑区504包括设置在下部ILD层302a内的下部内连配线214。此外，上部内连通孔222设置在逻辑区504内且从上部内连配线224垂直地延伸至下部内连配线214。
图6示出图5所示集成芯片500的一些实施例的沿着图5中的线截取的俯视图600。
在一些实施例中，如图6中所示，当俯视时，第一存储单元104a及/或第二存储单元104b各自具有正方形形状。在一些实施例中，当俯视时，第一存储单元104a及/或第二存储单元104b可各自具有矩形形状、圆形形状、椭圆形状或另一适合的形状。此外，侧壁间隔件结构306在侧向上包围顶盖层304。在其他实施例中，当俯视时，逻辑区504内的上部内连通孔222例如可具有椭圆形状或圆形形状。
图7示出包括存储单元104的集成芯片700的一些实施例的剖视图，存储单元104设置在内连结构714内且被配置成单晶体管单电阻式存储单元(1T1R)设置。
在一些实施例中，集成芯片700包括上覆在衬底202上的内连结构714。在一些实施例中，举例来说，衬底202可以是或包括块状衬底(例如，块状硅衬底)或绝缘体上硅(SOI)衬底。晶体管706设置在衬底202内/之上。在一些实施例中，举例来说，晶体管706可被配置为MOSFET。晶体管706包括设置在衬底202内且在侧向上间隔开的一对源极/漏极区708。栅极电介质710在源极/漏极区708之间且上覆在衬底202上，且栅极电极712上覆在栅极电介质710上。在一些实施例中，举例来说，栅极电极712可以是或包含多晶硅或另一适合的导电材料。衬底202包含第一掺杂类型(例如，p型)，且源极/漏极区708包括与第一掺杂类型相反的第二掺杂类型(例如，n型)。在一些实施例中，源极/漏极区708包括比衬底202的掺杂浓度大的掺杂浓度。井区704设置在源极/漏极区708之间且包含掺杂浓度高于衬底202的第一掺杂类型(例如，p型)。
内连结构714包括内连介电结构216、多个导电通孔716及多个导电配线718。所述多个导电通孔716及多个导电配线718设置在内连介电结构216内且被配置成可提供遍及集成芯片700设置的各种器件(例如，晶体管706及/或存储单元104)之间的电连接。在一些实施例中，举例来说，导电通孔716及导电配线718可分别是或包含铜、铝、钨、前述材料的组合或一些其他适合的导电材料。在一些实施例中，存储单元104被配置为图3所示存储单元104且可设置在下层导电配线718与上层导电配线718之间。在一些实施例中，存储单元104的底部电极106经由内连结构714电耦合至晶体管706的第一源极/漏极区708。在其他实施例中，存储单元104的顶部电极110经由内连结构714电耦合至位线(BL)。
在一些实施例中，晶体管706的栅极电极712电耦合至字线(WL)，以使得可对栅极电极712施加适当的WL信号(例如，电压及/或电流)以将存储单元104电耦合至BL及源极线(SL)。经由内连结构714及存储单元104，SL电耦合至晶体管706的第二源极/漏极区708，且BL电耦合至第一源极/漏极区708。因此，在一些实施例中，可在施加适当的WL信号之后在SL处存取BL的输出及/或存储单元104的输出。在其他实施例中，可经由WL、SL及BL对晶体管706及存储单元104施加适当的偏压条件，以使得可对存储单元104执行形成操作、设定操作、复位操作或读取操作。在另外的实施例中，可在电耦合至设置在栅极电极712下方的井区704的晶体管主体节点702(即，晶体管706的主体)处施加电压。在晶体管主体节点702处施加的电压可被配置成辅助控制形成在井区704内的导电沟道。在其他实施例中，由于存储单元104具有包含第一掺杂剂及第二掺杂剂的数据储存结构108，因此可减小晶体管706的特征尺寸。
图8示出集成芯片800的一些实施例的剖视图，集成芯片800对应于图7所示集成芯片700的一些替代实施例。在一些实施例中，集成芯片800包括设置在内连结构714内且被配置成双晶体管单电阻式存储单元(2T1R)设置的存储单元104。
在一些实施例中，集成芯片800包括第一晶体管706a及第二晶体管706b，其中第一晶体管706a及第二晶体管706b分别被配置为图7所示晶体管706。第一晶体管706a与第二晶体管706b共享在侧向上设置在第一晶体管706a与第二晶体管706b之间的共同源极/漏极区708。共同源极/漏极区708可经由内连结构714电耦合至存储单元104的底部电极106。在一些实施例中，由于存储单元104具有包含第一掺杂剂及第二掺杂剂的数据储存结构108，因此可减小第一晶体管706a的特征尺寸及第二晶体管706b的特征尺寸。
图9至图14示出根据本发明的形成存储器件的方法的一些实施例的剖视图900至1400，所述存储器件包括具有数据储存结构的存储单元，所述数据储存结构包含第一掺杂剂及第二掺杂剂。尽管参考方法阐述图9至图14中所示的剖视图900至1400，但应了解，图9至图14中所示的结构并不仅限于所述方法而是可独立于所述方法而单独存在。尽管将图9至图14阐述为一系列动作，但应了解这些动作并不具限制性，而是可在其他实施例中更改动作次序，且所公开的方法也适用于其他结构。在其他实施例中，可完全地或部分地省略所说明及/或所述的一些动作。
如图9的剖视图900中所示，在下部ILD层302a内形成下部内连配线214。在下部ILD层302a之上形成下部介电层302b。在下部内连配线214及下部介电层302b之上形成底部电极通孔层902。在底部电极通孔层902之上形成存储单元层堆叠904。存储单元层堆叠904包括：底部电极层906、数据储存层908、顶部电极层910及顶盖膜912。在一些实施例中，存储单元层堆叠904中的各个层可分别由以下工艺形成：例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、溅镀、共溅镀、无电镀、电镀或另一适合的生长工艺或沉积工艺。
在一些实施例中，形成存储单元层堆叠904可包括执行沉积工艺以得到存储单元层堆叠904内的每一层。举例来说，可执行第一沉积工艺(例如CVD、PVD等)以在底部电极通孔层902之上形成底部电极层906。此外，可执行第二沉积工艺(例如CVD、PVD、溅镀、共溅镀等)以在底部电极层906之上形成数据储存层908。在一些实施例中，数据储存层908是以使得数据储存层908包含共掺杂有第一掺杂剂(例如，氮)及第二掺杂剂(例如，钽)的介电材料(例如，氧化铝(Al2O3))的方式来形成。在一些实施例中，举例来说，介电材料可以是或包括高κ介电材料、氧化铝(例如，Al2O3)、氧化钽、氧化铪、另一适合的介电材料或前述材料的组合。在其他实施例中，举例来说，第一掺杂剂可以是或包括氮、碳、氟等。在另外的实施例中，举例来说，第二掺杂剂可以是或包括钽、铈、铪、锆等。此外，举例来说，数据储存层908可被形成为使得数据储存层908包含第一原子百分比的第一掺杂剂及第二原子百分比的第二掺杂剂。在一些实施例中，第一原子百分比可处于约百分之1至百分之15的范围内，及/或第二原子百分比可处于约百分之2至百分之20的范围内。此外，形成数据储存层908的工艺可包括通过沉积工艺(例如CVD、PVD、溅镀、共溅镀等)沉积复合物(例如，介电材料(例如，氧化铝(Al2O3)与第二掺杂剂(例如，钽)的复合物)，同时将所述复合物暴露于增强物质(例如，氮(N))以使得数据储存层908包含经共掺杂的介电材料(例如，共掺杂有第一掺杂剂及第二掺杂剂的氧化铝)。在另外的实施例中，可在沉积工艺期间对数据储存层908执行退火工艺，以促使数据储存层908包含第一掺杂剂及/或第二掺杂剂。在一些实施例中，增强物质是第一掺杂剂的气体形式。在另外的实施例中，数据储存层908形成达在约20埃至80埃范围内的厚度。
在一些实施例中，形成数据储存层908的工艺可包括在等离子环境中执行共溅镀工艺以沉积包含氧化铝及第二掺杂剂的复合物(例如，共溅镀氧化铝(例如，Al2O3)及氧化钽(例如，Ta2O5))，其中等离子包含例如氮(例如，N2)。在其他实施例中，形成数据储存层908的工艺可包括在等离子环境中执行CVD工艺或ALD工艺以沉积复合物(例如，所述复合物包含氧化铝(例如，Al2O3)及氧化钽(例如，Ta2O5))，其中等离子包含N2或NH3。在另外的实施例中，形成数据储存层908的工艺可包括在腔室中使用第一前驱体及/或第二前驱体执行CVD工艺或ALD工艺以形成材料(例如，氧化铝)，其中第一前驱体确保所述材料掺杂有第一掺杂剂且第二前驱体确保所述材料掺杂有第二掺杂剂。在一些实施例中，举例来说，第一前驱体可以是或包括(NH4)OH或另一适合的前驱体。在其他实施例中，举例来说，第二前驱体可以是或包括TaCl5、Ta(OC2H5)5或另一适合的前驱体。
如图10的剖视图1000中所示，在存储单元层堆叠904之上形成第一掩模层1002。在一些实施例中，第一掩模层1002覆盖存储单元层堆叠904的中间区且将存储单元层堆叠904的外围区暴露出来。
如图11的剖视图1100中所示，根据第一掩模层(图10的1002)对存储单元层堆叠(图10的904)进行图案化，从而界定数据储存结构108、顶部电极110及顶盖层304。在一些实施例中，图案化工艺可包括：将位于第一掩模层(图10的1002)之下的层的未掩模区暴露于一种或多种刻蚀剂；及执行移除工艺(未示出)以移除第一掩模层(图10的1002)。在一些实施例中，图案化工艺可刻蚀穿过数据储存结构108的一部分，以使得在执行图案化工艺之后数据储存结构108沿着底部电极层906的上表面连续地延伸。
此外在图11中示出，在顶盖层304及数据储存结构108之上形成钝化层1102。在一些实施例中，举例来说，钝化层1102可以是或包含碳化硅、氮化硅、氮氧化硅等。在其他实施例中，可通过例如CVD、PVD、ALD或另一适合的沉积工艺沉积钝化层1102。另外，在形成钝化层1102之后，在钝化层1102之上形成第二掩模层1104，其中第二掩模层1104上覆在顶盖层304上。
如图12的剖视图1200中所示，根据第二掩模层(图11的1104)对图11的结构执行图案化工艺，从而界定底部电极106、底部电极通孔218、侧壁间隔件结构306及存储单元104。在一些实施例中，图案化工艺完全刻蚀穿过数据储存结构108。在其他实施例中，在图案化工艺之后，数据储存结构108、底部电极106及底部电极通孔218各自具有倾斜的相对外侧壁。在一些实施例中，存储单元104包括顶盖层304、顶部电极110、底部电极106及设置在底部电极106与顶部电极110之间的数据储存结构108。
如图13的剖视图1300中所示，在存储单元104之上及在存储单元104周围形成第一上部ILD层302c。在一些实施例中，举例来说，可通过PVD、CVD、ALD或另一适合的沉积工艺沉积第一上部ILD层302c。此外，在存储单元104之上形成顶部电极通孔220，其中顶部电极通孔220延伸穿过第一上部ILD层302c及侧壁间隔件结构306以接触顶盖层304。在一些实施例中，可通过例如CVD、PVD、无电镀、电镀或另一适合的生长工艺或沉积工艺形成顶部电极通孔220。
如图14的剖视图1400中所示，在第一上部ILD层302c之上形成第二上部ILD层302d。在一些实施例中，可通过例如CVD、PVD、ALD或另一适合的沉积工艺沉积第二上部ILD层302d。此外，在顶部电极通孔220之上形成上部内连通孔222及上部内连配线224。在一些实施例中，可通过单镶嵌工艺形成或可通过双镶嵌工艺形成上部内连通孔222及/或上部内连配线224。
图15示出根据本发明的形成包括存储单元的存储器件的方法1500，存储单元具有包含第一掺杂剂及第二掺杂剂的数据储存结构。尽管将方法1500示出及/或阐述为一系列动作或事件，但应了解，所述方法并不仅限于所示出的排序或动作。因此，在一些实施例中，动作可按照与所示出的次序不同的次序实施及/或可同时实施。此外，在一些实施例中，所示出的动作或事件可被细分为多个动作或事件，所述多个动作或事件可在单独的时间实施或与其他动作或子动作同时地实施。在一些实施例中，可省略一些所示出的动作或事件，且可包括其他未示出的动作或事件。
在动作1502处，在衬底之上形成下部内连配线。图9示出与动作1502的一些实施例对应的剖视图900。
在动作1504处，在下部内连配线之上形成存储单元层堆叠。存储单元层堆叠包括底部电极层、顶部电极层及设置在顶部电极层与底部电极层之间的数据储存层。数据储存层包含经共掺杂的介电材料。图9示出与动作1504的一些实施例对应的剖视图900。
在动作1506处，对存储单元层堆叠执行第一图案化工艺，从而界定数据储存结构及顶部电极。图10及图11示出与动作1506的一些实施例对应的剖视图1000及1100。
在动作1508处，在顶部电极之上且沿着数据储存结构的上表面形成钝化层。图11示出与动作1508的一些实施例对应的剖视图1100。
在动作1510处，对钝化层、数据储存结构及底部电极层执行第二图案化工艺，从而界定侧壁间隔件结构、底部电极及存储单元。图12示出与动作1510的一些实施例对应的剖视图1200。
在动作1512处，在存储单元之上形成顶部电极通孔。图13示出与动作1512的一些实施例对应的剖视图1300。
在动作1514处，在顶部电极通孔之上形成上部内连通孔及上部内连配线。图14示出与动作1514的一些实施例对应的剖视图1400。
因此，在一些实施例中，本发明涉及一种存储单元，所述存储单元包括顶部电极、底部电极及设置在所述顶部电极与所述底部电极之间的数据储存结构，其中所述数据储存结构包含经共掺杂的介电材料。
在一些实施例中，本申请提供一种存储器件，所述存储器件包括：衬底；底部电极，上覆在所述衬底上；顶部电极，上覆在所述底部电极上；以及数据储存结构，设置在所述顶部电极与所述底部电极之间，其中所述数据储存结构包含掺杂有第一掺杂剂及第二掺杂剂的介电材料。
在一些实施例中，所述第一掺杂剂不同于所述第二掺杂剂。
在一些实施例中，所述介电材料是高介电常数介电材料。
在一些实施例中，所述介电材料是氧化铝，所述第一掺杂剂是氮，且所述第二掺杂剂是钽。
在一些实施例中，所述介电材料包含第一原子百分比的所述第一掺杂剂及第二原子百分比的所述第二掺杂剂，其中所述第二原子百分比大于所述第一原子百分比。
在一些实施例中，所述第一原子百分比处于约百分之1至百分之15的范围内且所述第二原子百分比处于约百分之2至约百分之20的范围内。
在一些实施例中，所述的存储器件，还包括：侧壁间隔件结构，上覆在所述衬底上，其中所述侧壁间隔件结构在侧向上包围所述数据储存结构的侧壁及所述顶部电极的侧壁。
在一些实施例中，所述侧壁间隔件结构包含所述第一掺杂剂。
在一些实施例中，所述顶部电极和/或所述底部电极包含所述第二掺杂剂。在一些实施例中，本申请提供一种集成芯片，所述集成芯片包括：衬底；底部电极通孔，上覆在所述衬底上；顶部电极通孔，上覆在所述底部电极通孔上；以及电阻式随机存取存储器(RRAM)单元，设置在所述底部电极通孔与所述顶部电极通孔之间，其中所述RRAM单元包括顶部电极、底部电极及设置在所述顶部电极与所述底部电极之间的数据储存结构，其中所述数据储存结构包含经共掺杂的高κ介电材料。
在一些实施例中，所述经共掺杂的高介电常数介电材料包含第一掺杂剂及与所述第一掺杂剂不同的第二掺杂剂。
在一些实施例中，所述顶部电极包含第一导电材料且所述顶部电极通孔包含与所述第一导电材料不同的第二导电材料。
在一些实施例中，所述第一导电材料包含所述第一掺杂剂或所述第二掺杂剂。
在一些实施例中，所述的集成芯片，还包括：侧壁间隔件结构，上覆在所述底部电极通孔上，其中所述侧壁间隔件结构在侧向上包围所述数据储存结构的侧壁；以及顶盖层，设置在所述顶部电极与所述顶部电极通孔之间。
在一些实施例中，所述侧壁间隔件结构从所述数据储存结构的侧壁连续地延伸至所述数据储存结构的上表面。
在一些实施例中，所述数据储存结构包括第一对相对的侧壁及第二对相对的侧壁，其中所述第一对相对的侧壁在所述第二对相对的侧壁之间在侧向上间隔开。在一些实施例中，本申请提供一种形成存储器件的方法，所述方法包括：在衬底之上形成下部导电配线；在所述下部导电配线之上沉积底部电极层；在所述底部电极层之上形成数据储存结构，使得所述数据储存结构包含介电材料、第一掺杂剂及第二掺杂剂；在所述数据储存结构之上形成顶部电极；以及对所述底部电极层、所述数据储存结构及所述顶部电极进行图案化，从而界定存储单元。
在一些实施例中，所述数据储存结构包含第一原子百分比的所述第一掺杂剂及第二原子百分比的所述第二掺杂剂，其中所述第二原子百分比大于所述第一原子百分比。
在一些实施例中，形成所述数据储存结构包括：沉积所述介电材料与所述第二掺杂剂的复合物、同时将所述复合物暴露于增强物质，其中沉积所述复合物包括执行物理气相沉积工艺且所述增强物质包括所述第一掺杂剂。
在一些实施例中，所述介电材料是氧化铝，所述第一掺杂剂是氮，且所述第二掺杂剂是钽。上述内容概述了数个实施例的特征，以使所属领域的技术人员能够更好地理解本发明的各方面。所属领域的技术人员应了解，其可容易地使用本发明作为设计或修改其他工艺及结构以实现与本文中所介绍的实施例相同的目的及/或达成相同的优势的基础。所属领域的技术人员还应意识到这些等效构造并不背离本发明的精神及范围，且其可在不背离本发明的精神及范围的情况下在本文中做出各种变化、替代及更改。
[符号的说明]
100、200、300、400：存储器件
102、706：晶体管
104：存储单元
104a：第一存储单元
104b：第二存储单元
106：底部电极
108：数据储存结构
110：顶部电极
112：区
202：衬底
204：源极/漏极区
206：栅极介电层
208、712：栅极电极
210、306：侧壁间隔件结构
212：下部内连通孔
214：下部内连配线
216：内连介电结构
218：底部电极通孔
220：顶部电极通孔
222：上部内连通孔
224：上部内连配线
226：氧空缺
228：导电路径
302a：层间介电层/下部层间介电层
302b：层间介电层/下部介电层
302c：层间介电层/第一上部层间介电层
302d：层间介电层/第二上部层间介电层
304：顶盖层
402：膜堆叠
500、700、800：集成芯片
502：嵌入式存储区
504：逻辑区
600：俯视图
702：晶体管主体节点
704：井区
706a：第一晶体管
706b：第二晶体管
708：源极/漏极区/第一源极/漏极区/第二源极/漏极区/共同源极/漏极区
710：栅极电介质
714：内连结构
716：导电通孔
718：导电配线/下层导电配线/上层导电配线
900、1000、1100、1200、1300、1400：剖视图
902：底部电极通孔层
904：存储单元层堆叠
906：底部电极层
908：数据储存层
910：顶部电极层
912：顶盖膜
1002：第一掩模层
1102：钝化层
1104：第二掩模层
1500：方法
1502、1504、1506、1508、1510、1512、1514：动作

Claims (10)

1.一种存储器件，其特征在于包括：
衬底；
底部电极，上覆在所述衬底上；
顶部电极，上覆在所述底部电极上；以及
数据储存结构，设置在所述顶部电极与所述底部电极之间，其中所述数据储存结构包含掺杂有第一掺杂剂及第二掺杂剂的介电材料。
2.根据权利要求1所述的存储器件，其中所述第一掺杂剂不同于所述第二掺杂剂，所述介电材料是高介电常数介电材料。
3.根据权利要求1所述的存储器件，其中所述介电材料是氧化铝，所述第一掺杂剂是氮，且所述第二掺杂剂是钽。
4.根据权利要求1所述的存储器件，其中所述介电材料包含第一原子百分比的所述第一掺杂剂及第二原子百分比的所述第二掺杂剂，其中所述第二原子百分比大于所述第一原子百分比。
5.一种集成芯片，其特征在于包括：
衬底；
底部电极通孔，上覆在所述衬底上；
顶部电极通孔，上覆在所述底部电极通孔上；以及
电阻式随机存取存储器单元，设置在所述底部电极通孔与所述顶部电极通孔之间，其中所述电阻式随机存取存储器单元包括顶部电极、底部电极及设置在所述顶部电极与所述底部电极之间的数据储存结构，其中所述数据储存结构包含经共掺杂的高介电常数介电材料。
6.根据权利要求5所述的集成芯片，其中所述经共掺杂的高介电常数介电材料包含第一掺杂剂及与所述第一掺杂剂不同的第二掺杂剂。
7.根据权利要求5所述的集成芯片，其中所述顶部电极包含第一导电材料且所述顶部电极通孔包含与所述第一导电材料不同的第二导电材料，所述第一导电材料包含所述第一掺杂剂或所述第二掺杂剂。
8.一种形成存储器件的方法，其特征在于所述方法包括：
在衬底之上形成下部导电配线；
在所述下部导电配线之上沉积底部电极层；
在所述底部电极层之上形成数据储存结构，使得所述数据储存结构包含介电材料、第一掺杂剂及第二掺杂剂；
在所述数据储存结构之上形成顶部电极；以及
对所述底部电极层、所述数据储存结构及所述顶部电极进行图案化，从而界定存储单元。
9.根据权利要求8所述形成存储器件的方法，其中所述数据储存结构包含第一原子百分比的所述第一掺杂剂及第二原子百分比的所述第二掺杂剂，其中所述第二原子百分比大于所述第一原子百分比。
10.根据权利要求8所述形成存储器件的方法，其中形成所述数据储存结构包括：
沉积所述介电材料与所述第二掺杂剂的复合物、同时将所述复合物暴露于增强物质，其中沉积所述复合物包括执行物理气相沉积工艺且所述增强物质包括所述第一掺杂剂。
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