KR20230159318A - 개선된 내구성 특성들을 제공하기 위한 패터닝 후 처리된 메모리 막들을 갖는 rram 및 그 형성 방법들 - Google Patents

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푸-팅 성
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웬-팅 추
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Abstract

반도체 구조물은 제1 금속성 재료를 포함하는 제1 전극; 적어도 하나의 유전체 금속 산화물 재료를 포함하고 제1 전극에 접촉하는 메모리 막; 및 제2 금속성 재료를 포함하고 메모리 막에 접촉하는 제2 전극을 포함한다. 메모리 막은 0.01 미만인 패시베이션 원소 대 산소의 제1 평균 원자 비율을 갖는 중앙 영역을 포함하고, 0.05 초과인 패시베이션 원소 대 산소의 제2 평균 원자 비율을 갖는 주변 영역을 포함한다.

Description

개선된 내구성 특성들을 제공하기 위한 패터닝 후 처리된 메모리 막들을 갖는 RRAM 및 그 형성 방법들{RRAM WITH POST-PATTERNED TREATED MEMORY FILMS TO PROVIDE IMPROVED ENDURANCE CHARACTERISTICS AND METHODS FOR FORMING}
본 출원은 2022년 5월 13일자로 출원된 "Etching Post Treatment in E-memory for Endurance Improvement"라는 제목의 미국 가출원 일련번호 63/341,535로부터 우선권을 주장하며, 그 전체 내용은 모든 목적을 위해 여기에 참조로 포함된다.
일부 타입의 저항성 메모리 디바이스들은 산소 공극(oxygen vacancy)들을 포함하는 도전성 경로들을 형성하는 유전체 금속 산화물 재료를 사용한다. 도전성 경로들은 유전체 금속 산화물 재료에 제공되는 두 전극들에 걸친 전기 바이어스들의 인가에 의해 형성되거나 소거될 수 있으며, 도전성 경로들의 존재 여부에 따라 두 전극들 사이에 상이한 저항 값들을 제공함으로써 정보를 저장하는 데 사용될 수 있다.
본 개시물의 양상들은 첨부 도면들과 함께 읽을 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았다는 것을 알아야 한다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 개시물의 실시예에 따른 상보적 금속-산화물-반도체(CMOS) 트랜지스터들, 하위 레벨 유전체 재료 층들에 형성된 하위 레벨 금속 상호연결 구조물들, 및 하위 비아 레벨 유전체 층의 형성 후의 제1 예시적 구조물의 수직 단면도이다.
도 2a는 본 개시물의 실시예에 따른 하단 연결 비아 구조물들의 형성 이후의 제1 예시적 구조물의 수직 단면도이다.
도 2b는 도 2a의 제1 예시적 구조물의 하향식 뷰이다.
도 2c는 도 2a의 영역 C의 확대도이다.
도 3은 본 개시물의 실시예에 따른 에칭 스탑 유전체 재료 층 및 패터닝된 포토레지스트 층의 형성 이후의 제1 예시적 구조물의 영역 C를 확대한 뷰의 수직 단면도이다.
도 4는 본 개시물의 실시예에 따른, 에칭 스탑 유전체 재료 층의 패터닝, 및 적어도 하나의 하단 금속성 배리어 층, 하단 전극 층, 적어도 하나의 유전체 금속 산화물 층, 상단 전극 층, 적어도 하나의 상단 금속성 배리어 층, 및 하드 마스크 층을 포함하는 층 스택의 성막 이후의 제1 예시적 구조물의 영역 C를 확대한 뷰의 수직 단면도이다.
도 5는 본 개시물의 실시예에 따른 패터닝된 포토레지스트 층의 형성 이후의 제1 예시적 구조물의 영역 C를 확대한 뷰의 수직 단면도이다.
도 6a는 본 개시물의 실시예에 따른 메모리 셀들의 어레이의 형성 이후의 제1 예시적 구조물의 메모리 셀을 포함하는 영역 C를 확대한 뷰의 수직 단면도이다.
도 6b는 도 6a의 프로세싱 단계들에서의 제1 예시적 구조물의 하향식 뷰이다.
도 7은 본 개시물의 실시예에 따른 패시베이션 플라즈마 처리 프로세스를 수행한 이후의 제1 예시적 구조물의 메모리 셀을 포함하는 영역 C를 확대한 뷰의 수직 단면도이다.
도 8은 처리되지 않은 하프늄 산화물 표면과 패시베이션 원소 함유 플라즈마로 처리된 하프늄 산화물 표면으로부터의 예시적인 X-선 광방출 분광 데이터를 예시한다.
도 9a는 본 개시물의 실시예에 따른 상부 비아 레벨 유전체 재료 층 및 연결 비아 구조물들의 형성 이후의 제1 예시적 구조물의 수직 단면도이다.
도 9b는 도 9a의 프로세싱 단계들에서의 제1 예시적 구조물의 영역의 확대도이다.
도 10a는 본 개시물의 실시예에 따른 비트 라인들의 형성 이후의 제1 예시적 구조물의 수직 단면도이다.
도 10b는 도 10a의 제1 예시적 구조물의 하향식 뷰이다.
도 11은 본 개시물의 실시예에 따른 제1 예시적 구조물의 대안적 구성의 메모리 셀을 포함하는 영역의 수직 단면도이다.
도 12는 본 개시물의 실시예에 따른, 에칭 스탑 유전체 재료 층, 하단 금속성 배리어 비아 구조물, 하단 전극 층, 적어도 하나의 유전체 금속 산화물 층, 상단 전극 층, 적어도 하나의 상단 금속성 배리어 층, 및 하드 마스크 층의 형성 이후의 제2 예시적 구조물의 영역의 수직 단면도이다.
도 13은 본 개시물의 실시예에 따른 패터닝된 포토레지스트 층의 형성 이후의 제2 예시적 구조물의 영역의 수직 단면도이다.
도 14는 본 개시물의 실시예에 따른 하드 마스크 구조물들 및 상단 전극들의 형성 이후의 제2 예시적 구조물의 영역의 수직 단면도이다.
도 15는 본 개시물의 실시예에 따른 유전체 스페이서들의 형성 이후의 제2 예시적 구조물의 영역의 수직 단면도이다.
도 16은 본 개시물의 실시예에 따른 메모리 막들 및 하단 전극들의 형성 이후의 제2 예시적 구조물의 영역의 수직 단면도이다.
도 17a는 본 개시물의 실시예에 따른 상부 비아 레벨 유전체 재료 층 및 연결 비아 구조물들의 형성 이후의 제2 예시적 구조물의 수직 단면도이다.
도 17b는 도 17a의 프로세싱 단계들에서의 제2 예시적 구조물의 영역의 확대도이다.
도 18a는 본 개시물의 실시예에 따른 비트 라인들의 형성 이후의 제2 예시적 구조물의 수직 단면도이다.
도 18b는 도 18a의 제2 예시적 구조물의 하향식 뷰이다.
도 19는 본 개시물의 실시예에 따른 제2 예시적 구조물의 제1 대안적 구성의 메모리 셀을 포함하는 영역의 수직 단면도이다.
도 20은 본 개시물의 실시예에 따른 제2 예시적 구조물의 제2 대안적 구성의 메모리 셀을 포함하는 영역의 수직 단면도이다.
도 21은 본 개시물의 실시예에 따른 제2 예시적 구조물의 제3 대안적 구성의 메모리 셀을 포함하는 영역의 수직 단면도이다.
도 22는 본 개시물의 반도체 소자를 제조하기 위한 일반적 프로세싱 단계들을 예시하는 흐름도이다.
아래의 개시내용은 제공된 주제의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 간략히 하기 위해 컴포넌트들 및 배열(arrangement)들의 특정 예시들이 아래에 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시되는 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다. 동일한 도면부호를 갖는 엘리먼트들은 동일한 엘리먼트를 지칭하며, 달리 명시하지 않는 한 동일한 재료 조성 및 동일한 두께 범위를 갖는 것으로 추정된다.
저항성 메모리 셀은 프로그래밍 조건들에 따라 저항률을 변화시키는 저항성 메모리 재료를 포함한다. 한 타입의 메모리 셀은 내부에 도전성 필라멘트들을 형성할 수 있는 하이-k(high-k) 금속 산화물 재료를 사용한다. 도전성 필라멘트들은 산소 원자들의 이동에 의해 형성된 연속적인 산소 결핍 영역을 포함할 수 있다. 이러한 산소 공극의 도전성 필라멘트들은 결정학적 결함들로 간주될 수 있지만, 이러한 산소 공극의 도전성 필라멘트들은 적합한 전기 바이어스 전압의 인가에 의해 프로그래밍될 수 있다. 또한, 이러한 산소 공극의 도전성 필라멘트들은 역 전기 바이어스 전압의 인가에 의해 지워질 수 있다. 따라서, 산소 공극의 도전성 필라멘트들의 존재 또는 부재는 저항성 메모리 셀에서 이진 데이터 비트를 인코딩하는 데 사용될 수 있다.
제조 프로세스 동안, 금속 산화물 재료의 물리적으로 노출된 표면 부분들은 에천트 이온들에 의해 부수적으로 손상될 수 있고, 산소 결핍 도전성 필라멘트들의 형성에 도전성이고 산소 결핍 도전성 필라멘트들의 제거에 불리한 조건들을 제공할 수 있다. 이러한 표면 부분들은 저항성 메모리 셀의 내구성을 예를 들어, 프로그래밍 및 삭제의 20만 사이클 미만으로 감소시킬 수 있으며, 저항성 메모리 셀들의 누설 전류의 증가를 야기할 수 있다.
산소 공극 필라멘트들은 가장 강한 전기장을 갖는 위치에서 쉽게 형성될 수 있다. 시뮬레이션은, 유전체 금속 산화물 막의 측벽들 아래 표면 영역들 상에 산소 공극 필라멘트들이 쉽게 형성될 수 있음을 보여준다. 유전체 금속 산화물 재료의 중앙 영역의 산소 공극들은 저항성 메모리 소자들에 안정적인 전기적 특성을 제공하는 반면, 유전체 금속 산화물 재료의 에칭된 표면들에 형성된 산소 결핍들은 에칭 프로세스 동안 야기되는 손상들로 인해 전기적 특성의 변화를 일으키기 쉽고, 저항성 메모리 소자들의 전기적 특징의 가변성을 증가시킨다.
본 개시물의 양상에 따르면, 불소 함유 플라즈마 또는 질소 함유 플라즈마를 사용한 플라즈마 처리를 수행함으로써, 이방성 에칭 프로세스들 동안 도입된 결정학적 결함들로 인해 프로그래밍 전압 범위를 벗어난 유전체 금속 산화물 메모리 막의 표면 영역들에 산소 공극 필라멘트들이 형성되는 것이 억제될 수 있다. 유전체 금속 산화물 메모리 막의 중앙 영역보다 산소를 적게 함유하는 표면 패시베이션 층이 형성된다. 표면 패시베이션 층은 산소가 없을 수도 있고 있을 수도 있다. 표면 패시베이션 층 내에서 산소 공극 필라멘트들의 형성이 억제된다. 예를 들어, 메모리 셀들의 내구성은 100,000회 이상의 프로그래밍 및 삭제 사이클로 향상될 수 있으며, 메모리 막들의 표면 영역들에 산소 공극 필라멘트들이 없기 때문에 메모리 셀들을 통한 누설 전류가 감소될 수 있다. 본 개시물은 저항성 메모리 셀을 사용하여 설명되었지만, 본 개시물의 구조물들 및 방법들은 도전성 브리지 랜덤 액세스 메모리 소자들에 적용될 수 있으며, 그러한 애플리케이션들은 본 명세서에서 명시적으로 고려된다. 이제 본 개시물의 다양한 양상들이 첨부 도면들을 참조하여 상세하게 설명된다.
도 1을 참조하면, 본 개시물의 제1 실시예에 따른 제1 예시적 구조물이 예시된다. 제1 예시적인 구조물은 기판(8)을 포함하며, 이는 상업적으로 이용가능한 실리콘 기판과 같은 반도체 기판일 수 있다. 기판(8)은 적어도 그 상부에 반도체 재료 층(9)을 포함할 수 있다. 반도체 재료 층(9)은 벌크 반도체 기판의 표면 부분일 수도 있고, 또는 반도체 온 인슐레이터(SOI, semiconductor-on-insulator) 기판의 상단 반도체 층일 수도 있다. 일 실시예에서, 반도체 재료 층(9)은 단결정 실리콘과 같은 단결정 반도체 재료를 포함한다. 일 실시예에서, 기판(8)은 단결정 실리콘 재료를 포함하는 단결정 실리콘 기판을 포함할 수 있다.
실리콘 산화물과 같은 유전체 재료를 포함하는 쉘로우 트렌치 격리 구조물들(720)이 반도체 재료 층(9)의 상부 부분에 형성될 수 있다. 쉘로우 트렌치 격리 구조물(720)의 일부에 의해 측방향으로 둘러싸인 각각의 영역 내에, p 타입 웰들 및 n 타입 웰들과 같은 적합한 도핑된 반도체 웰들이 형성될 수 있다. 전계 효과 트랜지스터들(70A, 701)은 반도체 재료 층(9)의 상부면 위에 형성될 수 있다. 전계 효과 트랜지스터들(70A, 701)은 후속적으로 형성될 메모리 셀들의 2차원 어레이 내의 각각의 메모리 셀에 개별적으로 액세스하는 데 사용되는 액세스 트랜지스터들(70A)의 어레이를 포함할 수 있다. 또한, 전계 효과 트랜지스터들(70A, 701)은 주변 회로 내의 주변 전계 효과 트랜지스터들(701)을 포함할 수 있다. 예를 들어, 주변 전계 효과 트랜지스터들(701)은 후속적으로 형성될 비트 라인들에 비트 라인 바이어스 전압을 인가하도록 구성되는 비트 라인 드라이버들 및 판독 동작 동안 비트 라인들을 통해 흐르는 전류를 검출하도록 구성되는 감지 증폭기들을 포함할 수 있다.
예를 들어, 각각의 전계 효과 트랜지스터(70A, 701)는 소스 전극(732), 드레인 전극(738), 소스 전극(732)과 드레인 전극(738) 사이에서 연장되는 기판(8)의 표면 부분을 포함하는 반도체 채널(735), 및 게이트 구조물(750)을 포함할 수 있다. 반도체 채널(735)은 단결정 반도체 재료를 포함할 수 있다. 각각의 게이트 구조물(750)은 게이트 유전체 층(752), 게이트 전극(754), 게이트 캡 유전체(758) 및 유전체 게이트 스페이서(756)를 포함할 수 있다. 소스측 금속-반도체 합금 구역(742)은 각각의 소스 전극(732) 상에 형성될 수 있고, 드레인측 금속-반도체 합금 구역(748)은 각각의 드레인 전극(738) 상에 형성될 수 있다.
제1 예시적인 구조물은 메모리 셀들의 어레이가 후속적으로 형성될 수 있는 메모리 어레이 구역(100)을 포함할 수 있다. 제1 예시적인 구조물은 메모리 디바이스들의 어레이를 위한 금속 배선이 제공되는 주변 영역(200)을 더 포함할 수 있다. 일반적으로, CMOS 회로부(700) 내의 액세스 트랜지스터들(70A)은 각각의 금속 상호연결 구조물들의 세트에 의해 후속적으로 형성될 각각의 메모리 셀의 전극에 전기적으로 연결될 수 있다.
주변 영역(200) 내의 디바이스들(예컨대, 주변 전계 효과 트랜지스터들(701))은 후속적으로 형성될 메모리 셀들의 어레이를 동작시키는 기능들을 제공할 수 있다. 구체적으로, 주변 영역의 디바이스들은 메모리 셀들의 어레이의 프로그래밍 동작, 소거 동작, 및 감지(판독) 동작을 제어하도록 구성될 수 있다. 예를 들어, 주변 영역의 디바이스들은 감지 회로부 및/또는 프로그래밍 회로부를 포함할 수 있다. 반도체 재료 층(9)의 상부면 상에 형성된 디바이스들은 상보적 금속-산화물-반도체(CMOS) 트랜지스터들과 선택적으로 추가적인 반도체 소자들(예컨대, 저항기들, 다이오드들, 커패시터들 등)을 포함할 수 있으며, 통칭하여 CMOS 회로부(700)라고 지칭된다.
CMOS 회로부(700) 내의 하나 이상의 전계 효과 트랜지스터(70A, 701) 중 하나 이상은 기판(8) 내의 반도체 재료 층(9)의 일부를 포함하는 반도체 채널(735)을 포함할 수 있다. 반도체 재료 층(9)이 단결정 실리콘과 같은 단결정 반도체 재료를 포함하는 경우, CMOS 회로부(700) 내의 각각의 전계 효과 트랜지스터(70A, 701)의 반도체 채널(735)은 단결정 실리콘 채널과 같은 단결정 반도체 채널을 포함할 수 있다. 일 실시예에서, CMOS 회로부(700) 내의 복수의 액세스 트랜지스터들(70A)은 후속적으로 형성될 각각의 메모리 셀의 노드에 전기적으로 연결되는 각각의 노드를 포함할 수 있다.
일 실시예에서, 기판(8)은 단결정 실리콘 기판을 포함할 수 있고, 전계 효과 트랜지스터들(701)은 반도체 채널로서 단결정 실리콘 기판의 각각의 부분을 포함할 수 있다. 본 명세서에서 사용되는 "반도체" 엘리먼트는 1.0 x 10-6 S/cm 내지 1.0 x 105 S/cm 범위의 전기 전도도를 갖는 엘리먼트를 지칭한다. 본 명세서에서 사용되는 "반도체 재료"는 내부에 전기 도펀트들이 없는 상태에서 1.0 x 10-6 S/cm 내지 1.0 x 105 S/cm 범위의 전기 전도도를 갖는 재료를 지칭하며, 전기 도펀트로 적절히 도핑 시 1.0 S/cm 내지 1.0 x 105 S/cm 범위의 전기 전도도를 갖는 도핑된 재료를 제조할 수 있다.
유전체 재료 층들 내에 형성된 다양한 금속 상호연결 구조물들이 후속하여 기판(8) 및 그 위의 반도체 소자들(예컨대, 전계 효과 트랜지스터들(70A, 701)) 위에 형성될 수 있다. 예시적인 예에서, 유전체 재료 층들은, 예를 들어, 소스 및 드레인에 연결된 콘택 구조물을 둘러싸는 층일 수 있는 제1 유전체 재료 층(601), 제1 상호연결 레벨 유전체 재료 층(610), 및 제2 상호연결 레벨 유전체 재료 층(620)을 포함할 수 있다. 금속 상호연결 구조물들은 제1 유전체 재료 층(601)에 형성되고 CMOS 회로부(700)의 각각의 컴포넌트에 접촉하는 디바이스 콘택 비아 구조물(612), 제1 상호연결 레벨 유전체 재료 층(610)에 형성되는 제1 금속 라인 구조물들(618), 제2 상호연결 레벨 유전체 재료 층(620)의 하부 부분에 형성된 제1 금속 비아 구조물들(622), 제2 상호연결 레벨 유전체 재료 층(620)의 상부 부분에 형성된 제2 금속 라인 구조물들(628), 제3 상호연결 레벨 유전체 재료 층(630)의 하부 부분에 형성된 제2 금속 비아 구조물들(632), 및 제3 상호연결 레벨 유전체 재료 층(630)의 상부 부분에 형성된 제3 금속 라인 구조물들(638)을 포함할 수 있다.
유전체 재료 층들(601, 610, 620, 630) 각각은 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 유기실리케이트 유리, 비정질 플루오르화 탄소, 이들의 다공성 변종들 또는 이들의 조합들과 같은 유전체 재료를 포함할 수 있다. 금속 상호연결 구조물들(612, 618, 622, 628, 632, 638) 각각은 적어도 하나의 도전성 재료를 포함할 수 있으며, 이는 금속성 라이너(예컨대, 금속성 질화물 또는 금속성 탄화물)와 금속성 충전 재료의 조합일 수 있다. 각각의 금속성 라이너는 TiN, TaN, WN, TiC, TaC 및 WC를 포함할 수 있고, 각각의 금속성 충전 재료 부분은 W, Cu, Al, Co, Ru, Mo, Ta, Ti, 이들의 합금들 및/또는 이들의 조합들을 포함할 수 있다. 개시물의 고려된 범위 내에서 다른 적합한 금속성 라이너 및 금속성 충전 재료가 또한 사용될 수 있다. 일 실시예에서, 제1 금속 비아 구조물들(622) 및 제2 금속 라인 구조물들(628)은 듀얼 다마신 프로세스에 의해 통합된 라인 및 비아 구조물들로 형성될 수 있다. 마찬가지로, 제2 금속 비아 구조물들(632) 및 제3 금속 라인 구조물들(638)은 듀얼 다마신 프로세스에 의해 통합된 라인 및 비아 구조물들로 형성될 수 있다. 유전체 재료 층들(601, 610, 620, 630)은 본 명세서에서 하위-레벨 유전체 재료 층들로 지칭된다. 하위 레벨 유전체 재료 층 내에 형성된 금속 상호연결 구조물들(612, 618, 622, 628, 632, 638)은 본 명세서에서 하위 레벨 금속 상호연결 구조물들로 지칭된다.
본 개시물은 메모리 셀들의 어레이가 제3 라인-및-비아-레벨 유전체 재료 층(630) 위에 형성될 수 있는 실시예를 사용하여 설명되지만, 메모리 셀들의 어레이가 다른 금속 상호연결 레벨에서 형성될 수 있는 실시예들이 본 명세서에서 명시적으로 고려된다.
일 실시예에서, 균일한 두께를 갖는 평면 유전체 재료 층이 하위-레벨 유전체 재료 층들(601, 610, 620, 630) 위에 형성될 수 있다. 평면 유전체 재료 층은 본 명세서에서 하위 비아-레벨 유전체 층(645)으로 지칭된다. 하위 비아-레벨 유전체 층(645)은 유전체 재료를 포함한다. 일 실시예에서, 하위 비아-레벨 유전체 층(645)은 초저-k(ELK, extremely low-k) 유전체 재료를 포함할 수 있다. 일 실시예에서, 하위 비아-레벨 유전체 층(645)은 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 유기실리케이트 유리, 다공성 유전체 재료, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 산탄화물, 및 실리콘 탄질화물로부터 선택된 적어도 하나의 유전체 재료를 포함하고 그리고/또는 본질적으로 그러한 적어도 하나의 유전체 재료로 구성된다. 하위 비아-레벨 유전체 층(645)은 예를 들어 화학 기상 증착에 의해 성막될 수 있다. 하위 비아-레벨 유전체 층(645)의 두께는 20 nm 내지 300 nm의 범위에 있을 수 있지만, 더 적거나 더 큰 두께들이 또한 사용될 수 있다.
일반적으로, 상호연결 레벨 유전체 층들(예컨대, 하위-레벨 유전체 재료 층(601, 610, 620, 630)) 내에 내장된 금속 상호연결 구조물들(여기서, 하위-레벨 금속 상호연결 구조물들(612, 618, 622, 628, 632, 638)로 지칭됨)이 반도체 소자들 위에 형성될 수 있다. 하위 비아-레벨 유전체 층(645)은 상호접속-레벨 유전체 층들 위에 형성될 수 있다.
도 2a 내지 도 2c를 참조하면, 포토레지스트 층(미도시)이 하위 비아-레벨 유전체 층(645) 위에 도포될 수 있고, 개구부들의 2차원 어레이를 형성하도록 리소그래피 방식으로 패터닝될 수 있다. 개구부들의 2차원 어레이는 제1 수평 방향(hd1)을 따라 제1 피치를 가질 수 있고, 제2 수평 방향(hd2)을 따라 제2 피치를 가질 수 있다. 포토레지스트 층 내의 개구부들 각각은 원형, 난형(oval), 타원형, 직사각형, 둥근 직사각형 또는 주변부가 닫혀 있는 임의의 다른 2차원 곡선 형상의 수평 단면 형상을 가질 수 있다. 하위 비아-레벨 유전체 층(645)을 통해 포토레지스트 층 내의 개구부들의 패턴을 전사하기 위해 이방성 에칭 프로세스가 수행될 수 있다. 각각의 하위-레벨 금속 상호연결 구조물의 상부면(예컨대, 예시된 예에서 각각의 제3 금속 라인 구조물(638)의 상부면)은 하위 비아-레벨 유전체 층(645)을 통해 각각의 개구부의 하단에서 물리적으로 노출될 수 있다. 포토레지스트 층은 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
개구부들의 2차원 어레이는 적어도 하나의 금속성 충전 재료로 채워질 수 있다. 일 실시예에서, 적어도 하나의 금속성 충전 재료는 금속성 배리어 재료를 포함하는 금속성 라이너 층과 금속성 충전 재료를 포함하는 금속성 충전 재료 층의 조합을 포함할 수 있다. 금속성 라이너 층은 TiN, TaN, WN, TiC, TaC, WC 또는 이들의 스택과 같은 금속성 배리어 재료를 포함할 수 있으며, 화학 기상 증착 또는 물리적 기상 증착에 의해 성막될 수 있다. 금속성 라이너 층의 두께는 1 nm 내지 30 nm의 범위에 있을 수 있지만, 더 적거나 더 큰 두께들이 또한 사용될 수 있다. 금속성 충전 재료 층은 W, Cu, Al, Co, Ru, Mo, Ta, Ti, 이들의 합금들 및/또는 이들의 조합들을 포함할 수 있다. 화하기 기계적 연마(CMP, Chemical Mechanical Polishing) 프로세스와 같은 평탄화 프로세스가 수행되어 하위 비아-레벨 유전체 층(645)의 상부면을 포함하는 수평면 위에 놓이는 금속성 라이너 층 및 금속성 충전 재료 층의 부분들을 제거할 수 있다.
적어도 하나의 금속성 재료의 각각의 나머지 부분은 각각의 하위-레벨 금속 상호연결 구조물(예컨대, 예시된 실시예에서 각각의 제3 금속 라인 구조물(638)의 상부면)과 전기적으로 접촉하는 하단 연결 비아 구조물(15)을 포함한다. 하단 연결 비아 구조물들(15)의 2차원 어레이는 하위 비아-레벨 유전체 층(645) 내에 형성될 수 있다. 일반적으로, 각각의 하단 연결 비아 구조물(15)의 수평 단면 형상은 폐쇄된 주변부를 갖는 임의의 2차원 형상일 수 있다. 예를 들어, 하단 연결 비아 구조물들(15)의 수평 단면 형상들은 원형, 난형, 타원형, 직사각형, 둥근 직사각형, 또는 주변부가 폐쇄된 임의의 2차원 곡선 형상일 수 있다. 다른 형상들은 개시물의 고려된 범위 내에 있다. 하단 연결 비아 구조물들(15)의 상부면들은 하위 비아-레벨 유전체 층(645)의 상부면과 동일 평면에 있을 수 있다. 하단 연결 비아 구조물들(15)의 제1 수평 방향(hd1)을 따른 주기성은 제1 피치(p1)일 수 있다. 제2 수평 방향(hd2)을 따른 하단 연결 비아 구조물들(15)의 주기성은 여기서 제2 피치(p2)로 지칭된다.
도 3을 참조하면, 하위 비아-레벨 유전체 층(645) 위에 에칭 스탑 유전체 재료 층(18)이 형성될 수 있다. 에칭 스탑 유전체 재료 층(18)은 메모리 셀들을 패터닝하기 위해 후속적으로 사용될 이방성 에칭 프로세스를 위한 에칭 스탑 구조물로서 사용될 수 있는 유전체 재료를 포함한다. 일 실시예에서, 에칭 스탑 유전체 재료 층(18)은 실리콘 탄화물, 실리콘 질화물, 또는 실리콘 탄화물 질화물과 같은 재료를 포함하고 그리고/또는 본질적으로 그러한 재료로 구성된다. 일 실시예에서, 에칭 스탑 유전체 재료 층(18)은 실리콘 탄화물을 포함하고 그리고/또는 본질적으로 그러한 재료로 구성된다. 에칭 스탑 유전체 재료 층(18)의 두께는 6 nm 내지 30 nm와 같이 3 nm 내지 60 nm의 범위에 있을 수 있지만, 더 적거나 더 큰 두께가 또한 사용될 수 있다. 에칭 스탑 유전체 재료 층(18)은 예를 들어 화학 기상 증착에 의해 형성될 수 있다. 일반적으로, 에칭 스톱 유전체 재료 층(18)은 금속 상호연결 구조물들(612, 618, 622, 628, 632, 638, 15) 위에 있다.
포토레지스트 층(19)은 에칭 스탑 유전체 재료 층(18) 위에 도포될 수 있고, 개구부들의 주기적인 2차원 어레이를 형성하기 위해 리소그래피 방식으로 패터닝될 수 있다. 포토레지스트 층(19) 내의 각각의 개구부는 각각의 아래 놓인 하단 연결 비아 구조물(15)의 상부면의 영역 내에 형성될 수 있다. 개구부들의 주기적 2차원 어레이는 하단 연결 비아 구조물들(15)의 2차원 어레이와 동일한 주기성을 가질 수 있다.
도 4를 참조하면, 포토레지스트 층(19) 내의 개구부들의 패턴을 에칭 스탑 유전체 재료 층(18)을 통해 전사하기 위해 이방성 에칭 프로세스가 수행될 수 있다. 개구부들의 2차원 어레이는 에칭 스탑 유전체 재료 층(18)을 통해 형성될 수 있다. 포토레지스트 층(19)은 예를 들어 애싱에 의해 후속적으로 제거될 수 있다. 하단 연결 비아 구조물(15)의 상부면은 에칭 스탑 유전체 재료 층(18)을 통해 각각의 개구부의 하단에서 물리적으로 노출될 수 있다.
재료 층들의 층 스택은 하단 연결 비아 구조물들(15)의 물리적으로 노출된 표면들 및 에칭 스탑 유전체 재료 층(18) 위에 후속적으로 성막될 수 있다. 본 개시물의 일 양상에 따라, 층 스택은, 아래로부터 위로, 적어도 하나의 선택적 하부 금속성 배리어 층(22L), 제1 전극 층(24L), 메모리 막 재료 층(26L), 제2 전극 층(28L), 적어도 하나의 선택적 상단 금속성 배리어 층(29L), 및 하드 마스크 층(30L)을 포함할 수 있다. 집합적으로, 적어도 하나의 선택적 하단 금속성 배리어 층(22L), 제1 전극 층(24L), 메모리 재료 층(26L), 제2 전극 층(28L), 적어도 하나의 선택적 상단 금속성 배리어 층(29L)을 포함하는 층 스택은 메모리 셀 스택(20L)을 나타낼 수 있다.
적어도 하나의 선택적 하단 금속성 배리어 층(22L)은 티타늄 질화물, 탄탈룸 질화물, 텅스텐 질화물, 몰리브덴 질화물, 티타늄, 탄탈룸 및/또는 텅스텐과 같은 적어도 하나의 금속성 배리어 재료를 포함한다. 예시적인 예에서, 적어도 하나의 선택적 하단 금속성 배리어 층(22L)은 아래로부터 위로, 제1 하단 금속성 배리어 층(221L), 제2 하단 금속성 배리어 층(222L), 및 제3 하단 금속성 배리어 층(223L)을 포함하는 층 스택을 포함할 수 있다. 예시적인 예에서, 제1 하단 금속성 배리어 층(221L)은 티타늄 질화물을 포함할 수 있고, 제2 하단 금속성 배리어 층(222L)은 탄탈룸을 포함할 수 있으며, 제3 하단 금속성 배리어 층(223L)은 탄탈룸 질화물을 포함할 수 있다. 적어도 하나의 하단 금속성 배리어 층(22L)의 총 두께는 6 nm 내지 30 nm와 같이 3 nm 내지 60 nm 범위에 있을 수 있지만, 더 적거나 더 큰 두께가 또한 사용될 수 있다. 적어도 하나의 하단 금속성 배리어 층(22L) 각각은 물리 기상 증착 또는 화학 기상 증착에 의해 성막될 수 있다.
제1 전극 층(24L)(하단 전극 층으로 또한 지칭될 수 있음)은 티타늄 질화물, 탄탈룸, 텅스텐, 백금, 루테늄, 이리듐, 몰리브덴, 니오븀, 레늄, 오스뮴, 또는 용융 온도가 섭씨 1,500도 초과인 다른 원소 금속과 같은 금속성 재료를 포함한다. 제1 전극 층(24L)의 두께는 6 nm 내지 30 nm와 같이 3 nm 내지 60 nm의 범위에 있을 수 있지만, 더 적거나 더 큰 두께가 또한 사용될 수 있다. 제1 전극 층(24L)은 물리 기상 증착 또는 화학 기상 증착에 의해 성막될 수 있다.
메모리 재료 층(26L)은 적어도 하나의 유전체 금속 산화물 층(261L, 262L)을 포함한다. 본 개시물의 일 양상에 따라, 적어도 하나의 유전체 금속 산화물 층(261L, 262L) 각각은 적어도 하나의 필라멘트 형성 유전체 금속 산화물 재료를 포함하고/포함하거나 본질적으로 그로 구성된다. 본 명세서에서 사용되는 바와 같이, 필라멘트 형성 유전체 금속 산화물 재료는 각각의 임계 전계 강도보다 큰 크기를 갖는 전기장을 생성하는 전기 바이어스의 인가 시, 산소 결핍 구역들의 필라멘트들(즉, 산소 결핍 필라멘트들)을 형성할 수 있는 유전체 금속 산화물 재료를 지칭한다. 일 실시예에서, 적어도 하나의 유전체 금속 산화물 층(261L, 262L) 내의 적어도 하나의 필라멘트 형성 유전체 금속 산화물 재료 각각은 비화학양론적 산소 결핍 유전체 금속 산화물 재료이다.
예시적인 예에서, 적어도 하나의 유전체 금속 산화물 층(261L, 262L)은 제1 유전체 금속 산화물 층(261L) 및 제2 유전체 금속 산화물 층(262L)의 층 스택을 포함할 수 있다. 제1 유전체 금속 산화물 층(261L)은 적어도 하나의 제1 금속의 유전체 금속 산화물을 포함하는 제1 유전체 금속 산화물 재료를 포함하고/포함하거나 본질적으로 그로 구성된다. 제2 유전체 금속 산화물 층(262L)은 적어도 하나의 제2 금속의 유전체 금속 산화물을 포함하는 제2 유전체 금속 산화물 재료를 포함하고/포함하거나 본질적으로 그로 구성된다. 제2 유전체 금속 산화물 재료는 제1 유전체 금속 산화물 재료와 재료 조성이 상이할 수 있다. 일 실시예에서, 적어도 하나의 제2 금속은 적어도 하나의 제1 금속에 존재하지 않는 금속성 원소의 존재에 의해 또는 적어도 하나의 제1 금속에 존재하는 금속성 원소의 부재에 의해 적어도 하나의 제1 금속과 상이하다.
일 실시예에서, 적어도 하나의 유전체 금속 산화물 층(261L, 262L) 내의 하나의, 복수의 및/또는 각각의 유전체 금속 산화물 재료는 이원 산화물 재료, 즉 단일 금속 원소와 산소의 화합물인 각각의 필라멘트 형성 금속 산화물 재료를 포함하고/포함하거나 그로 구성될 수 있다. 예를 들어, 적어도 하나의 유전체 금속 산화물 층(261L, 262L) 내의 하나의, 복수의 및/또는 각각의 유전체 금속 산화물 재료는 HfO2(1-α), Ta2O5(1-β) 및 Y2O3(1-γ)로부터 선택된 재료를 포함할 수 있고/있거나 그로 구성될 수 있다. 이 실시예에서, α, β 및 γ 각각은 독립적으로 1.0 x 10-6 내지 1.0 x 10-1 범위에 있을 수 있다.
일 실시예에서, 적어도 하나의 유전체 금속 산화물 층(261L, 262L) 내의 하나의, 복수의 및/또는 각각의 유전체 금속 산화물 재료는 삼원 산화물 재료, 즉 2개의 금속 원소들과 산소의 화합물인 각각의 필라멘트 형성 금속 산화물 재료를 포함하고/포함하거나 그로 구성될 수 있다. 이러한 삼원 필라멘트 형성 금속 산화물 재료의 비제한적인 예들은 하프늄 실리케이트(HfSiOx), 하프늄 지르코네이트(HfZrOx), 바륨 티타네이트(BaTiO3), 납 티타네이트(PbTiO3), 스트론튬 티타네이트(SrTiO3), 칼슘 망가나이트(CaMnO3), 비스무트 페라이트(BiFeO3), 도핑된 HfO2(Si, Zr, Y, Al, Gd, Sr, La, Sc, Ge 등으로부터 선택된 도펀트 포함), 및 HfO2(1-α), Ta2O5(1-β) 및 Y2O3(1-γ)의 합금들을 포함한다.
일 실시예에서, 적어도 하나의 유전체 금속 산화물 층(261L, 262L) 내의 복수의 및/또는 각각의 유전체 금속 산화물 재료는 사원 산화물 재료, 즉 3개의 금속 원소들과 산소의 화합물인 각각의 필라멘트 형성 금속 산화물 재료를 포함하고/포함하거나 그로 구성될 수 있다. 이러한 사원 필라멘트 형성 금속 산화물 재료의 비제한적인 예들은 납 지르코네이트 티타네이트(PZT: PbZrxTiyOz), 바륨 스트론튬 티타네이트(BaSrTiOx), 스트론튬 비스무트 탄탈레이트(SBT: SrBi2Ta2O9), 및 앞서 열거한 이원 필라멘트 형성 금속 산화물 재료들 및/또는 삼원 필라멘트 형성 금속 산화물 재료들의 합금들을 포함한다.
일반적으로, 이 프로세싱 단계에서 형성된 적어도 하나의 유전체 금속 산화물 층(261L, 262L)에는 불소 원자들 및 질소 원자들이 없을 않을 수 있고/있거나 미량 수준(예컨대, 원자 농도가 백만분의 0.1 미만)에서만 불소 원자들 또는 질소 원자들을 포함할 수 있다. 적어도 하나의 유전체 금속 산화물 층(261L, 262L)은 물리 기상 증착 또는 화학 기상 증착과 같은 당업자에게 공지된 임의의 적합한 성막 프로세스에 의해 형성될 수 있다. 메모리 재료 층(26L)의 두께는4 nm 내지 60 nm, 예컨대 6 nm 내지 30 nm의 범위에 있을 수 있지만, 더 적거나 더 큰 두께가 또한 사용될 수 있다. 메모리 재료 층이 제1 유전체 금속 산화물 층(261L) 및 제2 유전체 금속 산화물 층(262L)의 층 스택과 같은 복수의 유전체 금속 산화물 층들의 층 스택을 포함하는 실시예들에서, 각각의 유전체 산화물 층(261L 또는 262L)의 두께는 1 nm 내지 50 nm의 범위에 있을 수 있지만, 더 적은 및 더 큰 두께들도 또한 사용될 수 있다.
제2 전극 층(28L)(상단 전극 층으로 또한 지칭될 수 있음)은 티타늄 질화물, 탄탈룸, 텅스텐, 백금, 루테늄, 이리듐, 몰리브덴, 니오븀, 레늄, 오스뮴, 또는 용융 온도가 섭씨 1,500도 초과인 다른 원소 금속과 같은 금속성 재료를 포함한다. 제2 전극 층(28L)의 두께는 6 nm 내지 30 nm와 같이 3 nm 내지 60 nm의 범위에 있을 수 있지만, 더 적거나 더 큰 두께가 또한 사용될 수 있다. 제2 전극 층(28L)은 물리 기상 증착 또는 화학 기상 증착에 의해 성막될 수 있다.
적어도 하나의 선택적 상단 금속성 배리어 층(29L)은 티타늄 질화물, 탄탈룸 질화물, 텅스텐 질화물, 몰리브덴 질화물, 티타늄, 탄탈룸 및/또는 텅스텐과 같은 적어도 하나의 금속성 배리어 재료를 포함한다. 예시적인 예에서, 적어도 하나의 선택적 상단 금속성 배리어 층(29L)은 아래로부터 위로, 제1 상단 금속성 배리어 층(291L), 제2 상단 금속성 배리어 층(292L)을 포함하는 층 스택을 포함할 수 있다. 예시적인 예에서, 제1 상단 금속성 배리어 층(291L)은 티타늄 질화물을 포함할 수 있고, 제2 상단 금속성 배리어 층(292L)은 탄탈룸 질화물을 포함할 수 있다. 적어도 하나의 상단 금속성 배리어 층(29L)의 총 두께는 6 nm 내지 30 nm와 같이 3 nm 내지 60 nm 범위에 있을 수 있지만, 더 적거나 더 큰 두께가 또한 사용될 수 있다. 적어도 하나의 상단 금속성 배리어 층(29L) 각각은 물리 기상 증착 또는 화학 기상 증착에 의해 성막될 수 있다.
하드 마스크 층(30L)은 적어도 하나의 선택적 상단 금속성 배리어 층(29L) 위에 성막될 수 있다. 하드 마스크 층(30L)은 후속 이방성 에칭 프로세스 동안 아래 놓인 재료 층을 보호할 수 있는 재료를 포함한다. 하드 마스크 층(30L)은 티타늄 질화물과 같은 금속성 재료를 포함할 수 있거나, 또는 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 산질화물 및/또는 유전체 금속 산화물(예컨대, 이에 제한되는 것은 아니지만, 티타늄 산화물 및 알루미늄 산화물과 같은)과 같은 유전체 재료를 포함할 수 있다. 하드 마스크 층(30L)의 두께는 20 nm 내지 200 nm, 예컨대 30 nm 내지 100 nm의 범위에 있을 수 있지만, 더 적거나 더 큰 두께가 또한 사용될 수 있다. 하드 마스크 층(30L)은 화학 기상 증착 또는 물리 기상 증착에 의해 성막될 수 있다.
층 스택 내의 층들(즉, 22L, 24L, 26L, 28L, 29L, 30L) 중 하나의 층, 복수의 층들 및/또는 각각의 층은 에칭 스탑 유전체 재료 층(18) 내의 각각의 개구부 주위에 볼록한 표면 세그먼트들을 제공하는 컨포멀 프로파일로 형성될 수 있다.
도 5를 참조하면, 포토레지스트 층은 하드 마스크 층(30L) 위에 도포될 수 있고, 리소그래피적으로 패터닝되어 패터닝된 포토레지스트 층(37)을 형성할 수 있다. 패터닝된 포토레지스트 층(37)은 하단 연결 비아 구조물들(15) 중의 각각의 하단 연결 비아 구조물 위에 놓이는 이산 포토레지스트 재료 부분들의 2차원 주기적 어레이를 포함할 수 있다. 따라서, 이산 포토레지스트 재료 부분들의 2차원 주기적 어레이는 하단 연결 비아 구조물들(15)의 2차원 어레이와 동일한 2차원 주기성을 가질 수 있다. 각각의 개별 포토레지스트 재료 부분들은 에칭 스탑 유전체 재료 층(18) 내의 각각의 아래 놓인 개구부와 면적 중첩을 가질 수 있다. 일 실시예에서, 개별 포토레지스트 재료 부분 각각은 평면도(즉, 탑-다운 뷰)에서 에칭 스탑 유전체 재료 층(18) 내의 아래 놓인 개구부의 주변부에 대해 외측으로 측방향으로 오프셋되는 주변부를 가질 수 있다.
도 6a 및 도 6b를 참조하면, 패터닝된 포토레지스트 층(37)의 개별 포토레지스트 재료 부분들의 2차원 어레이의 패턴이 제1 이방성 에칭 프로세스를 수행함으로써 하드 마스크 층(30L)을 통해 전사될 수 있다. 하드 마스크 층(30L)은 제1 이방성 에칭 프로세스에 의해 하드 마스크 캡들(30)의 2차원 어레이로 패터닝될 수 있다. 패터닝된 포토레지스트 층(37)은 예를 들어 애싱에 의해 후속적으로 제거될 수 있다. 대안적으로, 패터닝된 포토레지스트 층(37)은 제1 이방성 에칭 프로세스 동안 부수적으로 소모될 수 있다. 또 다른 대안으로, 패터닝된 포토레지스트 층(37)의 제1 부분들은 제1 이방성 에칭 프로세스 동안 부수적으로 소모될 수 있고, 패터닝된 포토레지스트 층(37)의 나머지 부분들은 후속하는 제2 이방성 에칭 프로세스 동안 제거될 수 있다.
제 2 이방성 에칭 프로세스는 하드 마스크 캡들(30)의 2차원 어레이 내의 패턴을 적어도 하나의 선택적 상단 금속성 배리어 층(29L), 제2 전극 층(28L), 메모리 재료 층(26L), 제1 전극 층(24L) 및 적어도 하나의 선택적 하단 금속성 배리어 층(22L)을 통해 전사하기 위해 수행될 수 있다. 적어도 하나의 선택적 상단 금속성 배리어 층(29L)(사용되는 경우)의 각각의 패터닝된 부분은 적어도 하나의 선택적 상단 금속성 배리어 플레이트(29)를 포함한다. 제2 전극 층(28L)의 각각의 패터닝된 부분은 제2 전극(28)을 포함한다. 메모리 재료 층(26L)의 각각의 패터닝된 부분은 메모리 막(26)을 포함한다. 제1 전극 층(24L)의 각각의 패터닝된 부분은 제1 전극(24)을 포함한다. 적어도 하나의 선택적 상단 금속성 배리어 층(21L)(사용되는 경우)의 각각의 패터닝된 부분은 적어도 하나의 선택적 하단 금속성 배리어 플레이트(22)를 포함한다.
일 실시예에서, 선택적 하단 금속성 배리어 플레이트(22)는 제1 하단 금속성 배리어 플레이트(221)(제1 하단 금속성 배리어 층(221L)의 패터닝된 부분임), 제2 하단 금속성 배리어 플레이트(222)(제2 하단 금속성 배리어 층(222L)의 패터닝된 부분임) 및 제3 하단 금속성 배리어 플레이트(223)(제3 하단 금속성 배리어 층(223L)의 패터닝된 부분임)의 스택을 포함할 수 있다. 메모리 막(26)은 산소 결핍 필라멘트-형성 유전체 금속 산화물 재료를 포함하는 적어도 하나의 유전체 금속 산화물 층을 포함한다. 예를 들어, 메모리 막(26)은 제1 유전체 금속 산화물 층(도 4의 프로세싱 단계들에서 형성된 제1 유전체 금속 산화물 층(261L)의 패터닝된 부분임) 및 제2 유전체 금속 산화물 층(도 4의 프로세싱 단계들에서 형성된 제2 유전체 금속 산화물 층(262L)의 패터닝된 부분임)을 포함하는 층 스택을 포함할 수 있다. 일 실시예에서, 선택적 상단 금속성 배리어 플레이트(29)는 제1 상단 금속성 배리어 플레이트(291)(제1 상단 금속성 배리어 층(291L)의 패터닝된 부분임) 및 제2 상단 금속성 배리어 플레이트(292)(제2 상단 금속성 배리어 층(292L)의 패터닝된 부분임)의 스택을 포함할 수 있다.
일반적으로, 패터닝된 에칭 마스크 층(37)의 영역 외부에 위치되는 제2 전극 층(28L), 메모리 재료 층(26L) 및 제1 전극 층(24L)의 부분들은 제2 이방성 에칭 프로세스 동안 이방성으로 에칭될 수 있다. 제2 전극 층(28L), 메모리 재료 층(26L) 및 제1 전극 층(24L)의 나머지 부분들은 제2 전극들(28), 메모리 막들(26) 및 제1 전극들(24)을 포함한다.
적어도 하나의 선택적 하단 금속성 배리어 플레이트(22), 제1 전극(24), 메모리 막(26), 상단 전극(28) 및 적어도 하나의 선택적 상단 금속성 배리어 플레이트(29)의 각각의 연속적인 세트는 메모리 셀(20)을 구성한다. 메모리 셀들(20)의 2차원 주기적 어레이가 형성될 수 있다. 메모리 셀들(20)의 2차원 주기적 어레이는 제1 수평 방향(hd1)을 따라 제1 피치(p1)를 그리고 제2 수평 방향(hd2)을 따라 제2 피치를 가질 수 있다. 일 실시예에서, 메모리 막(26)과 제1 전극(24) 사이의 각각의 제1 계면은 수평 중앙 세그먼트, 제1 전극(24)의 볼록한 표면이 메모리 막(26)의 오목한 표면과 접촉하는 윤곽(contoured) 환형 세그먼트, 및 윤곽 환형 세그먼트의 외측 주변부에 인접한 수평 환형 세그먼트를 포함할 수 있다. 메모리 막(26)과 제2 전극(28) 사이의 각각의 제2 계면은 수평 중앙 세그먼트, 제2 전극(28)의 오목한 표면이 메모리 막(26)의 볼록한 표면과 접촉하는 윤곽 환형 세그먼트, 및 윤곽 환형 세그먼트의 외측 주변부에 인접한 수평 환형 세그먼트를 포함할 수 있다.
일 실시예에서, 메모리 셀(20) 내의 엘리먼트들의 모든 측벽들은 수직적으로 일치할 수 있으며, 즉 동일한 수직 평면 내에 위치될 수 있다. 따라서, 각각의 메모리 셀(20) 내에서, 적어도 하나의 선택적 하단 금속성 배리어 플레이트(22)의 측벽 또는 측벽들, 제1 전극(24)의 측벽 또는 측벽들, 메모리 막(26)의 측벽 또는 측벽들, 상부 전극(28)의 측벽 또는 측벽들, 및 적어도 하나의 선택적 상단 금속성 배리어 플레이트(29)의 측벽 또는 측벽들이 수직으로 일치할 수 있다. 메모리 셀(20)이 원형의 수평 단면 형상을 갖는 예시적인 실시예에서, 수직 평면은 원통형의 수직 평면일 수 있다.
일 실시예에서, 제2 이방성 에칭 프로세스는 에칭 스탑 유전체 재료 층(18)의 재료에 대해 선택적인 에칭 케미스트리를 이용할 수 있다. 그러나, 에칭 스탑 유전체 재료 층(18)의 상단 부분의 부수적 에칭은 제2 이방성 에칭 프로세스의 마지막 부분에서 발생할 수 있다. 일 실시예에서, 에칭 스탑 유전체 재료 층(18)은 제1 전극들(24) 각각 아래에 놓이고, 수평으로 연장된 부분 및 수직으로 돌출된 부분들의 2차원 어레이를 포함한다. 수직 돌출 부분들 각각은 제1 전극(24)의 측벽과 수직으로 일치하는 측벽을 포함하고 수평 연장 부분의 주변부에 인접한 하단 주변부(P)를 갖는다. 에칭 스탑 유전체 재료 층(18)은 평면에서 볼 때 제1 전극들(24) 각각의 영역 내에 그를 관통하는 개구부를 포함한다.
일반적으로, 각각의 메모리 막(26)은 메모리 재료 층(26L)에 제공되는 것과 같은 적어도 하나의 비화학량론적 산소 결핍 유전체 금속 산화물 재료를 포함한다. 그러나, 메모리 막들(26)의 물리적으로 노출된 표면은 제2 이방성 에칭 프로세스 동안 도입되는 구조적 및/또는 조성적 결함들을 포함할 수 있다. 이러한 결함들 중 일부는 예를 들어 임계 전계 크기 미만의 크기를 갖는 전기장 하에서 산소 결핍 필라멘트들을 조기 형성할 수 있고, 산소 결핍 필라멘트들의 제거에 불리한(따라서 결함 없는 유전체 금속 산화물들을 위해 산소 결핍 필라멘트들을 제거하기에 충분해야 하는 전기장이 인가되더라도 산소 결핍 필라멘트들을 완전히 제거하지 않는) 조건들을 제공한다. 또한, 이러한 결함들은 정상적인 동작 조건들 하에서 메모리 셀들(20)에 대한 누설 경로들로서 기능한다.
도 7을 참조하여 본 개시물의 일 상에 따라, 패시베이션 플라즈마 처리 프로세스가 메모리 막들(26)의 표면 구역들을 패시베이션하기 위해 수행될 수 있다. 제2 이방성 에칭 프로세스 동안 발생하는 결함들은 패시베이션 플라즈마 처리 프로세스 동안 제공되는 패시베이션 엘리먼트들로 산소 원자들을 대체하여 패시베이션된다. 일 실시예에서, 패시베이션 플라즈마 처리 프로세스는 불소 가스 플라즈마 또는 질소 가스 플라즈마를 사용한다. 가스 플라즈마 처리 온도는 예를 들어, 40℃ 내지 75℃ 범위에 있을 수 있지만, 더 낮거나 더 높은 플라즈마 처리 온도들이 또한 사용될 수 있다. 가스 플라즈마 출력은 프로세스 챔버에서 프로세싱되는 반도체 웨이퍼의 사이즈에 의존하며, 일반적으로 200 와트 내지 1,500 와트의 범위에 있지만 이보다 낮거나 높은 가스 플라즈마 출력들도 또한 사용될 수 있다. 불소 가스 또는 질소 가스는 패시베이션 플라즈마 처리 프로세스 동안에 프로세스 챔버 내로 유동할 수 있다. 패시베이션 플라즈마 처리 프로세스 동안의 게이트 유량은 분당 10 sccm(standard cubit centimeters per minute) 내지 200 sccm의 범위에 있을 수 있지만, 더 낮거나 더 높은 게이트 유량들도 또한 사용될 수 있다.
일반적으로, 메모리 막들(26)의 재료 및 가스 플라즈마 내의 가스의 종은, 메모리 막들(26)의 금속 원소(들)과 가스 플라즈마로부터 제공되는 불소 원자들 또는 산소 원자들 사이의 원자 결합 강도가 금속 원소들과 산소 원자들 사이의 원자 결합 강도보다 크도록 선택될 수 있다. 따라서, 패시베이션 플라즈마 처리 프로세스 동안 메모리 막들(26)의 표면 부분들에서 산소 원자들이 불소 원자들 또는 질소 원자들로 치환될 때, 패시베이션 플라즈마 처리 프로세스 후에 메모리 막들(26)이 산소를 포함하는 대기에 노출되더라도 메모리 막들(26)의 표면 부분들 내의 불소 원자들 또는 질소 원자들이 산소 원자들로 치환되지 않는다.
각각의 메모리 막(26)은 패시베이션 플라즈마 처리에 의해 재료 구성이 실질적으로 영향을 받지 않는 중앙 영역(261C, 262C), 및 패시베이션 플라즈마 처리 프로세스에 의해 산소 원자가 상당 부분 불소 원자들 또는 질소 원자들로 대체된 주변 영역(261P, 262P)을 포함한다. 주변 영역(261P, 262P)에서 패시베이션 원소(불소 또는 질소일 수 있음) 대 산소의 평균 원자 비율은 0.01 미만(및/또는 0.001 미만, 및/또는 0.0001 미만, 및/또는 1.0 x 10-5 미만, 및/또는 1.0 x 10-6 미만, 및/또는 1.0 x 10-7 미만)인 제1 수치로부터 0.05 초과인 제2 수치(및/또는 0.10 초과, 및/또는 0.5 초과, 및/또는 1.0 초과, 및/또는 2 초과, 및/또는 5 초과, 및/또는 10 초과)로 증가된다. 일 실시예에서, 각각의 메모리 막(26)의 각각의 주변 영역(261P, 262P)에서 패시베이션 원소(즉, 불소 원자 또는 질소 원자) 대 산소의 평균 원자 비율은 0.05 초과 및/또는 0.10 초과, 및/또는 0.5 초과, 및/또는 1.0 초과, 및/또는 2 초과, 및/또는 5 초과, 및/또는 10초과일 수 있다. 일 실시예에서, 각각의 메모리 막(26)의 중앙 영역(261C, 262C)은 0.01 미만(및/또는 0.001 미만, 및/또는 0.0001 미만, 및/또는 1.0 x 10-5 미만, 및/또는 1.0 x 10-6 미만, 및/또는 1.0 x 10-7 미만)인 패시베이션 원소 대 산소의 평균 원자 비율을 가질 수 있다. 일 실시예에서, 메모리 막(26)의 중앙 영역(261C, 262C)은 0.05 미만인 패시베이션 원소 대 산소의 원자비를 갖는 메모리 막(26)의 각각의 체적을 포함할 수 있고, 메모리 막(26)의 주변 영역(261P, 262P)은 0.05 초과 또는 무한대(즉, 산소 원자가 없는 상태)인 패시베이션 원소 대 산소의 원자 비율을 갖는 메모리 막(26)의 각각의 체적을 포함할 수 있다.
대안적인 실시예에서, 패시베이션 원소를 주변 영역(261P, 262P)에 도입하고 도 7의 구조물 또는 후속하여 설명될 구조물들의 임의의 주변 영역들을 형성하기 위해 비플라마 프로세스가 이용될 수 있다. 예를 들어, 메모리 막(26)의 주변 영역(261P, 262P)에 불소 원자들 또는 질소 원자들을 주입하기 위해 저에너지 각진(angled) 이온 주입 프로세스가 이용될 수 있다.
메모리 막(26)이 제1 유전체 금속 산화물 층(261) 및 제2 유전체 금속 산화물 층(262)의 스택을 포함하는 실시예들에서, 제1 유전체 금속 산화물 층(261)은 0.05 미만인 패시베이션 원소 대 산소의 원자비를 갖는 제1 중앙 영역(261C) 및 0.05 초과인 패시베이션 원소 대 산소의 원자비를 갖는 제1 주변 영역(261P)을 포함할 수 있고; 제2 유전체 금속 산화물 층(262)은 0.05 미만인 패시베이션 원소 대 산소의 원자비를 갖는 제2 중앙 영역(262C) 및 0.05 초과인 패시베이션 원소 대 산소의 원자비를 갖는 제2 주변 영역(262P)을 포함할 수 있다.
각각의 메모리 막(26)에서 주변 영역(261P, 262P)의 측방향 두께는 1 nm 내지 5 nm, 예컨대 2 nm 내지 4 nm의 범위에 있을 수 있지만, 더 적거나 더 큰 측방향 두께들이 또한 사용될 수 있다. 일 실시예에서, 메모리 막(26)의 각각의 주변 영역(261P, 262P)은 메모리 막(26)의 표면(즉, 측벽)으로부터의 거리에 따라 패시베이션 원소(불소 원자들 또는 질소 원자들일 수 있는)의 원자 농도가 감소하도록 패시베이션 원소 농도 그래디언트를 가질 수 있다.
본 개시물의 양상에 따라, 산소 원자들이 없거나 부분적으로 불소 원자들 또는 질소 원자들로 대체되는 주변 영역(261P, 262P)의 존재는 각각의 메모리 셀(20)의 주변 영역(261P, 262P) 내에서 도전성 필라멘트들의 형성을 억제한다. 몇몇 실시예들에서, 각각의 주변 영역(261P, 262P)의 외측 세그먼트는 산소 원자들이 없을 수 있다. 본 명세서에서 사용되는 바와 같이, 원소의 원자 퍼센트가 1.0 x 10-6% 미만(즉, 원자 분율로 1.0 x 10-8 미만)이거나 또는 물리적 부피 내에서 재료 조성을 확인하기 위해 당업자가 사용할 수 있는 분석 기기의 검출 한계 미만인 경우, 물리적 체적은 "원소가 없는" 상태이다. 그러한 무산소 표면 세그먼트의 측방향 두께는 1 nm 내지 4 nm의 범위에 있을 수 있지만, 더 적거나 더 큰 두께들이 또한 사용될 수 있다. 주변 영역(261P, 262P) 내의 산소 원자들의 부재 또는 감소는 메모리 셀(20)의 내구성을 증가시키고, 그 안에 산소 결핍 필라멘트들의 부재로 인한 셀 누설 전류를 감소시킨다.
도 8을 참조하면, 처리되지 않은 하프늄 산화물 표면로부터의 그리고 불소 플라즈마로 처리된 하프늄 산화물 표면으로부터의 예시적인 X-선 광방출 분광법(XPS, x-ray photoemission spectroscopy) 데이터가 나타난다. 제1 곡선(810)은 처리되지 않은 하프늄 산화물 표면으로부터의 XPS 데이터를 보여준다. 제2 곡선(820)은 불소 플라즈마로 처리된 하프늄 산화물 표면으로부터의 XPS 데이터를 보여준다. 이 실시예에서, 정규화된 금속-불소 결합(예를 들어, Hf-F) 강도는 약 1 내지 약 10 범위일 수 있다. XPS 데이터는 주변 영역(261P, 262P)이 불소 플라즈마에 의해 패시베이션되어 금속-산소 결합들의 상당 부분 및/또는 우세한 부분을 금속-불소 결합들로 대체할 수 있음을 보여준다. XPS 데이터는 하프늄 산화물 표면에 대한 불소 플라즈마 처리의 실시예를 예시하지만, 질소 플라즈마 및/또는 상기 논의된 다른 산소 결핍 필라멘트-형성 유전체 금속 산화물 재료들에도 동일한 현상이 발생할 것으로 믿어진다.
도 9a 및 도 9b를 참조하면, 상부 비아-레벨 유전체 재료 층(646)이 메모리 셀들(20)의 2차원 어레이 및 하드 마스크 캡들(30) 위에 형성될 수 있다. 상부 비아-레벨 유전체 재료 층(646)은 하위 비아-레벨 유전체 재료 층(645)에 사용될 수 있는 임의의 유전체 재료를 포함할 수 있다. 일 실시예에서, 상위 비아-레벨 유전체 재료 층(646)은 실리콘 산화물과 같은 평탄화가능 유전체 재료를 포함할 수 있거나, 스핀-온 유전체 재료와 같은 자기 평탄화 유전체 재료를 포함할 수 있다. 이 실시예에서, 상위 비아-레벨 유전체 재료 층(646)의 상부면은 평면 또는 반평면 표면으로 형성될 수 있다. 상위 비아-레벨 유전체 재료 층(646)의 두께는 상위 비아-레벨 유전체 재료 층(646)의 상부면이 하드 마스크 캡들(30)의 상부면들을 포함하는 수평면 위에 형성되도록 선택될 수 있다.
비아 캐비티들은 메모리 셀들(20)의 2차원 어레이 위에 그리고 주변 영역(200)의 금속 상호연결 구조물들(예컨대, 제3 금속 라인 구조물들(638)) 위에 형성될 수 있다. 상위 금속성 배리어 플레이트들(29)(또는 상단 전극들(28))의 상부면들은 메모리 어레이 구역(100) 내에 형성된 비아 캐비티들의 하단에서 물리적으로 노출될 수 있고, 아래 놓인 금속 상호연결 구조물들(예컨대, 제3 금속 라인 구조물들(638))의 상부면은 주변 영역(200) 내에 형성된 비아 캐비티들의 하단에서 물리적으로 노출될 수 있다. 적어도 하나의 금속성 재료(예컨대, 금속 배리어 라이너와 금속 충전 재료의 조합)가 비아 캐비티들 각각 내에 성막될 수 있고, 적어도 하나의 금속성 재료의 초과 부분들은 평탄화 프로세스에 의해 상위 비아-레벨 유전체 재료 층(646)의 상부면 위로부터 제거될 수 있다. 평탄화 프로세스는 화학 기계적 연마(CMP) 프로세스 또는 리세스 에칭 프로세스를 포함할 수 있다. 메모리 셀(20) 위에 놓이는 비아 캐비티를 채우는 적어도 하나의 금속성 재료의 각각의 남은 부분은 상단 연결 비아 구조물(35)을 구성한다. 주변 영역(200) 내의 비아 캐비티를 채우는 적어도 하나의 금속성 재료의 각각의 나머지 부분은 제3 금속 비아 구조물(642)을 구성한다. 각각의 상단 연결 비아 구조물(35)은 상단 금속성 배리어 플레이트들(29) 및/또는 상단 전극(28)에 접촉한다.
도 10a 및 도 10b를 참조하면, 라인-레벨 유전체 재료 층(647)이 상위 비아-레벨 유전체 층(646) 위에 성막될 수 있다. 하위 비아-레벨 유전체 재료 층(645), 에칭 스탑 유전체 재료 층(18), 상위 비아-레벨 유전체 재료 층(646), 및 라인-레벨 유전체 재료 층(647)의 조합은 제4 상호연결-레벨 유전체 재료 층(640)과 같은 상호연결-레벨 유전체 재료 층을 구성한다.
라인 캐비티들은 라인-레벨 유전체 재료 층(647) 내에 형성될 수 있고, 금속 라인 구조물들을 형성하기 위해 적어도 하나의 금속성 재료(예컨대, 금속 배리어 라이너와 금속 충전 재료의 조합)로 채워질 수 있으며, 이는 여기서 제4 금속 라인 구조물들(648)로 지칭된다. 일 실시예에서, 제4 금속 라인 구조물(648)의 서브세트는 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 비트 라인들(648B)을 포함할 수 있다. 비트 라인들(648B) 각각은 제1 수평 방향(hd1)을 따라 배열된 상단 연결 비아 구조물들(35)의 각각의 행에 접촉할 수 있다. 일 실시예에서, 비트 라인들(648B)은 제2 피치(P2)의 주기성을 갖고 제2 수평 방향(HD2)을 따라 주기적일 수 있다.
제1 예시적인 구조물은 반도체 구조물을 포함한다. 반도체 구조물은 각각의 제1 전극(24), 각각의 메모리 막(26), 및 기판(8) 위에 놓이는 각각의 제2 전극(28)을 포함하는 메모리 셀들(20)의 2차원 어레이를 포함한다. 스택들의 2차원 어레이 내의 각각의 메모리 막(26)은 패시베이션 원소 대 산소의 제1 평균 원자 비율이 0.01 미만(및/또는 0.001 미만, 및/또는 0.0001 미만, 및/또는 1.0 x 10-5 미만, 및/또는 1.0 x 10-6 미만, 및/또는 1.0 x 10-7 미만)인 각각의 중앙 영역(261C, 262C)을 포함하고, 패시베이션 원소 대 산소의 제2 평균 원자 비율이 0.05 초과(및/또는 0.10 초과, 및/또는 0.10 초과, 및/또는 0.5 초과, 및/또는 1.0 초과, 및/또는 2 초과, 및/또는 5 초과, 및/또는 10 초과)인 각각의 주변 영역(261P, 262P)을 포함한다.
반도체 구조물은 기판(8) 상에 위치된 액세스 트랜지스터들(70A)의 2차원 어레이 - 여기서, 액세스 트랜지스터(70A)의 2차원 어레이 내의 각각의 액세스 트랜지스터(70A)는 메모리 셀들(20)의 2차원 어레이 내의 각각의 메모리 셀(20)에 전기적으로 연결된다 - ; 및 유전체 재료 층들(601, 610, 620, 630, 645, 18) 내에 위치되고, 액세스 트랜지스터들(70A)의 2차원 어레이와 메모리 셀들(20)의 2차원 어레이 사이에 전기적 연결을 제공하는 금속 상호연결 구조물들(612, 618, 622, 628, 632, 638, 15)을 더 포함한다.
일 실시예에서, 금속 상호연결 구조물들(612, 618, 622, 628, 632, 638, 15)은 비아 구조물들(예컨대, 하단 연결 비아 구조물들(15))의 2차원 어레이)를 포함하고; 유전체 재료 층들(601, 610, 620, 630, 645, 18)은 비아 구조물들(15)의 2차원 어레이 내에서 비아 구조물들(15)의 상부면들과 접촉하고 수평 연장 부분 및 수직 돌출 부분들의 2차원 어레이를 포함하는 에칭 스탑 유전체 재료 층(18)을 포함한다.
일 실시예에서, 수직 돌출 부분들 각각은 제1 전극들(24) 중의 각각의 제1 전극의 측벽과 수직으로 일치하는 각각의 측벽을 포함하며, 수평 연장 부분의 각각의 주변부에 인접한 각각의 하단 주변부(P)를 갖고; 에칭 스탑 유전체 재료 층(18)은 자신을 관통하는 개구부들의 2차원 어레이를 포함하고; 에칭 스탑 유전체 재료 층(18)을 관통하는 각각의 개구부는 평면도에서 제1 전극들(24) 중의 각각의 제1 전극의 영역 내에 전적으로 위치된다.
도 11을 참조하면, 도 4의 프로세싱 단계들에서 메모리 재료 층(26L)으로서 단일 유전체 금속 산화물 층을 사용함으로써 제1 예시적 구조물로부터 제1 예시적 구조물의 대안적인 구성이 유도될 수 있다. 이 실시예에서, 각각의 메모리 막(26)은 단일 유전체 금속 산화물 층으로 구성될 수 있다. 각각의 메모리 막(26)은 중앙 영역(260C) 및 주변 영역(260P)을 포함한다. 중앙 영역(260C) 및 주변 영역(260P)은 각각 상기 설명된 제1 중앙 영역(261C) 및 제1 주변 영역(261P)의 조성들을 가질 수도 있거나, 또는 각각 상기 설명된 제2 중앙 영역(262C) 및 제2 주변 영역(262P)의 조성을 가질 수도 있다. 이 실시예에서, 각각의 메모리 막(26)의 중앙 영역은 제1 전극(24)과의 제1 계면과 제2 전극(28)과의 제2 계면 사이에서 수직 방향을 따라(즉, 수직 방향을 따라) 동일한 재료 조성을 가질 수 있다.
도 12를 참조하면, 본 개시물의 실시예에 따른 제2 예시적 구조물은 에칭 스탑 유전체 재료 층(18)을 통해 개구부들의 2차원 어레이를 형성함으로써, 포토레지스트 층(19)을 제거함으로써, 하단 금속성 배리어 플레이트들(22)의 2차원 어레이를 형성함으로써, 그리고 아래로부터 위로, 제1 전극 층(24L), 메모리 재료 층(26L), 제2 전극 층(28L), 적어도 하나의 선택적 상단 금속성 배리어 층(29L) 및 하드 마스크 층(30L)을 포함하는 층 스택을 형성함으로써, 도 3의 제1 예시적 구조물로부터 유도될 수 있다.
일 실시예에서, 하단 금속성 배리어 플레이트들(22)의 2차원 어레이는 에칭 스탑 유전체 재료 층(18)을 통해 개구부들 내에 적어도 하나의 금속성 배리어 재료를 성막함으로써, 그리고 화학 기계적 연마 프로세스와 같은 평탄화 프로세스에 의해 에칭 스탑 유전체 재료 층(18)의 상부면을 포함하는 수평면 위로부터 적어도 하나의 금속성 배리어 재료의 부분들을 제거함으로써 형성될 수 있다. 하단 금속성 배리어 플레이트들(22)의 적어도 하나의 금속성 배리어 재료들은 도 5를 참조하여 설명된 바와 같이 제1 하단 금속성 배리어 층(221L), 제2 하단 금속성 배리어 층(222L) 및 제3 하단 금속성 배리어 층(223L) 중 임의의 것에 사용될 수 있는 금속성 배리어 재료들 중 임의의 것을 포함할 수 있다. 제1 전극 층(24L), 메모리 재료 층(26L), 제2 전극 층(28L), 적어도 하나의 선택적 상단 금속성 배리어 층(29L) 및 하드 마스크 층(30L) 각각은 제1 예시적 구조물에서와 동일한 재료 조성 및 동일한 두께 범위를 가질 수 있다.
도 13을 참조하면, 포토레지스트 층은 하드 마스크 층(30L) 위에 도포될 수 있고, 리소그래피적으로 패터닝되어 패터닝된 포토레지스트 층(37)을 형성할 수 있다. 패터닝된 포토레지스트 층(37)은 하단 연결 비아 구조물들(15) 중의 각각의 하단 연결 비아 구조물 위에 놓이는 이산 포토레지스트 재료 부분들의 2차원 주기적 어레이를 포함할 수 있다. 따라서, 이산 포토레지스트 재료 부분들의 2차원 주기적 어레이는 하단 연결 비아 구조물들(15)의 2차원 어레이와 동일한 2차원 주기성을 가질 수 있다. 각각의 개별 포토레지스트 재료 부분들은 에칭 스탑 유전체 재료 층(18) 내의 각각의 아래 놓인 개구부와 면적 중첩을 가질 수 있다. 일 실시예에서, 개별 포토레지스트 재료 부분 각각은 평면도(즉, 탑-다운 뷰)에서 에칭 스탑 유전체 재료 층(18) 내의 아래 놓인 개구부의 주변부에 대해 외측으로 측방향으로 오프셋되는 주변부를 가질 수 있다.
도 14를 참조하면, 패터닝된 포토레지스트 층(37)의 개별 포토레지스트 재료 부분들의 2차원 어레이의 패턴이 제1 이방성 에칭 프로세스를 수행함으로써 하드 마스크 층(30L), 적어도 하나의 선택적인 상단 금속성 배리어 층(29L) 및 제2 전극 층(28L)을 통해 전사될 수 있다. 하드 마스크 층(30L)은 하드 마스크 캡들(30)의 2차원 어레이로 패터닝될 수 있다. 적어도 하나의 선택적 상단 금속성 배리어 층(29L)(사용되는 경우)은 상단 금속성 배리어 플레이트들(29)의 2차원 어레이로 패터닝될 수 있다. 일 실시예에서, 각각의 상단 금속성 배리어 플레이트(29)는 제1 상단 금속성 배리어 플레이트(291)(제1 상단 금속성 배리어 층(291L)의 패터닝된 부분임) 및 제2 상단 금속성 배리어 플레이트(292)(제2 상단 금속성 배리어 층(292L)의 패터닝된 부분임)의 스택을 포함할 수 있다. 제2 전극 층(28L)은 제2 전극들(28)의 2차원 어레이로 패터닝될 수 있다. 메모리 재료 층(26L)은 제1 이방성 에칭 프로세스를 위한 에칭 스탑 층으로서 사용될 수 있다. 패터닝된 포토레지스트 층(37)은 예를 들어 애싱에 의해 후속적으로 제거될 수 있다.
도 15를 참조하면, 실리콘 질화물, 실리콘 질화물 탄화물, 또는 실리콘 산화물과 같은 절연 재료는 컨포멀 성막 프로세스(예컨대, 화학 기상 증착 프로세스)에 의해 제2 전극들(28)의 2차원 어레이 위에 컨포멀하게 성막되어 절연 재료 층을 형성할 수 있다. 절연 재료 층의 수평 연장 부분들을 제거하기 위해 이방성 에칭 프로세스가 수행될 수 있다. 제2 전극(28), 상단 금속성 배리어 플레이트(29) 및 하드 마스크 캡(30)의 각각의 스택을 측방향으로 둘러싸는 절연 재료 층의 각각의 나머지 원통형 부분은 절연 스페이서(32)를 구성한다. 내부 측벽과 외부 측벽 사이에서 측정되는 각각의 절연 스페이서(32)의 측방향 두께는 4 nm 내지 80 nm 범위, 예컨대 8 nm 내지 40 nm의 범위에 있을 수 있지만, 더 작은 및 더 큰 측면 두께들도 또한 사용될 수 있다. 각각의 절연 스페이서(32)는 각각의 제2 전극(28)을 측방향으로 둘러싼다.
도 16을 참조하여, 메모리 재료 층(26L)과 제1 전극 층(24L)을 통해 하드 마스크 캡들(30)의 2차원 어레이와 절연 스페이서들(32)의 2차원 어레이의 조합으로 패턴을 전사하기 위해 제2 이방성 에칭 프로세스가 수행될 수 있다. 메모리 재료 층(26L)의 각각의 패터닝된 부분은 메모리 막(26)을 포함한다. 제1 전극 층(24L)의 각각의 패터닝된 부분은 제1 전극(24)을 포함한다.
각각의 메모리 막(26)은 산소 결핍 필라멘트-형성 유전체 금속 산화물 재료를 포함하는 적어도 하나의 유전체 금속 산화물 층을 포함한다. 예를 들어, 메모리 막(26)은 제1 유전체 금속 산화물 층(261) 및 제2 유전체 금속 산화물 층(262)을 포함하는 층 스택을 포함할 수 있다.
일반적으로, 제2 전극들(28)의 2차원 어레이 및 절연 스페이서들(32)의 2차원 어레이에 의해 마스킹되지 않는 제2 전극 층(28L), 메모리 재료 층(26L) 및 제1 전극 층(24L)의 부분들은 제2 이방성 에칭 프로세스 동안 이방성 에칭될 수 있다. 메모리 재료 층(26L) 및 제1 전극 층(24L)의 나머지 부분들은 메모리 막들(26) 및 제1 전극들(24)을 포함한다.
하단 금속성 배리어 플레이트(22), 제1 전극(24), 메모리 막(26), 상단 전극(28) 및 상단 금속성 배리어 플레이트(29)의 각각의 연속적인 세트는 메모리 셀(20)을 구성한다. 메모리 셀들(20)의 2차원 주기적 어레이가 형성될 수 있다. 메모리 셀들(20)의 2차원 주기적 어레이는 제1 수평 방향(hd1)을 따라 제1 피치(p1)를 그리고 제2 수평 방향(hd2)을 따라 제2 피치를 가질 수 있다. 일 실시예에서, 메모리 막(26)과 제1 전극(24) 사이의 각각의 제1 계면은 수평 세그먼트를 포함할 수 있다. 메모리 막(26)과 제2 전극(28) 사이의 각각의 제2 계면은 수평 세그먼트를 포함할 수 있다.
일 실시예에서, 제1 전극(24)의 측벽 또는 측벽들, 메모리 막(26)의 측벽 또는 측벽들, 및 위에 놓인 절연 스페이서(32)의 외부 측벽들은 서로 수직으로 일치할 수 있다. 메모리 셀(20)이 원형의 수평 단면 형상을 갖는 예시적인 실시예에서, 수직 평면은 원통형의 수직 평면일 수 있다.
일 실시예에서, 제2 이방성 에칭 프로세스는 에칭 스탑 유전체 재료 층(18)의 재료에 대해 선택적인 에칭 케미스트리를 가질 수 있다. 그러나, 에칭 스탑 유전체 재료 층(18)의 상단 부분의 부수적 에칭은 제2 이방성 에칭 프로세스의 마지막 부분에서 발생할 수 있다. 일 실시예에서, 에칭 스탑 유전체 재료 층(18)은 제1 전극들(24) 각각 아래에 놓이고, 수평으로 연장된 부분 및 수직으로 돌출된 부분들의 2차원 어레이를 포함한다. 수직 돌출 부분들 각각은 제1 전극(24)의 측벽과 수직으로 일치하는 측벽을 포함하고 수평 연장 부분의 주변부에 인접한 하단 주변부(P)를 갖는다. 에칭 스탑 유전체 재료 층(18)은 평면에서 볼 때 제1 전극들(24) 각각의 영역 내에 그를 관통하는 개구부를 포함한다.
상기 논의된 바와 같이, 메모리 막들(26)의 물리적으로 노출된 표면은 제2 이방성 에칭 프로세스 동안 도입되는 구조적 및/또는 조성적 결함들을 포함할 수 있다. 이러한 결함들 중 일부는 예를 들어 임계 전계 크기 미만의 크기를 갖는 전기장 하에서 산소 결핍 필라멘트들을 조기 형성할 수 있고, 산소 결핍 필라멘트들의 제거에 불리한(따라서 결함 없는 유전체 금속 산화물들을 위해 산소 결핍 필라멘트들을 제거하기에 충분해야 하는 전기장이 인가되더라도 산소 결핍 필라멘트들을 완전히 제거하지 않는) 조건들을 제공한다. 또한, 이러한 결함들은 정상적인 동작 조건들 하에서 메모리 셀들(20)에 대한 누설 경로들로서 기능한다.
패시베이션 플라즈마 처리 프로세스가 메모리 막들(26)의 표면 구역들을 패시베이션하기 위해 수행될 수 있다. 제2 이방성 에칭 프로세스 동안 발생하는 결함들은 패시베이션 플라즈마 처리 프로세스 동안 제공되는 패시베이션 엘리먼트들로 산소 원자들을 대체하여 패시베이션된다. 패시베이션 플라즈마 처리 프로세스는 불소 가스 플라즈마 또는 질소 가스 플라즈마를 사용한다. 가스 플라즈마 처리 프로세스를 위한 프로세스 조건들은 도 7을 참조하여 설명된 가스 플라즈마 처리 프로세스의 프로세스 조건들과 동일할 수 있다.
일반적으로, 메모리 막들(26)의 재료 및 가스 플라즈마 내의 가스의 종은, 메모리 막들(26)의 금속 원소(들)과 가스 플라즈마로부터 제공되는 불소 원자들 또는 산소 원자들 사이의 원자 결합 강도가 금속 원소들과 산소 원자들 사이의 원자 결합 강도보다 크도록 선택될 수 있다. 따라서, 패시베이션 플라즈마 처리 프로세스 동안 메모리 막들(26)의 표면 부분들에서 산소 원자들이 불소 원자들 또는 질소 원자들로 치환될 때, 패시베이션 플라즈마 처리 프로세스 후에 메모리 막들(26)이 산소를 포함하는 대기에 노출되더라도 메모리 막들(26)의 표면 부분들 내의 불소 원자들 또는 질소 원자들이 산소 원자들로 치환되지 않는다.
각각의 메모리 막(26)은 패시베이션 플라즈마 처리에 의해 재료 구성이 실질적으로 영향을 받지 않는 중앙 영역(261C, 262C), 및 패시베이션 플라즈마 처리 프로세스에 의해 산소 원자가 상당 부분 불소 원자들 또는 질소 원자들로 대체된 주변 영역(261P, 262P)을 포함한다. 주변 영역(261P, 262P)에서 패시베이션 원소(불소 또는 질소일 수 있음) 대 산소의 평균 원자 비율은 0.01 미만(및/또는 0.001 미만, 및/또는 0.0001 미만, 및/또는 1.0 x 10-5 미만, 및/또는 1.0 x 10-6 미만, 및/또는 1.0 x 10-7 미만)인 제1 수치로부터 0.05 초과인 제2 수치(및/또는 0.10 초과, 및/또는 0.10 초과, 및/또는 0.5 초과, 및/또는 1.0 초과, 및/또는 2 초과, 및/또는 5 초과, 및/또는 10 초과)로 증가된다. 일 실시예에서, 각각의 메모리 막(26)의 각각의 주변 영역(261P, 262P)에서 패시베이션 원소(즉, 불소 원자 또는 질소 원자) 대 산소의 평균 원자 비율은 0.05 초과 및/또는 0.10 초과, 및/또는 0.5 초과, 및/또는 1.0 초과, 및/또는 2 초과, 및/또는 5 초과, 및/또는 10초과일 수 있다. 일 실시예에서, 각각의 메모리 막(26)의 중앙 영역(261C, 262C)은 0.01 미만(및/또는 0.001 미만, 및/또는 0.0001 미만, 및/또는 1.0 x 10-5 미만, 및/또는 1.0 x 10-6 미만, 및/또는 1.0 x 10-7 미만)인 패시베이션 원소 대 산소의 평균 원자 비율을 가질 수 있다. 일 실시예에서, 메모리 막(26)의 중앙 영역(261C, 262C)은 0.05 미만인 패시베이션 원소 대 산소의 원자비를 갖는 메모리 막(26)의 각각의 체적을 포함할 수 있고, 메모리 막(26)의 주변 영역(261P, 262P)은 0.05 초과 또는 무한대(즉, 산소 원자가 없는 상태)인 패시베이션 원소 대 산소의 원자 비율을 갖는 메모리 막(26)의 각각의 체적을 포함할 수 있다.
메모리 막(26)이 제1 유전체 금속 산화물 층(261) 및 제2 유전체 금속 산화물 층(262)의 스택을 포함하는 실시예들에서, 제1 유전체 금속 산화물 층(261)은 0.05 미만인 패시베이션 원소 대 산소의 원자비를 갖는 제1 중앙 영역(261C) 및 0.05 초과인 패시베이션 원소 대 산소의 원자비를 갖는 제1 주변 영역(261P)을 포함할 수 있고; 제2 유전체 금속 산화물 층(262)은 0.05 미만인 패시베이션 원소 대 산소의 원자비를 갖는 제2 중앙 영역(262C) 및 0.05 초과인 패시베이션 원소 대 산소의 원자비를 갖는 제2 주변 영역(262P)을 포함할 수 있다.
각각의 메모리 막(26)에서 주변 영역(261P, 262P)의 측방향 두께는 1 nm 내지 5 nm, 예컨대 2 nm 내지 4 nm의 범위에 있을 수 있지만, 더 적거나 더 큰 측방향 두께들이 또한 사용될 수 있다. 일 실시예에서, 메모리 막(26)의 각각의 주변 영역(261P, 262P)은 메모리 막(26)의 표면(즉, 측벽)으로부터의 거리에 따라 패시베이션 원소(불소 원자들 또는 질소 원자들일 수 있는)의 원자 농도가 감소하도록 패시베이션 원소 농도 그래디언트를 가질 수 있다.
본 개시물의 양상에 따라, 산소 원자들이 없거나 부분적으로 불소 원자들 또는 질소 원자들로 대체되는 주변 영역(261P, 262P)의 존재는 각각의 메모리 셀(20)의 주변 영역(261P, 262P) 내에서 도전성 필라멘트들의 형성을 억제한다. 몇몇 실시예들에서, 각각의 주변 영역(261P, 262P)의 외측 세그먼트는 산소 원자들이 없을 수 있다. 그러한 무산소 표면 세그먼트의 측방향 두께는 1 nm 내지 4 nm의 범위에 있을 수 있지만, 더 적거나 더 큰 두께들이 또한 사용될 수 있다. 주변 영역(261P, 262P) 내의 산소 원자들의 부재 또는 감소는 메모리 셀(20)의 내구성을 증가시키고, 그 안에 산소 결핍 필라멘트들의 부재로 인한 셀 누설 전류를 감소시킨다.
도 17a 및 도 17b를 참조하여, 도 9a 및 도 9b를 참조하여 설명된 프로세싱 단계들은 상위 비아-레벨 유전체 재료 층(646), 상단 연결 비아 구조물(35) 및 제3 금속 비아 구조물(642)을 형성하기 위해 수행될 수 있다. 각각의 상단 연결 비아 구조물(35)은 상단 금속성 배리어 플레이트들(29) 및/또는 상단 전극(28)에 접촉한다.
도 18a 및 도 18b를 참조하면, 도 10a 및 도 10b를 참조하여 설명된 프로세싱 단계들은 라인-레벨 유전체 재료 층(647) 및 제4 금속 라인 구조물들(648)을 형성하기 위해 수행될 수 있다. 하위 비아-레벨 유전체 재료 층(645), 에칭 스탑 유전체 재료 층(18), 상위 비아-레벨 유전체 재료 층(646), 및 라인-레벨 유전체 재료 층(647)의 조합은 제4 상호연결-레벨 유전체 재료 층(640)과 같은 상호연결-레벨 유전체 재료 층을 구성한다. 일 실시예에서, 제4 금속 라인 구조물(648)의 서브세트는 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 비트 라인들(648B)을 포함할 수 있다. 비트 라인들(648B) 각각은 제1 수평 방향(hd1)을 따라 배열된 상단 연결 비아 구조물들(35)의 각각의 행에 접촉할 수 있다. 일 실시예에서, 비트 라인들(648B)은 제2 피치(P2)의 주기성을 갖고 제2 수평 방향(HD2)을 따라 주기적일 수 있다.
제2 예시적인 구조물은 반도체 구조물을 포함한다. 반도체 구조물은 각각의 제1 전극(24), 각각의 메모리 막(26), 및 기판(8) 위에 놓이는 각각의 제2 전극(28)을 포함하는 메모리 셀들(20)의 2차원 어레이를 포함한다. 스택들의 2차원 어레이 내의 각각의 메모리 막(26)은 패시베이션 원소 대 산소의 제1 평균 원자 비율이 0.01 미만인 각각의 중앙 영역(261C, 262C)을 포함하고, 패시베이션 원소 대 산소의 제2 평균 원자 비율이 0.05 초과인 각각의 주변 영역(261P, 262P)을 포함한다.
반도체 구조물은 기판(8) 상에 위치된 액세스 트랜지스터들(70A)의 2차원 어레이 - 여기서, 액세스 트랜지스터(70A)의 2차원 어레이 내의 각각의 액세스 트랜지스터(70A)는 메모리 셀들(20)의 2차원 어레이 내의 각각의 메모리 셀(20)에 전기적으로 연결된다 - ; 및 유전체 재료 층들(610, 610, 620, 630, 645, 18) 내에 위치되고, 액세스 트랜지스터들(70A)의 2차원 어레이와 메모리 셀들(20)의 2차원 어레이 사이에 전기적 연결을 제공하는 금속 상호연결 구조물들(612, 618, 622, 628, 632, 638, 15)을 더 포함한다.
일 실시예에서, 금속 상호연결 구조물들(612, 618, 622, 628, 632, 638, 15)은 비아 구조물들(예컨대, 하단 연결 비아 구조물들(15))의 2차원 어레이)를 포함하고; 유전체 재료 층들(610, 610, 620, 630, 645, 18)은 비아 구조물들(15)의 2차원 어레이 내에서 비아 구조물들(15)의 상부면들과 접촉하고 수평 연장 부분 및 수직 돌출 부분들의 2차원 어레이를 포함하는 에칭 스탑 유전체 재료 층(18)을 포함한다.
일 실시예에서, 수직 돌출 부분들 각각은 제1 전극들(24) 중의 각각의 제1 전극의 측벽과 수직으로 일치하는 각각의 측벽을 포함하며, 수평 연장 부분의 각각의 주변부에 인접한 각각의 하단 주변부(P)를 갖고; 에칭 스탑 유전체 재료 층(18)은 자신을 관통하는 개구부들의 2차원 어레이를 포함하고; 에칭 스탑 유전체 재료 층(18)을 관통하는 각각의 개구부는 평면도에서 제1 전극들(24) 중의 각각의 제1 전극의 영역 내에 전적으로 위치된다.
도 19를 참조하면, 도 12의 프로세싱 단계들에서 메모리 재료 층(26L)으로서 단일 유전체 금속 산화물 층을 사용함으로써 제2 예시적 구조물로부터 제2 예시적 구조물의 제1 대안적인 구성이 유도될 수 있다. 이 실시예에서, 각각의 메모리 막(26)은 단일 유전체 금속 산화물 층으로 구성될 수 있다. 각각의 메모리 막(26)은 중앙 영역(260C) 및 주변 영역(260P)을 포함한다. 중앙 영역(260C) 및 주변 영역(260P)은 각각 상기 설명된 제1 중앙 영역(261C) 및 제1 주변 영역(261P)의 조성들을 가질 수도 있거나, 또는 각각 상기 설명된 제2 중앙 영역(262C) 및 제2 주변 영역(262P)의 조성을 가질 수도 있다. 이 실시예에서, 각각의 메모리 막(26)의 중앙 영역은 제1 전극(24)과의 제1 계면과 제2 전극(28)과의 제2 계면 사이에서 수직 방향을 따라(즉, 수직 방향을 따라) 동일한 재료 조성을 가질 수 있다.
도 20을 참조하면, 제2 예시적 구조물의 제2 대안적 구성은 도 13, 도 14, 도 15, 도 16, 도 17a, 도 17b, 도 18a및 도 18b를 참조하여 설명된 프로세싱 단계들을 수행함으로써 도 4에 도시된 제1 예시적 구조물로부터 도출될 수 있다. 제2 예시적 구조물의 제2 대안적 구성에서, 선택적 하단 금속성 배리어 플레이트(22)는 제1 하단 금속성 배리어 플레이트(221)(제1 하단 금속성 배리어 층(221L)의 패터닝된 부분임), 제2 하단 금속성 배리어 플레이트(222)(제2 하단 금속성 배리어 층(222L)의 패터닝된 부분임) 및 제3 하단 금속성 배리어 플레이트(223)(제3 하단 금속성 배리어 층(223L)의 패터닝된 부분임)의 스택을 포함할 수 있다. 일 실시예에서, 메모리 막(26)과 제1 전극(24) 사이의 각각의 제1 계면은 수평 중앙 세그먼트, 제1 전극(24)의 볼록한 표면이 메모리 막(26)의 오목한 표면과 접촉하는 윤곽(contoured) 환형 세그먼트, 및 윤곽 환형 세그먼트의 외측 주변부에 인접한 수평 환형 세그먼트를 포함할 수 있다. 메모리 막(26)과 제2 전극(28) 사이의 각각의 제2 계면은 수평 중앙 세그먼트, 제2 전극(28)의 오목한 표면이 메모리 막(26)의 볼록한 표면과 접촉하는 윤곽 환형 세그먼트, 및 윤곽 환형 세그먼트의 외측 주변부에 인접한 수평 환형 세그먼트를 포함할 수 있다. 일 실시예에서, 제1 전극(24)의 측벽 또는 측벽들, 메모리 막(26)의 측벽 또는 측벽들, 및 위에 놓인 절연 스페이서(32)의 외부 측벽들은 서로 수직으로 일치할 수 있다. 메모리 셀(20)이 원형의 수평 단면 형상을 갖는 예시적인 실시예에서, 수직 평면은 원통형의 수직 평면일 수 있다.
도 21을 참조하면, 제2 예시적 구조물의 제3 대안적 구성은 메모리 재료 층(26L)으로서 단일 유전체 금속 산화물 층을 사용함으로써 제2 예시적 구조물의 제2 대안적 구성으로부터 유도될 수 있다. 이 실시예에서, 각각의 메모리 막(26)은 단일 유전체 금속 산화물 층으로 구성될 수 있다. 각각의 메모리 막(26)은 중앙 영역(260C) 및 주변 영역(260P)을 포함한다. 중앙 영역(260C) 및 주변 영역(260P)은 각각 상기 설명된 제1 중앙 영역(261C) 및 제1 주변 영역(261P)의 조성들을 가질 수도 있거나, 또는 각각 상기 설명된 제2 중앙 영역(262C) 및 제2 주변 영역(262P)의 조성을 가질 수도 있다. 이 실시예에서, 각각의 메모리 막(26)의 중앙 영역은 제1 전극(24)과의 제1 계면과 제2 전극(28)과의 제2 계면 사이에서 수직 방향을 따라(즉, 수직 방향을 따라) 동일한 재료 조성을 가질 수 있다.
도 22는 본 개시물의 반도체 소자를 형성하는 방법을 위한 일반적 프로세싱 단계들을 예시하는 흐름도이다.
도 1 내지 도 6b, 도 11, 도 12 내지 도 16, 도 19, 도 20 및 도 21을 참조하여, 제1 전극(24), 메모리 막(26), 및 제2 전극(28)을 포함하는 스택이 단계(2210)에서 기판(8) 위에 형성될 수 있다. 일 실시예에서, 메모리 막(26)은 적어도 하나의 비화학양론적 산소 결핍 유전체 금속 산화물 재료를 포함한다.
도 7 내지 도 10b, 도 16 내지 도 18b, 도 19, 도 20 및 도 21을 참조하면, 단계(2220)에서 패시베이션 플라즈마 처리가 스택에 수행될 수 있다. 메모리 막(26)의 주변 영역{(261P, 262P), 260P}에서 패시베이션 원소 대 산소의 평균 원자비는 0.01 미만의 제1 수치로부터 0.05 초과의 제2 수치로 증가한다.
모든 도면을 참조하여 그리고 본 개시물의 다양한 실시예에 따라, 제1 금속성 재료를 포함하는 제1 전극(24); 적어도 하나의 유전체 금속 산화물 재료를 포함하고 제1 전극(24)과 접촉하는 메모리 막(26) - 메모리 막(26)은 0.01 미만인 패시베이션 원소 대 산소의 제1 평균 원자비를 갖는 중앙 영역{(261C, 262C), 260C}을 포함하고, 0.05 초과인 패시베이션 원소 대 산소의 제2 평균 원자비를 갖는 주변 영역{(261P, 262P), 260P}를 포함함 - ; 및 제2 금속성 재료를 포함하고 메모리 막(26)과 접촉하는 제2 전극(28)을 포함하는 반도체 구조물이 제공된다.
일 실시예에서, 적어도 하나의 유전체 금속 산화물 재료는 적어도 하나의 필라멘트-형성 유전체 금속 산화물 재료를 포함한다. 일 실시예에서, 적어도 하나의 필라멘트-형성 유전체 금속 산화물 재료 각각은 비화학양론적 산소 결핍 유전체 금속 산화물 재료이다. 일 실시예에서, 메모리 막(26)의 중앙 영역{(261C, 262C), 260C}은 패시베이션 원소가 없거나, 0.01 미만인 패시베이션 원소 대 산소 비율을 갖는다.
일 실시예에서, 메모리 막(26)의 중앙 영역{(261C, 262C), 260C}은 제1 전극(24)과의 제1 계면과 제2 전극(28)과의 제2 계면 사이에서 수직 방향을 따라 동일한 재료 조성을 갖는다.
일 실시예에서, 메모리 막(26)은 적어도 하나의 제1 금속의 유전체 금속 산화물을 포함하는 제1 유전체 금속 산화물 재료 및 적어도 하나의 제2 금속의 유전체 금속 산화물을 포함하는 제2 유전체 금속 산화물 재료를 포함하는 층 스택을 포함하고; 적어도 하나의 제2 금속은 적어도 하나의 제1 금속에 존재하지 않는 금속성 원소의 존재에 의해 또는 적어도 하나의 제1 금속에 존재하는 금속성 원소의 부재에 의해 적어도 하나의 제1 금속과 상이하다.
일 실시예에서, 제1 전극(24)과 메모리 막(26) 사이의 제1 계면은 수평 세그먼트를 포함하고; 메모리 막(26)의 측벽은 제1 전극(24)의 측벽과 수직으로 일치한다. 일 실시예에서, 메모리 막(26)의 측벽은 상기 제2 전극(28)의 측벽과 수직으로 일치한다. 일 실시예에서, 반도체 구조물은 제2 전극(28)을 측방향으로 둘러싸는 절연 스페이서(32)를 더 포함하고, 절연 스페이서(32)의 외부 측벽은 메모리 막(26)의 측벽과 수직으로 일치한다.
일 실시예에서, 메모리 막(26)의 주변 영역{(261P, 262P), 260P}은 패시베이션 원소의 원자 농도가 메모리 막(26)의 표면으로부터의 거리에 따라 감소하는 패시베이션 원소 농도 그래디언트를 갖는다.
일 실시예에서, 반도체 구조물은 제1 전극(24) 아래 놓이고 수평 연장 부분 및 수직 돌출 부분을 포함하는 에칭 스탑 유전체 재료 층(18)을 더 포함하고, 수직 돌출 부분은 제1 전극(24)의 측벽과 수직으로 일치하는 측벽을 포함하고 수평 연장 부분의 주변부에 인접한 하단 주변부를 가지며, 에칭 스탑 유전체 재료 층(18)은 평면도에서 제1 전극(24)의 영역 내에서 에칭 스탑 유전체 재료 층을 관통하는 개구부를 포함한다.
본 개시물의 다른 양상에 따라, 각각의 제1 전극(24), 각각의 메모리 막(26), 및 기판(8) 위에 놓이는 각각의 제2 전극(28)을 포함하는 메모리 셀들(20)의 2차원 어레이를 포함하는 반도체 구조물이 제공되고, 스택들의 2차원 어레이 내의 각각의 메모리 막(26)은 패시베이션 원소 대 산소의 평균 원자 비율이 0.01 미만인 각각의 중앙 영역{(261C, 262C), 260C}을 포함하고, 패시베이션 원소 대 산소의 평균 원자 비율이 0.05 초과인 각각의 주변 영역{(261P, 262P), 260P}을 포함한다.
일 실시예에서, 반도체 구조물은: 기판(8) 상에 위치된 액세스 트랜지스터들(70A)의 2차원 어레이 - 여기서, 액세스 트랜지스터(70A)의 2차원 어레이 내의 각각의 액세스 트랜지스터(70A)는 메모리 셀들(20)의 2차원 어레이 내의 각각의 메모리 셀(20)에 전기적으로 연결된다 - ; 및 유전체 재료 층들(610, 610, 620, 630, 645, 18) 내에 위치되고, 액세스 트랜지스터들(70A)의 2차원 어레이와 메모리 셀들(20)의 2차원 어레이 사이에 전기적 연결을 제공하는 금속 상호연결 구조물들(612, 618, 622, 628, 632, 638, 15)을 포함한다.
일 실시예에서, 금속 상호연결 구조물들(612, 618, 622, 628, 632, 638, 15)은 비아 구조물들(15))의 2차원 어레이)를 포함하고; 유전체 재료 층들(610, 610, 620, 630, 645, 18)은 비아 구조물들(15)의 2차원 어레이 내에서 비아 구조물들(15)의 상부면들과 접촉하고 수평 연장 부분 및 수직 돌출 부분들의 2차원 어레이를 포함하는 에칭 스탑 유전체 재료 층(18)을 포함한다.
일 실시예에서, 수직 돌출 부분들 각각은 제1 전극들(24) 중의 각각의 제1 전극의 측벽과 수직으로 일치하는 각각의 측벽을 포함하며, 수평 연장 부분의 각각의 주변부에 인접한 각각의 하단 주변부를 갖고; 에칭 스탑 유전체 재료 층(18)은 자신을 관통하는 개구부들의 2차원 어레이를 포함하고; 에칭 스탑 유전체 재료 층(18)을 관통하는 각각의 개구부는 평면도에서 제1 전극들(24) 중의 각각의 제1 전극의 영역 내에 전적으로 위치된다.
본 개시물의 다양한 실시예들은 100,000 사이클 초과 및/또는 1,000,000 사이클 초과 및/또는 10,000,000 사이클 초과로 산소 결핍 필라멘트-형성 유전체 금속 산화물 재료를 포함하는 메모리 셀(20)의 내구성을 증가시키는 데 사용될 수 있다. 또한, 본 개시물의 다양한 실시예들은 메모리 막(26)의 주변 영역들로부터 산소 결손을 제거함으로써 메모리 셀(20)을 통한 누설 전류를 감소시키는 데 사용될 수 있다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들의 피처들을 약술하였다. 본 기술분야의 당업자들은 본 명세서에서 소개한 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 반도체 구조물에 있어서,
제1 금속성 재료를 포함하는 제1 전극;
적어도 하나의 유전체 금속 산화물 재료를 포함하고 상기 제1 전극에 접촉하는 메모리 막 - 상기 메모리 막은 0.01 미만인 패시베이션 원소 대 산소의 제1 평균 원자 비율을 갖는 중앙 영역을 포함하고, 0.05 초과인 상기 패시베이션 원소 대 산소의 제2 평균 원자 비율을 갖는 주변 영역을 포함하며, 상기 패시베이션 원소는 불소 및 질소로부터 선택됨 - ; 및
제2 금속성 재료를 포함하고 상기 메모리 막에 접촉하는 제2 전극
을 포함하는, 반도체 구조물.
실시예 2. 실시예 1에 있어서,
상기 적어도 하나의 유전체 금속 산화물 재료는 적어도 하나의 필라멘트-형성 유전체 금속 산화물 재료를 포함하는 것인, 반도체 구조물.
실시예 3. 실시예 2에 있어서,
상기 적어도 하나의 필라멘트-형성 유전체 금속 산화물 재료 각각은 비화학양론적 산소 결핍 유전체 금속 산화물 재료인 것인, 반도체 구조물.
실시예 4. 실시예 3에 있어서,
상기 메모리 막의 중앙 영역에는 상기 패시베이션 원소가 없는 것인, 반도체 구조물.
실시예 5. 실시예 1에 있어서,
상기 메모리 막의 중앙 영역은 상기 제1 전극과의 제1 계면과 상기 제2 전극과의 제2 계면 사이에서 수직 방향을 따라 동일한 재료 조성을 갖는 것인, 반도체 구조물.
실시예 6. 실시예 1에 있어서,
상기 메모리 막은 적어도 하나의 제1 금속의 유전체 금속 산화물을 포함하는 제1 유전체 금속 산화물 재료 및 적어도 하나의 제2 금속의 유전체 금속 산화물을 포함하는 제2 유전체 금속 산화물 재료를 포함하는 층 스택을 포함하고;
상기 적어도 하나의 제2 금속은 상기 적어도 하나의 제1 금속에 존재하지 않는 금속성 원소의 존재에 의해 또는 상기 적어도 하나의 제1 금속에 존재하는 금속성 원소의 부재에 의해 상기 적어도 하나의 제1 금속과 상이한 것인, 반도체 구조물.
실시예 7. 실시예 1에 있어서,
상기 제1 전극과 상기 메모리 막 사이의 제1 계면은 수평 세그먼트를 포함하고;
상기 메모리 막의 측벽은 상기 제1 전극의 측벽과 수직으로 일치하는 것인, 반도체 구조물.
실시예 8. 실시예 7에 있어서,
상기 메모리 막의 측벽은 상기 제2 전극의 측벽과 수직으로 일치하는 것인, 반도체 구조물.
실시예 9. 실시예 7에 있어서,
상기 제2 전극을 측방향으로 둘러싸는 절연 스페이서를 더 포함하고, 상기 절연 스페이서의 외부 측벽은 상기 메모리 막의 측벽과 수직으로 일치하는 것인, 반도체 구조물.
실시예 10. 실시예 1에 있어서,
상기 메모리 막의 주변 영역은 상기 패시베이션 원소의 원자 농도가 상기 메모리 막의 표면으로부터의 거리에 따라 감소하는 패시베이션 원소 농도 그래디언트를 갖는 것인, 반도체 구조물.
실시예 11. 실시예 1에 있어서,
상기 제1 전극 아래 놓이고 수평 연장 부분 및 수직 돌출 부분을 포함하는 에칭 스탑 유전체 재료 층을 더 포함하고, 상기 수직 돌출 부분은 상기 제1 전극의 측벽과 수직으로 일치하는 측벽을 포함하고 상기 수평 연장 부분의 주변부에 인접한 하단 주변부를 가지며, 상기 에칭 스탑 유전체 재료 층은 평면도에서, 상기 제1 전극의 영역 내에 관통하는 개구부를 포함하는 것인, 반도체 구조물.
실시예 12. 반도체 구조물에 있어서,
메모리 셀들의 2차원 어레이를 포함하고, 상기 메모리 셀들의 2차원 어레이는:
각각의 제1 전극;
각각의 메모리 막; 및
기판 위에 놓이는 각각의 제2 전극
을 포함하고, 상기 메모리 셀들의 2차원 어레이 내의 각각의 메모리 막은:
패시베이션 원소 대 산소의 원자 비율이 0.01 미만인 각각의 중앙 영역; 및
상기 패시베이션 원소 대 산소의 원자 비율이 0.05 초과인 각각의 주변 영역
을 포함하며, 상기 패시베이션 원소는 불소 및 질소로부터 선택되는 것인, 반도체 구조물.
실시예 13. 실시예 12에 있어서,
상기 기판 상에 위치되는 액세스 트랜지스터들의 2차원 어레이 - 상기 액세스 트랜지스터들의 2차원 어레이 내의 각각의 액세스 트랜지스터는 상기 메모리 셀들의 2차원 어레이 내의 각각의 메모리 셀에 전기적으로 연결됨 - ; 및
유전체 재료 층들 내에 위치되고 상기 액세스 트랜지스터들의 2차원 어레이와 상기 메모리 셀들의 2차원 어레이 사이에 전기적 연결을 제공하는 금속 상호연결 구조물들
을 더 포함하는, 반도체 구조물.
실시예 14. 실시예 13에 있어서,
상기 금속 상호연결 구조물들은 비아 구조물들의 2차원 어레이를 포함하고;
상기 유전체 재료 층들은 상기 비아 구조물들의 2차원 어레이 내에 상기 비아 구조물들의 상부면들에 접촉하는 에칭 스탑 유전체 재료 층을 포함하고, 수평 연장 부분 및 수직 돌출 부분들의 2차원 어레이를 포함하는 것인, 반도체 구조물.
실시예 15. 실시예 14에 있어서,
상기 수직 돌출 부분들 각각은 상기 제1 전극들의 각각의 제1 전극의 측벽과 수직으로 일치하는 각각의 측벽을 포함하고, 상기 수평 연장 부분의 각각의 주변부에 인접하는 각각의 하단 주변부를 가지고;
상기 에칭 스탑 유전체 재료 층은 상기 에칭 스탑 유전체 재료 층을 관통하는 개구부들의 2차원 어레이를 포함하며;
상기 에칭 스탑 유전체 재료 층을 관통하는 각각의 개구부는 평면도에서, 완전히 상기 제1 전극들의 각각의 제1 전극의 영역 내에 위치되는 것인, 반도체 구조물.
실시예 16. 반도체 구조물을 형성하는 방법에 있어서,
제1 전극, 메모리 막, 및 기판 위의 제2 전극을 포함하는 스택을 형성하는 단계 - 상기 메모리 막은 적어도 하나의 비화학양론적 산소 결핍 유전체 금속 산화물 재료를 포함함 - ; 및
상기 스택에 패시베이션 플라즈마 처리를 수행하는 단계 - 상기 패시베이션 플라즈마 처리를 수행하는 단계에 의해, 상기 메모리 막의 주변 영역에서 패시베이션 원소 대 산소의 평균 원자 비율은 0.01 미만인 제1 수치로부터 0.05 초과인 제2 수치까지 증가하고, 상기 패시베이션 원소는 불소 및 질소로부터 선택됨 -
를 포함하는, 반도체 구조물을 형성하는 방법.
실시예 17. 실시예 16에 있어서,
제1 전극 층, 메모리 재료 층, 및 상기 기판 위의 제2 전극 층을 형성하는 단계; 및
상기 제2 전극 층, 상기 메모리 재료 층, 및 상기 제1 전극 층을 패터닝하는 단계
를 더 포함하며,
상기 제1 전극은 상기 제1 전극 층의 패터닝된 부분을 포함하고;
상기 메모리 막은 상기 메모리 재료 층의 패터닝된 부분을 포함하고;
상기 제2 전극은 상기 제2 전극 층의 패터닝된 부분을 포함하는 것인, 반도체 구조물을 형성하는 방법.
실시예 18. 실시예 17에 있어서,
상기 제2 전극 층 위에 패터닝된 포토레지스트 층을 형성하는 단계; 및
상기 패터닝된 포토레지스트 층의 영역들 외부에 위치되는 상기 제2 전극 층, 상기 메모리 재료 층, 및 상기 제1 전극 층의 부분들을 이방성으로 에칭하는 단계 - 상기 제2 전극 층, 상기 메모리 재료 층, 및 상기 제1 전극 층의 나머지 부분들은 상기 제2 전극, 상기 메모리 막, 및 상기 제1 전극을 포함함 -
를 더 포함하는, 반도체 구조물을 형성하는 방법.
실시예 19. 실시예 17에 있어서,
상기 제2 전극 층 위에 패터닝된 포토레지스트 층을 형성하는 단계;
에칭 마스크로서 상기 패터닝된 포토레지스트 층을 사용하여 상기 제2 전극 층을 이방성으로 에칭하는 단계 - 상기 제2 전극 층의 패터닝된 부분은 상기 제2 전극을 포함함 - ;
상기 패터닝된 포토레지스트 층을 제거하는 단계;
상기 제2 전극 주위에 유전체 스페이서를 형성하는 단계; 및
상기 유전체 스페이서 또는 상기 제2 전극에 의해 커버되지 않는 상기 제1 전극 층 및 상기 메모리 재료 층의 부분들을 이방성으로 에칭하는 단계 - 상기 메모리 재료 층 및 상기 제1 전극 층의 패터닝된 부분들은 상기 메모리 막 및 상기 제1 전극을 포함함 -
를 더 포함하는, 반도체 구조물을 형성하는 방법.
실시예 20. 실시예 17에 있어서,
액세스 트랜지스터 및 상기 기판 위의 상기 액세스 트랜지스터에 전기적으로 연결되는 금속 상호연결 구조물들을 형성하는 단계;
상기 금속 상호연결 구조물들 위에 에칭 스탑 유전체 재료 층을 형성하는 단계; 및
상기 에칭 스탑 유전체 재료 층을 관통하는 개구부를 형성하는 단계
를 더 포함하고,
상기 금속 상호연결 구조물들 중 하나의 금속 상호연결 구조물의 상부면은 상기 개구부 아래에 노출되고;
상기 제1 전극 층, 상기 메모리 재료 층, 및 상기 제2 전극 층이 상기 개구부 위에 형성되고;
상기 제2 전극 층, 상기 메모리 재료 층, 및 상기 제1 전극 층을 패터닝하는 단계는, 상기 에칭 스탑 유전체 재료 층의 재료에 선택적인 에칭 케미스트리를 갖는 이방성 에칭 프로세스를 수행하는 단계를 포함하는 것인, 반도체 구조물을 형성하는 방법.

Claims (10)

  1. 반도체 구조물에 있어서,
    제1 금속성 재료를 포함하는 제1 전극;
    적어도 하나의 유전체 금속 산화물 재료를 포함하고 상기 제1 전극에 접촉하는 메모리 막 ― 상기 메모리 막은 0.01 미만인 패시베이션 원소 대 산소의 제1 평균 원자 비율을 갖는 중앙 영역을 포함하고, 0.05 초과인 상기 패시베이션 원소 대 산소의 제2 평균 원자 비율을 갖는 주변 영역을 포함하며, 상기 패시베이션 원소는 불소 및 질소로부터 선택됨 ― ; 및
    제2 금속성 재료를 포함하고 상기 메모리 막에 접촉하는 제2 전극
    을 포함하는, 반도체 구조물.
  2. 제1항에 있어서,
    상기 적어도 하나의 유전체 금속 산화물 재료는 적어도 하나의 필라멘트-형성 유전체 금속 산화물 재료를 포함하는 것인, 반도체 구조물.
  3. 제2항에 있어서,
    상기 적어도 하나의 필라멘트-형성 유전체 금속 산화물 재료 각각은 비화학양론적 산소 결핍 유전체 금속 산화물 재료인 것인, 반도체 구조물.
  4. 제1항에 있어서,
    상기 메모리 막의 중앙 영역은 상기 제1 전극과의 제1 계면과 상기 제2 전극과의 제2 계면 사이에서 수직 방향을 따라 동일한 재료 조성을 갖는 것인, 반도체 구조물.
  5. 제1항에 있어서,
    상기 메모리 막은 적어도 하나의 제1 금속의 유전체 금속 산화물을 포함하는 제1 유전체 금속 산화물 재료 및 적어도 하나의 제2 금속의 유전체 금속 산화물을 포함하는 제2 유전체 금속 산화물 재료를 포함하는 층 스택을 포함하고;
    상기 적어도 하나의 제2 금속은 상기 적어도 하나의 제1 금속에 존재하지 않는 금속성 원소의 존재에 의해 또는 상기 적어도 하나의 제1 금속에 존재하는 금속성 원소의 부재에 의해 상기 적어도 하나의 제1 금속과 상이한 것인, 반도체 구조물.
  6. 제1항에 있어서,
    상기 제1 전극과 상기 메모리 막 사이의 제1 계면은 수평 세그먼트를 포함하고;
    상기 메모리 막의 측벽은 상기 제1 전극의 측벽과 수직으로 일치하는 것인, 반도체 구조물.
  7. 제1항에 있어서,
    상기 메모리 막의 주변 영역은 상기 패시베이션 원소의 원자 농도가 상기 메모리 막의 표면으로부터의 거리에 따라 감소하는 패시베이션 원소 농도 그래디언트를 갖는 것인, 반도체 구조물.
  8. 제1항에 있어서,
    상기 제1 전극 아래 놓이고 수평 연장 부분 및 수직 돌출 부분을 포함하는 에칭 스탑 유전체 재료 층을 더 포함하고, 상기 수직 돌출 부분은 상기 제1 전극의 측벽과 수직으로 일치하는 측벽을 포함하고 상기 수평 연장 부분의 주변부에 인접한 하단 주변부를 가지며, 상기 에칭 스탑 유전체 재료 층은 평면도에서, 상기 제1 전극의 영역 내에서 상기 에칭 스탑 유전체 재료 층을 관통하는 개구부를 포함하는 것인, 반도체 구조물.
  9. 반도체 구조물에 있어서,
    메모리 셀들의 2차원 어레이를 포함하고, 상기 메모리 셀들의 2차원 어레이는:
    각각의 제1 전극;
    각각의 메모리 막; 및
    기판 위에 놓이는 각각의 제2 전극
    을 포함하고, 상기 메모리 셀들의 2차원 어레이 내의 각각의 메모리 막은:
    패시베이션 원소 대 산소의 원자 비율이 0.01 미만인 각각의 중앙 영역; 및
    상기 패시베이션 원소 대 산소의 원자 비율이 0.05 초과인 각각의 주변 영역
    을 포함하며, 상기 패시베이션 원소는 불소 및 질소로부터 선택되는 것인, 반도체 구조물.
  10. 반도체 구조물을 형성하는 방법에 있어서,
    제1 전극, 메모리 막, 및 기판 위의 제2 전극을 포함하는 스택을 형성하는 단계 ― 상기 메모리 막은 적어도 하나의 비화학양론적 산소 결핍 유전체 금속 산화물 재료를 포함함 ― ; 및
    상기 스택에 패시베이션 플라즈마 처리를 수행하는 단계 ― 상기 패시베이션 플라즈마 처리를 수행하는 단계에 의해, 상기 메모리 막의 주변 영역에서 패시베이션 원소 대 산소의 평균 원자 비율은 0.01 미만인 제1 수치로부터 0.05 초과인 제2 수치까지 증가하고, 상기 패시베이션 원소는 불소 및 질소로부터 선택됨 ―
    를 포함하는, 반도체 구조물을 형성하는 방법.
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