KR100901950B1 - 집적 회로 및 그 형성 방법 - Google Patents

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Abstract

본 발명은 내장형 강유전성 메모리 셀(ferroelectric memory cell)을 포함하는 집적 회로 구조체 및 그것을 형성하는 방법을 개시한다. 이들 구조체는 트랜지스터 레벨, 강유전성 장치 레벨, 제 1 금속 레벨, 레벨간(inter-level) 유전체 레벨 및 제 2 금속 레벨을 포함한다. 제 1 실시예에서, 강유전성 장치 레벨이 트랜지스터 레벨의 절연층 위에 배치되고, 강유전성 레벨의 절연층은 트랜지스터 절연층을 관통하여 연장되는 대응하는 컨택트 비아(contact vias)보다 측면 크기가 크고 그것과 함께 정렬되는 하나 이상의 비아를 갖는다. 제 2 실시예에서, 제 1 금속 레벨 및 강유전성 장치 레벨은 동일한 레벨에 통합된다. 제 3 실시예에서, 강유전성 장치 레벨이 제 1 금속 레벨 위에 배치된다. 제 4 실시예에서, 제 1 금속 레벨 위에 레벨간 유전체 레벨이 배치되고, 차례로 레벨간 유전체 레벨 위에 강유전성 장치 레벨이 배치된다. 제 5 실시예에서, 강유전성 장치 레벨이 트랜지스터 절연층 위에 배치되고, 강유전성 절연층은 자신과 트랜지스터 절연층을 관통하여 연장되는 하나 이상의 비아를 갖는다. 이들 실시예는 내장형 강유전성 장치의 수율(yield) 및 성능을 향상시키는 상이한 방법을 구현한다.

Description

집적 회로 및 그 형성 방법{FABRICATING AN EMBEDDED FERROELECTRIC MEMORY CELL}
도 1은 강유전성 장치 레벨이 관통하여 연장되는 특대(oversized) 컨택트 비아로 형성되는 내장형 강유전성 메모리 셀의 측단면도,
도 2는 강유전성 장치 레벨이 제 1 금속화 레벨 위에 형성되는 내장형 강유전성 메모리 셀의 측단면도,
도 3은 강유전성 장치 레벨이 제 1 금속화 레벨 및 상부의 레벨간 유전체 레벨 위에 형성되는 내장형 강유전성 메모리 셀의 측단면도,
도 4는 강유전성 장치 레벨이 자신과 트랜지스터 레벨을 관통하여 연장되는 컨택트 비아로 형성되는 내장형 강유전성 메모리 셀의 측단면도,
도 5는 강유전성 장치 레벨이 제 1 금속화 레벨과 통합되는 내장형 강유전성 메모리 셀의 측단면도,
도 6은 강유전성 장치 레벨이 제 1 금속화 레벨과 통합되는 내장형 강유전성 메모리 셀의 측단면도,
도 7a 내지 도 7d는 통합형 강유전성 장치 및 제 1 금속화 레벨을 제조하는 공정 동안 상이한 단계들에서의 도 6의 내장형 강유전성 메모리 셀의 측단면도,
도 8은 강유전성 장치 레벨이 제 1 금속화 레벨과 통합되는 내장형 강유전성 메모리 셀의 측단면도,
도 9a 내지 도 9e는 통합형 강유전성 장치 및 제 1 금속화 레벨을 제조하는 공정 동안 상이한 단계들에서의 도 8의 내장형 강유전성 메모리 셀의 측단면도,
도 10은 비평탄 강유전성 레벨을 갖는 강유전성 메모리 셀의 측단면도.
도면의 주요 부분에 대한 부호의 설명
10, 11 : 강유전성 메모리 셀 12 : 반도체 장치 셀
14 : 트랜지스터 레벨 16 : 강유전성 장치 레벨
18 : 제 1 금속 레벨 20 : 레벨간 유전체 레벨
22 : 제 2 금속 레벨 28 : 트랜지스터 절연층
54 : 강유전성 절연층
관련 출원에 대한 상호 참조
본 출원은 "Method of Fabricating a Ferroelectric Memory Cell" 이라는 명칭으로 2000년 10월 31일에 출원된 미국 출원 제 09/702,985 호에 관련된 것으로, 본 명세서에서 참조로 인용된다. 또한, 본 출원은 "Forming Ferroelectric Pb(Zr,Ti)O3 Films" 라는 명칭으로, 스테펜 알. 길버트(Stephen R. Gilbert) 등에 의해, 에 출원된 미국 출원 제 호[대리인 문서 번호 제 10004085-1 호] 및 "Contamination Control for Embedded Ferroelectric Device Fabrication Processes" 라는 명칭으로, 스테펜 알. 길버트 등에 의해, 에 출원된 미국 출원 제 호[대리인 문서 번호 제 10991457-1호]에 관련된 것이며, 이들 문헌 모두 본 명세서에서 참조로 인용된다.
본 발명은 내장형 강유전성 메모리 셀을 제조하는 시스템 및 방법에 관한 것이다.
오늘날, 반도체 장치 제조 산업 및 전자 장치 산업에서, 새로운 재료 기술의 발전을 추진하고 있는 몇 가지 경향이 있다. 첫째, 장치(예를 들면, 휴대용 개인 장치)는 계속해서 소형화되고, 소비 전력이 감소되고 있다. 둘째, 보다 소형화되고, 휴대가 용이해지는 것 이외에도, 이들 장치는 보다 많은 계산 전력 및 칩상(on-chip) 메모리를 요구하고 있다. 이들 경향에 비추어 볼 때, 이러한 산업에서는 비교적 큰 메모리 용량과, 동일한 반도체 칩 상에 통합된 트랜지스터 기능성을 갖는 계산 장치를 제공할 필요가 있다. 바람직하게, 이러한 계산 장치는 비휘발성 메모리를 포함할 것이므로, 배터리가 소모된 경우에도 메모리의 내용을 보유할 수 있을 것이다. 종래의 비휘발성 메모리의 예로는, EEPROM(electrically erasable, programmable read only memory) 및 플래시 EEPROM을 들 수 있다.
강유전성 메모리(FeRAM)는 하부 전극과 상부 전극 사이에 위치하는 캐패시터 유전체로서 강유전성 재료를 사용하는 비휘발성 메모리이다. SrBi2Ta2O9(SBT) 및 Pb(Zr,Ti)O3(PZT)와 같은 강유전성 재료는, FeRAM(ferroelectric random access memory) 장치를 포함하는 매우 다양한 메모리 소자의 제조시에 사용된다. 일반적으로, 강유전성 재료의 쌍안정 분극 상태(bistable polarization state)로 인해, 강유전성 메모리 소자는 비휘발성이다. 또한, 강유전성 메모리 소자는 비교적 낮은 전압(예를 들면, 5 볼트 미만)으로 프로그래밍될 수 있고, 비교적 빠른 액세스 시간(예를 들면, 40 나노초(nanoseconds) 미만)과, 다수회의 판독 및 기록 주기 동안의 동작의 강건성을 특징으로 한다. 또한, 이들 메모리 소자는 비교적 낮은 전력을 소모하고, 밀집되게 패키징되고, 방사 경도(radiation hardness)를 나타낸다.
최근, 강유전성 재료에 대한 제조 공정을 발전시키고자 하는 노력은 FeRAM 기술과 반도체 집적 회로 기술을 통합하는 데 초점을 맞추어 왔다. 따라서, 그러한 노력은 FeRAM 캐패시터 영역과, 셀 크기와, 현재의 집적 회로 치수의 스케일에 따라 감소한 동작 전압을 스케일링하는 것에 초점을 맞추어 왔다. 작은 측면 치수(즉, 막 표면에 평행한 치수) 이외에도, 낮은 동작 전압을 갖는 FeRAM 장치를 달성하기 위해, 강유전성 재료는 비교적 얇아야 하고, 비교적 낮은 보자계(coercive field)를 가져야 한다.
양립될 수 있는 장치 치수 및 동작 특성 이외에도, 강유전성 장치 제조 공정 은 2 개의 상이한 기술의 완전한 통합을 달성하기 위해, 표준 반도체 집적 회로 제조 공정과 양립될 수 있어야 한다. 그 결과, 비교적 새로운 강유전성 장치 기술과 보다 발달되고 표준화된 집적 회로 제조 공정의 통합에 의해 실질적인 생산 효율성이 달성될 수 있다.
본 발명은 트랜지스터 레벨, 강유전성 장치 레벨, 제 1 금속 레벨, 레벨간 유전체 레벨 및 제 2 금속 레벨을 포함하는 집적 회로 구조체를 특징으로 한다. 트랜지스터 레벨은 기판 위에 배치된 하나 이상의 반도체 장치와, 관통하여 연장되는 하나 이상의 컨택트 비아를 갖는 상부의 트랜지스터 절연층을 포함한다. 강유전성 장치 레벨은 하나 이상의 강유전성 캐패시터와, 관통하여 연장되는 하나 이상의 비아를 갖는 강유전성 절연층을 포함한다.
또한, 본 발명은 전술한 집적 회로 구조체를 형성하는 방법을 특징으로 한다.
본 발명의 제 1 양상에서, 강유전성 장치 레벨이 트랜지스터 절연층 위에 배치되고, 강유전성 절연층은 트랜지스터 절연층을 관통하여 연장되는 대응하는 컨택트 비아보다 측면 크기가 크고 그것과 함께 정렬되는 하나 이상의 비아를 갖는다.
본 발명의 제 2 양상에서, 제 1 금속 레벨 및 강유전성 장치 레벨이 동일한 레벨에 통합된다. 이러한 양상에 따른 몇몇 실시예에서, 통합형 제 1 금속 및 강유전성 장치 레벨은 강유전성 캐패시터 높이에 실질적으로 대응하는 두께를 갖는다. 다른 실시예에서, 통합형 제 1 금속 및 강유전성 장치 레벨은 비캐패시터 영역의 두께 감소로 인하여 실질적으로 비평탄할 수 있다.
본 발명의 제 3 양상에서, 강유전성 장치 레벨은 제 1 금속 레벨 위에 배치된다.
본 발명의 제 4 양상에서, 제 1 금속 레벨 위에 레벨간 유전체 레벨이 배치되고, 차례로 레벨간 유전체 레벨 위에 강유전성 장치 레벨이 배치된다.
본 발명의 제 5 양상에서, 강유전성 장치 레벨이 트랜지스터 절연층 위에 배치되고, 강유전성 절연층은 자신과 트랜지스터 절연층을 관통하여 연장되는 하나 이상의 비아를 갖는다.
본 발명의 실시예는 다음과 같은 하나 이상의 특징을 포함할 수 있다.
바람직하게, 컨택트 비아는 텅스텐 컨택트 플러그로 충진된다. 바람직하게, 강유전성 캐패시터는 각각의 텅스텐 컨택트 플러그 위에 형성된다.
몇몇 실시예에서, 각 레벨의 상부 및 하부 표면은 실질적으로 평탄하다.
몇몇 집적 회로 구조체 실시예는 전술한 제 1 및 제 2 금속 레벨 이외에도 다른 금속 레벨을 포함할 수 있다.
본 발명의 다른 특징 및 이점은 도면 및 특허 청구 범위를 포함하는 이하의 상세한 설명으로부터 명확해질 것이다.
이하의 설명에서, 유사한 소자를 식별하는 데 유사한 참조 번호가 사용된다. 더욱이, 도면은 예시적인 실시예의 주요 특징을 도식적인 방법으로 나타내기 위한 것이다. 도면은 실제 실시예의 모든 특징을 도시하거나, 도시된 소자의 상대적인 치수를 도시하기 위한 것이 아니며, 실제 크기대로 도시되지 않는다.
일반적으로, 이하에 기술된 실시예는 2 개의 내장형 1T-1C(1 개의 트랜지스터- 1 개의 저장 캐패시터) 강유전성 메모리 셀(10, 11) 및 반도체 장치 셀(12)을 포함한다. 강유전성 메모리 셀(10, 11) 및 반도체 장치 셀(12)은, 트랜지스터 레벨(14), 강유전성 장치 레벨(16), 제 1 금속(또는, 금속화) 레벨(18), 레벨간 유전체(ILD) 레벨(20) 및 제 2 금속(또는, 금속화) 레벨(22)을 포함하는 일련의 공통 레벨로 형성된다. 이하의 실시예는 2 개 또는 3 개의 금속 레벨과 관련하여 기술되었지만, 각 실시예는 구현되는 집적 회로 구조체의 요구에 따라 추가적인 금속 레벨을 포함할 수 있음을 알아야 한다. 레벨(14-22)은 공유된 장비 및 공유된 처리 설비를 이용하여, 표준 반도체 산업 후단(backend) 공정 단계에 의해 형성되는 트랜지스터, 금속화 및 ILD 레벨(14, 18-22)과, 양립할 수 있는 강유전성 장치 제조 공정으로 형성되는 강유전성 장치 레벨(16)로 형성된다.
도 1, 2, 3, 4 및 5와 관련하여 이하에 기술된 특정 실시예는 내장형 강유전성 장치의 수율 및 성능을 향상시키는 상이한 방법들을 구현한다. 그러나, 이들 실시예를 상세히 기술하기 전에, 베이스라인(baseline) 집적형 제조 공정이 먼저 기술된다.
베이스라인 제조 공정
트랜지스터 레벨
트랜지스터 레벨(14)은 기판(26)(예를 들면, n 형 또는 p 형 도핑된 단결정 실리콘 기판) 위에 배치되는 복수의 트랜지스터(24)와, 관통하여 연장되는 복수의 컨택트 비아(30)를 갖는 상부의 트랜지스터 절연층(28)을 포함한다. 일반적으로, 각 트랜지스터(24)는 게이트 구조(32) 및 소스/드레인 영역(34, 36)을 포함한다. 각 게이트 구조(32)는 게이트 유전체(38), 게이트 전극(40) 및 측벽 절연체(42)를 포함한다. 게이트 유전체(38)는 이산화실리콘, 산질화물(oxynitride), 질화실리콘, BST, PZT, 규산염, 소정의 다른 하이-k 재료, 또는 그들의 소정의 조합 혹은 스택으로 형성될 수 있다. 게이트 전극(40)은 티탄, 텅스텐, TiN, 탄탈룸 또는 TaN과 같은 상부의 규화물층 또는 금속으로 n 형 또는 p 형 도핑된 다결정 실리콘으로 형성될 수 있다. 측벽 절연체(42)는 산화물(예를 들면, 산화실리콘), 질화물(예를 들면, 질화실리콘), 산질화물(예를 들면, 산질화실리콘) 또는 그들의 조합 혹은 스택으로 형성될 수 있다. 소스/드레인 영역(34, 36)은 종래의 주입 기법에 의해 형성될 수 있으며, 저농도로 도핑된 드레인 확장부(lightly-doped drain extensions) 및 포켓 주입물(pocket implants)을 포함할 수 있다. 또한, 소스/드레인 영역(34, 36)은 (예를 들면, 티탄, 코발트, 니켈, 텅스텐, 또는 다른 종래의 규화물 재료로) 규화될 수 있다.
바람직하게, 트랜지스터 절연층(28)은 게이트 구조(32) 부근의 질화실리콘을 포함하는 수소 또는 중수소(deuterium) 층을 포함할 수 있는 유전 재료(예를 들면, 도핑되거나 또는 도핑되지 않을 수 있는 SiO2)로 형성된다. 몇몇 실시예에서, 확산 장벽 또는 에칭 방지(etch stop)층이 트랜지스터 절연층(28) 위에 형성될 수 있다. 확산 장벽/에칭 방지층은 예를 들면, 종래의 화학 기계적 연마 공정에 의해 평탄화될 수 있다. 다른 확산 장벽/에칭 방지층이 평탄화된 표면 위에 형성될 수 있다. 컨택트 비아(30)는 텅스텐, 몰리브덴, 티탄, 질화티탄, 질화탄탈룸과 같은 금속 또는 규화금속으로 형성될 수 있는 도전성 플러그로 충진된다. 라이너(liner) 또는 장벽층(예를 들면, Ti, TiN, TaSiN, Ta, TaN, TiSiN 층, 그들의 스택, 또는 다른 종래의 라이너/장벽 재료)이 트랜지스터 절연층(28)의 도전성 플래그 및 유전 재료 사이에 형성될 수 있다. 바람직하게, 컨택트 비아(30)는 소스/드레인 영역(34, 36) 및 게이트 구조(32)의 규화 영역과 정렬된다.
또한, 트랜지스터 레벨(14)은 강유전성 메모리 셀(10) 및 반도체 장치 셀(12)의 구성 요소를 절연시키는 다수의 절연 구조(44)(예를 들면, 종래의 얕은 트랜치 절연 구조)를 포함한다.
강유전성 장치 레벨
강유전성 장치 레벨(16)은 한 쌍의 강유전성 캐패시터(50, 52)와, 관통하여 연장되는 다수의 비아(56)를 갖는 강유전성 절연층(54)을 포함한다. 각각의 강유전성 캐패시터(50, 52)는 도전성 장벽층(58), 하부 전극(60), 캐패시터 유전층(62), 상부 전극(64) 및 하드 마스크층(66)을 포함한다. 바람직하게, 측벽 확산 장벽(68)이 각 강유전성 캐패시터 스택(50, 52) 위에 형성되어, 각 스택으로 및 각 스택으로부터 재료가 확산되는 것이 방지된다.
도전성 장벽층(58)은 컨택트 비아(30) 내에 배치된 도전성 플러그가 캐패시터 유전층(62)의 후속 처리 동안 보호될 필요가 있는지의 여부에 따라 형성되거나, 형성되지 않을 수 있다. 만약 형성된다면, 도전성 장벽층(58)은 TiAlN 또는 다른 장벽 재료(예를 들면, TaSiN, TiSiN, TiN, TaN, HfN, ZrN, HfAlN, CrN, TaAlN, CrAlN 또는 다른 도전성 재료)로 바람직하게 형성된다. 바람직하게, 도전성 장벽층(58)의 두께는 (0.18 ㎛ 비아에 대해) 60 nm 정도이다. 도전성 장벽층(58)은 Ar + N2 또는 Ar + NH3을 이용한 반응성 스퍼터 증착(reactive sputter deposition)에 의해 형성될 수 있다. 사용될 수 있는 다른 증착 기법에는 화학 기상 증착(chemical vapor deposition; CVD) 또는 플라스마 강화 CVD(plasma enhanced CVD; PECVD)가 포함된다. W 플러그 컨택트의 경우, 이중층(bilayer) 확산 장벽을 증착하는 것이 바람직하다. 이들 실시예에서, CVD TiN(예를 들면, 40 nm)이 증착된 후에 PVD TiAlN(예를 들면, 30 nm)이 증착된다. 다른 실시예에서, 확산 장벽층이 TiAlN(예를 들면, 60 nm)의 CVD 또는 PECVD 증착으로 형성된다. 향상된 산화 저항을 달성하기 위해, TiAlN 내의 알루미늄의 비율은 30-60 % Al, 보다 바람직하게는 40-50 % Al이다.
하부의 컨택트 구조와의 전기적 접속을 형성하기 위해, 각 캐패시터(50, 52)의 하부 전극(60)이 장벽층(58) 위에 또는 트랜지스터 절연층(28) 바로 위에 형성된다. 바람직하게, 하부 전극(60)은 대략 25-100 nm의 두께이고, 산소 내에서 안정적이며, 귀금속(noble metal) 또는 도전성 산화물(예를 들면, 이리듐, 산화이리듐, Pt, Pd, PdOx, Au, Ru, RuO, Rh, RhO, LaSrCoO3, (Ba,Sr)RuO3, LaNiO3, 또는 그들의 소정의 스택 혹은 조합)로 형성된다. 귀금속으로 형성된 전극을 갖는 실시예에서, 집적의 비용 및 용이성 관점으로부터, 가능한 얇은 전극층을 이용하는 것이 바람직하다. PZT 캐패시터 유전체에 대해 바람직한 하부 전극은 50 nm 두께의 Ir 층, 또는 Ir(Ar)에 대한 스퍼터 증착 및/또는 IrOx에 대한 반응성 스퍼터 증착(Ar + O2)에 의해 증착될 수 있는 30 nm 두께의 IrOx 층과 20 nm 두께의 Ir 층으로 형성된 스택이다. 하부 전극(60)의 압력을 제어하기 위해, 사후 하부 전극 어닐링이 바람직하게 수행되어, 압력이 완화되고/되거나 하부 전극(60)의 미세구조(microstructure)/안정성이 향상된다. 전형적인 어닐링 조건은 산소 또는 불활성 기체 혼합물(inert gas mixture) 내에서 2-10 분 동안 400-600 oC의 온도이다. 이러한 어닐링은 하부 전극의 형성 이후 언제라도 수행될 수 있으나, 상부의 층간 유전층의 형성 이전에 수행되는 것이 바람직하다.
캐패시터 유전층(62)이 하부 전극(60) 위에 형성된다. 바람직하게, 캐패시터 유전층(62)은 150 nm 두께 미만이고, 보다 바람직하게는 100 nm 두께 미만이며, 가장 바람직하게는 50 nm 두께 미만이다. 캐패시터 유전층(62)은 강유전성 재료(예를 들면, Pb(Zr,Ti)O3(PZT -- 납 지르콘산염 티탄산염(lead zirconate titanate)); 도너(donor)(Nb, La, Ta), 억셉터(acceptor)(Mn, Co, Fe, Ni, Al) 및/또는 양자 모두로 도핑된 PZT; SrTiO3, BaTiO3 또는 CaTiO3으로 도핑 및 합금된 PZT; SBT(strontium bismuth tantalate) 및 SBNT(strontium bismuth niobate tantalate)와 같은 다른 층형 페로브스키트(perovskites); 또는 비스무트 티탄산염(bismuth titanate); BaTiO3; PbTiO3; 또는 Bi2TiO3)로 형성된다. PZT 캐패시터 유전층(62)을 갖는 실시예에서, PZT 층은 "Method of Fabricating a Ferroelectric Memory Cell"이라는 명칭으로, 2000년 10월 31일에 출원된 미국 출원 제 09/702,985 호에 기술된 바와 같이 형성될 수 있다. 이와 달리, PZT 캐패시터 유전층(62)은 "Forming Ferroelectric Pb(Zr,Ti)O3 Films"라는 명칭으로, 스테펜 알. 길버트 등에 의해, 에 출원된 미국 출원 제 호[대리인 문서 번호 제 10004085-1 호]에 기술된 바와 같이 형성될 수 있다.
상부 전극(64)이 캐패시터 유전층(62) 위에 형성된다. 상부 전극(64)은 하나 이상의 구성층(constituent layer)으로 형성될 수 있다. 몇몇 실시예에서, 상부 전극(64)이 바람직하게 100 nm 두께 미만, 보다 바람직하게는 50 nm 두께 미만인 산화이리듐층과, 바람직하게 100 nm 두께 미만, 보다 바람직하게는 50 nm 두께 미만인 이리듐층으로 형성된다. 몇몇 실시예에서, 상부 전극에서의 압력을 제어하기 위해, 상부 전극(64)이 하드 마스크층(66)의 증착 이전에 어닐링된다.
바람직하게, 전체 캐패시터 스택은, 바람직하게 층의 일부에 상이한 에칭제(etchant)를 사용하여 한번에 패터닝 및 에칭된다. 그럼에도 불구하고, 각 층 또는 층의 그룹은 후속 층 또는 층들의 형성 이전에 에칭될 수 있다. 다수의 층 또는 모든 층이 동시에 에칭된다면, 바람직하게 하드 마스크층(66)이 스택 위에 형성된다. 하드 마스크층(66)은 에칭 공정 동안 무결성을 유지하기에 충분히 두꺼운 재료로 형성될 수 있다. 하드 마스크층(66)은 바람직하게 대략 50-500 nm 두께이고, 보다 바람직하게는 대략 100-300 nm 두께이며, 가장 바람직하게는 대략 200 nm 두께이다. 하드 마스크층(66)은 TiAlN, TiN, Ti, TiO2, Al, AlOx, AlN, TiAl, TiAlOx, Ta, TaOx, TaN, Cr, CrN, CrOx, Zr, ZrOx, ZrN, Hf, HfN, HfOx, 산화실리콘, 로우-k 유전체, 또는 그들의 소정의 스택 또는 조합으로 형성될 수 있다. 하드 마스크 스택의 예는 50 nm의 스퍼터 증착 TiAlN 또는 TiN 상의 300 nm의 PECVD 증착 SiO2이다. 하드 마스크층(66)의 두께는 다양한 캐패시터 스택 재료의 캐패시터 스택 에칭 공정 및 상대적인 에칭 속도, 에칭된 층의 두께, 요구되는 과도 에칭(over-etch)의 양, 모든 층이 에칭된 후의 원하는 잔여 마스크 두께에 의존한다. 하드 마스크층(66)은 캐패시터 스택이 에칭된 후 제거되거나, 또는 제거되지 않을 수 있다. 하드 마스크층(66)이 제거되지 않으면, 도전성 재료로 하드 마스크를 형성하는 것이 바람직하다. 다른 실시예에서, 하드 마스크층(66)이 절연체 또는 반도체 재료로 형성될 수 있으며, 이 경우 상부 전극(64)에 대한 상호접속이 바람직하게 하드 마스크층(66)을 통해 형성되어, 상부 전극(64)에 대한 직접적인 전기적 접속이 형성된다. 하드 마스크층(66)의 증착은 하드 마스크 프로파일 및 잔여 하드 마스크 두께에 대한 보다 나은 제어를 위해, 상이한 재료의 단일 혹은 다층 스택일 수 있다. 질화금속 하드 마스크를 위한 바람직한 증착 공정은 Ar + N2 기체 혼합물을 이용한 스퍼터 증착이다. 산화실리콘을 함유한 하드 마스크를 위한 바람직한 증착 공정은 TEOS PECVD이다.
몇몇 실시예에서, 기판(26)의 뒷면 및 에지 영역이 에칭되어, 공유된 장비(예를 들면, 스테퍼(stepper), 도량 도구(metrology tool) 등)를 통한, 강유전성 재료에 의한 상호 오염(cross-contamination)이 실질적으로 감소한다(예를 들면, "Contamination Control for Embedded Ferroelectric Device Fabrication Processes" 라는 명칭으로, 스테펜 알. 길버트 등에 의해, 에 출원된 미국 출원 제 호[대리인 문서 번호 제 10991457-1 호] 참조).
에칭 공정은 지저분한 공정이므로, 에칭 도구와, 웨이퍼의 앞면, 에지 및 뒷면은 FeRAM 오염물을 갖거나, 또는 FeRAM 오염물을 포함하는 에칭 잔여물을 가질 것이다. 따라서, 뒷면 및 에지 표면으로부터 오염물을 제거하는 것 외에도, 바람직하게 웨이퍼의 앞면의 에칭 잔여물을 제거하도록 처리된다. 또한, 웨이퍼 앞면은 캐패시터 스택으로부터 손상된 강유전성 재료의 박층을 제거하도록 에칭될 수 있다. 이러한 사후 캐패시터 에칭 습식 세정(post-capacitor-etch wet-clean)은 몇 가지 에칭 조건 및 화학 작용에 의해, 탈이온수(deionized water)(DI water 또는 DIW) 세정(즉, 스핀 린스 건조(spin rinse dry) 이전의, 메가소닉(megasonic)이 있거나 없는 탱크 담금(tank soak))만큼 간단할 수 있으며, 탱크 에칭은 세정 공정을 향상시키거나 또는 더 손상된 재료를 제거하기 위해 산 기반(acid-based)일 수 있다. 또한, 에칭 공정은 귀금속과 같은 에칭이 어려운 재료의 재증착을 초래할 수 있다. 예를 들어, Ir 하부 전극으로, 캐패시터 유전층(62)의 측벽 상에 Ir을 재증착하는 것이 가능하며, 이것은 캐패시터가 수용할 수 없는 높은 누설 전류를 초래할 것이다. 또한, 원하지 않는 재료를 용해하면서 강유전성 재료의 일부를 에칭하는 화학 작용을 이용하여, 그러한 원하지 않는 재료를 제거하는 습식 세정 공정을 이용할 수 있다.
캐패시터 스택이 O2 플라스마에 노광되어, 발생할 수 있는 소정의 산소 손실을 복원함으로써, 에칭 동안 발생할 수 있는 강유전성 층의 소정의 손상 또는 저하가 제거될 수 있다. 이와 달리, 캐패시터 스택은 불활성 또는 산화 분위기에서 RTA 또는 노(furnace) 어닐링에 의해 산소를 구조체에 첨가하고, 에칭 공정에 의해 손상될 수 있는 표면의 결정성(crystallinity)을 개선하도록 처리될 수 있다. PZT의 경우, 이러한 어닐링은 대략 500-650 oC(노 어닐링의 경우, 지속 시간이 바람직하게 약 15 분 내지 2 시간) 또는 550-700 oC(RTA의 경우, 지속 시간이 바람직하게 약 10-60 초)의 온도에서 바람직하게 수행된다.
바람직하게, 각 강유전성 캐패시터(50, 52)의 측벽은 경사가 급하다. 바람직하게, 측벽 확산 장벽(68)은 강유전성 절연층(54)의 형성 및 상호접속 비아(56)의 에칭 이전에 캐패시터 스택 상에 형성된다. 측벽 확산 장벽(68)은 캐패시터를 단락시키지 않으면서 비아의 약간의 오정렬(misalignment)을 허용하여, 대부분의 재료가 캐패시터로 확산하는 것으로부터 캐패시터를 보호하고, 캐패시터로부터의 재료의 외부 확산(out-diffusion)으로부터 다른 구조체를 보호한다. 예시된 실시예에서, 측벽 확산 장벽(68)이 2 개의 층으로부터 형성되지만, 다른 실시예에서는, 측벽 확산 장벽(68)이 하나 또는 둘 이상의 층으로부터 형성될 수 있다. 에칭백(etchback) 공정을 이용하여 측벽 확산 장벽층의 가장 안쪽을 패터닝함으로써, 캐패시터의 측면만이 가장 안쪽의 층으로 덮인다. 가장 안쪽의 측벽 확산 장벽층을 패터닝하는 데 이용할 수 있는 예시적인 에칭백 공정에 관한 세부 내용은, 본 명세서에서 참조로 인용되는 미국 특허 제 6,211,035 호로부터 얻을 수 있다. 몇몇 실시예에서, 측벽 확산 장벽(68)은 AlOx, Ta2O5, AlN, TiO2, ZrO2, HfO2, 또는 그들의 소정의 스택 혹은 조합의 30 nm 하부층과, 질화실리콘, AIN, 또는 그들의 소정의 스택 혹은 조합으로 형성된 30 nm 상부층으로 형성된다. 측벽 확산 장벽(68)의 구성층 또는 층들은 "Method of Fabricating a Ferroelectric Memory Cell" 이라는 명칭으로 2000년 10월 31일에 출원된 미국 출원 제 09/702,985 호에 기술된 바와 같이 증착될 수 있다.
강유전성 절연층(54)이 측벽 확산 장벽(68) 위에 형성된다. 바람직하게, 강유전성 유전(또는, 절연)층(54)은 산화물, FSG, PSG, BPSG, PETEOS, 산화HDP, 질화실리콘, 산질화실리콘, 탄화실리콘(silicon carbide), 탄산질화실리콘 (silicon carbo-oxy-nitride), 낮은 유전율 재료(예를 들면, SiLK, 투과성(porous) SiLK, 테플론(teflon), 로우-K 폴리머(가능하게는 투과성), 에로겔(aerogel), 제로겔(zerogel), BLACK DIAMOND, HSQ, 또는 임의의 다른 투과성 유리 재료), 또는 그들의 조합 혹은 스택으로 형성된다. 강유전성 절연층(54)이 증착된 후, 절연층(54)은 CMP 공정에 의해 바람직하게 평탄화되어, 후속 리소그래피 공정을 위한 평면이 형성되도록 한다. 후단(back-end) 금속화의 선택에 따라, 다수의 공정 선택사양이 있다. 에칭된 Al 금속화의 경우, 기본적인 선택사양은 Al 또는 W 비아를 위한 것이다. 다마신(damascene) 금속화(Al 또는 Cu가 바람직함)의 경우, 이중(dual) 다마신(비아와 금속이 동시에 충진됨) 또는 단일 다마신 금속 이전에 충진된 개별 금속 비아(Al, Cu 또는 W)의 선택이 있다. 일반적으로, 강유전성 절연층(54) 및 플러그 재료는 FeRAM 제조 공정의 열 배분(thermal budget)과 양립할 수 있어야 한다. 예를 들어, W 플러그 및 SiO2 유전 재료를 포함하는 실시예에서, FeRAM 열 배분은 대략 600-650 oC의 온도를 초과해서는 안된다.
금속화 레벨
금속화 레벨(18, 22)이 산업 표준 금속화 공정에 의해 형성된다. 금속화는 알루미늄 기반 또는 구리 기반일 수 있다. 바람직하게, 알루미늄 기반 금속화는 에칭에 의해 형성되고, CVD 텅스텐 플러그 또는 Al 플러그를 포함하며, 향상된 전자이동(electromigration) 저항을 위해 Cu로 도핑될 수 있다. 또한, 알루미늄 금속화는 TiN 또는 Ti로 형성되는 금속 확산 장벽을 포함할 수 있다. 바람직하게, 구리 기반 금속화는 종래의 다마신 공정을 이용하여 형성되고, Ti, TiN, TiSiN, Ta, 또는 TaSiN 확산 장벽을 갖는 Cu 또는 W 플러그를 포함한다.
레벨간 유전체 레벨
바람직하게, 레벨간 유전체 레벨(20)이 산화물, FSG, PSG, BPSG, PETEOS, 산화HDP, 질화실리콘, 산질화실리콘, 탄화실리콘, 탄산질화실리콘, 낮은 유전율 재료(예를 들면, SiLK, 투과성 SiLK, 테플론, 로우-K 폴리머(가능하게는 투과성), 에로겔, 제로겔, BLACK DIAMOND, HSQ, 또는 임의의 다른 투과성 유리 재료), 또는 그들의 조합 혹은 스택으로 형성된다. 바람직하게, 레벨간 유전체 레벨(20)의 상부 표면은 CMP 공정에 의해 평탄화되어, 후속 리소그래피 공정을 위한 평면이 형성되도록 한다. 후단 금속화의 선택사양에 따라, 다수의 공정 선택사양이 있다. 에칭된 Al 금속화의 경우, 기본 선택사양은 Al 또는 W 비아를 위한 것이다. 다마신 금속화(Al 또는 Cu가 바람직함)의 경우, 이중 다마신(비아와 금속이 동시에 충진된), 또는 단일 다마신 금속 이전에 충진된 개별 금속 비아(Al, Cu 또는 W)의 선택이 있다. 일반적으로, 유전층 및 플러그 재료는 FeRAM 제조 공정의 열 배분과 양립할 수 있어야 한다. 예를 들어, W 플러그 및 SiO2 유전 재료를 포함하는 실시예에서, FeRAM 열 배분은 대략 600-650 oC의 온도를 초과해서는 안 된다.
몇몇 실시예에서, 얇은 유전층(도시되지 않음)이 레벨(14-22)이 서로 다른 각각의 유전(또는 절연)층들 사이에 형성될 수 있다. 만약 형성된다면, 이들 유전층은 질화실리콘, 탄화실리콘, (SiCNO) 또는 이산화실리콘(예를 들면, 고밀도 산화플라스마)로 바람직하게 형성된다.
전술한 장치 구조 각각에 대한 베이스라인 제조 공정에 관한 세부 내용은, "Method of Fabricating a Ferroelectric Memory Cell" 이라는 명칭으로 2000년 10월 31일에 출원된 미국 출원 제 09/702,985 호로부터 얻을 수 있다.
이하의 특정 내장형 강유전성 메모리 셀 실시예 각각을 구현하기 위해, 전술한 베이스라인 제조 공정을 구성하는 특성이 선택되어 각각의 관련된 제조 공정에 통합될 수 있다.
강유전성 장치 레벨을 통한 특대 비아를 갖는 실시예
몇몇 실시예에서, 도 1에 도시된 바와 같이, 강유전성 장치 레벨(16)을 관통하여 연장되는 비아(56)가 산업 표준 비아 구조에 비해 특대화되어, 강유전성 장치 레벨(16)의 비아(56)와 트랜지스터 레벨(14)의 컨택트 비아(30) 사이의 오정렬의 나쁜 영향을 감소시킨다. 비아(56)는 의도적인 리소그래피 오프셋 또는 과도 에칭 공정에 의해 형성될 수 있다. 이들 실시예에서, 바람직하게 비아(56)는 캐패시턴스 및 오정렬 감도를 감소시키도록 점점 가늘어진다.
이들 실시예에서, 비아(56)의 측면 치수는 인접한 비아들의 전기적 또는 물리적 펀치스루(punch-through) 및 제 1 금속 레벨(18)의 라인 간격 제약에 의해 제한된다.
금속화 레벨 위에 형성된 강유전성 장치 레벨을 갖는 실시예
몇몇 실시예에서, 도 2를 참조하면, 강유전성 장치 레벨(16)이 제 1 금속화 레벨(18) 위에 형성된다. 강유전성 절연층(54)이 형성되고, 화학 기계적 연마에 의해 평탄화된 후, 강유전성 캐패시터(50, 52)의 상부 전극(66)까지, 그리고 제 1 금속화 레벨(18)의 컨택트까지 비아(56)가 에칭된다. 이들 실시예에서, 제 1 금속화 레벨(18)은 강유전성 캐패시터(50, 52)의 열 배분과 양립할 수 있어야 한다. 예시적인 금속화 재료에는 텅스텐과, 전술한 장벽 및 전극 금속 및 합금 중 소정의 것이 포함된다. 또한, 강유전성 절연층(54)은 강유전성 캐패시터(50, 52)를 완성하는 데 필요한 사후 컨택트 어닐링(post-contact anneal)과 양립할 수 있어야 한다.
이들 실시예에서, 바람직하게, 단일 강유전성 장치 레벨 마스크만이 산업 표준 후단 공정 흐름에 추가되어, 내장형 강유전성 캐패시터 메모리 셀(10)이 형성된다. 또한, 이 방안은 강유전성 장치 레벨 비아와, 트랜지스터 레벨(14)의 컨택트 플러그 사이의 오정렬과 관련될 수 있는 소정의 문제점을 제거한다. 또한, 이 방안은 제 1 금속화 레벨(18)에 대한 표준 최소 셀 치수 및 표준 두께를 유지한다.
금속화 및 레벨간 유전체 레벨 위에 형성된 강유전성 장치 레벨을 갖는 실시예
몇몇 실시예에서, 도 3을 참조하면, 강유전성 장치 레벨(16)이 제 1 금속화 레벨(18) 및 레벨간 유전체 레벨(20) 위에 형성된다. 이들 실시예에서, 트랜지스터 레벨(14), 제 1 금속화 레벨(18) 및 레벨간 유전체 레벨(20)이 산업 표준 후단 공정 흐름에 따라 형성된다. 레벨간 유전체 레벨(20)은 화학 기계적 연마에 의해 평탄화되고, 강유전성 장치 레벨(16)이 평탄화된 레벨간 유전체 레벨(20) 위에 형성된다. 강유전성 절연층(54)이 형성되고, 화학 기계적 연마에 의해 평탄화된 후, 강유전성 캐패시터(50, 52)의 상부 전극(66)까지, 그리고 레벨간 유전체 레벨(20)을 관통하여 연장되는 비아의 상부까지 비아(56)가 에칭된다. 이들 실시예에서, 제 1 금속화 레벨(18), 레벨간 유전체 레벨(20) 및 강유전성 절연층(54)은 강유전성 캐패시터(50, 52)의 열 배분과 양립할 수 있어야 한다.
바람직하게, 이들 실시예에서, 표준 제 1 금속화 두께가 유지된다. 또한, 이 방안은 강유전성 캐패시터(50, 52)가 다른 실시예에 비해 셀(10) 영역의 대부분을 점유하도록 한다.
강유전성 장치 레벨과 트랜지스터 레벨을 관통하여 연장되는 비아를 갖는 실시예
몇몇 실시예에서, 도 4를 참조하면, 강유전성 장치 레벨(16)을 관통하여 연장되는 비아(56)가 트랜지스터 절연층(28)을 통해 아래로 소스/드레인 영역(34, 36)의 규화된 영역과, 트랜지스터 레벨(14)의 게이트 구조(32)까지도 연장할 수 있다. 이러한 방법에 의해, 강유전성 장치 레벨 비아와 트랜지스터 레벨(14)의 컨택트 플러그 사이의 오정렬과 관련될 수 있는 소정의 문제점이 방지될 수 있다. 트랜지스터 절연층(28)이 형성된 후, 컨택트 비아(30)가 강유전성 메모리 셀(10, 11)의 영역에 형성된다. 그 후, 강유전성 캐패시터(50, 52) 및 강유전성 절연층(54)이 형성될 수 있다. 다음, 종래의 리소그래피 에칭 공정에 의해, 강유전성 및 트랜지스터 절연층(54, 28)을 통해 비아(56)가 형성될 수 있다. 이들 실시예에서, 바람직하게 비아(56)는 캐패시턴스 및 오정렬 감도를 감소시키도록 점점 가늘어진다.
통합형 금속화 및 강유전성 장치 레벨을 갖는 실시예
몇몇 실시예에서, 도 5를 참조하면, 강유전성 장치 레벨(16) 및 제 1 금속화 레벨(18)이 하나의 레벨에 통합된다. 이들 실시예에서, 컨택트 비아(30)에 형성된 도전성 플러그 위에 강유전성 캐패시터(50, 52)가 형성된다. 강유전성 절연층(54)이 강유전성 캐패시터(50, 52) 위에 형성된다. 그 후, 도시된 바와 같이, 제 1 금속화 레벨(18)에 대한 패턴이 강유전성 절연층(54)으로 전사된다. 강유전성 절연층(54) 및 제 1 금속화 레벨 위의 결과적인 표면은 화학 기계적 연마에 의해 평탄화될 수 있다. 소정의 실시예에서, 강유전성 캐패시터(50, 52)를 제조하는 데 필요한 비교적 높은 공정 온도가 제 1 금속화 레벨에서의 로우-k 재료의 이용을 방해할 수 있다.
이들 실시예에서, 바람직하게, 단일 강유전성 장치 레벨 마스크만이 산업 표준 후단 공정 흐름에 추가되어, 내장형 강유전성 캐패시터 메모리 셀(10)이 형성된다. 또한, 이 방안은 집적형 장치 구조의 전체 높이가 감소하도록 하며, 강유전성 장치 레벨 비아와 트랜지스터 레벨(14)의 컨택트 플러그 사이의 오정렬과 관련될 수 있는 소정의 문제점을 제거한다.
일 실시예에서, 도 6 및 도 7a 내지 도 7d를 참조하면, 금속간 유전층을 강유전성 캐패시터 스택(50, 52)의 상부 쪽으로 하향 연마함으로써, 조합된 강유전성 장치와 제 1 금속화 레벨의 두께는 강유전성 캐패시터 스택(50, 52)의 높이로 감소할 수 있다. 특히, 강유전성 캐패시터 스택(50, 52)이 형성된 후, 금속간 유전층(70)(예를 들면, HDP SiO2)이 강유전성 캐패시터 스택(50, 52) 위에 증착될 수 있다(도 7a). 본 실시예에서, SiN 또는 SiC 에칭 방지층(72)이 강유전성 캐패시터 스택(50, 52)과 금속간 유전층(70) 사이에 배치될 수 있다. 금속간 유전층(70)은 예를 들면, 종래의 화학 기계적 연마 공정에 의해 에칭 정치층(72)쪽으로 하향 평탄화될 수 있다(도 7b). 다음, 금속간 유전층(70)은 리소그래피에 의해 패터닝되고 에칭된다(도 7c). 제 1 금속화 레벨이 에칭된 금속간 유전층(70) 위에 형성되고, 예를 들면, 종래의 화학 기계적 연마 공정에 의해 평탄화된다(도 7d). SiN 또는 SIC 확산 장벽(74)이 평탄화된 제 1 금속화 레벨 위에 형성될 수 있다.
다른 실시예에서, 도 8 및 도 9a 내지 도 9e를 참조하면, 조합된 강유전성 장치 및 제 1 금속화 레벨의 형성시에 희생층(sacrificial layer)을 사용하여, 그 두께를 강유전성 캐패시터 스택(50, 52)의 높이로 감소시킬 수 있다. 도 9a에 도시된 바와 같이, 강유전성 캐패시터 스택(50, 52)이 형성된 후, 금속간 유전층(70)이 강유전성 캐패시터 스택(50, 52) 위에 증착될 수 있다. SiN 또는 SiC 에칭 방지층(80)이 금속간 유전층(70)(예를 들면, HDP SiO2) 위에 형성될 수 있고, 희생층(82)(예를 들면, PETEOS)이 에칭 방지층(80) 위에 형성될 수 있다. 본 실시예에서, SiN 또는 SiC 에칭 방지층(72)은 강유전성 캐패시터 스택(50, 52)과 금속간 유전층(70) 사이에 배치될 수 있다. 도 9b에 도시된 바와 같이, 희생층(82), 에칭 방지층(80) 및 금속간 유전층(70)이 리소그래피에 의해 패터닝되고, 강유전성 캐패시터 스택(50, 52)의 상부 쪽으로 하향 에칭될 수 있다. 몇몇 실시예에서, 희생층(82)과 에칭 방지층(80)만이 에칭되고, 강유전성 캐패시터 스택(50, 52) 위에 배치된 금속간 유전층(70)의 적어도 일부가 남겨지게 된다. 다음, 구조는, 예를 들면 종래의 화학 기계적 연마 공정에 의해, 에칭 방지층(80)과, 강유전성 캐패시터 스택(50, 52)의 상부 위에 배치된 에칭 정치층(70) 부분 쪽으로 하향 평탄화된다(도 9c). 금속간 유전층(70)은 리소그래피에 의해 패터닝되고, 에칭된다(도 9d). 제 1 금속화 레벨이 에칭된 금속간 유전층(70) 위에 형성되고, 예를 들면 종래의 화학 기계적 연마 공정에 의해 평탄화된다(도 9e). SiN 또는 SIC 확산 장벽(84)이 평탄화된 제 1 금속화 레벨 위에 형성될 수 있다.
몇몇 실시예에서, 도 10에 도시된 바와 같이, 조합된 강유전성 장치 및 제 1 금속화 레벨의 두께는 반도체 장치 셀(12)의 비교적 높은 장치 밀도 영역에 걸쳐 선택적으로 감소하여, 비평탄 레벨을 생성할 수 있다. 이들 실시예에서, 비교적 높은 장치 밀도 영역은 예를 들면, 연마 속도가 하부의 장치 토폴로지(topology)에 반응하도록 거친 슬러리(rough slurry) 또는 부드러운 연마 패드가 사용되는 화학 기계적 연마 공정에 의해 선택적으로 감소할 수 있다. 도시된 바와 같이, 전체 회로 구조는 레벨간 유전체 레벨(20)에서 평탄화될 수 있다.
다른 실시예가 특허 청구 범위의 범주에 속한다.
예를 들면, 전술한 실시예들은 단일 캐패시터 메모리 셀(즉, 1T/1C 또는 1C 메모리 셀)과 관련하여 기술되었지만, 본 명세서에서 기술된 제조 공정 및 구조는 이중 캐패시터 메모리 셀(즉, 2T/2C 또는 2C 메모리 셀)과, 독립형(stand-alone) FeRAM 장치와, 표준 반도체 장치 제조 공정에 통합되는 다른 강유전성 장치를 제조하는 데에도 이용될 수 있다.
또한, 평탄성이 필요하지 않은 실시예에서, 강유전성 장치는 유전체 평탄화층 없이 형성될 수 있고, 그 경우 강유전성 메모리 셀(10)의 영역은 반도체 장치 셀(12)의 영역보다 높을 것이다.
다른 실시예는 도 1 내지 도 10에서 전술한 2 개 이상의 특정 내장형 강유전성 메모리 셀 실시예의 하나 이상의 특징을 통합할 수 있다.
또 다른 실시예가 특허 청구 범위의 범주에 속한다.
본 발명의 내장형 강유전성 메모리 셀을 포함하는 집적 회로 구조체 및 그 형성 방법에 의하면, 내장형 강유전성 장치의 수율 및 성능을 향상시킬 수 있다.

Claims (38)

  1. 집적 회로에 있어서,
    기판 위에 배치된 하나 이상의 반도체 장치와, 관통하여 연장되는 적어도 하나의 컨택트 비아(contact via)를 갖는 상부의 트랜지스터 절연 구조체(overlying transistor isolation structure)를 포함하는 트랜지스터 레벨과,
    상기 트랜지스터 절연 구조체 위에 배치된 강유전성 장치 레벨 -상기 강유전성 장치 레벨은 전기적 컨택트 영역을 가진 상부 전극과, 하부 전극과, 상기 상부 전극과 상기 하부 전극 사이에 배치된 강유전성 유전체 재료와, 상기 하부 전극 아래에 형성된 도전성 장벽층, 및 상기 상부 전극 위에 형성된 하드 마스크층을 포함하는 적어도 하나의 강유전성 캐패시터 구조체를 완전히 둘러싸고, 상기 강유전성 캐패시터 구조체 위에 측벽 확산 장벽이 형성되며, 상기 강유전성 장치 레벨은, 상기 적어도 하나의 강유전성 캐패시터 구조체의 상기 상부 전극의 적어도 일부 위에 배치되고 상부의 및 인접한 전기적 구조체들로부터 상기 적어도 하나의 강유전성 캐패시터 구조체의 비전기적 컨택트 영역을 전기적으로 절연하는 강유전성 절연 구조체를 더 포함하며, 상기 강유전성 절연 구조체는 관통하여 연장되고 상기 트랜지스터 절연 구조체의 대응하는 컨택트 비아와 정렬되는 적어도 하나의 비아를 갖고, 상기 적어도 하나의 비아는 상기 강유전성 절연 구조체를 통해 연장되고, 함께 정렬된 상기 트랜지스터 절연 구조체의 대응하는 컨택트 비아보다 측면으로(laterally) 크기가 큼- 과,
    상기 강유전성 장치 레벨 위에 배치된 제 1 금속 레벨과,
    상기 제 1 금속 레벨 위에 배치된 레벨간(inter-level) 유전체 레벨과,
    상기 레벨간 유전체 레벨 위에 배치된 제 2 금속 레벨을 포함하는
    집적 회로.
  2. 제 1 항에 있어서,
    상기 각각의 컨택트 비아는 저마다의 텅스텐 컨택트 플러그(tungsten contact plug)로 충진되는
    집적 회로.
  3. 제 2 항에 있어서,
    상기 각각의 강유전성 캐패시터 구조체는 저마다의 텅스텐 컨택트 플러그 위에 형성되는
    집적 회로.
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  18. 집적 회로 형성 방법에 있어서,
    기판 위에 배치된 하나 이상의 반도체 장치와, 관통하여 연장되는 적어도 하나의 컨택트 비아를 갖는 상부의 트랜지스터 절연 구조체를 포함하는 트랜지스터 레벨을 형성하는 단계와,
    상기 트랜지스터 절연 구조체 위에 강유전성 장치 레벨을 형성하는 단계 -상기 강유전성 장치 레벨은 전기적 컨택트 영역을 가진 상부 전극과, 하부 전극과, 상기 상부 전극과 상기 하부 전극 사이에 배치된 강유전성 유전체 재료와, 상기 하부 전극 아래에 형성된 도전성 장벽층, 및 상기 상부 전극 위에 형성된 하드 마스크층을 포함하는 적어도 하나의 강유전성 캐패시터 구조체를 완전히 둘러싸고, 상기 강유전성 캐패시터 구조체 위에 측벽 확산 장벽이 형성되며, 상기 강유전성 장치 레벨은, 상기 적어도 하나의 강유전성 캐패시터 구조체의 상기 상부 전극의 적어도 일부 위에 배치되고 상부의 및 인접한 전기적 구조체들로부터 상기 적어도 하나의 강유전성 캐패시터 구조체의 비전기적 컨택트 영역을 전기적으로 절연하는 강유전성 절연 구조체를 더 포함하며, 상기 강유전성 절연 구조체는 관통하여 연장되고 상기 트랜지스터 절연 구조체의 대응하는 컨택트 비아와 정렬되는 적어도 하나의 비아를 갖고, 상기 적어도 하나의 비아는 상기 강유전성 절연 구조체를 통해 연장되고, 함께 정렬된 상기 트랜지스터 절연 구조체의 대응하는 컨택트 비아보다 측면으로 크기가 큼- 와,
    상기 강유전성 장치 레벨 위에 제 1 금속 레벨을 형성하는 단계와,
    상기 제 1 금속 레벨 위에 레벨간 유전체 레벨을 형성하는 단계와,
    상기 레벨간 유전체 레벨 위에 제 2 금속 레벨을 형성하는 단계를 포함하는
    집적 회로 형성 방법.
  19. 제 18 항에 있어서,
    상기 각각의 컨택트 비아는 저마다의 텅스텐 컨택트 플러그로 충진되는
    집적 회로 형성 방법.
  20. 제 19 항에 있어서,
    상기 각각의 강유전성 캐패시터 구조체는 저마다의 텅스텐 컨택트 플러그 위에 형성되는
    집적 회로 형성 방법.
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  35. 제 1 항에 있어서,
    상기 강유전성 장치 레벨과 상기 트랜지스터 절연 구조체 사이에 어떠한 금속 레벨도 삽입되지 않는
    집적 회로.
  36. 제 1 항에 있어서,
    상기 강유전성 절연 구조체에 걸쳐서, 관통하여 연장되는 상기 적어도 하나의 비아는 상기 트랜지스터 절연 구조체의 대응하는 컨택트 비아보다 측면으로 크기가 큰
    집적 회로.
  37. 제 18 항에 있어서,
    상기 강유전성 장치 레벨과 상기 트랜지스터 절연 구조체 사이에 어떠한 금속 레벨도 삽입되지 않는
    집적 회로 형성 방법.
  38. 제 18 항에 있어서,
    상기 강유전성 절연 구조체에 걸쳐서, 관통하여 연장되는 상기 적어도 하나의 비아는 상기 트랜지스터 절연 구조체의 대응하는 컨택트 비아보다 측면으로 크기가 큰
    집적 회로 형성 방법.
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