JP5785523B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、一対の電極間に強誘電体膜を挟んで構成された強誘電体キャパシタを備えた半導体装置及びその製造方法に関する。
近年、強誘電体のヒステリシス特性を利用して情報を記憶する強誘電体キャパシタを備えたメモリ（Ferroelectric Random Access Memory：以下、「ＦｅＲＡＭ」という）の開発が進められている。ＦｅＲＡＭは電源を切っても情報が消失しない不揮発性メモリであり、高集積度、高速駆動、高耐久性及び低消費電力を実現できるという優れた特性を有している。
強誘電体キャパシタの強誘電体膜材料としては、残留分極量が大きなＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）やＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）などのペロブスカイト結晶構造を有する強誘電体酸化物が主に用いられている。これらの強誘電体酸化物の残留分極量は、１０〜３０μＣ／ｃｍ2程度である。
図１は、従来の強誘電体キャパシタを有する半導体装置の一例を示す模式図である。半導体基板１０は素子分離膜１１により複数の素子領域に分離されており、各素子領域には電子回路を構成するトランジスタＴ及びその他の素子が形成されている。
トランジスタＴは、半導体基板１０に不純物を選択的に注入して形成された一対の高濃度不純物領域（ソース／ドレイン）１８と、それら一対の高濃度不純物領域１８の間の領域上に形成されたゲート絶縁膜（図示せず）と、ゲート絶縁膜の上に形成されたゲート電極１４とにより構成されている。半導体基板１０の上にはストッパ層２０が形成されており、トランジスタＴ及び素子分離膜１１はこのストッパ層２０に覆われている。また、ストッパ層２０の上には第１の層間絶縁膜２１が形成されている。この層間絶縁膜２１内には、層間絶縁膜２１の上面からトランジスタＴの一方の高濃度不純物領域１８に到達するＷ（タングステン）プラグ２２が形成されている。
層間絶縁膜２１の上には、下部電極２６ａ、強誘電体膜２７及び上部電極２８ａを下からこの順で積層した構造の強誘電体キャパシタ３０が形成されている。この強誘電体キャパシタ３０は、第１の層間絶縁膜２１上に形成された第２の層間絶縁膜３１に覆われている。
第２の層間絶縁膜３１の上には第１配線層の配線３７が形成されている。これらの配線３７のうちの一つは、層間絶縁膜３１の上面から強誘電体キャパシタ３０の上部電極２８ａに連絡するＷプラグ３３ａを介して上部電極２８ａに電気的に接続され、他の一つは層間絶縁膜３１の上面から強誘電体キャパシタ３０の下部電極２６ａに連絡するＷプラグ３３ｂを介して下部電極２６ａに電気的に接続され、更に他の一つは層間絶縁膜３１を上下方向に貫通するＷプラグ３３ｃを介してＷプラグ２２に電気的に接続されている。
第１配線層の配線３７及び第２の層間絶縁膜３１の上には第３の層間絶縁膜４０が形成されている。この第３の層間絶縁膜４０の上には第２配線層の配線４２が形成されており、これらの配線４２のうちの所定の配線は、層間絶縁膜４０を上下方向に貫通するＷプラグ４１を介して第１配線層の配線３７と電気的に接続されている。
第２配線層の配線４２及び第３の層間絶縁膜４０の上には、第４の層間絶縁膜４６が形成されている。この第４の層間絶縁膜４６の上には第３配線層の配線４８及び端子４９が形成されている。第３配線層の配線４８のうち所定の配線は、層間絶縁膜４６を上下方向に貫通するＷプラグ４７を介して第２配線層の配線３７に電気的に接続されている。
第３配線層の配線４８及び第４の層間絶縁膜４６の上には第１のパッシベーション膜５１、第２のパッシベーション膜５２及び保護膜５３が下からこの順に積層されている。そして、端子４９の上の第１のパッシベーション膜５１、第２のパッシベーション膜５２及び保護膜５３は選択的に除去され、端子４９の表面が露出している。
この図１に示すように、従来はトランジスタＴの高濃度不純物領域１８と第１配線層の配線３７との間が上下方向に並んだ２つのＷプラグ２２，３３ｃにより接続されている。これは、第１配線層の配線３７と高濃度不純物領域１８との間に２つの層間絶縁膜２１，３１が介在し、第１配線層の配線３７と高濃度不純物領域１８との間隔が長いため、層間絶縁膜３１の上面から高濃度不純物領域１８に到達するコンタクトホールを形成しようとするとエッチング時間が長くなって、強誘電体キャパシタ３０に大きなダメージを与えてしまうためである。すなわち、エッチング時間が長くなることにより、強誘電体キャパシタ３０がプラズマダメージを受けて特性が劣化する。また、上部電極２８ａ及び下部電極２６ａに到達するコンタクトホールと高濃度不純物領域１８に到達するコンタクトホールとを同時に形成しようとすると、高濃度不純物領域１８に到達するコンタクトホールが完成する前に上部電極２８ａ及び下部電極２６ａがエッチングされてしまう。高濃度不純物領域１８に到達するコンタクトホールを単独に形成することも考えられるが、高アスペクト（コンタクトホールの径に対しエッチング深さが深い）となるため、エッチング量が安定しない（コントロールエッチングが困難）という問題がある。
図１に示すように第１配線層の配線３７と高濃度不純物領域１８との間を個別に形成される２つのＷプラグ２２，３３ｃで接続することにより、層間絶縁膜のエッチング時に強誘電体キャパシタ３０に与えるダメージを抑制することができて、良好な強誘電体特性を得ることができる。
この場合、図１に示すように、下側のＷプラグ２２の大きさ（直径）を上側のＷプラグ３３ｃの大きさ（直径）よりも若干大きくしている。これは、層間絶縁膜３１の上面からＷプラグ２２に到達するコンタクトホールをフォトリソグラフィ法により形成するときに、若干の位置ずれが発生しても、コンタクトホールをＷプラグ２２の真上に確実に形成するためである。これにより、層間絶縁膜３１にコンタクトホールを形成するときに、層間絶縁膜２１をエッチングしてしまうことを防止できる。
なお、本発明に関係すると思われる従来技術として、特許文献１〜４に記載されたものがある。特許文献１にはポリシリコンにより形成されたプラグ（ポリシリコンプラグ）の上部に、ポリシリコンプラグよりも大きな形状のシリサイドパッドを形成し、そのシリサイドパッドを介して上層のプラグとポリシリコンプラグとを電気的に接続した半導体装置が記載されている。
特許文献２には，プラグを形成した後、基板の上側全面に第１導電膜及び第２導電膜を順次形成し、第２導電膜を所定の形状にパターニングした後、その第２導電膜をマスクとして第１導電膜を等方性エッチングし、所定のプラグの上に第１導電膜からなる接続パッドを形成する半導体装置の製造方法が記載されている。プラグと第２導電膜（配線）とは接続パッドを介して電気的に接続される。
特許文献３には、スタック型キャパシタを有する半導体装置において、基板表面の不純物領域とアルミニウム配線との間のコンタクトホールを多結晶シリコンで埋め込んだ構造が記載されている。特許文献４には、等方性エッチングと異方性エッチングとを組み合わせて、上部の径が大きいコンタクトプラグを形成する方法が記載されている。
上述したように、従来は、フォトリソグラフィ工程で発生する位置ずれを考慮して、プラグ２２の大きさ（直径）を、その上に形成されるコンタクトホールの大きさ（直径）よりも若干大きくしていた。しかしながら、半導体装置のより一層の微細化（高集積化）にともなって、図２（ａ）に示すように、コンタクトホール３１ａの位置がプラグ２２の位置からずれてしまうことが発生するようになった。
このようにコンタクトホール３１ａの位置がプラグ２２の位置からずれてしまうと、コンタクトホール３１ａ形成時に層間絶縁膜２１のうちプラグ２２の上部近傍の部分がエッチングされ、窪み２１ａが発生する。通常、コンタクトホール３１ａの形成が完了すると、全面にバリアメタル（グルーレイヤ）を形成してコンタクトホール３１ａの壁面をバリアメタルで覆うが、図２（ｂ）に示すように窪み２１ａが発生した個所ではバリアメタル３３ｇが窪み２１ａの奥まで充填されず、窪み２１ａが埋め込まれずに残ってしまう。
この窪み２１ａに水分や不純物が溜まると、その後の熱処理工程において水分や不純物が層間絶縁膜２１，３１中に拡散して強誘電体膜２７に到達し、強誘電体キャパシタ３０の特性を大きく劣化させる原因となる。また、製造直後に不具合がなくても、半導体装置の長期間にわたる使用により水分や不純物が層間絶縁膜２１，３１中に拡散して、強誘電体キャパシタ３０やトランジスタＴの特性を劣化させることもある。
窪み２１ａの発生を防止するためにプラグ２２のサイズを更に大きくすることも考えられるが、そうすると半導体装置の微細化が阻害されるという問題が発生する。
特開２００１−２１０７１１号公報 特開平１０−２８９９５０号公報 特開平０５−２４３５１７号公報 特開平０８−２３６４７６号公報
本発明の目的は、プラグ形成時に位置ずれが発生しても水分や不純物が溜まる窪みが発生することがなく、微細化しても長期間にわたる信頼性を確保できる半導体装置及びその製造方法を提供することである。
本発明の一観点によれば、半導体基板と、前記半導体基板の上に形成されたトランジスタと、前記半導体基板の上に形成されて前記トランジスタを覆う第１の絶縁膜と、前記第１の絶縁膜の上に形成された強誘電体キャパシタと、前記第１の絶縁膜の上に形成されて前記強誘電体キャパシタを覆う第２の絶縁膜と、前記第２の絶縁膜の上に形成された酸化膜を含むキャップ層と、前記キャップ層の上に形成されたエッチングストッパ膜と、前記エッチングストッパ膜の上面から前記トランジスタの不純物領域に到達する第１のコンタクトホールと、前記第１のコンタクトホール内に形成された導電体材料を有する第１のプラグと、前記エッチングストッパ膜の上に形成された第３の絶縁膜と、前記第３の絶縁膜の上面から前記第１のプラグに到達する第２のコンタクトホールと、前記第２のコンタクトホール内に形成された導電体材料を有する第２のプラグとを有する半導体装置が提供される。
本発明の他の観点によれば、半導体基板にトランジスタを形成する工程と、前記半導体基板の上に前記トランジスタを覆う第１の絶縁膜を形成する工程と、前記第１の絶縁膜の上に、下部電極、強誘電体膜及び上部電極により構成される強誘電体キャパシタを形成する工程と、前記第１の絶縁膜の上に前記強誘電体キャパシタを覆う第２の絶縁膜を形成する工程と、前記第２の絶縁膜の上に酸化膜を含むキャップ層を形成する工程と、前記キャップ層の上にエッチングストッパ膜を形成する工程と、前記エッチングストッパ膜の上面から前記トランジスタの不純物領域に到達する第１のコンタクトホールを形成する工程と、前記第１のコンタクトホール内に導電体材料を形成して第１のプラグを形成する工程と、前記エッチングストッパ膜の上に第３の絶縁膜を形成する工程と、前記第３の絶縁膜の上面から前記第１のプラグに到達する第２のコンタクトホールをエッチング法により形成する工程と、前記第２のコンタクトホール内に導電体材料を形成して第２のプラグを形成する工程とを有する半導体装置の製造方法が提供される。
本発明においては、トランジスタの不純物領域に接続するプラグの上面がエッチングストッパ膜の上面と同一又はほぼ同一の平面上に位置するので、エッチングストッパ膜の下方の絶縁膜が保護され、水分又は不純物が溜まる窪みの発生が回避される。これにより、強誘電体キャパシタの特性劣化が回避され、半導体装置の信頼性が向上する。
図１は、従来の強誘電体キャパシタを有する半導体装置の一例を示す模式図である。 図２（ａ），（ｂ）は、従来の問題点を示す模式図である。 図３は、本発明の第１の実施形態に係る半導体装置の構造を示す模式図である。 図４は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 図５は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 図６は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その３）である。 図７は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その４）である。 図８は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その５）である。 図９は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その６）である。 図１０は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その７）である。 図１１は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その８）である。 図１２は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その９）である。 図１３は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その１０）である。 図１４は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その１１）である。 図１５は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その１２）である。 図１６は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その１３）である。 図１７は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その１４）である。 図１８は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その１５）である。 図１９は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その１６）である。 図２０は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その１７）である。 図２１は、第１の実施形態に係る半導体装置の製造方法を示す断面図（その１８）である。 図２２は、本発明の第２の実施形態に係る半導体装置の構造を示す模式図である。 図２３は、本発明の第３の実施形態に係る半導体装置の構造を示す模式図である。 図２４は、本発明の第４の実施形態に係る半導体装置の構造を示す模式図である。 図２５は、第４の実施形態の半導体装置の第１の製造方法を示す断面図（その１）である。 図２５は、第４の実施形態の半導体装置の第１の製造方法を示す断面図（その２）である。 図２７は、第４の実施形態の半導体装置の第１の製造方法を示す断面図（その３）である。 図２８は、第４の実施形態の半導体装置の第１の製造方法を示す断面図（その４）である。 図２９は、第４の実施形態の半導体装置の第１の製造方法を示す断面図（その５）である。 図３０は、第４の実施形態の半導体装置の第１の製造方法を示す断面図（その６）である。 図３１は、第４の実施形態の半導体装置の第２の製造方法を示す断面図（その１）である。 図３２は、第４の実施形態の半導体装置の第２の製造方法を示す断面図（その２）である。 図３３は、第４の実施形態の半導体装置の第２の製造方法を示す断面図（その３）である。 図３４は、第４の実施形態の半導体装置の第２の製造方法を示す断面図（その４）である。 図３５は、第４の実施形態の半導体装置の第２の製造方法を示す断面図（その５）である。 図３６は、第４の実施形態の半導体装置の第２の製造方法を示す断面図（その６）である。 図３７は、第４の実施形態の半導体装置の第３の製造方法を示す断面図（その１）である。 図３８は、第４の実施形態の半導体装置の第３の製造方法を示す断面図（その２）である。 図３９は、第４の実施形態の半導体装置の第３の製造方法を示す断面図（その３）である。 図４０は、第４の実施形態の半導体装置の第３の製造方法を示す断面図（その４）である。 図４１は、第４の実施形態の半導体装置の第３の製造方法を示す断面図（その５）である。 図４２は、第４の実施形態の半導体装置の第３の製造方法を示す断面図（その６）である。 図４３は、本発明の第５の実施形態に係る半導体装置の構造を示す模式図である。 図４４は、本発明の第６の実施形態に係る半導体装置の構造を示す模式図である。 図４５は、第６の実施形態の変形例に係る半導体装置の構造を示す模式図である。 図４６は、本発明の第７の実施形態に係る半導体装置の構造を示す模式図である。 図４７は、第７の実施形態の変形例に係る半導体装置の構造を示す模式図である。 図４８は、本発明の第８の実施形態に係る半導体装置の構造を示す模式図である。 図４９は、第８の実施形態の変形例に係る半導体装置の構造を示す模式図である。 図５０は、本発明の第９の実施形態に係る半導体装置の構造を示す模式図である。 図５１は、第９の実施形態の変形例に係る半導体装置の構造を示す模式図である。 図５２は、本発明の第１０の実施形態に係る半導体装置の構造を示す模式図である。 図５３は、第１０の実施形態の変形例に係る半導体装置の構造を示す模式図である。 図５４は、水素バリア膜、水分バリア膜及びエッチングストッパ膜を半導体基板上の一部分のみに配置した例を示す上面図である。 図５５は、半導体基板の上側全面に水素バリア膜、水分バリア膜及びエッチングストッパ膜等の膜を形成した後、スクライブ領域の膜をエッチングにより除去した例を示す上面図である。
以下、本発明の実施形態について、添付の図面を参照して説明する。
（第１の実施形態）
図３は、本発明の第１の実施形態に係る半導体装置の構造を示す模式図である。半導体基板１１０は素子分離膜１１１により複数の素子領域に分離されており、各素子領域には電子回路を構成するトランジスタＴ及びその他の素子が形成されている。
トランジスタＴは、半導体基板１１０に不純物を選択的に注入して形成された一対の高濃度不純物領域１１８と、それら一対の高濃度不純物領域１１８の間の領域上に形成されたゲート絶縁膜（図示せず）と、ゲート絶縁膜の上に形成されたゲート電極１１４とにより構成されている。半導体基板１１０の上にはストッパ層１２０が形成されており、トランジスタＴ及び素子分離膜１１１はこのストッパ層１２０に覆われている。また、ストッパ層１２０の上には第１の層間絶縁膜１２１が形成されている。この層間絶縁膜１２１の上面は平坦化処理されている。この層間絶縁膜１２１の上には、ＳｉＯＮからなるエッチングストッパ膜１２２が形成されている。
層間絶縁膜１２１内には、エッチングストッパ膜１２２の上面からトランジスタＴの一方の高濃度不純物領域１１８に到達するプラグ１２４が形成されている。また、エッチングストッパ膜１２２の上には、ＳｉＯＮ膜１２５と、ＴＥＯＳ（酸化シリコン）膜１２６と、酸化アルミニウム（例えば、Ａｌ2Ｏ3）からなる水素バリア膜１２７とが下からこの順で積層されている。
水素バリア膜１２７の上には、下部電極１２８ａ、強誘電体膜１２９及び上部電極１３０ａを下からこの順で積層した構造の強誘電体キャパシタ１３１が形成されている。この強誘電体キャパシタ１３１は、水素バリア膜１２７上に形成された第２の層間絶縁膜１３２に覆われている。
第２の層間絶縁膜１３２の表面は平坦化されており、この層間絶縁膜１３２の上には第１配線層の配線１３８が所定のパターンで形成されている。これらの配線１３８のうちの一つは層間絶縁膜１３２の上面から強誘電体キャパシタ１３１の上部電極１２９ａに到達するコンタクトホールを介して上部電極１２９ａに電気的に接続され、他の一つは層間絶縁膜１３２の上面から強誘電体キャパシタ１３１の下部電極１２８ａに到達するコンタクトホールを介して下部電極１２８ａに電気的に接続され、更に他の一つは層間絶縁膜１３２を上下方向に貫通するプラグ１３４を介してプラグ１２４及び高濃度不純物領域１１８に電気的に接続されている。
層間絶縁膜１３２及び第１配線層の配線１３８の上には酸化アルミニウム（例えば、Ａｌ2Ｏ3）からなる水素バリア膜１３９が形成されており、その水素バリア膜１３９の上には第３の層間絶縁膜１４０が形成されている。この層間絶縁膜１４０内には、層間絶縁膜１４０を上下方向に貫通して第１配線層の配線１３７に電気的に接続する複数のプラグ１４１が形成されている。また、層間絶縁膜１４０の上には、第２配線層の複数の配線１４２が形成されている。図３に示すように、これらの配線１４２のうちの所定の配線はプラグ１４１を介して第１配線層の配線１３８に電気的に接続されている。
第３の層間絶縁膜１４０及び第２の配線層の配線１４２の上には、第４の層間絶縁膜１４３が形成されている。この第４の層間絶縁膜１４３内には、層間絶縁膜１４３を上下方向に貫通して第２配線層の配線１４２に電気的に接続した複数（図３では一つのみ図示）のプラグ１４４が形成されている。また、層間絶縁膜１４３の上には、第３配線層の配線１４５及び端子１４６が形成されている。これらの第３配線層の配線１４５のうちの所定の配線は、プラグ１４４を介して第２配線層の配線１４２に電気的に接続されている。
第４の層間絶縁膜１４３及び第３配線層の配線１４５の上には、第１のパッシベーション膜１４７、第２のパッシベーション膜１４８及び保護膜１４９が下からこの順に積層されている。そして、端子１４６の上の第１のパッシベーション膜１４７、第２のパッシベーション膜１４８及び保護膜１４９は選択的に除去され、端子１４６の表面が露出している。
このように、本実施形態の半導体装置は、第１の層間絶縁膜１２１の上にＳｉＯＮからなるエッチングストッパ膜１２２が形成されていること、プラグ１２４がエッチングストッパ膜１２２の上面から高濃度不純物領域１１８までの間に形成されていること、及びプラグ１２４とプラグ１３４との接続部がエッチングストッパ膜１２２の上面と同じ平面上に位置していることを特徴としている。
本実施形態の半導体装置は、プラグ１２４とプラグ１３４との接続部がエッチングストッパ膜１２２の上面と同じ平面上にあるため、プラグ１３４形成時、すなわち層間絶縁膜１３２にプラグ１２４に通じるコンタクトホールを形成するときに、層間絶縁膜１２１がエッチングされることを防止できる。
なお、水素バリア膜１２７，１３９は層間絶縁膜１２１又は層間絶縁膜１４０中の水分及び水素が強誘電体キャパシタ１３１までに移動して強誘電体キャパシタ１３１の特性が劣化することを防止するために設けられている。また、図３に示すように酸化アルミニウム（Ａｌ2Ｏ3）からなる水素バリア膜１２７の上に下部電極１２８ａを形成すると、下部電極１２８ａの配向性が向上し、その上に形成される強誘電体膜１２９の配向性も向上するという効果もある。本発明において、これらの水素バリア膜１２７，１３９は必須ではないが、長期間にわたって強誘電体キャパシタ１３１の特性を維持するために、図３に示すように水素バリア膜１２７，１３９を設けることが好ましい。
図４〜図２１は、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、以下の説明では、本発明をプレーナー型強誘電体キャパシタを有するＦｅＲＡＭの製造に適用した例について説明する。また、図４〜図２１では、周辺回路形成領域、メモリセル形成領域及び端子形成領域における断面を示している。更に、以下の説明では、メモリセルがｎ型トランジスタにより構成されているものとする。
まず、図４に示す構造を形成するまでの工程を説明する。半導体基板（シリコン基板）１１０の所定の領域に、公知のＬＯＣＯＳ（Local Oxidation of Silicon）法により素子分離膜１１１を形成し、この素子分離膜１１１により半導体基板１１０を複数の素子領域に分離する。素子分離膜１１１は、公知のＳＴＩ（Shallow Trench Isolation）法により形成してもよい。
次に、半導体基板１１０のｎ型トランジスタ形成領域（メモリセル形成領域及び周辺回路形成領域のｎ型トランジスタ形成領域：以下、同じ）にホウ素（Ｂ）等のｐ型不純物を導入して、ｐウェル１１２を形成する。また、半導体基板１１０のｐ型トランジスタ形成領域（周辺回路形成領域のｐ型トランジスタ形成領域：以下、同じ）にリン（Ｐ）等のｎ型不純物を導入して、ｎウェル（図示せず）を形成する。
次に、ｐウェル１１２及びｎウェル（図示せず）の表面を熱酸化させて、ゲート絶縁膜（図示せず）を形成する。その後、ＣＶＤ（Chemical Vapor Deposition ）法により、半導体基板１１０の上側全面にシリコン膜（ポリシリコン膜又はアモルファスシリコン膜）を形成し、このシリコン膜をフォトリソグラフィ法によりパターニングして、ゲート電極（シリコン配線）１１４を形成する。
なお、ｐウェル１１２の上方にはｎ型不純物を導入したゲート電極を形成し、ｎウェル（図示せず）の上方にはｐ型不純物を導入したゲート電極を形成することが好ましい。また、図４に示すように、メモリセル形成領域では、１つのｐウェル１１２の上に２本のゲート電極１１４が相互に平行に配置される。
次に、ゲート電極１１４をマスクとし、ｎ型トランジスタ形成領域のｐウェル１１２にリン（Ｐ）又はヒ素（Ａｓ）等のｎ型不純物を浅くイオン注入して、ｎ型低濃度不純物領域１１６を形成する。これと同様に、ゲート電極１１４をマスクとし、ｐ型トランジスタ形成領域のｎウェル（図示せず）にホウ素（Ｂ）等のｐ型不純物を浅くイオン注入して、ｐ型低濃度不純物領域（図示せず）を形成する。
次に、ゲート電極１１４の両側にサイドウォール１１７を形成する。このサイドウォール１１７は、ＣＶＤ法により半導体基板１１０の上側全面にＳｉＯ2又はＳｉＮ等からなる絶縁膜を形成した後、その絶縁膜をエッチバックすることにより形成される。
その後、ゲート電極１１４及びサイドウォール１１７をマスクとしてｎ型トランジスタ形成領域のｐウェル１１２にリン（Ｐ）又はヒ素（Ａｓ）等のｎ型不純物をイオン注入し、ｎ型高濃度不純物領域１１８を形成する。これと同様に、ｐ型トランジスタ形成領域のゲート電極及びサイドウォールをマスクとしてｎウェル（図示せず）にホウ素（Ｂ）等のｐ型不純物をイオン注入して、ｐ型高濃度不純物領域（図示せず）を形成する。このようにして、各トランジスタ形成領域に、ＬＤＤ（Lightly Doped Drain）構造のソース／ドレインを有するトランジスタＴが形成される。
なお、ゲート電極１１４及びｎ型高濃度不純物領域１１８の表面には、コンタクト層としてコバルトシリサイド又はチタンシリサイド等の金属ケイ化物（シリサイド）層を形成することが好ましい。
次に、プラズマＣＶＤ法により、半導体基板１１０の上側全面にストッパ層１２０として例えばＳｉＯＮ膜を２００ｎｍの厚さに形成し、ストッパ層１２０の上にプラズマＣＶＤ法により第１の層間絶縁膜１２１として例えばＴＥＯＳ−ＮＳＧ（Tetra-Ethyl-Ortho-Silicate-Nondoped Silicate Glass：ＳｉＯ）膜を６００ｎｍの厚さに形成する。その後、ＣＭＰ（Chemical Mechanical Polishing ：化学的機械研磨）法により層間絶縁膜１２１を約２００ｎｍ研磨して表面を平坦化する。
次に、層間絶縁膜１２１の上に、ＣＶＤ法によりＳｉＯＮからなるエッチングストッパ膜１２２を１００ｎｍの厚さに形成する。このエッチングストッパ膜１２２は、後述する第２の層間絶縁膜１３２にコンタクトホールを形成するエッチング工程において、第１の層間絶縁膜１２１がエッチングされることを防止するために形成するものである。このエッチングストッパ膜１２２は、第２の層間絶縁膜１３２を構成するＴＥＯＳ−ＮＳＧ膜よりもエッチングレートが低い絶縁材料により形成すればよく、例えばＳｉＮにより形成してもよい。本実施形態においては、エッチングストッパ膜１２２の厚さを２０ｎｍ〜１５０ｎｍとする。
エッチングストッパ膜１２２を、酸化アルミニウム（ＡｌｘＯｙ）、酸化チタン（ＴｉＯｘ、酸化ジルコニウム（ＺｒＯｘ）、酸化マグネシウム（ＭｇＯｘ）及びＭｇＴｉＯｘ等の金属酸化物により形成することもできる。これらの金属酸化物によりエッチングストッパ膜１２２を形成した場合は、エッチングストッパ膜１２２が水素バリア膜としても機能して層間絶縁膜１２１中に含まれる水分及び水素の上層への拡散が防止され、ＦｅＲＡＭの信頼性をより一層向上させることができる。但し、エッチングストッパ膜１２２を上述した金属酸化物により形成する場合は、膜厚を１００ｎｍ以下とすることが好ましい。金属酸化物からなるエッチングストッパ膜１２２の厚さが１００ｎｍを超えると、後工程でＷプラグ１２４を形成するときにエッチングストッパ膜１２２を開口することが困難になる。
次に、図５に示す構造を形成するまでの工程を説明する。上記の工程でエッチングストッパ膜１２２を形成した後、エッチングストッパ膜１２２の上にフォトレジストを塗布してフォトレジスト膜１２３を形成する。そして、このフォトレジスト膜１２３に対し露光及び現像処理を実施して、所定の位置にエッチングストッパ膜１２２が露出する開口部１２３ａを形成する。その後、フォトレジスト膜１２３をマスクとしてエッチングを施し、エッチングストッパ膜１２２の上面から高濃度不純物領域１１８（トランジスタＴのソース／ドレイン）に到達するコンタクトホール１２１ａを形成する。このコンタクトホール１２１ａの直径は、例えば０．５５μｍとする。
なお、本実施形態においては、図５に示すように、周辺回路形成領域において、高濃度不純物領域１１８に通じるコンタクトホール１２１ａと同時に、エッチングストッパ膜１２２の上面から素子分離膜１１１上のゲート電極（シリコン配線）１１４に到達するコンタクトホール１２１ａを形成している。
次に、図６に示す構造を形成するまでの工程を説明する。コンタクトホール１２１ａの形成に用いたフォトレジスト膜１２３を除去した後、半導体基板１１０の上側全面に、例えばＰＶＤ（Physical Vapor Deposition ）法により、厚さが２０ｎｍのＴｉ膜と厚さが５０ｎｍのＴｉＮ膜（いずれも図示せず）とを順次形成する。これにより、コンタクトホール１２１ａの壁面がＴｉ膜及びＴｉＮ膜により覆われる。その後、半導体基板１１０の上側全面に、例えばＣＶＤ法によりＷ（タングステン）を堆積させて、エッチングストッパ膜１２２の上にＷ膜を形成するとともに、コンタクトホール１２１ａ内にＷを充填する。
次に、ＣＭＰ法により、エッチングストッパ膜１２２の上のＷ膜、ＴｉＮ膜及びＴｉ膜を除去する。このようにして、コンタクトホール１２１ａ内にＷが充填されてなるＷプラグ１２４が形成される。この場合、図６に示すように、Ｗプラグ１２４の上面及びエッチングストッパ膜１２２の上面は、同一平面上に位置する。
その後、窒素及び酸素を含む雰囲気中で３５０℃の温度で２分間プラズマアニールを施した後、プラズマＣＶＤ法により、半導体基板１１０の上側全面にＳｉＯＮ膜１２５を１００ｎｍの厚さに形成して、Ｗプラグ１２４の酸化を防止する。なお、一般的にプラズマＣＶＤ法により形成されたＳｉＯＮ膜は水分が透過しにくいという性質があるので、ＳｉＯＮ膜１２５は上下方向への水分の移動を阻止する水分バリア層としても機能する。
次に、図７に示す構造を形成するまでの工程を説明する。上記の工程で水分バリア膜１２５を形成した後、ＣＶＤ法により、ＳｉＯＮ膜１２５の上にＴＥＯＳ（酸化シリコン）膜１２６を１００ｎｍの厚さに形成する。その後、脱水処理として、窒素流量が２リットル／分の雰囲気中で６５０℃の温度で３０分間熱処理を施す。次いで、例えばＣＶＤ法により、ＴＥＯＳ膜１２６の上に酸化アルミニウム（例えば、Ａｌ2Ｏ3）を２０ｎｍの厚さに堆積して、水素バリア膜１２７を形成する。その後、酸素流量が２リットル／分の雰囲気中で６０秒間熱処理（ＲＴＡ処理）を施す。
次に、図８に示す構造を形成するまでの工程を説明する。上記の工程で水素バリア膜１２７を形成した後、水素バリア膜１２７の上に強誘電体キャパシタの下部電極となる導電体膜１２８を形成する。この導電体膜１２８は、例えばＰｔ（白金）、Ｉｒ（イリジウム）、Ｒｕ（ルテニウム）、Ｒｈ（ロジウム）、Ｒｅ（レニウム）、Ｏｓ（オスミウム）及びＰｄ（パラジウム）等の金属、又はこれらの金属の酸化物（導電性酸化物）により形成する。本実施形態では、水素バリア膜１２７の上に、ＰＶＤ法によりＰｔを１５５ｎｍの厚さに堆積させて導電体膜１２８を形成するものとする。
次に、導電体膜１２８の上に強誘電体膜１２９を形成する。強誘電体膜１２９は、ＰＺＴ、ＰＬＺＴ、ＢＬＴ、又はＳＢＴ等により形成すればよい。本実施形態では、導電体膜１２８の上に、ＰＶＤ法によりＰＺＴを１５０〜２００ｎｍの厚さに堆積させて強誘電体膜１２９を形成するものとする。
このようにして強誘電体膜１２９を形成した後、酸素含有雰囲気中でＲＴＡ処理して強誘電体膜１２９を結晶化する。本実施形態では、ＲＴＡ装置内に酸素ガスを０．０２５リットル／分の流量で供給し、例えば５６５℃の温度で９０秒間加熱するものとする。
その後、強誘電体膜１２９の上に、強誘電体キャパシタの上部電極となる導電体膜１３０を形成する。導電体膜１３０は、例えばＰｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ及びＰｄ等の金属、又はそれらの金属の酸化物（導電性酸化物）により形成する。本実施形態では、強誘電体膜１２９の上に、ＩｒＯ2を５０ｎｍの厚さに堆積させて第１のＩｒＯ2膜を形成する。その後、半導体基板１１０をＲＴＡ装置内に載置し、酸素ガス供給量が０．０２５リットル／分、温度が７２５℃、処理時間が２０秒の条件でＲＴＡ処理を実施する。次に、第１のＩｒＯ2膜の上に、ＰＶＤ法によりＩｒＯ2を２００ｎｍの厚さに堆積させて第２のＩｒＯ2膜を形成する。このようにして、第１及び第２のＩｒＯ2膜を積層した構造の導電体膜１３０を形成する。
次に、図９に示す構造を形成するまでの工程について説明する。上記の工程で導電体膜１３０を形成した後、フォトリソグラフィ法により、強誘電体キャパシタの上部電極形成領域を覆うレジスト膜（図示せず）を形成する。その後、このレジスト膜をマスクとして導電体膜１３０をエッチングして、上部電極１３０ａを形成する。次いで、上部電極１３０ａの上のレジスト膜を除去する。
次に、強誘電体膜１２９の回復アニールを実施する。すなわち、半導体基板１１０を加熱炉内に載置し、酸素供給量が２０リットル／分、温度が６５０℃、処理時間が６０分間の条件で熱処理を行う。
強誘電体膜１２９の回復アニール処理後、フォトリソグラフィ法により、強誘電体キャパシタ形成領域の上方を覆うレジスト膜（図示せず）を形成する。そして、このレジスト膜をマスクとして強誘電体膜１２９をエッチングして、強誘電体膜１２９を所定の形状にする。その後、レジスト膜を除去する。
次に、半導体基板１１０を加熱炉内に載置し、強誘電体膜１２９の回復アニールを実施する。この回復アニールは、例えば加熱炉内への酸素供給量が２０リットル／分、温度が３５０℃、処理時間が６０分間の条件で行う。
次に、図１０に示す構造を形成するまでの工程について説明する。上記の工程で強誘電体膜１２９をパターニングした後、フォトリソグラフィ法により、強誘電体キャパシタの下部電極形成領域の上方を覆うレジスト膜（図示せず）を形成する。そして、このレジスト膜をマスクとして導電体膜１２８をエッチングし、下部電極１２８ａを形成する。その後、レジスト膜を除去する。
次に、半導体基板１１０を加熱炉内に載置し、強誘電体膜１２９の回復アニールを実施する。この回復アニールは、例えば加熱炉内への酸素供給量が２０リットル／分、温度が６５０℃、処理時間が６０分間の条件で行う。このようにして、強誘電体キャパシタ１３１が完成する。
次に、半導体基板１１０の上側全面に、例えばプラズマＣＶＤ法によりＴＥＯＳ−ＮＳＧを１５００ｎｍの厚さに堆積させて層間絶縁膜１３２を形成し、この層間絶縁膜１３２により強誘電体キャパシタ１３１を覆う。その後、ＣＭＰ法により層間絶縁膜１３２の上面を平坦化する。
なお、図１０には図示していないが、強誘電体キャパシタ１３１を形成した後、ＰＶＤ法により、基板１１０の上側全面に水素バリア膜（酸化アルミニウム膜）を例えば２０ｎｍの厚さに形成することが好ましい。これにより、強誘電体キャパシタ１３１への水分及び水素の進入をより一層確実に防止することができる。この水素バリア膜を形成した場合は、酸素雰囲気中で５５０℃の温度で６０分間熱処理を実施する。本願の他の実施形態においても、これと同様に強誘電体キャパシタを形成した後、半導体基板の上側全面に水素バリア膜を形成することが好ましい。
次に、図１１に示す構造を形成するまでの工程について説明する。上記の工程で層間絶縁膜１３２の表面を平坦化した後、例えば窒素及び酸素を含む雰囲気中で３５０℃の温度で２分間プラズマアニールを実施し、層間絶縁膜１３２の表面を窒化処理する。その後、層間絶縁膜１３２の上にフォトレジストを塗布してフォトレジスト膜１３３を形成する。そして、このフォトレジスト膜１３３を露光及び現像処理して、所定の位置に開口部１３３ａを形成する。その後、このフォトレジスト膜１３３をマスクとしてエッチング処理を実施して、層間絶縁膜１３２の上面からＷプラグ１２４に到達するコンタクトホール１３２ａを形成する。このコンタクトホール１３２ａの直径はＷプラグ１２４形成時のコンタクトホール１２１ａの直径（０．５５μｍ）よりも若干小さくすることが好ましい。本実施形態においては、コンタクトホール１３２ａの直径を０．５μｍとする。
このコンタクトホール１３２ａ形成時に位置ずれが発生しても、Ｗプラグ１２４の周囲にはエッチングストッパ膜１２２が形成されているため、層間絶縁膜１２１がエッチングされることが回避される。これにより、層間絶縁膜がエッチングされて窪みが発生し、窪みに溜まった水分や不純物により強誘電体キャパシタの特性を劣化させるという問題（図２参照）が解消される。
次に、図１２に示す構造を形成するまでの工程について説明する。コンタクトホール１３２ａの形成に用いたレジスト膜１３３を除去した後、半導体基板１１０の上側全面に、例えばＰＶＤ法により、厚さが２０ｎｍのＴｉ膜と厚さが５０ｎｍのＴｉＮ膜（いずれも図示せず）とを順次形成し、コンタクトホール１３２ａの壁面をこれらのＴｉ膜及びＴｉＮ膜で覆う。その後、半導体基板１１０の上側全面に、例えばＣＶＤ法によりＷ（タングステン）を堆積させて、層間絶縁膜１３２の上にＷ膜を形成するとともに、コンタクトホール１３２ａ内にＷを充填する。
次に、ＣＭＰ法により、層間絶縁膜１３２の上のＷ膜、ＴｉＮ膜及びＴｉ膜を除去する。このようにして、コンタクトホール１３２ａ内にＷが充填されてなるＷプラグ１３４が形成される。次いで、例えば窒素及び酸素を含む雰囲気中で３５０℃の温度で２分間プラズマアニールを実施して、層間絶縁膜１３２の表面を窒化処理した後、層間絶縁膜１３２の上にＣＶＤ法によりＳｉＯＮ膜１３５を１００ｎｍの厚さに形成して、Ｗプラグ１３４の酸化を防止する。
次に、図１３，図１４，図１５に示す構造を形成するまでの工程について説明する。上記の工程によりＳｉＯＮ膜１３５を形成した後、図１３に示すように、ＳｉＯＮ膜１３５上にフォトレジストを塗布してフォトレジスト膜１３６を形成する。そして、このフォトレジスト膜１３６を露光及び現像処理して、所定の位置に開口部を形成する。その後、このフォトレジスト膜１３６をマスクとしてエッチング処理を実施して、ＳｉＯＮ膜１３５の上面から強誘電体キャパシタ１３１の上部電極１３０ａ及び下部電極１２８ａに到達するコンタクトホール１３２ｂをそれぞれ形成する。次いで、フォトレジスト膜１３６を除去した後、強誘電体膜１２９の回復アニールを実施する。この回復アニールは、例えば酸素雰囲気中で５００℃の温度で６０分間加熱することにより行われる。
次に、図１４に示すように、ＳｉＯＮ膜１３５をエッチングにより除去する。その後、図１５に示すように、半導体基板１１０の上側全面に例えばＰＶＤ法によりＴｉＮを１５０ｎｍ、Ａｌ−Ｃｕ合金を５５０ｎｍ、Ｔｉを５ｎｍ、ＴｉＮを１５０ｎｍの厚さに順次堆積させて、層間絶縁膜１３２上にアルミニウム膜１３７を形成するとともに、コンタクトホール１３２ｂ内にアルミニウムを充填する。
次に、図１６に示す構造を形成するまでの工程について説明する。上記の工程でアルミニウム膜１３７を形成した後、フォトリソグラフィ法及びエッチング法を使用してアルミニウム膜１３７をパターニングし、第１配線層の配線１３８を形成する。本実施形態では、強誘電体キャパシタ１３１の上部電極１３０ａは、配線１３８、Ｗプラグ１３４及びＷプラグ１２４を介してトランジスタＴの高濃度不純物領域１１８に電気的に接続される。このようにして第１配線層の配線１３８を形成した後、例えば窒素供給量が２０リットル／分、温度が３５０℃、処理時間が３０分間の条件で熱処理を実施する。その後、半導体基板１１０の上側全面に、ＰＶＤ法により、水素バリア膜１３９として酸化アルミニウム（例えば、Ａｌ2Ｏ3）膜を２０ｎｍの厚さに形成する。
次に、図１７，図１８に示す構造を形成するまでの工程について説明する。上記の工程で水素バリア膜１３９を形成した後、例えばプラズマＣＶＤ法によりＴＥＯＳ−ＮＳＧを約２６００ｎｍの厚さに堆積させて、図１７に示すように、層間絶縁膜１４０を形成する。その後、ＣＭＰ法により、層間絶縁膜１４０の表面を研磨して平坦化する。次いで、フォトリソグラフィ法及びエッチング法を使用して、層間絶縁膜１４０の上面から第１配線層の配線１３８に到達するコンタクトホールを形成する。そして、半導体基板１１０の上側全面にＴｉ膜を２０ｎｍ、ＴｉＮ膜を５０ｎｍの厚さに形成した後、ＣＶＤ法により半導体基板１１０の上側全面にＷ（タングステン）を堆積させてコンタクトホール内にＷを埋め込み、その後層間絶縁膜１４０が露出するまでＣＭＰ研磨して、Ｗプラグ１４１を形成する。
次に、第１配線層の配線形成時と同様の方法により、半導体基板１１０の上側全面にアルミニウム膜を形成する。そして、このアルミニウム膜をパターニングして、図１８に示すように第２配線層の配線１４２を形成する。この図１８に示すように、第２配線層の配線１４２のうちの所定の配線は、Ｗプラグ１４１、第１配線層の配線１３８、Ｗプラグ１３４及びＷプラグ１２４を介してトランジスタＴ（高濃度不純物層１１８）に電気的に接続される。
次に、図１９に示す構造を形成するまでの工程について説明する。上記の工程で第２配線層の配線１４２を形成した後、例えばプラズマＣＶＤ法によりＴＥＯＳ−ＮＳＧを約２２００ｎｍの厚さに堆積させて、第２配線層の配線１４２を覆う層間絶縁膜１４３を形成する。その後、ＣＭＰ法により層間絶縁膜１４３の表面を平坦化する。次いで、フォトリソグラフィ法及びエッチング法を使用して、層間絶縁膜１４３の上面から第２配線層の配線１４２に到達するコンタクトホールを形成し、このコンタクトホール内にＷ（タングステン）を充填してＷプラグ１４４を形成する。その後、半導体基板１１０の上側全面にアルミニウム膜を形成し、このアルミニウム膜をパターニングして、第３配線層の配線１４５及び端子１４６を形成する。
次に、図２０に示す構造を形成するまでの工程について説明する。上記の工程で第３配線層の配線１４５及び端子１４６を形成した後、プラズマＣＶＤ法により、半導体基板１１０の上側全面にＴＥＯＳ−ＮＳＧを約１００ｎｍの厚さに堆積させて、配線１４５及び端子１４６を覆う第１のパッシベーション膜１４７を形成する。そして、この第１のパッシベーション膜１４７に対して窒素雰囲気中でプラズマアニールを実施する。アニール時の温度は例えば３５０℃、処理時間は例えば２分間とする。
その後、第１のパッシベーション膜１４７の上に例えばプラズマＣＶＤ法により、ＳｉＮを３５０ｎｍの厚さに堆積させて、第２のパッシベーション膜１４８を形成する。
次に、図２１に示す構造を形成するまでの工程について説明する。上記の工程で第１及び第２のパッシベーション膜１４７，１４８を形成した後、フォトリソグラフィ法及びエッチング法を用いて端子１４６の上の第１及び第２のパッシベーション膜１４７，１４８を除去する。その後、半導体基板１１０の上側全面に感光性ポリイミドを約３．６μｍの厚さに塗布して保護膜１４９を形成する。そして、露光及び現像処理を実施して、保護膜１４９に端子１４６が露出する開口部１４９ａを形成する。次いで、例えば窒素雰囲気中で３１０℃の温度で４０分間熱処理して、保護膜１４９を構成するポリイミドを硬化させる。このようにして、本実施形態に係る半導体装置（ＦｅＲＡＭ）が完成する。なお、保護膜１４９は、非感光性ポリイミドにより形成してもよい。
本実施形態においては、図１１に示すように、第１の層間絶縁膜１２１の上にエッチングストッパ膜１２２を形成するので、第２の層間絶縁膜１３２にプラグ１２４に連絡するコンタクトホール１３２ａを形成するときに位置ずれが発生しても、第１の層間絶縁膜１２１がエッチングされることはなく、図２に示すような窪み２１ａは発生しない。従って、窪み２１ａに溜まる水分や不純物による特性の劣化が回避され、半導体装置（ＦｅＲＡＭ）の長期間にわたる信頼性を確保することができる。
また、本実施形態においては、強誘電体キャパシタ１３１の下方及び上方に水素バリア膜１２７，１３９が形成されているので、強誘電体キャパシタ１３１への水分及び水素の進入をより確実に防止できる。これにより、強誘電体キャパシタ１３１の特性の劣化を抑制することができて、半導体装置の信頼性がより一層向上する。
（第２の実施形態）
図２２は、本発明の第２の実施形態に係る半導体装置の構造を示す模式図である。本実施形態が第１の実施形態と異なる点は、エッチングストッパ膜１２２の上にＴＥＯＳ（酸化シリコン）膜２１１が形成されていること、プラグ１２４とプラグ１３４との接続部がＴＥＯＳ膜２１１の上面と同じ平面上に位置していること、及び第１配線層の配線１２８と強誘電体キャパシタ１３１の上部電極１３０ａ及び下部電極１２８ａとの間がＷプラグ２１２により接続されていることにあり、その他の構成は基本的に第１の実施形態と同様であるので、図２２において図３と同一物には同一符号を付して、その詳しい説明は省略する。
本実施形態においては、エッチングストッパ膜１２２を形成した後、このエッチングストッパ膜１２２の上にＣＶＤ法によりＴＥＯＳ膜２１１を５０〜１００ｎｍの厚さに形成する。その後、フォトリソグラフィ法及びエッチング法を使用して、ＴＥＯＳ膜２１１の上面から高濃度不純物領域１１８に到達するコンタクトホールを形成し、このコンタクトホール内にＷ（タングステン）を充填してＷプラグ１２４を形成する。その後、第１の実施形態と同様に、ＳｉＯＮ膜１２５、ＴＥＯＳ膜１２６及び水素バリア膜１２７を形成し、更に強誘電体キャパシタ１３１及び層間絶縁膜１３２を形成する。
次いで、層間絶縁膜１３２上にフォトレジスト膜を形成し、露光及び現像処理を実施して、フォトレジスト膜のうちプラグ１２４の上方の部分に開口部を形成する。そして、このフォトレジスト膜をマスクとしてエッチングを施し、層間絶縁膜１３２の上面からプラグ１２４に到達するコンタクトホールを形成する。次いで、フォトレジスト膜を除去した後、コンタクトホール内にＷ（タングステン）を充填して、Ｗプラグ１２４に電気的に接続するＷプラグ１３４を形成する。
なお、コンタクトホール形成時に位置ずれが発生してＴＥＯＳ膜２１１がエッチングされることが考えられるが、ＴＥＯＳ膜２１１は５０〜１００ｎｍと極めて薄く、且つその下にエッチングストッパ膜１２２が形成されているため、図２に示すような大きな窪みの発生が回避される。
次に、半導体基板１１０の上側全面にＳｉＯＮ膜（図示せず）を形成する。そして、このＳｉＯＮ膜の上にフォトレジスト膜を形成し、露光及び現像処理を実施して、フォトレジスト膜のうち強誘電体キャパシタ１３１の上部電極１３０ａ及び下部電極１２８ａの上方の部分に開口部を形成する。そして、このフォトレジスト膜をマスクとしてエッチングを施し、層間絶縁膜１３２の上面から強誘電体キャパシタ１３１の上部電極１３０ａ及び下部電極１２８ａに到達するコンタクトホールをそれぞれ形成する。次いで、フォトレジスト膜及びＳｉＯＮ膜を除去した後、コンタクトホール内にＷ（タングステン）を充填して、強誘電体キャパシタ１３１の上部電極１３０ａ及び下部電極１２８ａに電気的に接続するＷプラグ２１２をそれぞれ形成する。
その後の工程は第１の実施形態と同じであるので、ここでは説明を省略する。本実施形態においても、第１の実施形態と同様の効果を得ることができる。
（第３の実施形態）
図２３は、本発明の第３の実施形態に係る半導体装置の構造を示す模式図である。本実施形態が第１の実施形態と異なる点は、エッチングストッパ膜１２２の上にＳｉＯＮ膜２２１が形成されていること、プラグ１２４とプラグ１３４との接続部がＳｉＯＮ膜２２１の上面と同じ平面上に位置していること、及び第１配線層の配線１２８と強誘電体キャパシタ１３１の上部電極１３０ａ及び下部電極１２８ａとの間がＷプラグ２１２により接続されていることにあり、その他の構成は基本的に第１の実施形態と同様であるので、図２３において図３と同一物には同一符号を付して、その詳しい説明は省略する。
本実施形態においては、エッチングストッパ膜１２２を形成した後、このエッチングストッパ膜１２２の上にプラズマＣＶＤ法によりＳｉＯＮ膜２２１を５０〜１００ｎｍの厚さに形成する。その後、フォトリソグラフィ法及びエッチング法を使用して、ＳｉＯＮ膜２２１の上面から高濃度不純物領域１１８に到達するコンタクトホールを形成し、このコンタクトホール内にＷ（タングステン）を充填してＷプラグ１２４を形成する。その後、第１の実施形態と同様に、ＳｉＯＮ膜１２５、ＴＥＯＳ膜１２６及び水素バリア膜１２７を形成し、強誘電体キャパシタ１３１及び層間絶縁膜１３２を形成する。
次に、層間絶縁膜１３２上にフォトレジスト膜を形成し、露光及び現像処理を実施して、フォトレジスト膜のうちプラグ１２４の上方の部分に開口部を形成する。そして、このフォトレジスト膜をマスクとしてエッチングを施し、層間絶縁膜１３２の上面からプラグ１２４に到達するコンタクトホールを形成する。次いで、フォトレジスト膜を除去した後、コンタクトホール内にＷ（タングステン）を充填して、プラグ１２４に電気的に接続するＷプラグ１３４を形成する。
次に、半導体基板１１０の上側全面にＳｉＯＮ膜（図示せず）を形成する。そして、このＳｉＯＮ膜の上にフォトレジスト膜を形成し、露光及び現像処理を実施して、フォトレジスト膜のうち強誘電体キャパシタ１３１の上部電極１３０ａ及び下部電極１２８ａの上方の部分に開口部を形成する。そして、このフォトレジスト膜をマスクとしてエッチングを施し、層間絶縁膜１３２の上面から強誘電体キャパシタ１３１の上部電極１３０ａ及び下部電極１２８ａに到達するコンタクトホールをそれぞれ形成する。次いで、フォトレジスト膜及びＳｉＯＮ膜を除去した後、コンタクトホール内にＷ（タングステン）を充填して、強誘電体キャパシタ１３１の上部電極１３０ａ及び下部電極１２８ａに電気的に接続するＷプラグ２１２をそれぞれ形成する。
その後の工程は第１の実施形態と同じであるので、ここでは説明を省略する。本実施形態においても、第１の実施形態と同様の効果を得ることができる。
（第４の実施形態）
図２４は、本発明の第４の実施形態に係る半導体装置の構造を示す模式図である。本実施形態が第１の実施形態と異なる点は、トランジスタＴの高濃度不純物領域１１８と電気的に接続されるプラグの上部形状が異なることにあり、その他の構造は基本的に第１の実施形態と同様であるので、図２４において図３と同一物には同一符号を付している。
本実施形態においては、図２４に示すように、エッチングストッパ膜１２２の上にＴＥＯＳ（酸化シリコン）膜２４２が形成されており、その上にＳｉＯＮ膜１２５、ＴＥＯＳ膜１２６及び水素バリア膜１２７が形成されている。プラグ２４１は、ＴＥＯＳ膜２４２の上面からトランジスタＴの高濃度不純物領域１１８に到達するコンタクトホール内にＷ（タングステン）を充填して形成されており、このプラグ２４１の頭部（エッチングストッパ膜１２２よりも上の部分）は、他の部分（軸部）よりの大きな径で形成されている。例えば、軸部の直径は０．５５μｍ、頭部の直径は０．７μｍである。
本実施形態においては、第１の実施形態と同様の効果を得ることができるのに加えて、プラグ２４１の頭部の径が大きく形成されているので、その上に形成されるプラグ１３４との間に位置ずれが発生しても、プラグ２４１，１３４間の電気的接続を良好な状態に保つことができる。
以下、本実施形態の半導体装置の製造方法を３つ説明する。なお、以下の説明では、本発明をプレーナー型強誘電体キャパシタを有するＦｅＲＡＭに適用した例について説明している。
（第１の製造方法）
図２５〜図３０は、本実施形態の半導体装置の第１の製造方法を工程順に示す断面図である。
まず、第１の実施形態と同様の方法により、図２５に示すように、半導体基板１１０に素子分離膜１１１、ｐウエル１１２、ゲート電極１１４、低濃度不純物領域１１６、サイドウォール１１７、高濃度不純物領域１１８、ストッパ層１２０及び第１の層間絶縁膜１２１を形成する。その後、ＣＶＤ法により層間絶縁膜１２１の上にエッチングストッパ膜１２２としてＳｉＯＮ膜を１００ｎｍの厚さに形成し、更にその上にＣＶＤ法によりＴＥＯＳ膜２４２を１００ｎｍの厚さに形成する。
次に、図２６に示すように、ＴＥＯＳ膜２４２の上にフォトレジストを塗布して、フォトレジスト膜２４３を形成する。そして、このフォトレジスト膜２４３を露光及び現像処理して、所定の領域に開口部２４３ａを形成する。その後、フォトレジスト膜２４３をマスクとしてＴＥＯＳ膜２４２をエッチングして、開口部２４２ａを形成する。
次に、フォトレジスト膜２４３を除去した後、図２７に示すように、半導体基板１１０の上側全面にフォトレジストを塗布して、フォトレジスト膜２４４を形成する。そして、このフォトレジスト膜２４４を露光及び現像処理して開口部２４４ａを形成する。この開口部２４４ａはＴＥＯＳ膜２４２の開口部２４２ａに整合する位置に、開口部２４２ａよりも若干小さい径で形成する。本実施形態では、開口部２４２ａの直径が０．７μｍ、開口部２４４ａの直径は０．５５μｍとする。なお、ここでは下地に段差があるので、反射防止膜（ＢＡＲＣ）を塗布した後にフォトレジスト膜を形成したほうがパターンを精度よく形成できる。どちらの手法を用いてもよい。
次に、図２８に示すように、フォトレジスト膜２４４をマスクとしてエッチングを施し、エッチングストッパ膜１２２の上面から高濃度不純物領域１１８（トランジスタＴのソース／ドレイン）に到達するコンタクトホール１２１ａを形成する。ここでは、エッチングストッパ膜１２２の上面から高濃度不純物領域１１８に到達するコンタクトホール１２１ａと同時に、エッチングストッパ膜１２２の上面から周辺回路形成領域の素子分子膜１１１上のゲート電極（シリコン配線）１１４に到達するコンタクトホール１２１ａを形成している。
次に、フォトレジスト膜２４４を除去した後、半導体基板１１０の上側全面に、例えばＰＶＤ法により、厚さが２０ｎｍのＴｉ膜と厚さが５０ｎｍのＴｉＮ膜（いずれも図示せず）とを形成し、コンタクトホール１２１ａの壁面をこれらのＴｉ膜及びＴｉＮ膜で被覆する。その後、半導体基板１１０の上側全面に例えばＣＶＤ法によりＷ（タングステン）を堆積させて、ＴＥＯＳ膜２４２上にＷ膜を形成するとともに、コンタクトホール１２１ａ内にＷを充填する。そして、ＣＭＰ法によりＴＥＯＳ膜２４２上のＷ膜、ＴｉＮ膜及びＴｉ膜を除去する。これにより、図２９に示すように、コンタクトホール１２１ａ内にＷが充填されてなるＷプラグ２４１が形成される。このＷプラグ２４１は、その上部（頭部）の直径が他の部分（軸部）の直径よりも大きな形状（リベット状）となる。ＣＭＰ処理後、窒素及び酸素を含む雰囲気中で３５０℃の温度で２分間プラズマアニールを施す。
次に、図３０に示すように、プラズマＣＶＤ法により、半導体基板１１０の上側全面に厚さが１００ｎｍのＳｉＯＮ膜１２５を形成する。その後、ＳｉＯＮ膜１２５の上に、ＣＶＤ法によりＴＥＯＳ膜１２６を１００ｎｍの厚さに形成する。そして、窒素流量が２リットル／分、温度が６５０℃の条件で３０分間加熱する脱水処理を施す。次いで、ＴＥＯＳ膜１２６の上に、ＰＶＤ法により酸化アルミニウム（例えば、Ａｌ2Ｏ3）からなる水素バリア膜１２７を形成する。その後の工程は第１の実施形態と同様であるので、ここでは説明を省略する。
（第２の製造方法）
図３１〜図３６は、本実施形態の半導体装置の第２の製造方法を工程順に示す断面図である。
まず、第１の実施形態と同様の方法により、図３１に示すように、半導体基板１１０に素子分離膜１１１、ｐウェル１１２、ゲート電極１１４、低濃度不純物領域１１６、サイドウォール１１７、高濃度不純物領域１１８、ストッパ層１２０及び第１の層間絶縁膜１２１等を形成する。その後、ＣＶＤ法により層間絶縁膜１２１の上にエッチングストッパ膜１２２としてＳｉＯＮ膜を１００ｎｍの厚さに形成する。
次に、図３２に示すように、エッチングストッパ膜１２２の上にフォトレジストを塗布してフォトレジスト膜２５１を形成する。そして、このフォトレジスト膜２５１を露光及び現像処理して、所定の領域に直径が０．５５μｍの開口部２５１ａを形成する。その後、フォトレジスト膜２５１をマスクとしてエッチングを施し、エッチングストッパ膜１２２の上面から高濃度不純物領域１１８に到達するコンタクトホール１２１ａを形成する。ここでは、エッチングストッパ膜１２２の上面から高濃度不純物領域１１８に到達するコンタクトホール１２１ａと同時に、エッチングストッパ膜１２２の上面から周辺回路形成領域の素子分子膜１１１上のゲート電極（シリコン配線）１１４に到達するコンタクトホール１２１ａを形成している。
次に、フォトレジスト膜２５１を除去した後、半導体基板１１０の上側全面に、例えばＰＶＤ法により、厚さが２０ｎｍのＴｉ膜と厚さが５０ｎｍのＴｉＮ膜（いずれも図示せず）とを形成し、コンタクトホール１２１ａの壁面をこれらのＴｉ膜及びＴｉＮ膜で被覆する。その後、半導体基板１１０の上側全面に例えばＣＶＤ法によりＷ（タングステン）を堆積させて、エッチングストッパ膜１２２上にＷ膜を形成するとともに、コンタクトホール１２１ａ内にＷを充填する。そして、ＣＭＰ法によりエッチングストッパ膜１２２上のＷ膜、ＴｉＮ膜及びＴｉ膜を除去する。これにより、図３３に示すように、コンタクトホール１２１ａ内にＷが充填されてなるＷプラグ２４１（但し、頭部の部分を除く）が形成される。
次に、図３４に示すように、ＣＶＤ法により、半導体基板１１０の上側全面にＴＥＯＳ膜２４２を１００ｎｍの厚さに形成する。そして、このＴＥＯＳ膜２４２の上にフォトレジスト膜２５２を形成し、このフォトレジスト膜２５２を露光及び現像処理して、Ｗプラグ２４１に整合する位置に、直径が０．７μｍの開口部２５２ａを形成する。その後、フォトレジスト膜２５２をマスクとしてＴＥＯＳ膜２４２をエッチングし、Ｗプラグ２４１が露出する開口部２４２ａを形成する。その後、フォトレジスト膜２５２を除去する。
次に、半導体基板１１０の上側全面に厚さが２０ｎｍのＴｉ膜と厚さが５０ｎｍのＴｉＮ膜（いずれも図示せず）とを形成する。その後、半導体基板１１０の上側全面にＣＶＤ法によりＷ（タングステン）を堆積させて、ＴＥＯＳ膜２４２上にＷ膜を形成するとともに、開口部２４２ａ内にＷを充填する。そして、ＣＭＰ法によりＴＥＯＳ膜２４２上のＷ膜、ＴｉＮ膜及びＴｉ膜を除去する。これにより、図３５に示すように、Ｗプラグ２４１の頭部が形成され、Ｗプラグ２４１の形状がリベット状になる。その後、窒素及び酸素を含む雰囲気中で３５０℃の温度で２分間プラズマアニールを施す。
次に、図３６に示すように、プラズマＣＶＤ法により、半導体基板１１０の上側全面に厚さが１００ｎｍのＳｉＯＮ膜１２５を形成する。その後、ＳｉＯＮ１２５の上に、ＣＶＤ法によりＴＥＯＳ膜１２６を１００ｎｍの厚さに形成する。そして、窒素流量が２リットル／分、温度が６５０℃の条件で３０分間過熱する脱水処理を施す。次いで、ＴＥＯＳ膜１２６の上に、ＰＶＤ法により酸化アルミニウム（例えば、Ａｌ2Ｏ3）からなる水素バリア膜１２７を形成する。その後の工程は第１の実施形態と同様であるので、ここでは説明を省略する。
（第３の製造方法）
図３７〜図４２は、本実施形態の半導体装置の第３の製造方法を工程順に示す断面図である。なお、ここでは、ＴＥＯＳ膜２４２に替えて、ＳｉＯＮ、ＳｉＮ又は酸化アルミニウムからなる絶縁膜を形成している。
まず、第１の実施形態と同様の方法により、図３７に示すように、半導体基板１１０に素子分離膜１１１、ｐウェル１１２、ゲート電極１１４、低濃度不純物領域１１６、サイドウォール１１７、高濃度不純物領域１１８、ストッパ層１２０及び第１の層間絶縁膜１２１等を形成する。その後、ＣＶＤ法により層間絶縁膜１２１の上にエッチングストッパ膜１２２としてＳｉＯＮ膜を１００ｎｍの厚さに形成する。
次に、図３８に示すように、エッチングストッパ膜１２２の上にフォトレジスト膜２６１を形成し、このフォトレジスト膜２６１を露光及び現像処理して、所定の領域に直径が０．５５μｍの開口部２６１ａを形成する。そして、このフォトレジスト膜２６１をマスクとしてエッチングを施し、エッチングストッパ膜１２２の上面から高濃度不純物領域１１８に到達するコンタクトホール１２１ａを形成する。ここでは、エッチングストッパ膜１２２の上面から高濃度不純物領域１１８に到達するコンタクトホール１２１ａと同時に、エッチングストッパ膜１２２の上面から周辺回路形成領域の素子分離膜１１１上のゲート電極（シリコン配線）１１４に到達するコンタクトホール１２１ａを形成している。
次に、フォトレジスト膜２６１を除去した後、半導体基板１１０の上側全面に、例えばＰＶＤ法により、厚さが２０ｎｍのＴｉ膜と厚さが５０ｎｍのＴｉＮ膜（いずれも図示せず）とを形成し、コンタクトホール１２１ａの壁面をこれらのＴｉ膜及びＴｉＮ膜で被覆する。その後、半導体基板１１０の上側全面に例えばＣＶＤ法によりＷ（タングステン）を堆積させて、エッチングストッパ膜１２２上にＷ膜を形成するとともに、コンタクトホール１２１ａ内にＷを充填する。そして、ＣＭＰ法によりエッチングストッパ膜１２２上のＷ膜、ＴｉＮ膜及びＴｉ膜を除去する。これにより、図３９に示すように、コンタクトホール１２１内にＷが充填されてなるＷプラグ２４１（但し、頭部の部分を除く）が形成される。
次に、半導体基板１１０の上側全面に、例えばＰＶＤ法によりＴｉＮ膜（図示せず）を５０ｎｍの厚さに形成する。その後、図４０に示すように、半導体基板１１０の上側全面に、例えばＣＶＤ法によりＷ（タングステン）膜２６２を２００ｎｍの厚さに形成する。そして、Ｗ膜２６２の上にフォトレジスト塗布し、露光及び現像処理を実施して、Ｗ膜２６２の上の所定の領域を覆うフォトレジスト膜２６３を形成する。このフォトレジスト膜２６３は、Ｗプラグ２４１の上方に直径が０．７μｍの大きさに形成する。
次に、フォトレジスト膜２６３をマスクとしてＷ膜２６２をエッチングする。これにより、図４１に示すように、Ｗプラグ２４１の頭部が形成され、Ｗプラグの形状がリベット状になる。その後、フォトレジスト膜２６３を除去する。
次に、半導体基板１１０の上側全面に、Ｗプラグの酸化を防止するための絶縁膜２６４を形成する。絶縁膜２６４は、ＳｉＯＮ、ＳｉＮ又は酸化アルミニウム（Ａｌ2Ｏ3等）により形成する。ここでは、絶縁膜２６４を酸化アルミニウムにより形成するものとする。半導体基板１１０の上側全面に絶縁膜２４２を形成した後、Ｗプラグ２４１が露出するまで絶縁膜２６４を研磨して、表面を平坦化する。
次いで、図４２に示すように、プラズマＣＶＤ法により、半導体基板１１０の上側全面に厚さが１００ｎｍのＳｉＯＮ膜１２５を形成する。その後、ＳｉＯＮ膜１２５の上に、ＣＶＤ法によりＴＥＯＳ膜１２６を１００ｎｍの厚さに形成する。そして、窒素流量が２リットル／分、温度が６５０℃の条件で３０分間加熱する脱水処理を施す。次いで、ＴＥＯＳ膜１２６の上に、ＰＶＤ法により酸化アルミニウム（例えばＡｌ2Ｏ3）からなる水素バリア膜１２７を形成する。その後の工程は第１の実施形態と同様であるので、ここでは説明を省略する。
（第５の実施形態）
図４３は、本発明の第５の実施形態に係る半導体装置の構造を示す模式図である。本実施形態が第４の実施形態と異なる点は、エッチングストッパ膜１２２の上にＳｉＯＮ膜２７１が形成されていることにあり、その他の構成は基本的に第４の実施形態と同様であるので、図４３において図２４と同一物には同一符号を付してその詳しい説明は省略する。
本実施形態においては、エッチングストッパ膜１２２を形成した後、エッチングストッパ膜１２２上にＳｉＯＮ膜２７１を形成する。そして、このＳｉＯＮ膜２７１をフォトリソグラフィ法及びエッチング法により加工して、所定の領域にエッチングストッパ膜１２２が露出する開口部を形成する。その後、フォトリソグラフィ法及びエッチング法により、開口部に露出したエッチングストッパ膜１２２の上面から高濃度不純物領域１１８に到達するコンタクトホールを形成する。
次いで、半導体基板１１０の上側全面にＴｉＮ膜及びＴｉ膜を形成してコンタクトホールの壁面をこれらのＴｉＮ膜及びＴｉ膜で被覆した後、半導体基板１１０の上側全面にＷ（タングステン）を堆積させて、コンタクトホール内にＷを埋め込む。その後、ＣＭＰ法によりエッチングストッパ膜１２２が露出するまで研磨する。このようにして、上部が幅広のリベット状のＷプラグ２４１が形成される。
その後の工程は第４の実施形態と同様であるので、ここでは説明を省略する。本実施形態においても、第４の実施形態と同様の効果を得ることができる。
なお、本実施形態の半導体装置は、第４の実施形態で説明した第２の製造方法又は第３の製造方法により形成することも可能である。
（第６の実施形態）
図４４は、本発明の第６の実施形態に係る半導体装置の構造を示す模式図である。本実施形態が第１の実施形態と異なる点は、エッチングストッパ膜が強誘電体キャパシタ１３１の上側に配置されていることにあり、その他の構成は基本的に第１の実施形態と同様であるので、図４４において図３と同一物には同一符号を付してその詳しい説明は省略する。
図４４に示すように、本実施形態においては、第１の実施形態と同様の方法により、半導体基板１１０に素子分離膜１１１、トランジスタＴ、ストッパ層１２０及び第１の層間絶縁膜１２１を形成する。その後、層間絶縁膜１２１の上面をＣＭＰ法により平坦化した後、ＴＥＯＳ膜１２６及び水素バリア膜１２７を形成する。
次に、水素バリア膜１２７の上に、下部電極１２８ａ、強誘電体膜１２９及び上部電極１３０ａにより構成される強誘電体キャパシタ１３１を形成する。その後、必要に応じて、半導体基板１１０の上側全面に酸化アルミニウム（Ａｌ2Ｏ3）膜（図示せず）を形成し、この酸化アルミニウム膜により強誘電体キャパシタ１３１を覆う。
次に、半導体基板１１０の上側全面にＴＥＯＳ−ＮＳＧからなる層間絶縁膜３１１を形成する。その後、層間絶縁膜３１１の表面をＣＭＰ法により研磨して平坦化する。そして、この層間絶縁膜３１１の上に、ＳｉＯＮからなるエッチングストッパ膜３１２を例えば１００ｎｍの厚さに形成する。
次に、エッチングストッパ膜３１２の上にフォトレジスト膜を形成し、このフォトレジスト膜を露光及び現像処理して、所定の位置に開口部を形成する。その後、このフォトレジスト膜をマスクとしてエッチングを施し、エッチングストッパ膜３１２の表面から高濃度不純物層１１８に到達するコンタクトホールを形成する。次いで、このコンタクトホールの壁面をＴｉ膜及びＴｉＮ膜により被覆した後、コンタクトホール内にＷ（タングステン）を充填して、高濃度不純物領域１１８に電気的に接続したプラグ３１３を形成する。その後、プラズマＣＶＤ法により、エッチングストッパ膜３１２の上にＴＥＯＳ−ＮＳＧからなる層間絶縁膜３１４を形成する。
次に、フォトリソグラフィ法及びエッチング法を使用して、層間絶縁膜３１４の上面からプラグ３１３に到達するコンタクトホールを形成し、このコンタクトホール内にＷ（タングステン）を充填して、プラグ３１３と電気的に接続するプラグ３１５を形成する。その後、基板１１０の上側全面に、バリアメタルとしてＴｉＮ膜（図示せず）を形成する。
次に、フォトリソグラフィ法及びエッチング法により、層間絶縁膜３１４の上面から強誘電体キャパシタ１３１の上部電極１３０ａ及び下部電極１２８ａに到達するコンタクトホールをそれぞれ形成する。その後、半導体基板１１０の上側全面にアルミニウム（アルミニウム合金）膜を形成するとともに、コンタクトホール内にアルミニウムを埋め込む。そして、フォトリソグラフィ法及びエッチング法によりアルミニウム膜をパターニングして、第１配線層の配線１３８を形成する。
その後の工程は第１の実施形態と同様であるので、ここでは説明を省略する。本実施形態においても、第１の実施形態と同様の効果を得ることができる。
図４５は、第６の実施形態の変形例を示す模式図である。この図４５に示すように、エッチングストッパ膜３１２の下にキャップ層３５１として厚さが５０〜１００ｎｍの酸化膜を形成してもよい。強誘電体キャパシタ１３１の上に形成された層間絶縁膜３１１をＣＭＰ法により研磨すると、層間絶縁膜３１１にボイド（空間）が発生し、この空間内に水分又は水素が侵入して強誘電体キャパシタ１３１の特性が劣化する原因となることがある。図４５に示すように層間絶縁膜３１１の上にキャップ層３５１を形成してボイドを埋めた後にエッチングストッパ膜３１２を形成することにより、強誘電体キャパシタ１３１の特性劣化をより確実に防止することができる。
また、エッチングストッパ膜３１２の上方に、水素バリア膜（図示せず）を形成してもよい。これにより、強誘電体キャパシタ１３１への水分及び水素の侵入を更に確実に防止することができて、強誘電体キャパシタ１３１の特性劣化をより確実に防止することができる。
（第７の実施形態）
図４６は、本発明の第７の実施形態に係る半導体装置の構造を示す模式図である。本実施形態が第６の実施形態と異なる点は、エッチングストッパ膜３１２の上にＴＥＯＳ（酸化シリコン）膜３２１が形成されていることにあり、その他の構成は基本的に第６の実施形態と同様であるので、図４６において図４４と同一物には同一符号を付してその詳しい説明は省略する。
本実施形態においては、エッチングストッパ膜３１２を形成した後、ＣＶＤ法によりエッチングストッパ膜３１２の上にＴＥＯＳ膜３２１を例えば１００ｎｍの厚さに形成する。その後、フォトリソグラフィ法及びエッチング法により、ＴＥＯＳ膜３２１の上面から高濃度不純物領域１１８に到達するコンタクトホールを形成し、このコンタクトホール内にＷ（タングステン）を充填してプラグ３１３を形成する。
次いで、プラズマＣＶＤ法により、半導体基板１１０の上側全面にＴＥＯＳ−ＮＳＧからなる層間絶縁膜３１４を形成する。その後、フォトリソグラフィ法及びエッチング法を使用して、層間絶縁膜３１４の上面からプラグ３１３に到達するコンタクトホールを形成し、このコンタクトホール内にＷ（タングステン）を充填して、プラグ３１３と電気的に接続するプラグ３１５を形成する。
次に、フォトリソグラフィ法及びエッチング法により、層間絶縁膜３１４の上面から強誘電体キャパシタ１３１の上部電極１３０ａ及び下部電極１２８ａに到達するコンタクトホールをそれぞれ形成する。その後、半導体基板１１０の上側全面にアルミニウム（アルミニウム合金）膜を形成するとともに、コンタクトホール内にアルミニウムを埋め込む。そして、フォトリソグラフィ法及びエッチング法によりアルミニウム膜をパターニングして、第１配線層の配線１３８を形成する。
その後の工程は第１の実施形態と同様であるので、ここでは説明を省略する。本実施形態においても、第１の実施形態と同様の効果を得ることができる。
図４７は、第７の実施形態の変形例を示す模式図である。この図４７に示すように、エッチングストッパ膜３１２の下にキャップ層３５１として厚さが５０〜１００ｎｍの酸化膜を形成してもよい。これにより、ＣＭＰ処理時に発生した層間絶縁膜３１１のボイドを埋めることができて、強誘電体キャパシタ１３１の特性劣化をより確実に防止することができる。
また、エッチングストッパ膜３１２の上方に、水素バリア膜（図示せず）を形成してもよい。これにより、強誘電体キャパシタ１３１への水分及び水素の侵入を更に確実に防止することができて、強誘電体キャパシタ１３１の特性劣化をより確実に防止することができる。
（第８の実施形態）
図４８は、本発明の第８の実施形態に係る半導体装置の構造を示す模式図である。本実施形態が第６の実施形態と異なる点は、エッチングストッパ膜３１２の上にＳｉＯＮからなる水分バリア膜３２２が形成されていることにあり、その他の構成は基本的に第６の実施形態と同様であるので、図４８において図４４と同一物には同一符号を付してその詳しい説明は省略する。
本実施形態においては、エッチングストッパ膜３１２及びＷプラグ３１３を形成した後、プラズマＣＶＤ法によりエッチングストッパ膜３１２の上にＳｉＯＮ膜３２２を例えば１００ｎｍの厚さに形成する。その後、プラズマＣＶＤ法により、ＳｉＯＮ膜３２２の上にＴＥＯＳ−ＮＳＧからなる層間絶縁膜３１４を形成する。
次に、フォトリソグラフィ法及びエッチング法を使用して、層間絶縁膜３１４の上面からプラグ３１３に到達するコンタクトホールを形成し、このコンタクトホール内にＷ（タングステン）を充填して、プラグ３１３と電気的に接続するプラグ３１５を形成する。その後、基板１１０の上側全面に、バリアメタルとしてＴｉＮ膜（図示せず）を形成する。
次に、フォトリソグラフィ法及びエッチング法により、層間絶縁膜３１４の上面から強誘電体キャパシタ１３１の上部電極１３０ａ及び下部電極１２８ａに到達するコンタクトホールをそれぞれ形成する。その後、半導体基板１１０の上側全面にアルミニウム（アルミニウム合金）膜を形成するとともに、コンタクトホール内にアルミニウムを埋め込む。そして、フォトリソグラフィ法及びエッチング法によりアルミニウム膜をパターニングして、第１配線層の配線１３８を形成する。
その後の工程は第１の実施形態と同様であるので、ここでは説明を省略する。本実施形態においても、第１の実施形態と同様の効果を得ることができる。
図４９は、第８の実施形態の変形例を示す模式図である。この図４９に示すように、エッチングストッパ膜３１２の下にキャップ層３５１として厚さが５０〜１００ｎｍの酸化膜を形成してもよい。これにより、ＣＭＰ処理時に発生した層間絶縁膜３１１のボイドを埋めることができて、強誘電体キャパシタ１３１の特性劣化をより確実に防止することができる。
また、エッチングストッパ膜３１２の上方に、水素バリア膜（図示せず）を形成してもよい。これにより、強誘電体キャパシタ１３１への水分及び水素の侵入を更に確実に防止することができて、強誘電体キャパシタ１３１の特性劣化をより確実に防止することができる。
（第９の実施形態）
図５０は、本発明の第９の実施形態に係る半導体装置の構造を示す模式図である。本実施形態が第６の実施形態と異なる点は、高濃度不純物領域１１８に接続されたプラグの断面形状が異なることにあり、その他の構成は基本的に第６の実施形態と同様であるので、図５０において図４４と同一物には同一符号を付してその詳しい説明は省略する。
本実施形態においては、エッチングストッパ膜３１２を形成した後、エッチングストッパ膜３１２の上にＴＥＯＳ膜３３１を形成する。そして、例えば図２６〜図２８に示す方法を用いてＴＥＯＳ膜３１１に開口部を形成し、その開口部の内側に露出したエッチングストッパ膜３１２の上面から高濃度不純物領域１１８に到達するコンタクトホールを形成し、そのコンタクトホール内にＷ（タングステン）を充填して、上部の径が他の部分の径よりも大きいリベット状のＷプラグ３３２を形成する。
次に、プラズマＣＶＤ法により、ＴＥＯＳ膜３３１の上にＴＥＯＳ−ＮＳＧからなる層間絶縁膜３１４を形成する。そして、この層間絶縁膜３１４の上面からプラグ３１３に到達するコンタクトホールを形成し、このコンタクトホール内にＷ（タングステン）を充填して、プラグ３１３と電気的に接続するプラグ３１５を形成する。
次いで、フォトリソグラフィ法及びエッチング法により、層間絶縁膜３１４の上面から強誘電体キャパシタ１３１の上部電極１３０ａ及び下部電極１２８ａに到達するコンタクトホールをそれぞれ形成する。そして、半導体基板１１０の上側全面にアルミニウム（アルミニウム合金）膜を形成するとともに、コンタクトホール内にアルミニウムを埋め込む。その後、フォトリソグラフィ法及びエッチング法によりアルミニウム膜をパターニングして、第１配線層の配線１３８を形成する。
その後の工程は第１の実施形態と同様であるので、ここでは説明を省略する。本実施形態においても、第１の実施形態と同様の効果を得ることができる。なお、リベット状のＷプラグ３３２は、第４の実施形態において説明した第２の製造方法又は第３の製造方法により形成してもよい。
図５１は、第９の実施形態の変形例を示す模式図である。この図５１に示すように、エッチングストッパ膜３１２の下にキャップ層３５１として厚さが５０〜１００ｎｍの酸化膜を形成してもよい。これにより、ＣＭＰ処理時に発生した層間絶縁膜３１１のボイドを埋めることができて、強誘電体キャパシタ１３１の特性劣化をより確実に防止することができる。
また、エッチングストッパ膜３１２の上方に、水素バリア膜（図示せず）を形成してもよい。これにより、強誘電体キャパシタ１３１への水分及び水素の侵入を更に確実に防止することができて、強誘電体キャパシタ１３１の特性劣化をより確実に防止することができる。
（第１０の実施形態）
図５２は、本発明の第１０の実施形態に係る半導体装置の構造を示す模式図である。本実施形態が第９の実施形態と異なる点は、エッチングストッパ膜３１２の上にＳｉＯＮ膜３４１が形成されていることにあり、その他の構成は基本的に第９の実施形態と同様であるので、図５２において図５０と同一物には同一符号を付してその詳しい説明は省略する。
本実施形態においては、エッチングストッパ膜３１２を形成した後、エッチングストッパ膜３１２上にＳｉＯＮ膜３４１を形成する。そして、このＳｉＯＮ膜３４１をフォトリソグラフィ法及びエッチング法により加工して、所定の領域にエッチングストッパ膜３１２が露出する開口部を形成する。その後、フォトリソグラフィ法及びエッチング法により、開口部に露出したエッチングストッパ膜３１２の上面から高濃度不純物領域１１８に到達するコンタクトホールを形成する。そして、このコンタクトホール内にＷ（タングステン）を充填して、上部の径が他の部分の径よりも大きいリベット状のＷプラグ３３２を形成する。
次に、プラズマＣＶＤ法により、ＴＥＯＳ膜３３１の上にＴＥＯＳ−ＮＳＧからなる層間絶縁膜３１４を形成する。そして、この層間絶縁膜３１４の上面からプラグ３１３に到達するコンタクトホールを形成し、このコンタクトホール内にＷ（タングステン）を充填して、プラグ３１３と電気的に接続するプラグ３１５を形成する。
次いで、フォトリソグラフィ法及びエッチング法により、層間絶縁膜３１４の上面から強誘電体キャパシタ１３１の上部電極１３０ａ及び下部電極１２８ａに到達するコンタクトホールをそれぞれ形成する。そして、半導体基板１１０の上側全面にアルミニウム（アルミニウム合金）膜を形成するとともに、コンタクトホール内にアルミニウムを埋め込む。その後、フォトリソグラフィ法及びエッチング法によりアルミニウム膜をパターニングして、第１配線層の配線１３８を形成する。
その後の工程は第１の実施形態と同様であるので、ここでは説明を省略する。本実施形態においても、第１の実施形態と同様の効果を得ることができる。
図５３は、第１０の実施形態の変形例を示す模式図である。この図５３に示すように、エッチングストッパ膜３１２の下にキャップ層３５１として厚さが５０〜１００ｎｍの酸化膜を形成してもよい。これにより、ＣＭＰ処理時に発生した層間絶縁膜３１１のボイドを埋めることができて、強誘電体キャパシタ１３１の特性劣化をより確実に防止することができる。
また、エッチングストッパ膜３１２の上方に、水素バリア膜（図示せず）を形成してもよい。これにより、強誘電体キャパシタ１３１への水分及び水素の侵入を更に確実に防止することができて、強誘電体キャパシタ１３１の特性劣化をより確実に防止することができる。
（その他の実施形態）
上記実施形態ではいずれも水素バリア膜（水素バリア膜１２７，１３４）、ＳｉＯＮ膜（ＳｉＯＮ膜１２５，１３５，２２１，２７１，３２２，３４１）膜及びエッチングストッパ膜（エッチングストッパ膜１２２，３１２）を切断する工程がなく、これらの膜が半導体基板の上側全面に形成されているものとしている。しかしながら、図５４に示すように、これらの膜を半導体基板上の一部のみに配置してもよい、図５４は、半導体基板の１チップ分のチップ形成領域４１０を示す上面図であり、４１１はメモリセルセル形成領域、４１２は周辺回路領域、４１３は端子形成領域を示している。この図５４では図中網掛けした部分、すなわちメモリセル形成領域４１１のみに水素バリア膜、ＳｉＯＮ膜及びエッチングストッパ膜を形成した例を示している。
また、図５５に示すように、スクライブ領域３２０には水素バリア膜、ＳｉＯＮ膜及びエッチングストッパ膜が存在しないようにしてもよい。すなわち、ＣＶＤ法等により半導体基板の上側全面にこれらの膜を形成した後、エッチングによりスクライブ領域３２０の膜を除去してもよい。
また、上述の実施形態ではいずれも本発明をプレーナー型強誘電体キャパシタを有するＦｅＲＡＭに適用した場合について説明したが、本発明をスタック型キャパシタを有するＦｅＲＡＭに適用できることは勿論である。

Claims (2)

  1. 半導体基板と、
    前記半導体基板の上に形成されたトランジスタと、
    前記半導体基板の上に形成されて前記トランジスタを覆う第１の絶縁膜と、
    前記第１の絶縁膜の上に形成された強誘電体キャパシタと、
    前記第１の絶縁膜の上に形成されて前記強誘電体キャパシタを覆う第２の絶縁膜と、
    前記第２の絶縁膜の上に形成された酸化膜を含むキャップ層と、
    前記キャップ層の上に形成されたエッチングストッパ膜と、
    前記エッチングストッパ膜の上面から前記トランジスタの不純物領域に到達する第１のコンタクトホールと、
    前記第１のコンタクトホール内に形成された導電体材料を有する第１のプラグと、
    前記エッチングストッパ膜の上に形成された第３の絶縁膜と、
    前記第３の絶縁膜の上面から前記第１のプラグに到達する第２のコンタクトホールと、
    前記第２のコンタクトホール内に形成された導電体材料を有する第２のプラグと
    を有することを特徴とする半導体装置。
  2. 半導体基板にトランジスタを形成する工程と、
    前記半導体基板の上に前記トランジスタを覆う第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜の上に、下部電極、強誘電体膜及び上部電極により構成される強誘電体キャパシタを形成する工程と、
    前記第１の絶縁膜の上に前記強誘電体キャパシタを覆う第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜の上に酸化膜を含むキャップ層を形成する工程と、
    前記キャップ層の上にエッチングストッパ膜を形成する工程と、
    前記エッチングストッパ膜の上面から前記トランジスタの不純物領域に到達する第１のコンタクトホールを形成する工程と、
    前記第１のコンタクトホール内に導電体材料を形成して第１のプラグを形成する工程と、
    前記エッチングストッパ膜の上に第３の絶縁膜を形成する工程と、
    前記第３の絶縁膜の上面から前記第１のプラグに到達する第２のコンタクトホールをエッチング法により形成する工程と、
    前記第２のコンタクトホール内に導電体材料を形成して第２のプラグを形成する工程と
    を有することを特徴とする半導体装置の製造方法。
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