JPH0964178A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0964178A JPH0964178A JP7216275A JP21627595A JPH0964178A JP H0964178 A JPH0964178 A JP H0964178A JP 7216275 A JP7216275 A JP 7216275A JP 21627595 A JP21627595 A JP 21627595A JP H0964178 A JPH0964178 A JP H0964178A
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Landscapes
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Abstract
(57)【要約】
【課題】 大容量のキャパシタを形成するに当たり、蓄
積電極を形成する際に厚い層間絶縁膜をエッチングする
ことで、パーティクルが発生したりスループットが低下
する。 【解決手段】 トランジスタ形成後の半導体基板１上に
堆積した第１のＢＰＳＧ膜７、窒化膜２３及び第２のＢ
ＰＳＧ膜２４をエッチングして大径の第１のコンタクト
ホール２６と小径の第２のコンタクトホール２７とが連
続してなるコンタクトホールを形成し、このコンタクト
ホールに第１のドープドポリシリコン膜１０の材料をに
埋め込み、蓄積電極１２を形成する。第３のＢＰＳＧ膜
２９をエッチングして第３のコンタクトホール３１を形
成する。第３のドープドポリシリコン膜２０及びタング
ステンシリサイド膜２１を堆積するとともに、第３のコ
ンタクトホール３１にその材料を埋め込み、エッチング
により第２の配線部２２を形成する。これにより、大容
量キャパシタを簡単に形成でき、しかも、エッチング中
に発生するパーティクルの抑制及びスループットの向上
を達成できる。
積電極を形成する際に厚い層間絶縁膜をエッチングする
ことで、パーティクルが発生したりスループットが低下
する。 【解決手段】 トランジスタ形成後の半導体基板１上に
堆積した第１のＢＰＳＧ膜７、窒化膜２３及び第２のＢ
ＰＳＧ膜２４をエッチングして大径の第１のコンタクト
ホール２６と小径の第２のコンタクトホール２７とが連
続してなるコンタクトホールを形成し、このコンタクト
ホールに第１のドープドポリシリコン膜１０の材料をに
埋め込み、蓄積電極１２を形成する。第３のＢＰＳＧ膜
２９をエッチングして第３のコンタクトホール３１を形
成する。第３のドープドポリシリコン膜２０及びタング
ステンシリサイド膜２１を堆積するとともに、第３のコ
ンタクトホール３１にその材料を埋め込み、エッチング
により第２の配線部２２を形成する。これにより、大容
量キャパシタを簡単に形成でき、しかも、エッチング中
に発生するパーティクルの抑制及びスループットの向上
を達成できる。
Description
【０００１】
【発明の属する利用分野】この発明は、半導体装置の製
造方法に関し、特にコンタクトホール形成対策に関する
ものである。
造方法に関し、特にコンタクトホール形成対策に関する
ものである。
【０００２】
【従来の技術】近年、半導体集積回路の高密度化，高集
積化に伴い、微細加工技術の向上が必要になっている。
このような従来の半導体装置として、相補型ＭＯＳ集積
回路装置の製造方法を例に挙げて図１７〜図２２の工程
断面図に基づき説明する。この製造方法により製造され
る相補型ＭＯＳ集積回路装置は、配線部が蓄積電極より
上にある上置きタイプの場合である。
積化に伴い、微細加工技術の向上が必要になっている。
このような従来の半導体装置として、相補型ＭＯＳ集積
回路装置の製造方法を例に挙げて図１７〜図２２の工程
断面図に基づき説明する。この製造方法により製造され
る相補型ＭＯＳ集積回路装置は、配線部が蓄積電極より
上にある上置きタイプの場合である。
【０００３】まず、第１の製造工程として、図１７に示
すように、例えばＰ型シリコン半導体基板１上にトラン
ジスタ形成領域とそれ以外の領域とを分離する選択酸化
膜２を形成し、トランジスタ形成領域にゲート酸化膜
３、第１の配線部４及びソース／ドレイン領域５を形成
してトランジスタを形成する。さらに、側壁部６を形成
する。
すように、例えばＰ型シリコン半導体基板１上にトラン
ジスタ形成領域とそれ以外の領域とを分離する選択酸化
膜２を形成し、トランジスタ形成領域にゲート酸化膜
３、第１の配線部４及びソース／ドレイン領域５を形成
してトランジスタを形成する。さらに、側壁部６を形成
する。
【０００４】次に、第２の製造工程として、図１８に示
すように、層間絶縁膜として１５０ｎｍの第１のＢＰＳ
Ｇ膜７を堆積して第１のホトレジストパターン８を形成
する。
すように、層間絶縁膜として１５０ｎｍの第１のＢＰＳ
Ｇ膜７を堆積して第１のホトレジストパターン８を形成
する。
【０００５】次に、第３の製造工程として、図１９に示
すように、第１のホトレジストパターン８に覆われてい
ない第１のＢＰＳＧ膜７部分をドライエッチングにより
エッチングして第１のコンタクトホール９を形成する。
さらに、第１のホトレジストパターン８を除去した後、
６００ｎｍの第１のドープドポリシリコン膜（ポリシリ
コン膜にリンをドープしたものでも可）１０を堆積して
第２のホトレジストパターン１１を形成する。
すように、第１のホトレジストパターン８に覆われてい
ない第１のＢＰＳＧ膜７部分をドライエッチングにより
エッチングして第１のコンタクトホール９を形成する。
さらに、第１のホトレジストパターン８を除去した後、
６００ｎｍの第１のドープドポリシリコン膜（ポリシリ
コン膜にリンをドープしたものでも可）１０を堆積して
第２のホトレジストパターン１１を形成する。
【０００６】次に、第４の製造工程として、図２０に示
すように、第２のホトレジストパターン１１に覆われて
いない第１のドープドポリシリコン膜１０部分をドライ
エッチングによりエッチングして蓄積電極１２を形成す
る。さらに、キャパシタを形成するための８０ｎｍの容
量絶縁膜１３を堆積した後、２００ｎｍの第２のドープ
ドポリシリコン膜（ポリシリコン膜にリンをドープした
ものでも可）１４を堆積する。さらに、第３のホトレジ
ストパターン１５を形成する。
すように、第２のホトレジストパターン１１に覆われて
いない第１のドープドポリシリコン膜１０部分をドライ
エッチングによりエッチングして蓄積電極１２を形成す
る。さらに、キャパシタを形成するための８０ｎｍの容
量絶縁膜１３を堆積した後、２００ｎｍの第２のドープ
ドポリシリコン膜（ポリシリコン膜にリンをドープした
ものでも可）１４を堆積する。さらに、第３のホトレジ
ストパターン１５を形成する。
【０００７】次に、第５の製造工程として、図２１に示
すように、第３のホトレジストパターン１５に覆われて
いない第２のドープドポリシリコン膜１４部分をドライ
エッチングによりエッチングしてセルプレート電極１６
を形成する。さらに、第３のホトレジストパターン１５
を除去した後、層間絶縁膜として７００ｎｍの第２のＢ
ＰＳＧ膜１７を堆積して第４のホトレジストパターン１
８を形成する。
すように、第３のホトレジストパターン１５に覆われて
いない第２のドープドポリシリコン膜１４部分をドライ
エッチングによりエッチングしてセルプレート電極１６
を形成する。さらに、第３のホトレジストパターン１５
を除去した後、層間絶縁膜として７００ｎｍの第２のＢ
ＰＳＧ膜１７を堆積して第４のホトレジストパターン１
８を形成する。
【０００８】次に、第６の製造工程として、図２２に示
すように、ドライエッチングにより第２のコンタクトホ
ール１９を形成し、第４のホトレジストパターン１８を
除去した後、最後に、１５０ｎｍの第３のドープドポリ
シリコン膜（ポリシリコン膜にリンをドープしたもので
も可）２０と１５０ｎｍのタングステンシリサイド膜２
１とからなる第２の配線部２２を形成する。
すように、ドライエッチングにより第２のコンタクトホ
ール１９を形成し、第４のホトレジストパターン１８を
除去した後、最後に、１５０ｎｍの第３のドープドポリ
シリコン膜（ポリシリコン膜にリンをドープしたもので
も可）２０と１５０ｎｍのタングステンシリサイド膜２
１とからなる第２の配線部２２を形成する。
【０００９】
【発明が解決しようとする課題】ところが、上記の従来
の製造方法では、キャパシタ形成工程において蓄積電極
の膜厚を厚くすることにより、表面積を増大して容量を
確保することができるが、上記蓄積電極を形成する際に
厚い層間絶縁膜をエッチングしなければならず、このた
めにパーティクルが発生したりスループットが低下する
という問題があった。
の製造方法では、キャパシタ形成工程において蓄積電極
の膜厚を厚くすることにより、表面積を増大して容量を
確保することができるが、上記蓄積電極を形成する際に
厚い層間絶縁膜をエッチングしなければならず、このた
めにパーティクルが発生したりスループットが低下する
という問題があった。
【００１０】この発明はかかる点に鑑みてなされたもの
であり、その目的とするところは、エッチング中に発生
するパーティクルを抑制でき、またスループットも向上
でき、さらには大容量のキャパシタを簡単に形成できる
半導体装置の方法を提供することである。
であり、その目的とするところは、エッチング中に発生
するパーティクルを抑制でき、またスループットも向上
でき、さらには大容量のキャパシタを簡単に形成できる
半導体装置の方法を提供することである。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
め、この発明は、電極の形成の仕方を従来とは逆に埋込
み型にしたことを特徴とする。
め、この発明は、電極の形成の仕方を従来とは逆に埋込
み型にしたことを特徴とする。
【００１２】具体的には、この発明の第１の解決手段
は、まず、半導体基板上にトランジスタを形成した後、
層間絶縁膜を堆積し、この層間絶縁膜をエッチングして
上方の大径の第１のコンタクトホールと下方の小径の第
２のコンタクトホールとが連続してなるコンタクトホー
ルを形成する。次いで、上記エッチング後の層間絶縁膜
の上に導電膜を堆積するとともに、上記第１及び第２の
コンタクトホールにその導電材料を埋め込み、埋込み型
の電極を形成する。その後、上記電極の上に層間絶縁膜
を堆積し、この層間絶縁膜をエッチングして第３のコン
タクトホールを形成する。しかる後、上記エッチング後
の層間絶縁膜の上に導電膜を堆積するとともに、上記第
３のコンタクトホールにその導電材料を埋め込む。最後
に、上記導電膜をエッチングして配線部を形成する製造
工程を備えたことを特徴とする。
は、まず、半導体基板上にトランジスタを形成した後、
層間絶縁膜を堆積し、この層間絶縁膜をエッチングして
上方の大径の第１のコンタクトホールと下方の小径の第
２のコンタクトホールとが連続してなるコンタクトホー
ルを形成する。次いで、上記エッチング後の層間絶縁膜
の上に導電膜を堆積するとともに、上記第１及び第２の
コンタクトホールにその導電材料を埋め込み、埋込み型
の電極を形成する。その後、上記電極の上に層間絶縁膜
を堆積し、この層間絶縁膜をエッチングして第３のコン
タクトホールを形成する。しかる後、上記エッチング後
の層間絶縁膜の上に導電膜を堆積するとともに、上記第
３のコンタクトホールにその導電材料を埋め込む。最後
に、上記導電膜をエッチングして配線部を形成する製造
工程を備えたことを特徴とする。
【００１３】この発明の第２の解決手段は、まず、半導
体基板上にトランジスタを形成した後、層間絶縁膜を堆
積し、この層間絶縁膜をエッチングして第１のコンタク
トホールを形成する。次いで、上記エッチング後の層間
絶縁膜の上に導電膜を堆積するとともに、上記第１のコ
ンタクトホールにその導電材料を埋め込む。その後、上
記導電膜をエッチングして配線部を形成する。しかる
後、上記配線部の上に導電膜を堆積し、この層間絶縁膜
をエッチングして上方の大径の第２のコンタクトホール
と下方の小径の第３のコンタクトホールとが連続してな
るコンタクトホールを形成する。最後に、上記エッチン
グ後の層間絶縁膜の上に導電膜を堆積するとともに、上
記第２及び第３のコンタクトホールにその導電材料を埋
め込み、埋込み型の電極を形成する製造工程を備えたこ
とを特徴とする。
体基板上にトランジスタを形成した後、層間絶縁膜を堆
積し、この層間絶縁膜をエッチングして第１のコンタク
トホールを形成する。次いで、上記エッチング後の層間
絶縁膜の上に導電膜を堆積するとともに、上記第１のコ
ンタクトホールにその導電材料を埋め込む。その後、上
記導電膜をエッチングして配線部を形成する。しかる
後、上記配線部の上に導電膜を堆積し、この層間絶縁膜
をエッチングして上方の大径の第２のコンタクトホール
と下方の小径の第３のコンタクトホールとが連続してな
るコンタクトホールを形成する。最後に、上記エッチン
グ後の層間絶縁膜の上に導電膜を堆積するとともに、上
記第２及び第３のコンタクトホールにその導電材料を埋
め込み、埋込み型の電極を形成する製造工程を備えたこ
とを特徴とする。
【００１４】上記の構成により、この発明の第１及び第
２の解決手段では、電極は、厚い層間絶縁膜のエッチン
グにより形成されるではなく、この層間絶縁膜に予め形
成したコンタクトホールにポリシリコンを埋め込むこと
によって形成されることから、厚い層間絶縁膜をエッチ
ング中に発生するパーティクルが抑制され、スループッ
トも向上し、しかも大容量のキャパシタの形成が簡単に
なる。
２の解決手段では、電極は、厚い層間絶縁膜のエッチン
グにより形成されるではなく、この層間絶縁膜に予め形
成したコンタクトホールにポリシリコンを埋め込むこと
によって形成されることから、厚い層間絶縁膜をエッチ
ング中に発生するパーティクルが抑制され、スループッ
トも向上し、しかも大容量のキャパシタの形成が簡単に
なる。
【００１５】
【発明の実施の形態】以下、この発明の実施例を図面に
基づいて説明する。
基づいて説明する。
【００１６】（第１実施例）図１〜図８はこの発明の第
１実施例に係る半導体装置の製造方法を示す工程断面図
であり、具体的には、配線部が蓄積電極より上にある上
置きタイプの相補型ＭＯＳ集積回路装置の製造方法に関
するものである。なお、図１〜図８において、従来例を
示す図１７〜図２２と同一部分については同一の符号を
付してある。
１実施例に係る半導体装置の製造方法を示す工程断面図
であり、具体的には、配線部が蓄積電極より上にある上
置きタイプの相補型ＭＯＳ集積回路装置の製造方法に関
するものである。なお、図１〜図８において、従来例を
示す図１７〜図２２と同一部分については同一の符号を
付してある。
【００１７】まず、第１の製造工程において、図１に示
すように、例えばＰ型シリコン半導体基板１上にトラン
ジスタ形成領域とそれ以外の領域とを分離する選択酸化
膜２を形成した後、上記トランジスタ形成領域にゲート
酸化膜３、第１の配線部４及びソース／ドレイン領域５
を形成してトランジスタを形成する。さらに、側壁部６
を形成する。
すように、例えばＰ型シリコン半導体基板１上にトラン
ジスタ形成領域とそれ以外の領域とを分離する選択酸化
膜２を形成した後、上記トランジスタ形成領域にゲート
酸化膜３、第１の配線部４及びソース／ドレイン領域５
を形成してトランジスタを形成する。さらに、側壁部６
を形成する。
【００１８】次に、第２の製造工程として、図２に示す
ように、層間絶縁膜として１５０ｎｍの第１のＢＰＳＧ
膜７を堆積し、その第１のＢＰＳＧ膜７の上にエッチン
グストッパーとして５０ｎｍの窒化膜２３と層間絶縁膜
として６００ｎｍの第２のＢＰＳＧ膜２４を堆積する。
さらに、第１のホトレジストパターン２５を形成する。
ように、層間絶縁膜として１５０ｎｍの第１のＢＰＳＧ
膜７を堆積し、その第１のＢＰＳＧ膜７の上にエッチン
グストッパーとして５０ｎｍの窒化膜２３と層間絶縁膜
として６００ｎｍの第２のＢＰＳＧ膜２４を堆積する。
さらに、第１のホトレジストパターン２５を形成する。
【００１９】次に、第３の製造工程として、図３に示す
ように、ウエットエッチング（等方性のドライエッチン
グでも可）により第１のコンタクトホール２６を形成す
る。
ように、ウエットエッチング（等方性のドライエッチン
グでも可）により第１のコンタクトホール２６を形成す
る。
【００２０】この時、エッチングストッパーとしての窒
化膜２３はエッチングされず、また等方性エッチングの
ためにコンタクトホール２６の径はレジスト開孔寸法よ
り広くなる。さらに、異方性ドライエッチングにより窒
化膜２３と第２のＢＰＳＧ膜２４をエッチングし、第２
のコンタクトホール２７を形成する。
化膜２３はエッチングされず、また等方性エッチングの
ためにコンタクトホール２６の径はレジスト開孔寸法よ
り広くなる。さらに、異方性ドライエッチングにより窒
化膜２３と第２のＢＰＳＧ膜２４をエッチングし、第２
のコンタクトホール２７を形成する。
【００２１】次に、第４の製造工程として、図４に示す
ように、ホトレジストパターン２５を除去した後、３０
０ｎｍの第１のドープドポリシリコン膜（ポリシリコン
膜にリンをドープしたものでも可）１０を堆積する。
ように、ホトレジストパターン２５を除去した後、３０
０ｎｍの第１のドープドポリシリコン膜（ポリシリコン
膜にリンをドープしたものでも可）１０を堆積する。
【００２２】次に、第５の製造工程として、図５に示す
ように、全面ポリシリコンエッチングを行い、埋込み型
の蓄積電極１２を形成する。
ように、全面ポリシリコンエッチングを行い、埋込み型
の蓄積電極１２を形成する。
【００２３】次に、第６の製造工程として、図６に示す
ように、キャパシタを形成するための８０ｎｍの容量絶
縁膜１３を堆積した後、２００ｎｍの第２のドープドポ
リシリコン膜（ポリシリコン膜にリンをドープしたもの
でも可）１４を堆積する。さらに、第２のホトレジスト
パターン２８を形成する。
ように、キャパシタを形成するための８０ｎｍの容量絶
縁膜１３を堆積した後、２００ｎｍの第２のドープドポ
リシリコン膜（ポリシリコン膜にリンをドープしたもの
でも可）１４を堆積する。さらに、第２のホトレジスト
パターン２８を形成する。
【００２４】次に、第７の製造工程として、図７に示す
ように、第２のホトレジストパターン２８に覆われてい
ない第２のドープドポリシリコン膜１４部分をドライエ
ッチングによりエッチングし、セルプレート電極１６を
形成する。さらに、第２のホトレジストパターン２８を
除去した後、層間絶縁膜として７００ｎｍの第３のＢＰ
ＳＧ膜２９を堆積し、第３のホトレジストパターン３０
を形成した後、ドライエッチングにより第３のコンタク
トホール３１を形成する。
ように、第２のホトレジストパターン２８に覆われてい
ない第２のドープドポリシリコン膜１４部分をドライエ
ッチングによりエッチングし、セルプレート電極１６を
形成する。さらに、第２のホトレジストパターン２８を
除去した後、層間絶縁膜として７００ｎｍの第３のＢＰ
ＳＧ膜２９を堆積し、第３のホトレジストパターン３０
を形成した後、ドライエッチングにより第３のコンタク
トホール３１を形成する。
【００２５】最後に、第８の製造工程として、図８に示
すように、第３のホトレジストパターン３０を除去した
後、１５０ｎｍの第３のドープドポリシリコン膜（ポリ
シリコン膜にリンをドープしたものでも可）２０と１５
０ｎｍのタングステンシリサイド膜２１とを順に堆積
し、この第３のドープドポリシリコン膜２０とタングス
テンシリサイド膜２１とからなる第２の配線部２２を形
成する。
すように、第３のホトレジストパターン３０を除去した
後、１５０ｎｍの第３のドープドポリシリコン膜（ポリ
シリコン膜にリンをドープしたものでも可）２０と１５
０ｎｍのタングステンシリサイド膜２１とを順に堆積
し、この第３のドープドポリシリコン膜２０とタングス
テンシリサイド膜２１とからなる第２の配線部２２を形
成する。
【００２６】このように、第２の配線部２２が蓄積電極
１２より上置きである第１実施例では、蓄積電極１２を
埋込み型にすることにより、厚い層間絶縁膜のエッチン
グ中に発生するパーティクルを抑制することができ、ス
ループットも向上させることができ、さらには、大容量
のキャパシタを簡単に形成することができる。
１２より上置きである第１実施例では、蓄積電極１２を
埋込み型にすることにより、厚い層間絶縁膜のエッチン
グ中に発生するパーティクルを抑制することができ、ス
ループットも向上させることができ、さらには、大容量
のキャパシタを簡単に形成することができる。
【００２７】（第２実施例）図９〜図１６はこの発明の
第２実施例に係る半導体装置の製造方法を示す工程断面
図であり、具体的には、配線部が蓄積電極より下にある
下置きタイプの相補型ＭＯＳ集積回路装置の製造方法に
関するものである。なお、図９〜図１６において、従来
例を示す図１７〜図２２と同一部分については同一の符
号を付してある。
第２実施例に係る半導体装置の製造方法を示す工程断面
図であり、具体的には、配線部が蓄積電極より下にある
下置きタイプの相補型ＭＯＳ集積回路装置の製造方法に
関するものである。なお、図９〜図１６において、従来
例を示す図１７〜図２２と同一部分については同一の符
号を付してある。
【００２８】まず、第１の製造工程として、図９に示す
ように、例えばＰ型シリコン半導体基板１上にトランジ
スタ形成領域とそれ以外の領域とを分離する選択酸化膜
２を形成した後、上記トランジスタ形成領域にゲート酸
化膜３、第１の配線部４及びソース／ドレイン領域５を
形成してトランジスタを形成する。さらに、側壁部６を
形成する。
ように、例えばＰ型シリコン半導体基板１上にトランジ
スタ形成領域とそれ以外の領域とを分離する選択酸化膜
２を形成した後、上記トランジスタ形成領域にゲート酸
化膜３、第１の配線部４及びソース／ドレイン領域５を
形成してトランジスタを形成する。さらに、側壁部６を
形成する。
【００２９】次に、第２の製造工程として、図１０に示
すように、層間絶縁膜として１５０ｎｍの第１のＢＰＳ
Ｇ膜７を堆積した後、第１のホトレジストパターン３２
を形成する。さらに、第１のホトレジストパターン３２
に覆われていない第１のＢＰＳＧ膜７部分をドライエッ
チングによりエッチングして第１のコンタクトホール３
３を形成する。
すように、層間絶縁膜として１５０ｎｍの第１のＢＰＳ
Ｇ膜７を堆積した後、第１のホトレジストパターン３２
を形成する。さらに、第１のホトレジストパターン３２
に覆われていない第１のＢＰＳＧ膜７部分をドライエッ
チングによりエッチングして第１のコンタクトホール３
３を形成する。
【００３０】次に、第３の製造工程として、図１１に示
すように、第１のホトレジストパターン３２を除去した
後、１５０ｎｍの第１のドープドポリシリコン膜（ポリ
シリコン膜にリンをドープしたものでも可）２０と１５
０ｎｍのタングステンシリサイド膜２１とを順に堆積
し、この第１のドープドポリシリコン膜２０とタングス
テンシリサイド膜２１とからなる第２の配線部２２を形
成する。さらに、層間絶縁膜として３００ｎｍの第２の
ＢＰＳＧ膜３４を堆積し、その第２のＢＰＳＧ膜３４の
上にエッチングストッパーとして５０ｎｍの窒化膜３５
と層間絶縁膜として６００ｎｍの第３のＢＰＳＧ膜３６
を堆積した後、第２のホトレジストパターン３７を形成
する。
すように、第１のホトレジストパターン３２を除去した
後、１５０ｎｍの第１のドープドポリシリコン膜（ポリ
シリコン膜にリンをドープしたものでも可）２０と１５
０ｎｍのタングステンシリサイド膜２１とを順に堆積
し、この第１のドープドポリシリコン膜２０とタングス
テンシリサイド膜２１とからなる第２の配線部２２を形
成する。さらに、層間絶縁膜として３００ｎｍの第２の
ＢＰＳＧ膜３４を堆積し、その第２のＢＰＳＧ膜３４の
上にエッチングストッパーとして５０ｎｍの窒化膜３５
と層間絶縁膜として６００ｎｍの第３のＢＰＳＧ膜３６
を堆積した後、第２のホトレジストパターン３７を形成
する。
【００３１】次に、第４の製造工程として、図１２に示
すように、ウエットエッチング（等方性のドライエッチ
ングでも可）により第２のコンタクトホール３８を形成
する。
すように、ウエットエッチング（等方性のドライエッチ
ングでも可）により第２のコンタクトホール３８を形成
する。
【００３２】この時、エッチングストッパーとしての窒
化膜３５はエッチングされず、等方性エッチングのため
にコンタクトホール３８の径もレジスト開孔寸法より広
くなる。さらに、異方性ドライエッチングにより第３の
ＢＰＳＧ膜３６と窒化膜３５と第２のＢＰＳＧ膜３４と
をエッチングし、第３のコンタクトホール３９を形成す
る。
化膜３５はエッチングされず、等方性エッチングのため
にコンタクトホール３８の径もレジスト開孔寸法より広
くなる。さらに、異方性ドライエッチングにより第３の
ＢＰＳＧ膜３６と窒化膜３５と第２のＢＰＳＧ膜３４と
をエッチングし、第３のコンタクトホール３９を形成す
る。
【００３３】次に、第５の製造工程として、図１３に示
すように、第２のホトレジストパターン３７を除去した
後、３００ｎｍの第１のドープドポリシリコン膜（ポリ
シリコン膜にリンをドープしたものでも可）１０を堆積
する。
すように、第２のホトレジストパターン３７を除去した
後、３００ｎｍの第１のドープドポリシリコン膜（ポリ
シリコン膜にリンをドープしたものでも可）１０を堆積
する。
【００３４】次に、図１４に示すように、全面ポリシリ
コンエッチングを行い、埋め込み型の蓄積電極１２を形
成する。
コンエッチングを行い、埋め込み型の蓄積電極１２を形
成する。
【００３５】次に、第６の製造工程として、図１５に示
すように、キャパシタを形成するための８０ｎｍの容量
絶縁膜１３を堆積した後、２００ｎｍの第３のドープド
ポリシリコン膜（ポリシリコン膜にリンをドープしたも
のでも可）１４を堆積する。さらに、第３のホトレジス
トパターン４０を形成する。
すように、キャパシタを形成するための８０ｎｍの容量
絶縁膜１３を堆積した後、２００ｎｍの第３のドープド
ポリシリコン膜（ポリシリコン膜にリンをドープしたも
のでも可）１４を堆積する。さらに、第３のホトレジス
トパターン４０を形成する。
【００３６】最後に、第７の製造工程として、図１６に
示すように、第３のホトレジストパターン４０に覆われ
ていないの第３のドープドポリシリコン膜１４部分をド
ライエッチングにより、エッチングし、セルプレート電
極１６を形成した後、ホトレジストパターン４０を除去
する。
示すように、第３のホトレジストパターン４０に覆われ
ていないの第３のドープドポリシリコン膜１４部分をド
ライエッチングにより、エッチングし、セルプレート電
極１６を形成した後、ホトレジストパターン４０を除去
する。
【００３７】このように、第２の配線部２２が蓄積電極
１２より下置きである第２実施例でも、第１実施例と同
様に、蓄積電極１２を埋め込み型にすることにより、厚
い層間絶縁膜のエッチング中に発生するパーティクルを
抑制することができ、スループットも向上させることが
でき、さらには、大容量のキャパシタを簡単に形成する
ことができる。
１２より下置きである第２実施例でも、第１実施例と同
様に、蓄積電極１２を埋め込み型にすることにより、厚
い層間絶縁膜のエッチング中に発生するパーティクルを
抑制することができ、スループットも向上させることが
でき、さらには、大容量のキャパシタを簡単に形成する
ことができる。
【００３８】なお、上記各実施例では、半導体基板とし
てのＰ型シリコン半導体基板１を用いた相補型ＭＯＳ集
積回路装置の製造方法を示したが、Ｎ型シリコン半導体
基板を用いた場合にも同様の作用効果を得ることができ
るものである。
てのＰ型シリコン半導体基板１を用いた相補型ＭＯＳ集
積回路装置の製造方法を示したが、Ｎ型シリコン半導体
基板を用いた場合にも同様の作用効果を得ることができ
るものである。
【００３９】
【発明の効果】以上説明したように、請求項１及び２に
係るこの発明によれば、蓄積電極を埋込み型にすること
により、厚い層間絶縁膜のエッチング中に発生するパー
ティクルを抑制でき、スループットも向上でき、さらに
は大容量のキャパシタを簡単に形成することができる。
係るこの発明によれば、蓄積電極を埋込み型にすること
により、厚い層間絶縁膜のエッチング中に発生するパー
ティクルを抑制でき、スループットも向上でき、さらに
は大容量のキャパシタを簡単に形成することができる。
【図１】第１実施例に係る相補型ＭＯＳ集積回路装置の
製造方法において第１の製造工程を示す工程断面図であ
る。
製造方法において第１の製造工程を示す工程断面図であ
る。
【図２】第１実施例に係る相補型ＭＯＳ集積回路装置の
製造方法において第２の製造工程を示す工程断面図であ
る。
製造方法において第２の製造工程を示す工程断面図であ
る。
【図３】第１実施例に係る相補型ＭＯＳ集積回路装置の
製造方法において第３の製造工程を示す工程断面図であ
る。
製造方法において第３の製造工程を示す工程断面図であ
る。
【図４】第１実施例に係る相補型ＭＯＳ集積回路装置の
製造方法において第４の製造工程を示す工程断面図であ
る。
製造方法において第４の製造工程を示す工程断面図であ
る。
【図５】第１実施例に係る相補型ＭＯＳ集積回路装置の
製造方法において第５の製造工程を示す工程断面図であ
る。
製造方法において第５の製造工程を示す工程断面図であ
る。
【図６】第１実施例に係る相補型ＭＯＳ集積回路装置の
製造方法において第６の製造工程を示す工程断面図であ
る。
製造方法において第６の製造工程を示す工程断面図であ
る。
【図７】第１実施例に係る相補型ＭＯＳ集積回路装置の
製造方法において第７の製造工程を示す工程断面図であ
る。
製造方法において第７の製造工程を示す工程断面図であ
る。
【図８】第１実施例に係る相補型ＭＯＳ集積回路装置の
製造方法において第８の製造工程を示す工程断面図であ
る。
製造方法において第８の製造工程を示す工程断面図であ
る。
【図９】第２実施例に係る相補型ＭＯＳ集積回路装置の
製造方法において第１の製造工程を示す工程断面図であ
る。
製造方法において第１の製造工程を示す工程断面図であ
る。
【図１０】第２実施例に係る相補型ＭＯＳ集積回路装置
の製造方法において第２の製造工程を示す工程断面図で
ある。
の製造方法において第２の製造工程を示す工程断面図で
ある。
【図１１】第２実施例に係る相補型ＭＯＳ集積回路装置
の製造方法において第３の製造工程を示す工程断面図で
ある。
の製造方法において第３の製造工程を示す工程断面図で
ある。
【図１２】第２実施例に係る相補型ＭＯＳ集積回路装置
の製造方法において第４の製造工程を示す工程断面図で
ある。
の製造方法において第４の製造工程を示す工程断面図で
ある。
【図１３】第２実施例に係る相補型ＭＯＳ集積回路装置
の製造方法において第５の製造工程を示す工程断面図で
ある。
の製造方法において第５の製造工程を示す工程断面図で
ある。
【図１４】第２実施例に係る相補型ＭＯＳ集積回路装置
の製造方法において第６の製造工程を示す工程断面図で
ある。
の製造方法において第６の製造工程を示す工程断面図で
ある。
【図１５】第２実施例に係る相補型ＭＯＳ集積回路装置
の製造方法において第７の製造工程を示す工程断面図で
ある。
の製造方法において第７の製造工程を示す工程断面図で
ある。
【図１６】第２実施例に係る相補型ＭＯＳ集積回路装置
の製造方法において第８の製造工程を示す工程断面図で
ある。
の製造方法において第８の製造工程を示す工程断面図で
ある。
【図１７】従来例に係る相補型ＭＯＳ集積回路装置の製
造方法において第１の製造工程を示す工程断面図であ
る。
造方法において第１の製造工程を示す工程断面図であ
る。
【図１８】従来例に係る相補型ＭＯＳ集積回路装置の製
造方法において第２の製造工程を示す工程断面図であ
る。
造方法において第２の製造工程を示す工程断面図であ
る。
【図１９】従来例に係る相補型ＭＯＳ集積回路装置の製
造方法において第３の製造工程を示す工程断面図であ
る。
造方法において第３の製造工程を示す工程断面図であ
る。
【図２０】従来例に係る相補型ＭＯＳ集積回路装置の製
造方法において第４の製造工程を示す工程断面図であ
る。
造方法において第４の製造工程を示す工程断面図であ
る。
【図２１】従来例に係る相補型ＭＯＳ集積回路装置の製
造方法において第５の製造工程を示す工程断面図であ
る。
造方法において第５の製造工程を示す工程断面図であ
る。
【図２２】従来例に係る相補型ＭＯＳ集積回路装置の製
造方法において第６の製造工程を示す工程断面図であ
る。
造方法において第６の製造工程を示す工程断面図であ
る。
１ Ｐ型半導体基
板 ７，２４，２９，３４，３６ ＢＰＳＧ膜 ２６，２７，３１，３３，３８，３９ コンタクトホ
ール １０，２０ ドープドポリ
シリコン膜 １２ 蓄積電極 ２１ タングステン
シリサイド膜 ２２ 第２の配線部 ２３，３５ 窒化膜
板 ７，２４，２９，３４，３６ ＢＰＳＧ膜 ２６，２７，３１，３３，３８，３９ コンタクトホ
ール １０，２０ ドープドポリ
シリコン膜 １２ 蓄積電極 ２１ タングステン
シリサイド膜 ２２ 第２の配線部 ２３，３５ 窒化膜
Claims (2)
- 【請求項１】 半導体基板上にトランジスタを形成した
後、層間絶縁膜を堆積し、この層間絶縁膜をエッチング
して上方の大径の第１のコンタクトホールと下方の小径
の第２のコンタクトホールとが連続してなるコンタクト
ホールを形成する製造工程と、 上記エッチング後の層間絶縁膜の上に導電膜を堆積する
とともに、上記第１及び第２のコンタクトホールにその
導電材料を埋め込み、埋込み型の電極を形成する製造工
程と、 上記電極の上に層間絶縁膜を堆積し、この層間絶縁膜を
エッチングして第３のコンタクトホールを形成する製造
工程と、 上記エッチング後の層間絶縁膜の上に導電膜を堆積する
とともに、上記第３のコンタクトホールにその導電材料
を埋め込む製造工程と、 上記導電膜をエッチングして配線部を形成する製造工程
とを備えたことを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上にトランジスタを形成した
後、層間絶縁膜を堆積し、この層間絶縁膜をエッチング
して第１のコンタクトホールを形成する製造工程と、 上記エッチング後の層間絶縁膜の上に導電膜を堆積する
とともに、上記第１のコンタクトホールにその導電材料
を埋め込む製造工程と、 上記導電膜をエッチングして配線部を形成する製造工程
と、 上記配線部の上に導電膜を堆積し、この層間絶縁膜をエ
ッチングして上方の大径の第２のコンタクトホールと下
方の小径の第３のコンタクトホールとが連続してなるコ
ンタクトホールを形成する製造工程と、 上記エッチング後の層間絶縁膜の上に導電膜を堆積する
とともに、上記第２及び第３のコンタクトホールにその
導電材料を埋め込み、埋込み型の電極を形成する製造工
程とを備えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7216275A JPH0964178A (ja) | 1995-08-24 | 1995-08-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7216275A JPH0964178A (ja) | 1995-08-24 | 1995-08-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964178A true JPH0964178A (ja) | 1997-03-07 |
Family
ID=16685992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7216275A Pending JPH0964178A (ja) | 1995-08-24 | 1995-08-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964178A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012216859A (ja) * | 2012-06-18 | 2012-11-08 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
-
1995
- 1995-08-24 JP JP7216275A patent/JPH0964178A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012216859A (ja) * | 2012-06-18 | 2012-11-08 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030212 |