JP6197510B2 - 半導体装置とその製造方法 - Google Patents

Description

本発明は、半導体装置とその製造方法に関する。

電源を切っても情報を維持できる不揮発性メモリとしてFeRAM(Ferroelectric Random Access Memory)がある。FeRAMは、強誘電体膜の分極の向きを情報として記憶するメモリであり、消費電力が低く、かつ情報を繰り返し書き込むことができるという特徴を有する。これらの特徴を活かして、FeRAMは、RF(Radio Frequency)タグや認証用のICカード等に使用されており、その方途は更に拡大していくと予想される。

そのFeRAMには信頼性を向上させるという点で改善の余地がある。

国際公開第２００４／０４７１７５号パンフレット 特開２００３−１００９１２号公報

半導体装置とその製造方法において、半導体装置の信頼性を向上させることを目的とする。

以下の開示の一観点によれば、セル領域を備えた半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜の上に第１の導電膜を形成する工程と、前記第１の導電膜をパターニングすることにより、前記セル領域の内側に強誘電体キャパシタの下部電極を形成し、前記セル領域の外側にダミーパターンを形成する工程と、前記下部電極、前記ダミーパターン、及び前記絶縁膜の上に強誘電体膜を形成する工程と、前記強誘電体膜の上に第２の導電膜を形成する工程と、前記第２の導電膜をパターニングすることにより、前記セル領域の内側に前記強誘電体キャパシタの上部電極を形成する工程と、前記ダミーパターンの側面に保護絶縁膜を直接形成する工程とを有する半導体装置の製造方法が提供される。

また、その開示の他の観点によれば、セル領域を備えた半導体基板と、前記半導体基板の上方に設けられた絶縁膜と、前記セル領域の内側の前記絶縁膜の上に設けられた強誘電体キャパシタの下部電極と、前記セル領域の外側の前記絶縁膜の上に設けられ、前記下部電極と同じ材料を含む浮遊電位のダミーパターンと、前記セル領域の内側の前記絶縁膜と前記下部電極の各々の上に設けられた強誘電体膜と、前記強誘電体膜の上に設けられた前記強誘電体キャパシタの上部電極と、前記ダミーパターンの側面に直接設けられた保護絶縁膜とを有する半導体装置が提供される。

以下の開示によれば、強誘電体膜が剥がれるのをダミーパターンで防止できるため、強誘電体キャパシタを備えた半導体装置の信頼性を向上させることができる。

図１は、スタック型のFeRAMが備える強誘電体キャパシタの製造途中の断面図である。 図２は、本願発明者が検討したFeRAMの製造途中の断面図（その１）である。 図３は、本願発明者が検討したFeRAMの製造途中の断面図（その２）である。 図４は、本願発明者が検討したFeRAMの製造途中の断面図（その３）である。 図５は、本願発明者が検討したFeRAMの製造途中の断面図（その４）である。 図６は、本願発明者が検討したFeRAMの製造途中の断面図（その５）である。 図７は、本願発明者が検討したFeRAMの製造途中の断面図（その６）である。 図８は、本願発明者が検討したFeRAMの製造途中の断面図（その７）である。 図９は、本願発明者が検討したFeRAMの製造途中の断面図（その８）である。 図１０は、本願発明者が検討したFeRAMの製造途中の断面図（その９）である。 図１１は、本願発明者が検討したFeRAMの製造途中の断面図（その１０）である。 図１２は、本願発明者が検討したFeRAMの製造途中の断面図（その１１）である。 図１３は、本願発明者が検討したFeRAMの製造途中の断面図（その１２）である。 図１４は、本願発明者が検討したFeRAMの製造途中の断面図（その１４）である。 図１５は、本願発明者が検討したFeRAMの製造途中の断面図（その１５）である。 図１６は、本願発明者が検討したFeRAMの製造途中の断面図（その１６）である。 図１７は、本願発明者が検討したFeRAMの製造途中の平面図（その１）である。 図１８は、本願発明者が検討したFeRAMの製造途中の平面図（その２）である。 図１９は、本願発明者が検討したFeRAMの製造途中の平面図（その３）である。 図２０は、第１実施形態に係る半導体装置の製造途中の断面図（その１）である。 図２１は、第１実施形態に係る半導体装置の製造途中の断面図（その２）である。 図２２は、第１実施形態に係る半導体装置の製造途中の断面図（その３）である。 図２３は、第１実施形態に係る半導体装置の製造途中の断面図（その４）である。 図２４は、第１実施形態に係る半導体装置の製造途中の断面図（その５）である。 図２５は、第１実施形態に係る半導体装置の製造途中の断面図（その６）である。 図２６は、第１実施形態に係る半導体装置の製造途中の断面図（その７）である。 図２７は、第１実施形態に係る半導体装置の製造途中の断面図（その８）である。 図２８は、第１実施形態に係る半導体装置の製造途中の断面図（その９）である。 図２９は、第１実施形態に係る半導体装置の製造途中の断面図（その１０）である。 図３０は、第１実施形態に係る半導体装置の製造途中の断面図（その１１）である。 図３１は、第１実施形態に係る半導体装置の製造途中の断面図（その１２）である。 図３２は、第１実施形態に係る半導体装置の製造途中の断面図（その１３）である。 図３３は、第１実施形態に係る半導体装置の製造途中の平面図（その１）である。 図３４は、第１実施形態に係る半導体装置の製造途中の平面図（その２）である。 図３５は、第１実施形態に係る半導体装置の製造途中の平面図（その３）である。 図３６は、第１実施形態に係る半導体装置の製造途中の平面図（その４）である。 図３７は、第１実施形態に係る半導体装置の製造途中の平面図（その５）である。 図３８は、第１実施形態に係る半導体装置の他の例を示す断面図である。 図３９は、第２実施形態に係る半導体装置の製造途中の断面図（その１）である。 図４０は、第２実施形態に係る半導体装置の製造途中の断面図（その２）である。 図４１は、第２実施形態に係る半導体装置の製造途中の断面図（その３）である。 図４２は、第２実施形態に係る半導体装置の製造途中の平面図（その１）である。 図４３は、第２実施形態に係る半導体装置の製造途中の平面図（その２）である。 図４４は、第３実施形態に係る半導体装置の断面図である。 図４５は、第３実施形態に係る半導体装置の平面図である。 図４６は、その他の実施形態に係る半導体装置の断面図（その１）である。 図４７は、その他の実施形態に係る半導体装置の断面図（その２）である。 図４８は、その他の実施形態に係る半導体装置の断面図（その３）である。 図４９は、その他の実施形態に係る半導体装置の断面図（その４）である。

本実施形態の説明に先立ち、本願発明者が行った検討事項について説明する。

FeRAMは、その構造によりプレーナ型とスタック型とに分けられる。

図１は、スタック型のFeRAMが備える強誘電体キャパシタの製造途中の断面図である。

図１の例では、酸化シリコン膜等の絶縁膜１の上に下部電極３、強誘電体膜４、及び上部電極５が形成され、これらによって強誘電体キャパシタQが形成される。

強誘電体キャパシタQの材料は特に限定されず、下部電極３と上部電極５としてはプラチナ膜やイリジウム膜等の貴金属膜を形成し得る。また、強誘電体膜４の材料としては、ABO₃型ペロブスカイト構造のPZT(Lead Zirconate Titanate: PbZrTiO₃)等を採用し得る。

なお、強誘電体キャパシタQの直下の絶縁膜１にはホール１ａが形成され、そのホール１ａ内には下部電極３を不図示のトランジスタに接続するための導体プラグ２が設けられる。

ここで、この強誘電体キャパシタQは、一つのハードマスク７を用いて下部電極３、強誘電体膜４、及び上部電極５を一括してドライエッチングすることにより形成される。このような一括エッチングを採用することで、下部電極３や強誘電体膜４ごとにエッチングを行う場合と比較してキャパシタQの微細化が容易となり、複数のキャパシタQを高密度に形成することができる。

但し、上記のように下部電極３や上部電極５をドライエッチングすると、エッチングにより生じた反応生成物Fが強誘電体膜４の側面４ａに付着することがある。その反応生成物は、下部電極３等に使用される貴金属を含んでいるため導電性を有しており、この反応生成物によって下部電極３と上部電極５とが電気的に接続されるおそれがある。

特に、強誘電体キャパシタQを微細化するために、エッチング条件としてキャパシタQの側面と絶縁膜１との間の角度θが９０°に近づく条件を採用すると、上記のような導電性を有する反応生成物が顕著に発生するようになる。

このような問題を解消し得るFeRAMの製造方法について以下に説明する。

図２〜図１６は、本願発明者が検討したFeRAMの製造途中の断面図であり、図１７〜図１９はその平面図である。

まず、図２に示すように、半導体基板１０としてシリコン基板を用意し、その半導体基板１０に素子分離用の溝を形成してその溝に素子分離絶縁膜１１としてCVD法で酸化シリコン膜を埋め込む。このような素子分離構造はSTI(Shallow Trench Isolation)と呼ばれる。

なお、STIに代えてLOCOS(Local Oxidation of Silicon)により素子分離を行ってもよい。

また、半導体基板１０は、後で強誘電体キャパシタが形成されるセル領域Iと、セル領域Iの外側の周辺領域IIとを有する。

次に、セル領域Iにおける半導体基板１０にp型不純物をイオン注入してpウェル１２を形成する。その後に、半導体基板１０の表面を熱酸化してゲート絶縁膜１３となる熱酸化膜を形成する。

続いて、半導体基板１０の上側全面に非晶質又は多結晶シリコン膜を形成し、これらの膜をフォトリソグラフィ法によりパターニングしてpウェル１２の上に二つのゲート電極１４を形成する。

二つのゲート電極１４は間隔をおいて平行に配置され、それらのゲート電極１４はワード線の一部を形成する。

次いで、ゲート電極１４をマスクに使用して、ゲート電極１４の両側のpウェル１２にn型不純物をイオン注入することによりn型のエクステンション領域１５を形成する。

その後に、半導体基板１０とゲート電極１４の各々の上に絶縁膜を形成し、その絶縁膜をエッチバックすることによりゲート電極１４の側面に絶縁性サイドウォール１６として残す。その絶縁膜として、例えばCVD法により酸化シリコン膜を形成する。

続いて、絶縁性サイドウォール１６とゲート電極１４とをマスクにして、pウェル１２にn型不純物をイオン注入する。これにより、二つのゲート電極１４の両側において、エクステンション領域１５に重なるn型高濃度不純物領域の第１〜第３のソースドレイン領域１７ａ〜１７ｃを形成する。

ここまでの工程により、第１〜第３のソースドレイン領域１７ａ〜１７ｃやゲート電極１４を備えたトランジスタTRの基本構造が得られる。

その後に、半導体基板１０の上側全面にスパッタ法でコバルト膜等の金属膜を形成し、その金属膜を加熱してシリコンと反応させることにより、第１〜第３のソースドレイン領域１７ａ〜１７ｃの表層にシリサイド層１８を形成する。なお、そのシリサイド層１８は、ゲート電極１４の表層にも形成される。

その後に、素子分離絶縁膜１１等の上で未反応となっている金属膜をウエットエッチングして除去する。

次に、図３に示す断面構造を得るまでの工程について説明する。

まず、半導体基板１０の上側全面にプラズマCVD法で窒化シリコン膜を約７０nm程度の厚さに形成し、その窒化シリコン膜をカバー絶縁膜２１とする。

更に、TEOS（テトラエトキシシラン）ガスを使用するプラズマCVD法により、カバー絶縁膜２１の上に第１の絶縁膜２２として酸化シリコン膜を約１．１μm程度の厚さに形成する。

その後、第１の絶縁膜２２の上面をCMP(Chemical Mechanical Polishing)法により研磨して平坦化する。これにより、第１の絶縁膜２２の厚さは、半導体基板１０の平坦面の上で約６００nm程度となる。

次に、フォトリソグラフィによりカバー絶縁膜２１と第１の絶縁膜２２とをパターニングすることにより、第１〜第３のソースドレイン領域１７ａ〜１７ｃの上に第１のホール２２ａを形成する。

そして、第１のホール２２ａ内と第１の絶縁膜２２の上にタングステン膜を形成した後、CMP法でそのタングステン膜を第１の絶縁膜２２の上から除去し、第１のホール２２ａ内にのみタングステン膜を第１の導体プラグ２５として残す。なお、タングステン膜の形成前に、グル―膜としてスパッタ法でチタン膜と窒化チタン膜をこの順に形成してもよい。

続いて、図４に示すように、第１の絶縁膜２２と第１の導体プラグ２５の上にエッチングストッパ膜２６としてプラズマCVD法で窒化シリコン膜を約３０nm程度の厚さに形成する。

更に、そのエッチングストッパ膜２６の上に第２の絶縁膜２７として酸化シリコン膜を約３５０nm程度の厚さに形成する。その酸化シリコン膜は、例えば、TEOSガスを使用するプラズマCVD法により形成し得る。

そして、フォトリソグラフィによりエッチングストッパ膜２６と第２の絶縁膜２７の各々をパターニングし、第２のソースドレイン領域１７ｂの上方に溝２７ａを形成する。

次いで、溝２７ａ内と第２の絶縁膜２７の上にタングステン膜を形成した後、CMP法でそのタングステン膜を第２の絶縁膜２７の上から除去し、溝２７ａ内にのみタングステン膜を配線２８として残す。

なお、タングステン膜の形成前に、グル―膜としてスパッタ法で窒化チタン膜を形成してもよい。

また、配線２８は、ビット線の一部として機能し、その下の第１の導体プラグ２５を介して第２のソースドレイン領域１７ｂと電気的に接続される。

続いて、図５に示すように、第２の絶縁膜２７と配線２８の各々の上に酸化防止絶縁膜３１としてプラズマCVD法で窒化シリコン膜を約３０nm程度の厚さに形成する。

配線２８の材料であるタングステンは酸化し易い材料であるが、このように酸化防止絶縁膜３１で配線２８を覆うことにより、配線２８が酸化してコンタクト不良を起こすのを防止できる。

更に、TEOSガスを使用するプラズマCVD法により酸化防止絶縁膜３１の上に酸化シリコン膜を約２００nmの厚さに形成し、その酸化シリコン膜を第３の絶縁膜３２とする。

そして、その第３の絶縁膜３２の上にバリア絶縁膜３３としてアルミナ膜をスパッタ法で１０nm〜１００nmの厚さに形成する。

その後、エッチストッパ膜２６、第２の絶縁膜２７、酸化防止絶縁膜３１、第３の絶縁膜３２、及びバリア絶縁膜３３をパターニングし、第１の導体プラグ２５の上に第２のホール２７ｂを形成する。

次に、第２のホール２７ｂ内とバリア絶縁膜３３の上にグル―膜として窒化チタン膜を形成した後、更にその上にCVD法でタングステン膜を形成してそのタングステン膜で第２のホール２７ｂを完全に埋める。その後に、これらのタングステン膜とグル―膜とをCMP法で研磨することによりバリア絶縁膜３３の上から除去し、これらの膜を第２のホール２７ｂ内のみに第２の導体プラグ３４として残す。

その第２の導体プラグ３４は、第１の導体プラグ２５と接続されており、更にその第１の導体プラグ２５を介して第１のソースドレイン領域１７ａや第３のソースドレイン領域１７ｃと電気的に接続される。

続いて、図６に示すように、バリア絶縁膜３３と第２の導体プラグ３４の上に第１の導電膜３６としてイリジウム膜又はプラチナ膜を含む金属膜の単層膜又は積層膜を形成する。

更に、第１の導電膜３６の上に後で形成される強誘電体膜の結晶性を制御するために、第１の導電膜３６の上に酸化イリジウム膜やプラチナ膜を形成してもよい。

次いで、第１の導電膜３６の上にハードマスク３７として窒化チタン膜をスパッタ法で１０nm〜２００nm程度の厚さに形成する。

なお、ハードマスク３７は窒化チタン膜に限定されず、チタン膜、アルミニウム膜、及びシリコン膜のいずれかの単層膜、積層膜、合金膜、窒化膜、又は酸化膜をハードマスク３７として形成し得る。

その後、ハードマスク３７の上に第１のレジスト膜４０を形成し、その第１のレジスト膜４０をマスクにするフォトリソグラフィによりハードマスク３７を島状にパターニングする。

この後に、第１のレジスト膜４０は除去される。

続いて、図７に示すように、ハードマスク３７をマスクにして第１の導電膜３６をドライエッチングすることにより、セル領域Iに複数の下部電極３６ａを、間隔をおいて形成すると共に、周辺領域IIから第１の導電膜３６を除去する。

なお、そのドライエッチングはRIE(Reactive Ion Etching)により行われ、エッチングガスとしては例えばアルゴンガスとCl₂ガスとの混合ガスが使用される。なお、本工程においてハードマスク３７がエッチングされるのを抑制するために、上記のエッチングガスにO₂ガスを添加してもよい。

このようにハードマスク３７を用いることで下部電極３６ａの上面がエッチング雰囲気から保護され、エッチングが原因で下部電極３６ａの上面の結晶構造が乱れるのを防止できる。

その後、図８に示すように、ウエットエッチングによりハードマスク３７を除去する。このとき使用し得るエッチング液としては、例えば、過酸化水素水と、アンモニアと、水との混合溶液がある。ドライエッチングと比較してウエットエッチングは下部電極３６ａに与えるダメージが少ないので、ハードマスク３７を除去した後でも下部電極３６ａの上面の結晶構造を良好な状態に維持できる。

図１７は、本工程を終了した後のセル領域Iの平面図である。

図１７に示すように、セル領域Iには複数の島状の下部電極３６ａが行列状に配置される。

次に、図９に示すように、スパッタ法により下部電極３６ａとバリア絶縁膜３３の各々の上に強誘電体膜３８としてPZT膜を３０nm〜２００nm程度の厚さに形成する。なお、強誘電体膜３８の成膜方法としては、スパッタ法の他に、MOCVD(Metal Organic CVD)法やゾル・ゲル法もある。また、これらの成膜方法を組み合わせることにより、強誘電体膜３８として複数層のPZT膜を形成してもよい。

更に、強誘電体膜３８の材料は上記のPZTに限定されず、SrBi₂Ta₂O₉、SrBi₂(Ta,Nb)₂O₉等のBi層状構造化合物や、PZTにランタンをドープしたPLZT、その他の金属酸化物強誘電体を強誘電体膜３８の材料として採用し得る。

図１８は、本工程を終了した後のセル領域Iの平面図である。

図１８に示すように、セル領域Iの複数の下部電極３６ａは強誘電体膜３８により覆われる。

次いで、図１０に示すように、酸素含有雰囲気中において強誘電体膜３８をアニールすることにより、強誘電体膜３８のPZTを結晶化させる。このようなアニールは結晶化アニールとも呼ばれ、この例では基板温度を６００℃、処理時間を９０秒とする条件でこの結晶化アニールを行う。

ここで、バリア絶縁膜３３がない場合には、この結晶化アニールによって強誘電体膜３８に含まれる鉛が第３の絶縁膜３２に拡散して鉛ガラスが形成され、その鉛ガラスが原因で強誘電体膜３８の強誘電体特性が劣化することがある。

この例では、強誘電体膜３８から第３の絶縁膜３２への鉛の拡散がバリア絶縁膜３３により阻止されるので、結晶化アニールが原因で強誘電体膜３８が劣化するのを防止できる。

バリア絶縁膜３３は、このように強誘電体膜３８の鉛等の構成元素が第３の絶縁膜３２に拡散するのを防止する役割を担うものであり、鉛等をバリアする能力に優れた絶縁性酸化膜又は絶縁性窒化膜をバリア絶縁膜３３として形成するのが好ましい。

これらのうち、絶縁性酸化膜としては、上記のアルミナ膜の他に酸化シリコン膜、窒化シリコン膜、酸化チタン膜、酸化ハフニウム膜がある。

また、絶縁性窒化膜としては、例えば、窒化アルミニウム膜、窒化シリコン膜、酸窒化シリコン膜がある。

更に、前述のように図８の工程においてウエットエッチングを採用したため下部電極３６ａの上面の結晶構造が良好な状態に維持されており、その下部電極３６ａの結晶構造を引き継いで強誘電体膜３８の結晶構造も良好となる。

次に、図１１に示すように、強誘電体膜３８の上に第２の導電膜３９として酸化イリジウム膜をスパッタ法で５０nm〜３００nmの厚さに形成する。なお、この酸化イリジウム膜の上に更にイリジウム膜を２０nm〜１００nm程度の厚さに形成してもよい。

第２の導電膜３９の材料は上記に限定されない。第２の導電膜３９としては、プラチナ膜、イリジウム膜、チタン膜、アルミニウム膜、ルテニウム膜、及びストロンチウム膜のいずれかの単層膜、積層膜、合金膜、窒化膜、又は酸化膜を形成し得る。これについては後述の各実施形態でも同様である。

ここまでの工程において、強誘電体膜３８には第２の導電膜３９を形成するときの熱や回復アニール（図１０）の熱が加わる。これらの熱によって強誘電体膜３８の内部にストレスが発生し、そのストレスが原因で点線円Aのように強誘電体膜３８に膜剥がれが生じることがある。

その膜剥がれは、強誘電体膜３８との密着性がよい下部電極３６ａが存在するセル領域Iでは生じ難い。

しかし、バリア絶縁膜３３として形成した絶縁性酸化膜や絶縁性窒化膜は強誘電体膜３８との密着性が悪く、そのバリア絶縁膜３３が広範に広がる周辺領域IIにおいては強誘電体膜３８の膜剥がれが発生する可能性が高い。

図１９は、本工程を終了した後のセル領域Iの平面図である。

図１９に示すように、セル領域Iの複数の下部電極３６ａは第２の導電膜３９により覆われる。

次いで、図１２に示すように、セル領域Iにおける第２の導電膜３９の上に平面視で島状の第２のレジストパターン４１を形成する。

その後、図１３に示すように、第２のレジストパターン４１をマスクとして使用するRIEにより第２の導電膜３９をエッチングし、セル領域Iに複数の上部電極３９ａを形成する。そのRIEで使用するエッチングガスとしては、例えば、アルゴンガスとCl₂ガスとの混合ガスがある。

ここで、この例では各下部電極３６ａが強誘電体膜３８で覆われているので、このエッチングで発生する第２の導電膜３９の材料を含む導電性の反応生成物で下部電極３６ａと上部電極３９ａとが電気的に接続されるのを防止できる。

このエッチングを終了後、第２のレジストパターン４１は除去される。

次に、図１４に示すように、セル領域Iにおける強誘電体膜３８と上部電極３９ａの上に第３のレジスト膜４３を形成する。なお、セル領域IIにおける強誘電体膜３８は、その第３のレジスト膜４３で覆われずに露出する。

そして、図１５に示すように、第３のレジスト膜４３をマスクにしながら、アルゴンガスとCl₂ガスとの混合ガスをエッチングガスとして使用するRIEにより強誘電体膜３８をエッチングする。

これにより、周辺領域IIから強誘電体膜３８が除去され、セル領域Iにのみ強誘電体膜３８が残される。

この後に、図１６に示すように、第３のレジスト膜４３を除去する。

ここまでの工程により、セル領域Iには、下部電極３６ａ、強誘電体膜３８、及び上部電極３９を積層してなる強誘電体キャパシタQが複数形成される。

以上説明したFeRAMの製造方法では、図１の例とは異なり、キャパシタQを一括エッチングで形成せずに、下部電極３６ａの側面を強誘電体膜３８で覆った状態とする。

よって、第２の導電膜３９をエッチングする工程（図１３参照）で発生した導電性の反応生成物によって下部電極３６ａと上部電極３９ａとが電気的に接続されるのを防止できる。

しかしながら、この製造方法では、図１１に示したような膜剥がれが強誘電体膜３８に発生してしまう。

その膜剥がれは周辺領域IIにおいて発生し、周辺領域IIの強誘電体膜３８は図１５の工程で除去されるが、強誘電体膜３８を除去した後でも膜剥がれが発生していた部分の第３の絶縁膜３２に汚れが残ることがある。

更に、強誘電体膜３８の膜剥がれがセル領域Iにまで広がることがあり、これによりFeRAMの歩留まりが低下するおそれもある。

以下に、このような強誘電体膜の剥がれを防止してFeRAMの信頼性を向上させることが可能な各実施形態について説明する。

（第１実施形態）
図２０〜図３３は、本実施形態に係る半導体装置の製造途中の断面図であり、図３４〜図３７はその平面図である。

なお、図２０〜図３７において、図２〜図１９で説明したのと同じ要素にはこれらの図におけるのと同じ符号を付し、以下ではその説明を省略する。

本実施形態では、以下のようにして半導体装置としてFeRAMを製造する。

まず、上記した図２〜図６の工程を行うことにより、図２０に示すように、バリア絶縁膜３３の上に第１の導電膜３６、ハードマスク３７、及び第１のレジスト膜３８が順に積層された構造を得る。

但し、図６の例と異なり、本実施形態では周辺領域IIにもハードマスク３７と第１のレジスト膜３８を形成する。

また、前述のように、第１のレジスト膜３８はフォトリソグラフィによってハードマスク３７をパターニングするためのマスクとして機能し、そのパターニングが終了した後に除去される。

次いで、図２１に示すように、ハードマスク３７をマスクにして第１の導電膜３６をドライエッチングする。これにより、セル領域Iの内側に複数の下部電極３６ａが間隔をおいて形成されるのと同時に、周辺領域IIに下部電極３６ａと同じ材料のダミーパターン３６ｂが形成される。

このドライエッチングは、例えば、アルゴンガスとCl₂ガスとの混合ガスをエッチングガスとするRIEにより行われる。

その後、図２２に示すようにハードマスク３７をウエットエッチングにより除去する。なお、そのウエットエッチングでは、過酸化水素水と、アンモニアと、水との混合溶液をエッチング液として使用し得る。

図３４は、本工程を終了した後のセル領域Iの平面図である。

図３４に示すように、セル領域Iには複数の島状の下部電極３６ａが行列状に配置される。そして、これらの下部電極３６ａを囲うようにダミーパターン３６ｂが形成される。

次に、図２３に示すように、図９と同様の条件を採用して、下部電極３６ａ、ダミーパターン３６ｂ、及びバリア絶縁膜３３の各々の上に強誘電体膜３８としてPZT膜を３０nm〜２００nmの厚さに形成する。図９を参照して説明したように、強誘電体膜３８の成膜方法としてはスパッタ法、MOCVD法、及びゾル・ゲル法がある。更に、PZTに代えて、SrBi₂Ta₂O₉、SrBi₂(Ta,Nb)₂O₉等のBi層状構造化合物や、PZTにランタンをドープしたPLZT、その他の金属酸化物強誘電体を強誘電体膜３８の材料として用いてもよい。

ここで、前述のようにバリア絶縁膜３３として形成した絶縁性酸化膜や絶縁性窒化膜は強誘電体膜３８との密着性が悪いため、バリア絶縁膜３３と強誘電体膜３８とが広範囲にわたって接触していると強誘電体膜３８が剥がれるおそれがある。

このような膜剥がれを防止するために、隣接する下部電極３６ａ同士の間隔L1や、下部電極３６ａとダミーパターン３６ｂとの間隔L2をなるべく短くし、バリア絶縁膜３３と強誘電体膜３８との接触面積をなるべく低減するのが好ましい。

本願発明者の調査によれば、上記の間隔L1、L2を２μm以下とすることで、強誘電体膜３８の膜剥がれが発生し難くなることが明らかとなった。

図３５は、本工程を終了した後のセル領域Iの平面図である。

図３５に示すように、セル領域Iの複数の下部電極３６ａは強誘電体膜３８により覆われる。

次いで、図２４に示すように、強誘電体膜３８に対して結晶化アニールを行うことにより、強誘電体膜３８のPZTを結晶化する。なお、その結晶化アニールの条件は図１０で説明したのと同じなのでここでは省略する。

次に、図２５に示すように、強誘電体膜３８の上に第２の導電膜３９として酸化イリジウム膜をスパッタ法で５０nm〜３００nmの厚さに形成する。

ここで、図１１を参照して説明したように、強誘電体膜３８には第２の導電膜３９を形成するときの熱や回復アニール（図２４参照）の熱が加わり、これらの熱によって強誘電体膜３８の内部にストレスが発生する。

このようにストレスが発生しても、本実施形態では周辺領域IIに強誘電体膜３８との密着性が良好なダミーパターン３６ｂを形成しているので、上記のストレスが原因で周辺領域IIの強誘電体膜３８に膜剥がれが発生するのを抑制できる。

特に、ダミーパターン３６ｂの材料であるイリジウム等の金属材料は、バリア絶縁膜３３の材料である絶縁性の酸化物や窒化物と比較して強誘電体膜３８との密着力が強く、強誘電体膜３８の膜剥がれを有効に阻止することができる。

次に、図２６に示すように、セル領域Iの第２の導電膜３９の上に第２のレジストパターン４１を形成する。

第２のレジストパターン４１は、島状であって、その下方の下部電極３６ａと位置合わせされる。

その後、図２７に示すように、第２のレジストパターン４１をマスクにしながら、アルゴンガスとCl₂ガスとの混合ガスをエッチングガスにするRIEで第２の導電膜３９をエッチングする。これにより、セル領域Iにおいては下部電極３６ａの上方に複数の上部電極３９ａが形成されると共に、周辺領域IIから第２の導電膜３９が除去される。

このエッチングにおいては、第２の導電膜３９の材料を含む導電性の反応生成物が発生するが、下部電極３６ａは強誘電体膜３８で覆われているので、この反応生成物で下部電極３６ａと上部電極３９ａとが電気的に接続されるのを防止できる。

このエッチングを終了後、第２のレジストパターン４１は除去される。

図３６は、本工程を終了した後のセル領域Iの平面図である。

図３６に示すように、複数の上部電極３９ａの各々は平面視で島状であり、セル領域Iの内側において上部電極３９ａは行列状に配置される。

続いて、図２８に示すように、セル領域Iにおける強誘電体膜３８を覆う第３のレジスト膜４３を形成する。

次いで、図２９に示すように、第３のレジスト膜４３をマスクにするRIEにより、周辺領域IIにおけるダミーパターン３６ｂと強誘電体膜３８とをパターニングする。そのRIEでは、例えば、アルゴンガスとCl₂ガスとの混合ガスをエッチングガスとして使用し得る。

このパターニングでは、セル領域Iから第１の距離W以内にある部分のダミーパターン３６ｂが残され、当該距離Wよりも離れた部分のダミーパターン３６ｂは除去される。

強誘電体膜３８との密着性が良好なダミーパターン３６ｂをこのように残すことで、セル領域Iの周縁部において強誘電体膜３８に膜剥がれが生じるのを防止できる。

ダミーパターン３６ｂは、トランジスタTR等の回路素子と電気的に接続されておらず、電気的には浮遊電位となる。このように回路を形成しないダミーパターン３６ｂが広範囲に残っていると半導体装置のサイズが大きくなるので、上記の第１の距離Wはなるべく短い方がよい。本実施形態では、第１の距離Wを０．２μm〜２μm程度に短くすることで、半導体装置のサイズの大型化を防止する。

なお、本実施形態ではこのように強誘電体膜３８とダミーパターン３６ｂとを同時にパターニングするので、強誘電体膜３８とダミーパターン３６ｂの各々の側面３８ｘ、３６ｘは同一面内に位置するようになる。

また、セル領域Iの周縁部で強誘電体膜３８が剥がれるおそれがない場合には、本工程においてダミーパターン３６ｂを除去してもよい。

更に、本工程のエッチングではダミーパターン３８ｂの残渣を発生させないためにオーバーエッチングが行われる。これによりダミーパターン３８ｂの下のバリア絶縁膜３３も除去されるが、エッチングは第３の絶縁膜３２において停止し、その下の酸化防止絶縁膜３１までエッチングは及ばない。

図３７は、本工程を終了した後のセル領域Iの平面図である。

図３７に示すように、本工程のエッチングにより、ダミーパターン３６ｂは平面視でセル領域Iを囲う枠状に整形される。

また、複数の上部電極３９ａの各々は平面視で島状であり、セル領域Iの内側において上部電極３９ａは行列状に配置される。

次いで、図３０に示すように第３のレジスト膜４３を除去する。

ここまでの工程により、セル領域Iには、下部電極３６ａ、強誘電体膜３８、及び上部電極３９ａを積層してなる強誘電体キャパシタQが複数形成される。

続いて、図３１に示すように、ここまでの工程で強誘電体膜３８が受けたダメージを回復させるため、酸素含有雰囲気中で強誘電体膜３８に対してアニールを行う。このアニールは回復アニールとも呼ばれ、本実施形態では基板温度を５５０℃〜７００℃、処理時間を６０分とする条件でこの回復アニールを行う。

次に、図３２に示すように、セル領域Iと周辺領域IIの各々に保護絶縁膜４２としてアルミナ膜を１０nm〜１５０nmの厚さに形成する。アルミナ膜は水素ブロック性に優れているため、大気中の水素等の還元性物質がキャパシタQに侵入するのを保護絶縁膜４２で阻止でき、還元性物質によって強誘電体膜３８が還元されてその強誘電体特性が劣化するのを抑制できる。

なお、保護絶縁膜４２の材料はアルミナに限定されず、窒化アルミニウム、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化チタン、酸化ハフニウムのいずれかの材料を保護絶縁膜４２の材料として使用し得る。

また、保護絶縁膜４２はダミーパターン３６ｂの側面３６ｘ上に直接形成され、これにより当該側面３６ｘから強誘電体膜３８に水素等の還元性物質が侵入するのを防止することができる。

次に、図３３に示す断面構造を得るまでの工程について説明する。

まず、保護絶縁膜４２の上にCVD法で酸化シリコン膜を５００nm〜２０００nmの厚さに形成し、その酸化シリコン膜を第４の絶縁膜４４とする。

そして、第４の絶縁膜４４の上面をCMP法で研磨した後、保護絶縁膜４３と第４の絶縁膜４４とをパターニングすることにより、各キャパシタQの上部電極３９ａに至る深さの第３のホール４４ａを形成する。

次いで、第３のホール４４ａ内と第４の絶縁膜４４の上にタングステン膜を形成した後、CMP法でそのタングステン膜を第４の絶縁膜４４の上から除去し、第３のホール４４ａ内にのみタングステン膜を第３の導体プラグ４５として残す。なお、タングステン膜の形成前に、グル―膜としてスパッタ法で窒化チタン膜をこの順に形成してもよい。

その後、第４の絶縁膜４４と第３の導体プラグ４５の各々の上にアルミニウム膜を含む金属積層膜をスパッタ法で形成し、更にフォトリソグラフィによりその金属積層膜をパターニングして金属配線４６を形成する。

以上により、本実施形態に係る半導体装置の基本構造が完成する。

なお、その半導体装置が備えるダミーパターン３６ｂは前述のように電気的に浮遊電位である。そして、そのダミーパターン３６ｂは、保護絶縁膜４２やバリア絶縁膜３３等の絶縁膜で囲まれており、配線や導体プラグ等の導電性の要素とは接続されない。

上記した本実施形態によれば、図２３に示したように、強誘電体膜３８との密着性が良好なダミーパターン３６ｂを周辺領域IIに形成した。そのため、結晶化アニール（図２４参照）等の熱によって強誘電体膜３８の内部にストレスが発生しても、そのストレスに起因した膜剥がれが強誘電体膜３８に生じるのを抑制でき、ひいては半導体装置の信頼性を向上させることができる。

なお、本実施形態は上記に限定されない。図３８は、本実施形態に係る半導体装置の他の例を示す断面図である。

図２３の工程では、隣接する下部電極３６ａの間の空間が完全に埋め込まれる厚さに強誘電体膜３８を形成した。これに対し、図３８の断面図のように、隣接する下部電極３６ａの間隔に対して強誘電体膜３８の厚さを薄くし、強誘電体膜３８の上面に凹部３８ｂが形成されるようにしてもよい。このように凹部３８ｂが形成されていても、強誘電体膜３８の膜剥がれをダミーパターン３６ｂで防止することができる。

（第２実施形態）
第１実施形態では、図２２に示したように、周辺領域IIの全面にダミーパターン３６ｂを形成した。ダミーパターン３６ｂの形状はこれに限定されず、以下のようにダミーパターン３６ｂを島状に形成してもよい。

図３９〜図４１は本実施形態に係る半導体装置の製造途中の断面図であり、図４２〜図４３はその平面図である。なお、図３９〜図４３において第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。

まず、第１実施形態の図２０〜図２２の工程を行うことにより、図３９に示すように、バリア絶縁膜３３の上に上部電極３６ａとダミーパターン３６ｂとが形成された構造を得る。

但し、本実施形態では周辺領域IIに複数のダミーパターン３６ｂを互いに間隔をおいて島状に形成する。

図４２は、本工程を終了した後のセル領域Iの平面図である。

図４２に示すように、セル領域Iの外側には、前述のダミーパターン３６ｂが行列状に配置される。

次いで、図４０に示すように、第１実施形態の図２３の工程と同様にして各領域I、IIに強誘電体膜３８を形成する。

第１実施形態で説明したように、結晶化アニール等の熱に起因した強誘電体膜３８の膜剥がれは、強誘電体膜３８との密着性がよいダミーパターン３６ｂによって阻止される。

但し、ダミーパターン３６ｂと強誘電体膜３８との密着力はこれらの材料の組み合わせによって異なり、材料の組み合わせによっては上記の密着力が弱まってしまう場合がある。

このような場合であっても、本実施形態ではダミーパターン３６ｂを島状に形成したため、ダミーパターン３６ｂの上面と強誘電体膜３８との接触面積が低減し、両者の間の弱い密着力によって強誘電体膜３８が剥がれるのを抑制することができる。

この後は、第１実施形態の図２４〜図３３の工程を行うことで、図４１に示すような本実施形態に係る半導体装置の基本構造を得る。

図４３は、この半導体装置のセル領域Iの平面図である。

なお、図４３では、図が煩雑になるのを防止するために、保護絶縁膜４２、第４の絶縁膜４４、第３の導体プラグ４５、及び金属配線４６を省いている。

図４３に示すように、セル領域Iの外周には上記した複数の島状のダミーパターン３６ｂが残される。

上記した本実施形態によれば、図４０に示したように、ダミーパターン３６ｂを複数の島状とする。これによりダミーパターン３６ｂの上面と強誘電体膜３８との接触面積が低減するため、ダミーパターン３６ｂと強誘電体膜３８との密着力が弱い場合であっても、これらの密着力の弱さに起因して強誘電体膜３８が剥がれるのを抑制できる。

（第３実施形態）
第１実施形態や第２実施形態では、図３３等に示したように、複数の下部電極３６ａの各々に対応するように上部電極３９ａを複数形成した。これに対し、本実施形態では、セル領域Iに単一の上部電極３９ａを形成する。

図４４は本実施形態に係る半導体装置の断面図であり、図４５はその平面図である。

なお、図４４及び図４５において、第１〜第２実施形態で説明したのと同じ要素にはこれらの実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。

図４４及び図４５に示すように、本実施形態においては、複数の下部電極３６ａを覆うように単一の上部電極３９ａを形成する。この場合、上部電極３９ａは、複数のキャパシタQに共通のプレート線としての機能を兼ねる。

このように単一の上部電極３９を形成しても、第１実施形態と同様に、ダミーパターン３６ｂによって強誘電体膜３８の膜剥がれを防止できる。

（その他の実施形態）
第１実施形態では、図２９に示したように、第３のレジスト膜４３をマスクに用いて、ダミーパターン３６ｂと強誘電体膜３８とを同時にエッチングした。これに代えて、以下のようにダミーパターン３６ｂと強誘電体膜３８とを別々のレジストを用いてエッチングしてもよい。

図４６〜図４９は、本実施形態に係る半導体装置の製造途中の断面図である。

まず、第１実施形態の図２９の工程を行うことにより、図４６に示すように、第３のレジストパターン４３をマスクにして強誘電体膜３８をエッチングする。

なお、この例ではエッチング量を時間でコントロールすることにより、ダミーパターン３６ｂの上でエッチングを停止させる。

この後に、第３のレジストパターン４３は除去される。

次に、図４７に示すように、上部電極３９ａ、強誘電体膜３８、及びダミーパターン３６ｂの各々の上に第５のレジスト膜５１を形成する。

その後、図４８に示すように、第５のレジスト膜５１をマスクにして、アルゴンガスとCl₂ガスとの混合ガスをエッチングガスとするRIEによりダミーパターン３６ｂをエッチングする。

このエッチングを終了後、第５のレジスト膜５１は除去される。

この後は、第１実施形態の図３１〜図３３の工程を行うことで、図４９に示す半導体装置の基本構造を完成させる。

以上説明した各実施形態に関し、更に以下の付記を開示する。

（付記１） セル領域を備えた半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の上に第１の導電膜を形成する工程と、
前記第１の導電膜をパターニングすることにより、前記セル領域の内側に強誘電体キャパシタの下部電極を形成し、前記セル領域の外側にダミーパターンを形成する工程と、
前記下部電極、前記ダミーパターン、及び前記絶縁膜の上に強誘電体膜を形成する工程と、
前記強誘電体膜の上に第２の導電膜を形成する工程と、
前記第２の導電膜をパターニングすることにより、前記セル領域の内側に前記強誘電体キャパシタの上部電極を形成する工程と、
を有する半導体装置の製造方法。

（付記２） 前記ダミーパターンをパターニングすることにより、前記セル領域から第１の距離以内にある部分の前記ダミーパターンを残しつつ、前記第１の距離より離れた部分の前記ダミーパターンを除去する工程を更に有することを特徴とする付記１に記載の半導体装置の製造方法。

（付記３） 前記ダミーパターンを形成する工程において、平面視で島状の前記ダミーパターンを複数形成することを特徴とする付記１又は付記２に記載の半導体装置の製造方法。

（付記４） 前記下部電極を形成する工程において、前記下部電極を複数形成し、
前記上部電極を形成する工程において、平面視で複数の前記下部電極の各々を覆うように前記上部電極を形成することを特徴とする付記１乃至付記３のいずれかに記載の半導体装置の製造方法。

（付記５） 前記絶縁膜は、絶縁性酸化膜又は絶縁性窒化膜であることを特徴とする付記１乃至付記４のいずれかに記載の半導体装置の製造方法。

（付記６） セル領域を備えた半導体基板と、
前記半導体基板の上方に設けられた絶縁膜と、
前記セル領域の内側の前記絶縁膜の上に設けられた強誘電体キャパシタの下部電極と、
前記セル領域の外側の前記絶縁膜の上に設けられ、前記下部電極と同じ材料を含む浮遊電位のダミーパターンと、
前記セル領域の内側の前記絶縁膜と前記下部電極の各々の上に設けられた強誘電体膜と、
前記強誘電体膜の上に設けられた前記強誘電体キャパシタの上部電極と、
を有する半導体装置。

（付記７） 前記ダミーパターンは平面視で島状であり、前記ダミーパターンが複数設けられたことを特徴とする付記６に記載の半導体装置。

（付記８） 前記下部電極が複数設けられ、
前記上部電極は、平面視で前記複数の下部電極の各々を覆うことを特徴とする付記６又は付記７に記載の半導体装置。

（付記９） 前記絶縁膜は、絶縁性酸化膜又は絶縁性窒化膜であることを特徴とする付記６乃至付記８のいずれかに記載の半導体装置。

１…絶縁膜、１ａ…ホール、２…導体プラグ、３…下部電極、４…強誘電体膜、４ａ…側面、５…上部電極、７…ハードマスク、１０…半導体基板、１１…素子分離絶縁膜、１２…pウェル、１３…ゲート絶縁膜、１４…ゲート電極、１５…エクステンション領域、１６…絶縁性サイドウォール、１７ａ〜１７ｃ…第１〜第３のソースドレイン領域、１８…シリサイド層、２１…カバー絶縁膜、２２…第１の絶縁膜、２２ａ…第１のホール、２５…第１の導体プラグ、２６…エッチングストッパ膜、２７…第２の絶縁膜、２７ａ…溝、２７ｂ…第２のホール、２８…配線、３１…酸化防止絶縁膜、３２…第３の絶縁膜、３３…バリア絶縁膜、３４…第２の導体プラグ、３６…第１の導電膜、３６ａ…下部電極、３６ｂ…ダミーパターン、３７…ハードマスク、３８…第１のレジスト膜、３８…強誘電体膜、３９…第２の導電膜、３９ａ…上部電極、４０…第１のレジストパターン、４１…第２のレジストパターン、４２…保護絶縁膜、４３…第３のレジスト膜、４４…第４の絶縁膜、４４ａ…第３のホール、４５…第３の導体プラグ、４６…金属配線、TR…トランジスタ、Q…強誘電体キャパシタ。

Claims (5)

1. セル領域を備えた半導体基板の上方に絶縁膜を形成する工程と、
   前記絶縁膜の上に第１の導電膜を形成する工程と、
   前記第１の導電膜をパターニングすることにより、前記セル領域の内側に強誘電体キャパシタの下部電極を形成し、前記セル領域の外側にダミーパターンを形成する工程と、
   前記下部電極、前記ダミーパターン、及び前記絶縁膜の上に強誘電体膜を形成する工程と、
   前記強誘電体膜の上に第２の導電膜を形成する工程と、
   前記第２の導電膜をパターニングすることにより、前記セル領域の内側に前記強誘電体キャパシタの上部電極を形成する工程と、
   前記ダミーパターンの側面に保護絶縁膜を直接形成する工程と、
   を有する半導体装置の製造方法。
2. 前記ダミーパターンをパターニングすることにより、前記セル領域から第１の距離以内にある部分の前記ダミーパターンを残しつつ、前記第１の距離より離れた部分の前記ダミーパターンを除去する工程を更に有することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記ダミーパターンを形成する工程において、平面視で島状の前記ダミーパターンを複数形成することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
4. セル領域を備えた半導体基板と、
   前記半導体基板の上方に設けられた絶縁膜と、
   前記セル領域の内側の前記絶縁膜の上に設けられた強誘電体キャパシタの下部電極と、
   前記セル領域の外側の前記絶縁膜の上に設けられ、前記下部電極と同じ材料を含む浮遊電位のダミーパターンと、
   前記セル領域の内側の前記絶縁膜と前記下部電極の各々の上に設けられた強誘電体膜と、
   前記強誘電体膜の上に設けられた前記強誘電体キャパシタの上部電極と、
   前記ダミーパターンの側面に直接設けられた保護絶縁膜と、
   を有する半導体装置。
5. 前記ダミーパターンは平面視で島状であり、前記ダミーパターンが複数設けられたことを特徴とする請求項４に記載の半導体装置。

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