JP5399232B2 - 半導体装置の製造方法 - Google Patents
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Description
図3は、本発明の第1の実施形態に係る半導体装置の構造を示す模式図である。半導体基板110は素子分離膜111により複数の素子領域に分離されており、各素子領域には電子回路を構成するトランジスタT及びその他の素子が形成されている。
図22は、本発明の第2の実施形態に係る半導体装置の構造を示す模式図である。本実施形態が第1の実施形態と異なる点は、エッチングストッパ膜122の上にTEOS(酸化シリコン)膜211が形成されていること、プラグ124とプラグ134との接続部がTEOS膜211の上面と同じ平面上に位置していること、及び第1配線層の配線128と強誘電体キャパシタ131の上部電極130a及び下部電極128aとの間がWプラグ212により接続されていることにあり、その他の構成は基本的に第1の実施形態と同様であるので、図22において図3と同一物には同一符号を付して、その詳しい説明は省略する。
図23は、本発明の第3の実施形態に係る半導体装置の構造を示す模式図である。本実施形態が第1の実施形態と異なる点は、エッチングストッパ膜122の上にSiON膜221が形成されていること、プラグ124とプラグ134との接続部がSiON膜221の上面と同じ平面上に位置していること、及び第1配線層の配線128と強誘電体キャパシタ131の上部電極130a及び下部電極128aとの間がWプラグ212により接続されていることにあり、その他の構成は基本的に第1の実施形態と同様であるので、図23において図3と同一物には同一符号を付して、その詳しい説明は省略する。
図24は、本発明の第4の実施形態に係る半導体装置の構造を示す模式図である。本実施形態が第1の実施形態と異なる点は、トランジスタTの高濃度不純物領域118と電気的に接続されるプラグの上部形状が異なることにあり、その他の構造は基本的に第1の実施形態と同様であるので、図24において図3と同一物には同一符号を付している。
図25〜図30は、本実施形態の半導体装置の第1の製造方法を工程順に示す断面図である。
図31〜図36は、本実施形態の半導体装置の第2の製造方法を工程順に示す断面図である。
図37〜図42は、本実施形態の半導体装置の第3の製造方法を工程順に示す断面図である。なお、ここでは、TEOS膜242に替えて、SiON、SiN又は酸化アルミニウムからなる絶縁膜を形成している。
図43は、本発明の第5の実施形態に係る半導体装置の構造を示す模式図である。本実施形態が第4の実施形態と異なる点は、エッチングストッパ膜122の上にSiON膜271が形成されていることにあり、その他の構成は基本的に第4の実施形態と同様であるので、図43において図24と同一物には同一符号を付してその詳しい説明は省略する。
図44は、本発明の第6の実施形態に係る半導体装置の構造を示す模式図である。本実施形態が第1の実施形態と異なる点は、エッチングストッパ膜が強誘電体キャパシタ131の上側に配置されていることにあり、その他の構成は基本的に第1の実施形態と同様であるので、図44において図3と同一物には同一符号を付してその詳しい説明は省略する。
図46は、本発明の第7の実施形態に係る半導体装置の構造を示す模式図である。本実施形態が第6の実施形態と異なる点は、エッチングストッパ膜312の上にTEOS(酸化シリコン)膜321が形成されていることにあり、その他の構成は基本的に第6の実施形態と同様であるので、図46において図44と同一物には同一符号を付してその詳しい説明は省略する。
図48は、本発明の第8の実施形態に係る半導体装置の構造を示す模式図である。本実施形態が第6の実施形態と異なる点は、エッチングストッパ膜312の上にSiONからなる水分バリア膜322が形成されていることにあり、その他の構成は基本的に第6の実施形態と同様であるので、図48において図44と同一物には同一符号を付してその詳しい説明は省略する。
図50は、本発明の第9の実施形態に係る半導体装置の構造を示す模式図である。本実施形態が第6の実施形態と異なる点は、高濃度不純物領域118に接続されたプラグの断面形状が異なることにあり、その他の構成は基本的に第6の実施形態と同様であるので、図50において図44と同一物には同一符号を付してその詳しい説明は省略する。
図52は、本発明の第10の実施形態に係る半導体装置の構造を示す模式図である。本実施形態が第9の実施形態と異なる点は、エッチングストッパ膜312の上にSiON膜341が形成されていることにあり、その他の構成は基本的に第9の実施形態と同様であるので、図52において図50と同一物には同一符号を付してその詳しい説明は省略する。
上記実施形態ではいずれも水素バリア膜(水素バリア膜127,134)、SiON膜(SiON膜125,135,221,271,322,341)膜及びエッチングストッパ膜(エッチングストッパ膜122,312)を切断する工程がなく、これらの膜が半導体基板の上側全面に形成されているものとしている。しかしながら、図54に示すように、これらの膜を半導体基板上の一部のみに配置してもよい、図54は、半導体基板の1チップ分のチップ形成領域410を示す上面図であり、411はメモリセルセル形成領域、412は周辺回路領域、413は端子形成領域を示している。この図54では図中網掛けした部分、すなわちメモリセル形成領域411のみに水素バリア膜、SiON膜及びエッチングストッパ膜を形成した例を示している。
Claims (4)
- 半導体基板にトランジスタを形成する工程と、
前記半導体基板の上に前記トランジスタを覆う第1の絶縁膜を形成する工程と、
前記第1の絶縁膜の上にSiN又は金属酸化物よりなるエッチングストッパ膜を形成する工程と、
前記エッチングストッパ膜の上に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜の上面から前記トランジスタを構成する不純物領域に到達する第1のコンタクトホールを形成する工程と、
前記第1のコンタクトホール内に導電体材料を充填して第1のプラグを形成する工程と、
前記第2の絶縁膜の上にSiON膜を形成する工程と、
前記SiON膜の上に、下部電極、強誘電体膜及び上部電極により構成される強誘電体キャパシタを形成する工程と、
前記SiON膜の上に前記強誘電体キャパシタを覆う第3の絶縁膜を形成する工程と、
前記SiON膜よりも前記エッチングストッパ膜のほうがエッチング速度が遅くなる条件でエッチングを実施して、前記第3の絶縁膜の上面から前記第1のプラグに到達する第2のコンタクトホールを形成する工程と、
前記第2のコンタクトホール内に導電体材料を充填して第2のプラグを形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 半導体基板にトランジスタを形成する工程と、
前記半導体基板の上に前記トランジスタを覆う第1の絶縁膜を形成する工程と、
前記第1の絶縁膜の上にSiN又は金属酸化物よりなるエッチングストッパ膜を形成する工程と、
前記エッチングストッパ膜の上に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜に前記エッチングストッパ膜が露出する開口部を形成する工程と、
前記開口部の内側に、前記開口部の径よりも小さな径で、前記エッチングストッパ膜の上面から前記トランジスタの不純物領域に到達する第1のコンタクトホールを形成する工程と、
前記第1のコンタクトホール内及び前記開口部内に導電体材料を充填して第1のプラグを形成する工程と、
前記第2の絶縁膜の上にSiON膜を形成する工程と、
前記SiON膜の上に、下部電極、強誘電体膜及び上部電極により構成される強誘電体キャパシタを形成する工程と、
前記SiON膜の上に前記強誘電体キャパシタを覆う第3の絶縁膜を形成する工程と、
前記SiON膜よりも前記エッチングストッパ膜のほうがエッチング速度が遅くなる条件でエッチングを実施して、前記第3の絶縁膜の上面から前記第1のプラグに到達する第2のコンタクトホールを形成する工程と、
前記第2のコンタクトホール内に導電体材料を充填して第2のプラグを形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 半導体基板にトランジスタを形成する工程と、
前記半導体基板の上に前記トランジスタを覆う第1の絶縁膜を形成する工程と、
前記第1の絶縁膜の上にSiN又は金属酸化物よりなるエッチングストッパ膜を形成する工程と、
前記エッチングストッパ膜の上面から前記トランジスタの不純物領域に到達する第1のコンタクトホールを形成する工程と、
前記第1のコンタクトホール内に導電体材料を充填してプラグ軸部を形成する工程と、
前記エッチングストッパ膜の上に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜をエッチングして、前記プラグ軸部が露出する開口部を前記プラグ軸部よりも大きな径で形成する工程と、
前記開口部に導電体材料を充填し、前記プラグ軸部と一体になって第1のプラグを構成するプラグ頭部を形成する工程と、
前記第2の絶縁膜の上にSiON膜を形成する工程と、
前記SiON膜の上に、下部電極、強誘電体膜及び上部電極により構成される強誘電体キャパシタを形成する工程と、
前記SiON膜の上に前記強誘電体キャパシタを覆う第3の絶縁膜を形成する工程と、
前記SiON膜よりも前記エッチングストッパ膜のほうがエッチング速度が遅くなる条件でエッチングを実施して、前記第3の絶縁膜の上面から前記第1のプラグに到達する第2のコンタクトホールを形成する工程と、
前記第2のコンタクトホール内に導電体材料を充填して第2のプラグを形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 半導体基板にトランジスタを形成する工程と、
前記半導体基板の上に前記トランジスタを覆う第1の絶縁膜を形成する工程と、
前記第1の絶縁膜の上にSiN又は金属酸化物よりなるエッチングストッパ膜を形成する工程と、
前記エッチングストッパ膜の上面から前記トランジスタの不純物領域に到達する第1のコンタクトホールを形成する工程と、
前記第1のコンタクトホール内に導電体材料を充填してプラグ軸部を形成する工程と、
前記エッチングストッパ膜及び前記プラグ軸部の上に導電体膜を形成する工程と、
前記導電体膜をパターニングして、前記プラグ軸部よりも径が大きく、前記プラグ軸部と一体になって第1のプラグを構成するプラグ頭部を形成する工程と、
前記半導体基板の上側全面に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜を研磨して前記第1のプラグを露出させる工程と、
前記第2の絶縁膜の上にSiON膜を形成する工程と、
前記SiON膜の上に、下部電極、強誘電体膜及び上部電極により構成される強誘電体キャパシタを形成する工程と、
前記SiON膜の上に前記強誘電体キャパシタを覆う第3の絶縁膜を形成する工程と、
前記SiON膜よりも前記エッチングストッパ膜のほうがエッチング速度が遅くなる条件でエッチングを実施して、前記第3の絶縁膜の上面から前記第1のプラグに到達する第2のコンタクトホールを形成する工程と、
前記第2のコンタクトホール内に導電体材料を充填して第2のプラグを形成する工程と
を有することを特徴とする半導体装置の製造方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2007/053138 WO2008102438A1 (ja) | 2007-02-21 | 2007-02-21 | 半導体装置及びその製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012136753A Division JP5785523B2 (ja) | 2012-06-18 | 2012-06-18 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2008102438A1 JPWO2008102438A1 (ja) | 2010-05-27 |
JP5399232B2 true JP5399232B2 (ja) | 2014-01-29 |
Family
ID=39709724
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009500034A Expired - Fee Related JP5399232B2 (ja) | 2007-02-21 | 2007-02-21 | 半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (3) | US8212300B2 (ja) |
JP (1) | JP5399232B2 (ja) |
KR (1) | KR101109028B1 (ja) |
WO (1) | WO2008102438A1 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP4800711B2 (ja) * | 2005-08-31 | 2011-10-26 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
JP4690234B2 (ja) * | 2006-03-31 | 2011-06-01 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
WO2008102438A1 (ja) * | 2007-02-21 | 2008-08-28 | Fujitsu Microelectronics Limited | 半導体装置及びその製造方法 |
-
2007
- 2007-02-21 WO PCT/JP2007/053138 patent/WO2008102438A1/ja active Application Filing
- 2007-02-21 KR KR1020097017358A patent/KR101109028B1/ko active IP Right Grant
- 2007-02-21 JP JP2009500034A patent/JP5399232B2/ja not_active Expired - Fee Related
-
2009
- 2009-08-21 US US12/545,469 patent/US8212300B2/en not_active Expired - Fee Related
-
2012
- 2012-02-14 US US13/396,129 patent/US8796043B2/en not_active Expired - Fee Related
-
2014
- 2014-06-20 US US14/310,407 patent/US9305996B2/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Also Published As
Publication number | Publication date |
---|---|
US20140299965A1 (en) | 2014-10-09 |
US8796043B2 (en) | 2014-08-05 |
US9305996B2 (en) | 2016-04-05 |
KR20100004976A (ko) | 2010-01-13 |
JPWO2008102438A1 (ja) | 2010-05-27 |
US8212300B2 (en) | 2012-07-03 |
US20120146185A1 (en) | 2012-06-14 |
US20100019348A1 (en) | 2010-01-28 |
KR101109028B1 (ko) | 2012-02-09 |
WO2008102438A1 (ja) | 2008-08-28 |
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