JP2003243629A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】キャパシタを有する半導体装置の製造方法に関
し、キャパシタと導電プラグのコンタクトを良好にする
こと。 【解決手段】金属又は導電性金属酸化物からなるストッ
パー膜１３を絶縁膜８上に形成した後に、ストッパー膜
１３と絶縁膜８にホール８ｂを形成し、ホール８ｂ内と
ストッパー膜１３上にプラグ用導電膜を形成し、プラグ
用導電膜をストッパー膜１３の上から研磨により除去し
てホール８ｂ内に残すことによりホール８ｂ内に導電性
プラグ１４ｂを形成し、導電性プラグ１４ｂ及びストッ
パー膜１３の上に下部電極用導電膜１５、誘電体膜１
６、上部電極用導電膜１７を順に形成し、その後に、絶
縁膜８上のストッパー膜１３、下部電極用導電膜１５、
誘電体膜１６及び上部電極用導電膜１７をパターニング
してキャパシタＱ₁ を形成する工程を含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、より詳しくは、キャパシタを有する
半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】現在量産されているＦｅＲＡＭ（Ferroe
lectric Random Access Memory）の強誘電体キャパシタ
はプレーナー構造である。

【０００３】しかし、今後高集積化の要請から、セル面
積をより小さくできるスタック構造のキャパシタが必要
となる。 スタック構造は、強誘電体キャパシタの下部電
極の直下に半導体基板とのコンタクトのための導電性プ
ラグを有している。その導電性プラグの材料として、例
えば特開２００１ー４４３７６号公報に記載されている
ように、タングステン又はポリシリコンを用いるのが一
般的である。

【０００４】一方、ＦｅＲＡＭは、ロジック品と混載す
る商品が多い。ロジックの半導体装置では、下側導電パ
ターンと上側導電パターンの接続にタングステンプラグ
を用いたプロセスを使用するのが一般的であり、回路を
設計するためのスパイスパラメータももちろんタングス
テンプラグ抵抗の値を用いている。

【０００５】従って、蓄積された回路設計資産を生か
し、且つ開発工数・コストを下げる意味を考慮して、ロ
ジック混載ＦｅＲＡＭにおけるコンタクトプラグとして
は従来どおりタングステンプラグを用いるのが好まし
い。

【０００６】次に、ＦｅＲＡＭのメモリセルにおいて、
タングステンプラグの上に接続されるスタックキャパシ
タの形成工程を説明する。

【０００７】まず、図１(a) に示す構造になるまでの工
程を説明する。

【０００８】シリコン基板１０１の素子形成領域の周囲
に素子分離絶縁膜１０２を形成し、その後に素子形成領
域にウェル１０３を形成する。さらに、ウェル１０３に
２つのＭＯＳトランジスタ１０４を形成する。

【０００９】ＭＯＳトランジスタ１０４は、ウェル１０
３上にゲート絶縁膜１０４ａを介して形成されたゲート
電極１０４ｂと、ゲート電極１０４ｂの両側のウェル領
域１０３内に形成されてソース／ドレインとなる不純物
拡散領域１０４ｃ，１０４ｄを有している。また、ゲー
ト電極１０４ｂの両側面には、不純物拡散領域１０４ｃ
内に不純物高濃度領域１０４ｄを形成するための絶縁性
サイドウォール１０５が形成される。

【００１０】その後に、ＭＯＳトランジスタ１０４を覆
う層間絶縁膜１０７をシリコン基板１０１上に形成す
る。

【００１１】続いて、層間絶縁膜１０７のうちＭＯＳト
ランジスタ１０４の一方の不純物拡散領域１０４ｃ上に
第１コンタクトホール１０７ａを形成した後に、コンタ
クトホール１０７ａ内と層間絶縁膜１０７上にタングス
テン膜１０８を形成する。

【００１２】次に、図１(b) に示すように、層間絶縁膜
１０７上に形成されたタングステン膜１０８は、化学機
械研磨（ＣＭＰ）法によって除去される。そして、コン
タクトホール１０７ａ内に残されたタングステン膜１０
８をコンタクトプラグ１０８ａとして用いる。

【００１３】次に、図１(c) に示すように、コンタクト
プラグ１０８ａと層間絶縁膜１０７の上に、第１金属膜
１０９、強誘電体膜１１０、第２金属膜１１１を順に形
成する。

【００１４】さらに、第１金属膜１０９、強誘電体膜１
１０及び第２金属膜１１１をフォトリソグラフィー法に
よりパターニングすることにより強誘電体キャパシタ１
１２を形成する。強誘電体キャパシタ１１２において、
第１金属膜１０９を下部電極とし、第２金属膜１１１を
上部電極とする。強誘電体キャパシタ１１２はスタック
型であり、下部電極１０９ａはその下のコンタクトプラ
グ１０８ａを介してＭＯＳトランジスタ１０４の一方の
不純物拡散層１０４ｃに接続される。

【００１５】

【発明が解決しようとする課題】ここで、強誘電体キャ
パシタ直下のプラグについて考える。

【００１６】コンタクトプラグ形成時にＣＭＰ処理を行
うが、その時に図１(b) に示したように、コンタクトプ
ラグの周囲にエロージョンやリセスが発生して段差が生
じ、同時にコンタクトプラグの上面も研磨されてしま
う。この段差は、下部電極１０９に僅かな凹部を生じさ
せてその上の強誘電体膜１１０の結晶化に悪影響を及ぼ
して分極特性を劣化させることがある。

【００１７】また、強誘電体キャパシタ１１２を形成す
る工程やその後の工程では、結晶化アニールあるいは回
復アニールなど数々の熱工程を必要とする。

【００１８】ところで、特開平１０−３０３３９８号公
報に記載されているように、強誘電体キャパシタ直下の
コンタクトプラグの材料にタングステンを用いた場合、
タングステンプラグは非常に速い速度で且つ低い温度で
酸化して下部電極とでコンタクト不良を生じさせる。ま
た、強誘電体キャパシタ直下のコンタクトプラグの材料
にポリシリコンを用いる場合でも、タングステンほどで
はないにしろやはり酸化してしまう。一旦酸化が始まる
とプラグ全体まで広がり、容易にコンタクト不良を起こ
し、ＦｅＲＡＭデバイスの歩留まりの低下を引き起こ
す。

【００１９】このように、強誘電体キャパシタの性能を
向上させるには、さまざまなアニールを必要とするのだ
が、強誘電体キャパシタ直下のコンタクトプラグを正常
に機能させるためにはある程度温度を下げる必要があ
る。

【００２０】従って、強誘電体のキャパシタの性能向上
とプラグのコンタクトの性能向上はトレードオフの関係
にあった。

【００２１】また、従来の強誘電体キャパシタの性能を
維持するための技術として、バリアメタルを介してコン
タクトプラグと下部電極を接続するとともに下部電極の
下でバリアメタルを酸化防止用の絶縁膜で覆う構造が特
開２０００−１３８３４９号公報、特開２０００−３４
９２５２号公報に記載されている。そのような構造を形
成するために、バリアメタルとその周囲の絶縁膜の双方
の上面を平坦化する研磨工程が加わえられているが、絶
縁膜とバリアメタルとの研磨速度の違いから、図１(b)
に示したと同様にエロージョンやリセスが発生するおそ
れがある。しかも、バリアメタルと絶縁膜の成膜工程や
絶縁膜とバリアメタルの研磨工程が加わり、さらにコン
タクトプラグに対するバリアメタルの位置合わせマージ
ンを考えなくてはならず、微細化には不向きである。

【００２２】また、コンタクトプラグの酸化防止構造と
して、コンタクトホール内であって導電性プラグの上部
に酸化防止用のバリアメタル層を形成することが、特開
２０００−３４９２５５号公報、特開２０００−１７４
２２４号公報に記載されている。しかし、そのような構
造では、コンタクトホールの上部にバリアメタル層を埋
め込むためのスペースを選択的に確保することが難し
い。

【００２３】本発明の目的は、キャパシタ下部電極とコ
ンタクトプラグのコンタクトを良好にすることができる
半導体装置及びその製造方法を提供することにある。

【００２４】

【課題を解決するための手段】上記した課題は、半導体
基板表面に形成された不純物拡散領域と、前記半導体基
板の上方に形成された絶縁膜と、前記絶縁膜に形成され
たホールと、前記ホール内に形成されて前記不純物拡散
領域に電気的に接続され且つ前記絶縁膜の上から出てい
る端部を有する導電性プラグと、前記絶縁膜の上に形成
されて前記導電性プラグの前記端部を包みこむキャパシ
タ下部電極と、前記キャパシタ下部電極の上に形成され
たキャパシタ誘電体膜と、前記キャパシタ誘電体膜の上
に形成されたキャパシタ上部電極とを有することを特徴
とする半導体装置により解決される。 または、半導体
基板に不純物拡散領域を形成する工程と、前記半導体基
板の上方に絶縁膜を形成する工程と、前記絶縁膜上に金
属又は導電性金属酸化物よりなるストッパー膜を形成す
る工程と、前記ストッパー膜と前記絶縁膜にホールを形
成する工程と、前記ホール内と前記ストッパー膜上に導
電膜を形成する工程と、前記導電膜を研磨して前記スト
ッパー膜上から除去するとともに、前記ホール内に残し
た前記導電膜を前記不純物拡散領域に電気的に接続され
る導電性プラグとする工程と、前記導電性プラグ及び前
記ストッパー膜の上に下部電極用導電膜、誘電体膜、上
部電極用導電膜を順に形成する工程と、前記上部電極用
導電膜、前記誘電体膜、前記下部電極用導電膜及び前記
ストッパー膜をパターニングしてキャパシタを前記絶縁
膜上に形成する工程とを有することを特徴とする半導体
装置の製造方法により解決される。

【００２５】次に、本発明の作用について説明する。

【００２６】本発明の半導体装置によれば、半導体基板
上の絶縁膜に形成されるホール内に埋め込まれる導電性
プラグの上端部を絶縁膜から上にはみ出させ、その導電
性プラグのうち絶縁膜から出ている部分をキャパシタ下
部電極で包むように接続している。

【００２７】従って、導電性プラグとキャパシタ下部電
極の接続面積が増えてそれらのコンタクトが良好にな
る。しかも、導電性プラグの上端部はホールよりも上の
位置にあるが、その上端部は絶縁膜の上でキャパシタ下
部電極に囲まれているので、キャパシタ形成時又はその
後に行われる酸素雰囲気中でのアニールにより導電性プ
ラグが酸化されることはない。

【００２８】また、本発明の半導体装置の製造方法によ
れば、金属又は導電性金属酸化物からなるストッパー膜
を絶縁膜上に形成した後に、ストッパー膜と絶縁膜にホ
ールを形成し、ホール内とストッパー膜上にプラグ用導
電膜を形成し、プラグ用導電膜をストッパー膜の上から
研磨により除去してホール内に残すことによりホール内
に導電性プラグを形成し、導電性プラグ及びストッパー
膜の上に下部電極用導電膜、誘電体膜、上部電極用導電
膜を順に形成し、その後に、絶縁膜上のストッパー膜、
下部電極用導電膜、誘電体膜及び上部電極用導電膜をパ
ターニングしてキャパシタを形成するようにしている。

【００２９】従って、絶縁膜上面上からストッパー膜を
除去した後の研磨によって導電性プラグの上面とストパ
ー膜の上面を平坦化する場合に、導電性プラグの周囲に
存在するストパー膜は、酸化シリコン等の絶縁膜に比べ
て研磨され難いので、導電性プラグの周辺にエロージョ
ンやリセスが生じ難くなり、研磨面の平坦性が向上す
る。

【００３０】これにより、導電性プラグとストパー膜の
上に形成される下部電極用導電膜が従来よりも平坦にな
って、下部電極用導電膜の上に形成される誘電体膜の結
晶性が向上する。

【００３１】また、導電性プラグの形成のための研磨の
最終段階でストッパー膜上面と導電性プラグ上面との平
坦化を同時に行われるので、従来よりも増加する工程は
主にストッパー膜の形成工程が増える程度であり、スト
ッパー膜を単独でパターニングすることはないしそのパ
ターニングのための位置合わせをする必要はなく、スル
ープットの大幅の低下や歩留まりの低下が避けられる。
また、ストッパー膜は下部電極用導電膜に続いてパター
ニングされて、キャパシタの下部電極の下層部を構成す
る。

【００３２】なお、ストッパー膜としては、例えばキャ
パシタ下部電極などに用いられるイリジウム（白金族金
属膜）などを用いる。

【００３３】

【発明の実施の形態】以下に本発明の実施形態を図面に
基づいて説明する。

【００３４】図２〜図９は、本発明の実施形態に係る半
導体装置の製造工程を示す断面図である。

【００３５】まず、図２(a) に示す断面構造を形成する
までの工程を説明する。

【００３６】図２(a) に示すように、ｎ型又はｐ型のシ
リコン（半導体）基板１のトランジスタ形成領域の周囲
にフォトリソグラフィー法により素子分離用溝を形成し
た後に、その中に酸化シリコン(SiO₂)を埋め込んで素子
分離絶縁膜２を形成する。そのような構造の素子分離絶
縁膜２は、ＳＴＩ(Shallow Trench Isolation)と呼ばれ
る。なお、ＬＯＣＯＳ（Local Oxidation of Silicon）
法により形成した絶縁膜を素子分離絶縁膜として採用し
てもよい。

【００３７】続いて、シリコン基板１のメモリセル領域
Ａとロジック領域Ｂのそれぞれにおける所定のトランジ
スタ形成領域にｎ型不純物とｐ型不純物のいずれかを選
択的に導入してウェル１ａ，１ｂを形成する。なお、図
において、メモリセル領域Ａのウェル１ａはｐ型であ
り、ロジック領域Ｂのウェル１ｂはｎ型を示している
が、ロジック領域ＢにおいてＣＭＯＳが形成される場合
にはｎ型とｐ型の双方のウェルが形成される。ｎ型のウ
ェルとｐ型のウェルの打ち分けは、レジストパターンを
マスクに用いて行われる。

【００３８】さらに、シリコン基板１のウェル１ａ，１
ｂの表面を熱酸化して、ゲート絶縁膜３となるシリコン
酸化膜を形成する。

【００３９】次に、シリコン基板１の上側全面に非晶質
又は多結晶のシリコン膜とタングステンシリサイド膜を
順次形成する。その後に、シリコン膜とタングステンシ
リサイド膜をフォトリソグラフィ法によりパターニング
して、メモリセル領域Ａのウェル１ａ上にゲート電極４
ａ，４ｂを形成し、同時にロジック領域Ｂのウェル１ｂ
上にもゲート電極４ｃを形成する。それらのゲート電極
４ａ，４ｂ，４ｃは、ゲート絶縁膜３を介してシリコン
基板１の上に形成される。

【００４０】なお、メモリセル領域Ａでは、１つのウェ
ル１ａ上には２つのゲート電極４ａ，４ｂが並列に形成
され、それらのゲート電極４ａ，４ｂはワード線の一部
を構成する。

【００４１】次に、メモリセル領域Ａにおいて、ｐ型の
ウェル１ａのうちゲート電極４ａ，４ｂの両側にｎ型不
純物、例えばリンをイオン注入してソース／ドレインと
なる第１〜第３のｎ型不純物拡散領域５ａ〜５ｃを形成
する。これと同時に、ロジック領域Ｂのｐ型のウェル
（不図示）にもｎ型不純物をイオン注入してソース／ド
レインとなるｎ型不純物拡散領域を形成する。

【００４２】さらに、ロジック領域Ｂのｎ型のウェル１
ｂでは、ゲート電極４ｃの両側にｐ型不純物、例えばホ
ウ素がイオン注入されて第１及び第２のｐ型不純物拡散
領域５ｄ，５ｅが形成される。

【００４３】さらに、ＣＶＤ法により絶縁膜、例えば酸
化シリコン（SiO₂）膜をシリコン基板１の全面に形成し
た後に、その絶縁膜をエッチバックしてゲート電極４
ａ，４ｂ．４ｃの両側部分に絶縁性のサイドウォールス
ペーサ６として残す。

【００４４】続いて、メモリセル領域Ａにいおてゲート
電極４ａ，４ｂとサイドウォールスペーサ６をマスクに
使用して、第１〜第３のｎ型不純物拡散領域５ａ〜５ｃ
に再びｎ型不純物をイオン注入することにより、第１〜
第３のｎ型不純物拡散領域５ａ〜５ｃのそれぞれに高濃
度不純物領域を形成する。これと同時に、ロジック領域
Ｂにおけるｎ型不純物拡散領域にもｎ型不純物をイオン
注入して高濃度不純物領域を形成する。

【００４５】この後に、ロジック領域Ｂにおいてゲート
電極４ｃとサイドウォールスペーサ６をマスクに使用し
て第１及び第２のｐ型不純物拡散領域５ｄ，５ｅに再び
ｐ型不純物をイオン注入して高濃度不純物領域を形成す
る。

【００４６】なお、ｐ型不純物とｎ型不純物の打ち分け
は、レジストパターンを使用して行われる。

【００４７】メモリセル領域Ａの１つのウェル１ａにお
いて、２つのゲート電極４ａ，４ｂの間の第１のｎ型不
純物拡散領域５ａは後述するビット線に電気的に接続さ
れ、ウェル１ａの両端側寄りの第２、第３のｎ型不純物
拡散領域５ｂ，５ｃは後述するキャパシタの下部電極に
電気的に接続される。

【００４８】以上の工程により、メモリセル領域Ａのｐ
型のウェル１ａにはゲート電極４ａ，４ｂとＬＤＤ構造
のｎ型不純物拡散領域５ａ〜５ｃを有する２つのｎ型の
ＭＯＳトランジスタＴ₁ ，Ｔ₂ が１つのｎ型不純物拡散
領域５ａを共通にして形成される。また、ロジック領域
Ｂにおいてもｎ型のウェル１ｂにはゲート電極４ｃとｐ
型不純物拡散領域５ｄ，５ｅを有するｐ型のＭＯＳトラ
ンジスタＴ₃ が形成される。なお、ロジック領域内のｐ
型のウェル（不図示）にもｎ型のＭＯＳトランジスタが
形成される。

【００４９】次に、ＭＯＳトランジスタＴ₁ ，Ｔ₂ ，Ｔ
₃ を覆うカバー絶縁膜７として約２００ｎｍの厚さの酸
窒化シリコン（SiON）膜をプラズマＣＶＤ法によりシリ
コン基板１の全面に形成する。その後、ＴＥＯＳガスを
用いるプラズマＣＶＤ法により、第１層間絶縁膜８とし
て膜厚１．０μｍ程度の酸化シリコン（SiO₂）をカバー
絶縁膜７の上に形成する。その後に、第１層間絶縁膜８
の上面を化学機械研磨（ＣＭＰ）法により平坦化する。

【００５０】続いて、例えば第１層間絶縁膜８を窒素
（N₂）プラズマ雰囲気に６５０℃の基板温度で３０分間
晒して脱ガスを行う。

【００５１】次に、図２(b) に示す構造を形成するまで
の工程を説明する。

【００５２】まず、フォトリソグラフィ法により第１層
間絶縁膜８とカバー絶縁膜７をパターニングして、メモ
リセル領域Ａでは第１のｎ型不純物拡散領域５ａに到達
する深さの第１のコンタクトホール８ａを形成し、同時
に、ロジック領域Ｂでは第１及び第２のｐ型不純物拡散
領域５ｄ，５ｅの上に第２、第３のコンタクトホール８
ｄ，８ｅを形成する。

【００５３】その後、第１層間絶縁膜８上面と第１〜第
３のコンタクトホール８ａ，８ｄ，８ｅ内面に、グルー
膜９ａとして膜厚２０ｎｍのチタン（Ti）膜と膜厚５０
ｎｍの窒化チタン（TiN ）膜をスパッタ法により順に形
成する。さらに、WF₆ を用いるＣＶＤ法によってタング
ステン（Ｗ）膜９ｂをグルー膜９ａ上に成長してコンタ
クトホール８ａ，８ｄ，８ｅ内を完全に埋め込む。

【００５４】続いて、タングステン膜９ｂ、グルー膜９
ａをＣＭＰ法により研磨して第１層間絶縁膜８の上面上
から除去する。

【００５５】これにより、メモリセル領域Ａにおいて第
１のコンタクトホール８ａ内に残されたタングステン膜
９ｂ及びグルー膜９ａは、第１のｎ型不純物拡散領域５
ａに接続される第１の導電性プラグ１０ａとして使用さ
れる。また、ロジック領域Ｂにおいて第２、第３のコン
タクトホール８ｄ，８ｅ内に残されたタングステン膜９
ｂ及びグルー膜９ａは、第１及び第２のｐ型不純物拡散
領域５ｄ，５ｅに接続される第２，第３の導電性プラグ
１０ｄ，１０ｅとして使用される。

【００５６】なお、第１、第２及び第３の導電性プラグ
１０ａ，１０ｄ，１０ｅを、ドープトシリコンから構成
してもよい。

【００５７】その後に、図３(a) に示すように、第１層
間絶縁膜８上と第１〜第３の導電性プラグ１０ａ，１０
ｄ，１０ｅ上に、膜厚１００ｎｍの窒化シリコン(Si
₃N₄）よりなる酸化防止絶縁膜１１ａと膜厚１００ｎｍ
のSiO₂よりなる下地絶縁膜１１ｂをプラズマＣＶＤ法に
より順に形成する。そのSiO₂は、ＴＥＯＳを用いてプラ
ズマＣＶＤにより成長される。

【００５８】酸化防止絶縁膜１１ａは、後で行われる熱
処理の際に第１〜第３の導電性プラグ（コンタクトプラ
グ）１０ａ，１０ｄ，１０ｅが異常酸化してコンタクト
不良を起こさないようにするために形成され、その膜厚
を例えば７０ｎｍ以上にすることが望ましい。第１〜第
３の導電性プラグ１０ａ，１０ｄ，１０ｅを構成するタ
ングステンが異常酸化すると電気抵抗が高くなるおそれ
がある。

【００５９】さらに、キャパシタ下部電極としても機能
する金属よりなるストッパー膜１３をスパッタにより形
成する。ストッパー膜１３として例えば膜厚５０ｎｍの
イリジウム（Ir）膜を成膜する。その他に、ストッパー
膜１３として、プラチナ、ルテニウムその他の白金族金
属又はその酸化物を用いてもよい。

【００６０】次に、図３(b) に示すように、レジストパ
ターン（不図示）を用いて、ストッパー膜１３、下地絶
縁膜１１ｂ、酸化防止絶縁膜１１ａ、第１層間絶縁膜８
及びカバー絶縁膜７をエッチングすることにより、メモ
リセル領域Ａにおける第２及び第３のｎ型不純物拡散領
域５ｂ，５ｃの上に、第４及び第５のコンタクトホール
８ｂ，８ｃを形成する。

【００６１】さらに、図４(a) に示すように、ストッパ
ー膜１３上面と第４及び第５のコンタクトホール８ｂ，
８ｃ内にグルー膜１２ａとして膜厚２０ｎｍのチタン膜
と窒化チタン膜をスパッタにより順に形成する。さら
に、グルー膜１２ａの上にタングステン膜１２ｂを形成
する。第４及び第５のコンタクトホール８ｂ，８ｃ内は
グルー膜１２ａとタングステン膜１２ｂにより完全に埋
め込まれる。

【００６２】続いて、図４(b) に示すように、タングス
テン膜１２ｂ及びグルー膜１２ａをＣＭＰ法により研磨
してストパー膜１３の上面上から除去する。これにより
第４及び第５のコンタクトホール８ｂ，８ｃ内に残され
たタングステン膜１２ｂ及びグルー膜１２ａをそれぞれ
第４、第５の導電性プラグ（コンタクトプラグ）１４
ｂ，１４ｃとする。この状態では、第１〜第３の導電性
プラグ１０ａ，１０ｄ，１０ｅは酸化防止絶縁膜１１ａ
と下地絶縁膜１１ｂに覆われた状態となる。

【００６３】さらに、第１層間絶縁膜８を窒素（N₂）プ
ラズマ雰囲気に３５０℃の基板温度で１２０秒間さら
す。

【００６４】なお、タングステン膜１２ｂ及びグルー膜
１２ａの代わりに、不純物がドープされたポリシリコン
（半導体）膜をＣＶＤ法により形成してもよい。

【００６５】この状態で、第４、第５の導電性プラグ１
４ｂ，１４ｃの上端部は、下地絶縁膜１３からはみ出し
た状態となって、その周囲はストッパー膜１３によって
囲まれている。第４、第５の導電性プラグ１４ｂ，１４
ｃを構成するタングステン膜１２ｂ及びグルー膜１２ａ
を研磨する際にストッパー膜１３は研磨ストッパーとし
て機能する。

【００６６】そこで、第４、第５の導電性プラグ１４
ｂ，１４ｃを構成するタングステン（Ｗ）膜とポリシリ
コン(Poly-Si）膜の研磨速度の値と、タングステン
（Ｗ）膜又はポリシリコン(Poly-Si）膜の研磨の時のス
トッパー膜１３を構成するイリジウム（Ir）金属膜の研
磨速度とを表１に示す。

【００６７】

【表１】

【００６８】さらに、表１では、イリジウム金属膜に対
するポリシリコン膜の研磨選択比とイリジウム金属膜に
対するタングステン膜の研磨選択比も示している。ここ
で、ＣＭＰの工程において使用されるタングステンＣＭ
Ｐ（Ｗ−ＣＭＰ）用のスラリーとして例えばＣＡＢＯＴ
社製の商品ＳＳＷ２０００を用い、また、ＣＭＰの工程
において使用されるポリシリコンＣＭＰ（Poly-Si −Ｃ
ＭＰ）用スラリーとしてフジミ社製の商品ＰＬ６１０３
を用いる。

【００６９】表１によれば、ＣＭＰの工程においてスト
ッパー膜１３は殆ど研磨されないので、第４，第５の導
電性プラグ１４ｂ，１４ｃの周囲にエロージョン、ディ
ッシングの発生する心配はなく、第４，第５の導電性プ
ラグ１４ｂ，１４ｃの上面とストッパー膜１３の上面は
殆ど同じレベルになり、平坦化の精度が図１に示す従来
よりも高くなる。なお、平坦性が確保できれば、研磨の
代わりにエッチバックを用いてもよい。

【００７０】次に、図５(a) に示す構造を形成するまで
の工程を説明する。

【００７１】まず、第４及び第５の導電性プラグ１４
ｂ，１４ｃ及びストッパー膜１３の上に下部電極用導電
膜１５として、白金族金属又はその酸化物、例えば膜厚
２００ｎｍのイリジウム（Ir）膜と膜厚２３ｎｍの酸化
プラチナ(PtO) 膜と膜厚５０ｎｍのプラチナ（Pt）膜を
スパッタにより順に形成する。

【００７２】なお、下部電極用導電膜１５を形成する前
又は後に例えば膜剥がれ防止のために下地絶縁膜１０ｂ
をアニールする。アニール方法として、例えば、アルゴ
ン雰囲気中で７５０℃、６０秒のＲＴＡ(rapid thermal
annealing) を採用する。

【００７３】次に、下部電極用導電膜１５上に、強誘電
体膜１６として例えば膜厚２００ｎｍのＰＺＴ膜をスパ
ッタ法により形成する。強誘電体膜１６の形成方法は、
その他に、ＭＯＤ(metal organic deposition)法、ＭＯ
ＣＶＤ( 有機金属ＣＶＤ）法、ゾル・ゲル法などがあ
る。また、強誘電体膜１６の材料としては、ＰＺＴの他
に、ＰＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ系材料
や、SrBi₂Ta₂O₉、SrBi₂(Ta,Nb)₂O₉ 等のBi層状構造化合
物材料、その他の金属酸化物強誘電体であってもよい。

【００７４】続いて、酸素含有雰囲気中で強誘電体膜１
６をアニールにより結晶化する。そのアニールとして、
例えばアルゴン（Ar）と酸素（O₂）の混合ガス雰囲気中
で基板温度６００℃、時間９０秒の条件を第１ステッ
プ、酸素雰囲気中で基板温度７５０℃、時間６０秒の条
件を第２ステップとする２ステップのＲＴＡ処理を採用
する。

【００７５】さらに、強誘電体膜１６の上に、上部電極
用導電膜１７として例えば膜厚２００ｎｍの酸化イリジ
ウム(IrO₂)をスパッタ法により形成する。

【００７６】この後に、上部電極用導電膜１７上に、ハ
ードマスク１８としてTiN 膜とSiO₂膜を順に形成する。
そのハードマスク１８は、フォトリソグラフィー法によ
り第４及び第５導電性プラグ１４ｂ，１４ｃの上方にキ
ャパシタ平面形状となるようにパターンされる。

【００７７】そして、ハードマスク１８に覆われない領
域の上部電極用導電膜１７、強誘電体膜１６、下部電極
用導電膜１５、ストッパー膜１３を順次エッチングす
る。

【００７８】その後に、ハードマスク１８を除去する。

【００７９】以上により、図５(b) に示すように、メモ
リセル領域Ａにおける下地絶縁膜１１ｂの上にはキャパ
シタＱ₁ ，Ｑ₂ が形成される。

【００８０】キャパシタＱ₁ ，Ｑ₂ は、下部電極用導電
膜１５よりなる下部電極１３ａ，１３ｂと、強誘電体膜
１４よりなる誘電体膜１４ｂ，１４ｃと、上部電極用導
電膜１７よりなる上部電極１７ａ，１７ｂを有する。こ
こで、第４，第５の導電性プラグ１４ｂ，１４ｃの上端
部の周囲に残されたストッパー膜１３は、下部電極１５
ａ，１５ｂの一部を構成し、下部電極用導電膜を兼用し
た金属膜であるといえる。

【００８１】これにより、メモリセル領域Ａの１つのウ
ェル１ａでは、第１つのキャパシタＱ₁ の下部電極１３
ａは第４の導電性プラグ１２ａを介して第２のｎ型不純
物拡散領域５ｂに電気的に接続され、また、第２のキャ
パシタＱ₂ の下部電極１３ｂは第５の導電性プラグ１２
ｂを介して第３のｎ型不純物拡散領域５ｃに電気的に接
続される。

【００８２】続いて、エッチングによる強誘電体膜１６
のダメージを回復するために、回復アニールを行う。こ
の場合の回復アニールは、例えば、基板温度６５０℃、
６０分間の条件で酸素を含む炉内で行われる。

【００８３】次に、図６(a) に示すように、キャパシタ
Ｑ₁ ，Ｑ₂ を覆うキャパシタ保護膜１９として膜厚５０
ｎｍのアルミナをスパッタにより下地絶縁膜１１ｂ上に
形成する。このキャパシタ保護膜１９は、プロセスダメ
ージからキャパシタＱ₁ ，Ｑ ₂ を保護するものであっ
て、アルミナの他、ＰＺＴで構成してもよい。

【００８４】その後に、酸素含有雰囲気中で６５０℃で
６０分間の条件でキャパシタＱ₁ ，Ｑ₂ をアニールす
る。

【００８５】続いて、ＴＥＯＳガスを用いるＨＤＰ(Hig
h Density Plasma) を用いたＣＶＤ法により、第２層間
絶縁膜２０として膜厚１．０μｍ程度の酸化シリコン
（SiO₂）をキャパシタ保護膜１９上に形成する。さら
に、第２層間絶縁膜２０の上面をＣＭＰ法により平坦化
する。この例では、ＣＭＰ後の第２層間絶縁膜２０の残
りの膜厚は、上部電極１７ａ，１７ｂ上で３００ｎｍ程
度とする。

【００８６】次に、図６(b) に示す構造を形成するまで
の工程を説明する。

【００８７】まず、レジストマスク（不図示）を用い
て、第２層間絶縁膜２０、キャパシタ保護膜１９、下地
絶縁膜１１ｂ及び酸化防止絶縁膜１１ａをエッチングす
ることにより、メモリセル領域Ａでは第１の導電性プラ
グ１０ａの上に第６のコンタクトホール２１ａを形成す
るとともに、ロジック領域Ｂでは、第２、第３の導電性
プラグ１０ｄ，１０ｅの上に第７、第８のコンタクトホ
ール２１ｄ，２１ｅを形成する。

【００８８】このエッチング後に、酸素雰囲気中で５５
０℃、６０分のアニールを施す。

【００８９】続いて、第６〜第８のコンタクトホール２
１ａ，２１ｄ，２１ｅ内と第２層間絶縁膜２２上に、グ
ルー膜２２ａとして膜厚５０ｎｍのTiN 膜をスパッタ法
により順に形成する。さらに、ＣＶＤ法によりタングス
テン膜２２ｂをグルー膜２２ａの上に成長して第６〜第
８のコンタクトホール２１ａ，２１ｄ，２１ｅ内を完全
に埋め込む。

【００９０】続いて、タングステン膜２２ｂ、グルー膜
２２ａをＣＭＰ法により研磨して第２層間絶縁膜２０の
上面上から除去する。そして、第６〜第８のコンタクト
ホール２１ａ，２１ｄ，２１ｅ内に残されたタングステ
ン膜２２ｂ及びグルー膜２２ａを第６〜第８の導電性プ
ラグ２３ａ，２３ｄ，２３ｅとする。

【００９１】さらに、窒素プラズマ雰囲気中で第２層間
絶縁膜１８を３５０℃、１２０秒の条件でアニールす
る。

【００９２】これにより、メモリセル領域Ａにおいて、
第６の導電性プラグ２３ａは第１の導電性プラグ１０ａ
に接続されてvia-to-viaコンタクトとなり、第１の不純
物拡散領域５ａに電気的に接続される。また、ロジック
領域Ｂにおいても、第７及び第８の導電性プラグ２３
ｄ，２３ｅは、それぞれ第２，第３の導電性プラグ１０
ｄ，１０ｅに接続されてそれらの下のｐ型不純物拡散領
域５ｄ、５ｅに電気的に接続される。

【００９３】次に、図７(a) に示すように、第６〜第８
の導電性プラグ２３ａ，２３ｄ，２３ｅ上と第２層間絶
縁膜２０上に、第２の酸化防止膜２４としてSiON膜をＣ
ＶＤ法により１００ｎｍの厚さに形成する。

【００９４】続いて、図７(b) に示すように、第２の酸
化防止膜２４と第２層間絶縁膜２２をフォトリソグラフ
ィー法によりパターニングしてキャパシタＱ₁ ，Ｑ₂ の
上部電極１７ａ，１７ｂ上にホール２５ａ，２５ｂを形
成する。ホール２５ａ，２５ｂを形成することによりダ
メージを受けたキャパシタＱ₁ ，Ｑ₂ はアニールによっ
て回復される。そのアニールは、例えば酸素含有雰囲気
中で基板温度５５０℃として６０分間行われる。

【００９５】その後に、第２層間絶縁膜２０上に形成さ
れた第２の酸化防止膜２４をエッチバックによって除去
する。これにより、第６〜第８の導電性プラグ２３ａ，
２３ｄ，２３ｅの表面が露出する。

【００９６】次に、図８に示す構造を形成するまでの工
程を説明する。

【００９７】まず、キャパシタＱ₁ ，Ｑ₂ の上部電極１
７ａ，１７ｂ上のホール２５ａ，２５ｂ内と第２層間絶
縁膜２０の上に多層金属膜を形成する。その多層金属膜
として、例えば、膜厚６０ｎｍのTi、膜厚３０ｎｍのTi
N 、膜厚４００ｎｍのAl-Cu、膜厚５ｎｍのTi、及び７
０ｎｍのTiN 膜を順に形成する。

【００９８】その後に、多層金属膜をパターニングする
ことにより、メモリセル領域Ａ内でホール２５ａ，２５
ｂを通して上部電極１７ａ，１７ｂに接続される一層目
金属配線２６ｂ，２６ｃと、第６の導電性プラグ２３ａ
に接続される導電性パッド２６ａを形成する。これと同
時に、ロジック領域Ｂでは、第７、第８の導電性プラグ
２３ｄ，２３ｅに接続される一層目配線２６ｄ，２６ｅ
を形成する。

【００９９】なお、多層金属膜をパターニングする際に
露光光の反射によるパターン精度の低下を防止するため
に、多層金属膜の上に酸窒化シリコン（SiON）などの反
射防止膜（不図示）を３０ｎｍの厚さに形成し、さらに
反射防止膜上にレジストを塗布した後に、レジストを露
光、現像して配線形状等のレジストパターンを形成し、
そのレジパターンを用いてエッチングする方法を採用す
る。反射防止膜は、多層金属膜のパターニング後にその
まま残してもよい。

【０１００】さらに、第２層間絶縁膜２０と一層目金属
配線２６ｂ，２６ｃ，２６ｄ，２６ｅと導電性パッド２
６ａの上に第３層間絶縁膜２７を形成する。

【０１０１】次に、図９に示す構造を形成するまでの工
程を説明する。

【０１０２】まず、第３層間絶縁膜２７をパターニング
してメモリセル領域Ａ内の導電性パッド２６ａの上にビ
ット線コンタクト用のホール２７ａを形成し、同時に、
ロジック領域Ｂの一層目配線２６ｅの上にも配線コンタ
クト用のホール２７ｂを形成する。また、それらのホー
ル２７ａ，２７ｂのそれぞれの中に下から順にTi膜、Ti
N 膜及びＷ膜からなる第９、第１０の導電性プラグ２８
ａ，２８ｂを形成する。

【０１０３】次に、ビット線ＢＬを含む二層目金属配線
２９ａ，２９ｂを第３層間絶縁膜２７上に形成する。そ
のビット線ＢＬは、第９の導電性プラグ２８ａに接続さ
れることにより、その下の第９の導電性プラグ２８ａ、
導電性パッド２６ａ、第６の導電性プラグ２３ａ及び第
１の導電性プラグ１０ａを介して第１のｎ型不純物拡散
領域５ａに電気的に接続される。

【０１０４】その後、二層目金属配線２９ａ，２９ｂを
覆う絶縁膜等が形成され、最後にＴＥＯＳ原料酸化シリ
コン膜と窒化シリコン膜により構成されるカバー絶縁膜
を形成するが、その詳細は省略する。

【０１０５】以上の実施形態によれば、第１層間絶縁膜
８に形成される第４，第５のコンタクトホール８ｂ，８
ｃ内に埋め込まれる第４，第５の導電性プラグ１４ｂ，
１４ｃの上端部を第１層間絶縁膜８から上にはみ出さ
せ、第４，第５の導電性プラグ１４ｂ，１４ｃのうち第
１層間絶縁膜８から出ている部分をストッパー膜１３及
び下部電極用導電膜１５からなる下部電極１５ａ，１５
ｂで包むように接続している。

【０１０６】従って、第４，第５の導電性プラグ１４
ｂ，１４ｃと下部電極１５ａ，１５ｂの接続面積が従来
よりも大きくなりそれらのコンタクトが良好になる。し
かも、第４，第５の導電性プラグ１４ｂ，１４ｃの上端
部は第４，第５のコンタクトホール８ｂ，８ｃよりも上
の位置にあるがその上端部は第１層間絶縁膜８の上で下
部電極１５ａ，１５ｂに囲まれているので、キャパシタ
Ｑ₁ ，Ｑ₂ 形成時やその後に行われる酸素雰囲気中での
アニールにより第４，第５の導電性プラグ１４ｂ，１４
ｃが酸化されない。

【０１０７】また、ストッパー膜１３と第１層間絶縁膜
８及びカバー絶縁膜７に形成した第４，第５のコンタク
トホール８ｂ，８ｃ内と金属製のストッパー膜１３上に
タングステン膜１２ｂ及びグルー膜１２ａを形成した後
に、タングステン膜１２ｂ及びグルー膜１２ａをストッ
パー膜１３の上から研磨により除去して第４，第５のコ
ンタクトホール８ｂ，８ｃ内に第４，第５の導電性プラ
グ１４ｂ，１４ｃとして残す場合に、第４，第５の導電
性プラグ１４ｂ，１４ｃの周囲に存在する金属製のスト
パー膜１３は、酸化シリコン等の絶縁膜に比べて研磨さ
れ難いので、エロージョンやリセスが発生し難くなり研
磨面の平坦性が従来よりも向上する。

【０１０８】これにより、第４，第５の導電性プラグ１
４ｂ，１４ｃとストパー膜１３の上に形成される下部電
極用導電膜１５が従来よりも平坦になって、下部電極用
導電膜１５の上に形成される強誘電体膜１６の結晶性が
従来よりも向上する。

【０１０９】また、第４，第５の導電性プラグ１４ｂ，
１４ｃの形成のための研磨の最終段階でストッパー膜１
３と導電性プラグ１４ｂ，１４ｃとの平坦化が同時に行
われるので、従来よりも増加する工程は主にストッパー
膜１３の形成工程が増える程度であり、ストッパー膜１
３はハードマスク１８を用いてエッチングされるるの
で、新たな位置合わせ工程が増えず、これにより位置合
わせマージンが減るので、微細化に有利である。

【０１１０】なお、上記したキャパシタとその下の導電
性プラグをＦｅＲＡＭ以外のメモリに用いる場合に、強
誘電体膜の代わりに高誘電体膜を使用してもよい。

【０１１１】

【発明の効果】以上述べたように 本発明の半導体装置
によれば、半導体基板上の絶縁膜に形成されるホール内
に埋め込まれる導電性プラグの上端部を絶縁膜から上に
はみ出させ、その導電性プラグのうち絶縁膜から出てい
る部分をキャパシタ下部電極で包むように接続したの
で、導電性プラグとキャパシタ下部電極の接続面積を増
やしてそれらのコンタクトを良好にすることができる。
しかも、導電性プラグの上端部は絶縁膜の上でキャパシ
タ下部電極に囲まれているので、キャパシタ形成時又は
その後に行われる酸素雰囲気中でのアニールにより導電
性プラグが酸化されることが防止される。

【０１１２】また、本発明の半導体装置の製造方法によ
れば、金属又は導電性金属酸化物からなるストッパー膜
を絶縁膜上に形成した後に、ストッパー膜と絶縁膜にホ
ールを形成し、ホール内とストッパー膜上にプラグ用導
電膜を形成し、プラグ用導電膜をストッパー膜の上から
研磨により除去してホール内に残すことによりコンタク
トホール内に導電性プラグを形成し、導電性プラグ及び
ストッパー膜の上に下部電極用導電膜、誘電体膜、上部
電極用導電膜を順に形成し、その後に、絶縁膜上のスト
ッパー膜、下部電極用導電膜、誘電体膜及び上部電極用
導電膜をパターニングしてキャパシタを形成するように
したので、導電性プラグの周囲に存在するストパー膜
は、酸化シリコン等の絶縁膜に比べて研磨され難く、導
電性プラグの周辺にエロージョンやリセスが生じ難くな
り、研磨面の平坦性を向上することができる。

【０１１３】また、導電性プラグの形成のための研磨の
最終段階でストッパー膜上面と導電性プラグ上面との平
坦化を同時に行われるので、従来よりも増加する工程は
主にストッパー膜の形成工程が増える程度であり、ルー
プットの大幅の低下や歩留まりの低下を避けらることが
できる。

【図面の簡単な説明】

【図１】図１(a) 〜(c) は、従来技術に係る半導体装置
の製造工程の一例を示す断面図である。

【図２】図２(a),(b) は、本発明の実施形態に係る半導
体装置の製造工程を示す断面図（その１）である。

【図３】図３(a),(b) は、本発明の実施形態に係る半導
体装置の製造工程を示す断面図（その２）である。

【図４】図４(a),(b) は、本発明の実施形態に係る半導
体装置の製造工程を示す断面図（その３）である。

【図５】図５(a),(b) は、本発明の実施形態に係る半導
体装置の製造工程を示す断面図（その４）である。

【図６】図６(a),(b) は、本発明の実施形態に係る半導
体装置の製造工程を示す断面図（その５）である。

【図７】図７(a),(b) は、本発明の実施形態に係る半導
体装置の製造工程を示す断面図（その６）である。

【図８】図８は、本発明の実施形態に係る半導体装置の
製造工程を示す断面図（その７）である。

【図９】図９は、本発明の実施形態に係る半導体装置の
製造工程を示す断面図（その８）である。

【符号の説明】

１…シリコン（半導体）基板、２…素子分離絶縁膜、３
…ゲート絶縁膜、４ａ〜４ｃ…ゲート電極、５ａ〜５ｅ
…不純物拡散領域、６…サイドウォールスペーサ、７…
カバー絶縁膜、８…第１層間絶縁膜、９ａ…グルー膜、
９ｂ…タングステン膜、１０ａ，１０ｄ，１０ｅ…導電
性プラグ、１１ａ…酸化防止絶縁膜膜、１１ｂ…下地絶
縁膜、１２ａ…グルー膜、１２ｂ…タングステン膜、１
３…ストッパー膜、１４ｂ，１４ｃ…導電性プラグ、１
５…下地電極用導電膜、１６…強誘電体膜、１７…上部
電極用導電膜、１８…ハードマスク、１９…キャパシタ
保護膜、２０…第２層間絶縁膜、２１ａ，２１ｄ，２１
ｅ…コンタクトホール、２２ａ…グルー膜、２２ｂ…タ
ングステン膜、２３ａ，２３ｄ，２３ｅ…導電性プラ
グ、２４…酸化防止膜、２５ａ，２５ｂ…ホール、２６
ｂ，２６ｃ，２６ｄ，２６ｅ…金属配線、２６ａ…導電
性パッド、２７…層間絶縁膜、２８ａ，２８ｂ…ホー
ル、２９ａ，２９ｂ…導電性プラグ、Ｑ₁ ，Ｑ₂ …キャ
パシタ。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH04 HH05 HH18 HH28 HH33 HH35 JJ01 JJ04 JJ05 JJ09 JJ18 JJ19 JJ33 KK01 KK09 KK18 KK33 KK35 LL04 MM07 MM08 MM13 NN06 NN07 NN37 PP06 PP15 QQ04 QQ08 QQ09 QQ10 QQ27 QQ31 QQ37 QQ48 QQ49 QQ58 QQ59 QQ65 QQ74 QQ82 RR03 RR04 RR06 RR08 SS04 SS08 SS11 SS15 TT02 TT08 VV10 VV16 XX00 XX01 XX03 XX09 XX14 XX15 XX20 5F083 FR02 GA02 GA27 JA15 JA17 JA33 JA35 JA38 JA39 JA40 MA06 MA16 MA17 MA19 NA01 PR06 PR34 PR40 PR42 PR52 ZA12

Claims (5)

【特許請求の範囲】
1. 【請求項１】半導体基板表面に形成された不純物拡散領
   域と、 前記半導体基板の上方に形成された絶縁膜と、 前記絶縁膜に形成されたホールと、 前記ホール内に形成されて前記不純物拡散領域に電気的
   に接続され且つ前記絶縁膜の上から出ている端部を有す
   る導電性プラグと、 前記絶縁膜の上に形成されて前記導電性プラグの前記端
   部を包みこむキャパシタ下部電極と、 前記キャパシタ下部電極の上に形成されたキャパシタ誘
   電体膜と、 前記キャパシタ誘電体膜の上に形成されたキャパシタ上
   部電極とを有することを特徴とする半導体装置。
2. 【請求項２】前記キャパシタ下部電極は、前記導電性プ
   ラグの周囲に形成された第１の導電層と、前記第１導電
   層及び前記導電性プラグの上に形成された第２の導電層
   から構成されていることを特徴とする請求項１に記載の
   半導体装置。
3. 【請求項３】前記第１の導電層は、白金族金属又は白金
   族金属酸化物であることを特徴とする請求項２に記載の
   半導体装置。
4. 【請求項４】半導体基板に不純物拡散領域を形成する工
   程と、 前記半導体基板の上方に絶縁膜を形成する工程と、 前記絶縁膜上に金属又は導電性金属酸化物よりなるスト
   ッパー膜を形成する工程と、 前記ストッパー膜と前記絶縁膜にホールを形成する工程
   と、 前記ホール内と前記ストッパー膜上に導電膜を形成する
   工程と、 前記導電膜を研磨して前記ストッパー膜上から除去する
   とともに、前記ホール内に残した前記導電膜を前記不純
   物拡散領域に電気的に接続される導電性プラグとする工
   程と、 前記導電性プラグ及び前記ストッパー膜の上に下部電極
   用導電膜、誘電体膜、上部電極用導電膜を順に形成する
   工程と、 前記上部電極用導電膜、前記誘電体膜、前記下部電極用
   導電膜及び前記ストッパー膜をパターニングしてキャパ
   シタを前記絶縁膜上に形成する工程とを有することを特
   徴とする半導体装置の製造方法。
5. 【請求項５】前記ストッパー膜は、白金族金属又は白金
   族金属酸化物であることを特徴とする請求項４に記載の
   半導体装置の製造方法。