KR20210032080A - 반도체 장치 - Google Patents

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KR20210032080A
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substrate
insulating layer
extending
vias
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KR1020190113332A
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김준철
홍상우
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삼성전자주식회사
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Abstract

반도체 장치는, 칩 영역, 및 상기 칩 영역을 둘러싸며 제1 방향으로 각각 연장되어 서로 마주보는 제1 가장자리들 및 상기 제1 방향과 교차하는 제2 방향으로 각각 연장되어 서로 마주 보는 제2 가장자리들을 갖는 스크라이브 레인 영역을 포함하는 기판, 상기 기판의 스크라이브 레인 영역 상에 형성되며, 저유전 물질을 포함하는 제1 층간 절연막 구조물, 상기 제1 가장자리들 중 하나에 인접한 상기 기판의 스크라이브 레인 영역 상에서 상기 기판 상면에 수직한 수직 방향으로 연장되어 상기 제1 층간 절연막 구조물을 관통하며 상기 제1 방향으로 각각 연장되는 제1 도전 구조물들, 상기 제1 층간 절연막 구조물 상에 형성되며 이보다 유전 상수가 큰 물질을 포함하는 제2 층간 절연막, 상기 제2 층간 절연막을 관통하여 상기 제1 도전 구조물들 상면에 각각 접촉하며 상기 제1 방향으로 연장되는 제1 비아들, 및 상기 제1 비아들 상면에 공통적으로 접촉하는 제1 배선을 포함할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다. 보다 자세하게, 본 발명은 디램 장치에 관한 것이다.
웨이퍼는 복수의 칩 영역들 및 이들을 둘러싸는 스크라이브 레인 영역을 포함하며, 상기 스크라이브 레인 영역 상에는 상기 각 칩 영역들에 형성되는 소자들의 전기적 특성을 테스트하기 위한 테그(TEG), 얼라인 키 등이 형성된다. 상기 웨이퍼 상에 반도체 칩들을 형성한 후, 상기 스크라이브 레인 영역을 통해 상기 웨이퍼 및 그 상부에 형성된 구조물들을 절단하는 다이싱 공정을 수행함으로써 상기 반도체 칩들을 분리하는데, 상기 스크라이브 레인 영역 상에 형성된 상기 테그 등의 구조물에 의해 상기 다이싱 공정이 원활하게 수행되지 못할 수 있다.
본 발명의 과제는 개선된 전기적 특성을 갖는 반도체 장치를 제공하는데 있다.
상기한 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치는, 칩 영역, 및 상기 칩 영역을 둘러싸며 제1 방향으로 각각 연장되어 서로 마주보는 제1 가장자리들 및 상기 제1 방향과 교차하는 제2 방향으로 각각 연장되어 서로 마주 보는 제2 가장자리들을 갖는 스크라이브 레인 영역을 포함하는 기판, 상기 기판의 스크라이브 레인 영역 상에 형성되며, 저유전 물질을 포함하는 제1 층간 절연막 구조물, 상기 제1 가장자리들 중 하나에 인접한 상기 기판의 스크라이브 레인 영역 상에서 상기 기판 상면에 수직한 수직 방향으로 연장되어 상기 제1 층간 절연막 구조물을 관통하며 상기 제1 방향으로 각각 연장되는 제1 도전 구조물들, 상기 제1 층간 절연막 구조물 상에 형성되며 이보다 유전 상수가 큰 물질을 포함하는 제2 층간 절연막, 상기 제2 층간 절연막을 관통하여 상기 제1 도전 구조물들 상면에 각각 접촉하며 상기 제1 방향으로 연장되는 제1 비아들, 및 상기 제1 비아들 상면에 공통적으로 접촉하는 제1 배선을 포함할 수 있다.
상기한 과제를 달성하기 위한 본 발명의 다른 실시예들에 따른 반도체 장치는, 칩 영역, 및 상기 칩 영역을 둘러싸며, 제1 방향으로 각각 연장되어 서로 마주보는 제1 가장자리들 및 상기 제1 방향과 교차하는 제2 방향으로 각각 연장되어 서로 마주 보는 제2 가장자리들을 갖는 스크라이브 레인 영역을 포함하는 기판, 상기 기판의 스크라이브 레인 영역 상에 형성된 콘택 플러그들, 상기 제1 가장자리들 중 하나에 인접한 상기 기판의 스크라이브 레인 영역 상에서 상기 콘택 플러그들 상에 형성되며 상기 기판 상면에 수직한 수직 방향을 따라 교대로 반복적으로 적층된 제1 배선들 및 제1 비아들을 포함하는 도전 구조물들, 및 상기 도전 구조물들 상면에 공통적으로 접촉하는 제2 배선을 포함할 수 있으며, 상기 각 제1 배선들 및 각 제1 비아들은 상기 제1 방향을 따라 연장될 수 있다.
상기한 과제를 달성하기 위한 본 발명의 또 다른 실시예들에 따른 반도체 장치는, 칩 영역, 및 상기 칩 영역을 둘러싸며 제1 방향으로 각각 연장되어 서로 마주보는 제1 가장자리들 및 상기 제1 방향과 교차하는 제2 방향으로 각각 연장되어 서로 마주 보는 제2 가장자리들을 갖는 스크라이브 레인 영역을 포함하며, 상부에 형성된 소자 분리 패턴에 의해 상기 칩 영역 및 상기 스크라이브 레인 영역에 각각 정의되는 제1 및 제2 액티브 패턴들을 포함하는 기판, 상기 제1 액티브 패턴의 상부에 매립된 게이트 구조물, 상기 기판의 칩 영역 상에 형성된 비트 라인 구조물, 상기 제1 액티브 패턴 상에 형성된 제1 콘택 플러그, 상기 제1 콘택 플러그 상에 형성된 커패시터, 상기 커패시터 상에 형성된 제2 콘택 플러그, 상기 제2 액티브 패턴 상에 형성된 제3 콘택 플러그, 상기 제2 및 제3 콘택 플러그들을 수용하는 제1 층간 절연막, 상기 제1 층간 절연막 상에 형성된 제2 층간 절연막 구조물, 상기 제1 가장자리들 중 하나에 인접한 상기 기판의 스크라이브 레인 영역 상에서 상기 수직 방향으로 연장되어 상기 제2 층간 절연막 구조물을 관통하며 상기 제1 방향으로 각각 연장되는 도전 구조물들, 상기 제2 층간 절연막 구조물 상에 형성되며 이보다 유전 상수가 큰 물질을 포함하는 제3 층간 절연막, 상기 기판의 스크라이브 레인 영역 상에서 상기 제3 층간 절연막을 관통하여 상기 도전 구조물들 상면에 각각 접촉하며 상기 제1 방향으로 연장되는 제1 비아들, 및 상기 제1 비아들 상면에 공통적으로 접촉하는 제1 배선을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치 제조 방법에서, 웨이퍼의 칩 영역 및 스크라이브 레인 영역에 반도체 칩들 및 테그를 각각 형성하고, 상기 스크라이브 레인 영역을 통해 상기 웨이퍼를 다이싱함으로써 상기 반도체 칩들을 서로 분리시킬 때, 상기 테그에 포함된 도전 구조물들에 의해 상기 다이싱 공정이 가이드될 수 있으며 그 충격이 상기 반도체 칩들로 전파되는 것이 방지되므로, 상기 각 반도체 칩들은 개선된 전기적 특성을 가질 수 있다.
도 1 내지 도 25는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 26은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 27은 도 26의 각 Y 및 Z 영역들을 A-A'선, C-C'선 및 D-D'선으로 각각 절단한 단면들을 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 장치 및 그 제조 방법에 대하여 상세하게 설명한다. 본 명세서에서 물질, 층(막), 영역, 패드, 전극, 패턴, 구조물 또는 공정들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "제3"은 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
[실시예]
도 1 내지 도 25는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1-3, 5, 8, 12, 17, 및 20-22는 평면도들이고, 도 4, 6-7, 9-11, 13-16, 18-19, 및 23-25는 단면도들이다.
이때, 도 2는 도 1의 X 영역에 대한 확대 평면도이고, 도 4, 6-7, 9-11, 13-16 및 18은 대응하는 평면도들의 각 Y 및 Z 영역들을 A-A'선, B-B'선 및 C-C'선으로 각각 절단한 단면들을 포함하며, 도 19 및 23-25는 대응하는 평면도들의 각 Y 및 Z 영역들을 A-A'선, C-C'선 및 D-D'선으로 각각 절단한 단면들을 포함한다.
이하의 발명의 상세한 설명에서는, 기판(100) 상면에 평행하며 서로 직교하는 두 개의 방향들을 각각 제1 및 제2 방향들로 정의하며, 또한 기판(100) 상면에 평행하고 상기 각 제1 및 제2 방향들과 예각을 이루는 방향을 제3 방향으로 정의하기로 한다.
도 1 및 2를 참조하면, 기판(100)은 제1 및 제4 영역들(I, IV)을 포함할 수 있으며, 제1 영역(I)은 제2 및 제3 영역들(II, III)을 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함하는 웨이퍼(wafer)일 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 웨이퍼 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 웨이퍼일 수 있다.
기판(100)의 제1 영역(I)은 반도체 칩(chip)을 구성하는 패턴들이 형성되는 칩 영역일 수 있다. 예시적인 실시예들에 있어서, 제1 영역(I)은 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 각 제1 영역들(I)은 메모리 셀들이 형성되는 셀 영역인 제2 영역(II), 및 제2 영역(II)을 둘러싸면서 상기 메모리 셀들을 구동하는 주변 회로 패턴들이 형성되는 주변 회로 영역인 제3 영역(III)을 포함할 수 있다.
기판(100)의 제4 영역(IV)은 제1 영역들(I) 사이에 형성될 수 있으며, 기판(100) 상에 형성되는 상기 반도체 칩 패턴들을 개별 반도체 칩들로 절단하기 위해 제공되는 스크라이브 레인(scribe lane) 영역일 수 있다. 예시적인 실시예들에 있어서, 기판(100)의 제4 영역(IV)에는 상기 반도체 칩에 포함된 각종 소자들의 전기적 특성 및 불량을 테스트하기 위한 테그(Test Element Group: TEG), 포토 공정 시 정렬을 위한 얼라인 키(alignment key) 등이 형성될 수 있다.
이하에서는, 먼저 도 3 내지 도 18을 참조로 기판(100)의 제1 영역(I)에 포함된 Y 영역 상에 형성되는 소자들의 형성 방법을 설명하며, 이후 도 19 내지 도 25를 참조로 기판(100)의 제1 및 제4 영역들(I, IV)에 각각 포함된 Y 및 Z 영역 상에 형성되는 소자들의 형성 방법을 설명한다.
예시적인 실시예들에 있어서, 기판(100)의 제4 영역(IV) 상에 형성되는 테그(TEG)는 테스트하고자 하는 소자에 따라 기판(100)의 제2 영역(II) 혹은 제3 영역(III)에 형성된 소자들과 동일한 구조를 갖도록 형성될 수 있다. 이에 따라, 이하에서는 도 3 내지 도 18을 참조로 설명할 때, 기판(100)의 제4 영역(IV)에 형성되는 구조물에 대해서는 별도로 설명하지 않으며, 도 19 내지 도 25를 참조로 설명할 때, 예시적으로 기판(100)의 제3 영역(III)에 형성되는 구조물과 동일한 구조물이 기판(100)의 제4 영역(IV)에 형성된 것으로 가정한다.
도 3 및 4를 참조하면, 기판(100)의 제2 및 제3 영역들(II, III) 상에 각각 제1 및 제2 액티브 패턴들(105, 108)을 형성하고, 제1 및 제2 액티브 패턴들(105, 108)의 측벽을 커버하는 소자 분리 패턴(110)을 형성할 수 있다.
제1 및 제2 액티브 패턴들(105, 108)은 기판(100) 상부를 제거하여 제1 리세스를 형성함으로써 형성될 수 있으며, 제1 액티브 패턴(105)은 각각이 상기 제3 방향으로 연장되며 상기 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
소자 분리 패턴(110)은 상기 제1 리세스를 채우는 소자 분리막을 기판(100) 상에 형성한 후, 제1 및 제2 액티브 패턴들(105, 108)의 상면이 노출될 때까지 상기 소자 분리막을 평탄화함으로써 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 포함할 수 있다.
이후, 기판(100) 상에 예를 들어 이온 주입 공정을 수행함으로써 불순물 영역(도시되지 않음)을 형성한 후, 기판(100)의 제2 영역(II)에 형성된 제1 액티브 패턴(105) 및 소자 분리 패턴(110)을 부분적으로 식각하여 상기 제1 방향으로 연장되는 제2 리세스를 형성할 수 있다.
이후, 상기 제2 리세스 내부에 제1 게이트 구조물(160)을 형성할 수 있다. 제1 게이트 구조물(160)은 상기 제2 리세스에 의해 노출된 제1 액티브 패턴(105)의 표면 상에 형성된 제1 게이트 절연막(130), 제1 게이트 절연막(130) 상에 형성되어 상기 제2 리세스의 하부를 채우는 제1 게이트 전극(140), 및 제1 게이트 전극(140) 상에 형성되어 상기 제2 리세스의 상부를 채우는 제1 게이트 마스크(150)를 포함할 수 있다. 이때, 제1 게이트 구조물(160)은 기판(100)의 제1 영역(I) 내에서 상기 제1 방향을 따라 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
제1 게이트 절연막(130)은 상기 제2 리세스에 의해 노출된 제1 액티브 패턴(105)의 표면에 대한 열산화 공정을 통해 형성될 수 있다.
도 5 및 6을 참조하면, 기판(100)의 제3 영역(III)에 형성된 제2 액티브 패턴(108)의 상면에 대한 열산화 공정을 수행하여 제2 게이트 절연막(600)을 형성한 후, 기판(100)의 제2 영역(II)에서 제1 액티브 패턴들(105) 및 소자 분리 패턴(110) 상에 절연막 구조물(200)을 형성할 수 있다.
예시적인 실시예들에 있어서, 절연막 구조물(200)은 순차적으로 적층된 제1 내지 제3 절연막들(170, 180, 190)을 포함할 수 있다. 각 제1 및 제3 절연막들(170, 190)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제2 절연막(180)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 절연막 구조물(200), 제2 게이트 절연막(600) 및 소자 분리 패턴(110) 상에 제1 도전막(210) 및 제1 마스크(220)를 순차적으로 형성하고, 제1 마스크(220)를 식각 마스크로 사용하는 식각 공정을 수행하여 하부의 제1 도전막(210) 및 절연막 구조물(200)을 식각함으로써 제1 액티브 패턴(105)을 노출시키는 제1 개구(230)를 형성할 수 있다.
이때, 제1 도전막(210)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 제1 마스크(220)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 식각 공정 시, 제1 개구(230)에 의해 노출된 제1 액티브 패턴(105) 및 이에 인접하는 소자 분리 패턴(110)의 상부, 및 제1 게이트 마스크(150)의 상부도 함께 식각되어 이들 상면에 제3 리세스가 형성될 수 있다. 즉, 제1 개구(230)의 저면은 제3 리세스로도 지칭될 수 있다.
예시적인 실시예들에 있어서, 제1 개구(230)는 상기 제3 방향으로 연장되는 각 제1 액티브 패턴들(105)의 가운데 부분 상면을 노출시킬 수 있으며, 이에 따라 기판(100)의 제2 영역(II) 상에서 상기 각 제1 및 제2 방향들을 따라 복수 개로 형성될 수 있다.
이후, 제1 개구(230)를 채우는 제2 도전막(240)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 도전막(240)은 제1 액티브 패턴(105), 소자 분리 패턴(110), 제1 게이트 마스크(150), 및 제1 마스크(220) 상에 제1 개구(230)를 채우는 예비 제2 도전막을 형성한 후, 상기 예비 제2 도전막 상부를 CMP 공정 및/또는 에치 백 공정을 통해 제거함으로써 형성할 수 있다. 이에 따라, 제2 도전막(240)은 제1 도전막(210)의 상면과 실질적으로 동일한 높이에 위치하는 상면을 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 도전막(240)은 기판(100)의 제2 영역(II) 상에서 서로 이격되도록 상기 각 제1 및 제2 방향들을 따라 복수 개로 형성될 수 있다. 제2 도전막(240)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 제1 도전막(210)과 병합될 수도 있다.
도 7을 참조하면, 제1 마스크(220)를 제거한 후, 제1 및 제2 도전막들(210, 240) 상에 제3 도전막(250), 배리어 막(270) 및 제1 금속막(280)을 순차적으로 형성할 수 있다.
예시적인 실시예들에 있어서, 제3 도전막(250)은 제1 및 제2 도전막들(210, 240)과 실질적으로 동일한 물질을 포함할 수 있다. 즉, 제3 도전막(250)은 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 이에 따라 제1 및 제2 도전막들(210, 240)과 병합될 수도 있다.
이후, 기판(100)의 제2 영역(II)에 형성된 제1 금속막(280) 부분을 커버하는 제2 마스크(도시되지 않음)를 형성하고, 기판(100)의 제3 영역(III) 상에 형성된 제1 금속막(280) 부분을 부분적으로 커버하는 제2 게이트 마스크(618)를 형성한 후, 이들을 식각 마스크로 사용하여 제1 금속막(280), 배리어 막(270), 제3 도전막(250), 제1 도전막(210), 및 제2 게이트 절연막(600)을 순차적으로 식각할 수 있다.
이에 따라, 기판(100)의 제3 영역(III) 상에는 제2 게이트 구조물(628)이 형성될 수 있다. 제2 게이트 구조물(628)은 제2 액티브 패턴(108) 상에 순차적으로 적층된 제2 게이트 절연 패턴(608), 제2 도전 패턴(218), 제5 도전 패턴(258), 제2 배리어 패턴(278), 제2 금속 패턴(288) 및 제2 게이트 마스크(618)를 포함할 수 있다. 이때, 순차적으로 적층된 제2 및 제5 도전 패턴들(218, 258)은 서로 동일한 물질을 포함하므로 서로 병합되어 제2 게이트 전극(268)을 형성할 수 있다.
이후, 제2 게이트 구조물(628)의 측벽을 커버하는 게이트 스페이서(630)를 형성하고, 제2 게이트 구조물(628)에 인접하는 제2 액티브 패턴(108) 상부에 불순물을 주입하여 소스/드레인 층(109)을 형성할 수 있다.
상기 제2 마스크를 제거한 후, 기판(100)의 제2 및 제3 영역들(II, III) 상에 제1 층간 절연막을 형성하고 제1 금속막(280) 및 제2 게이트 마스크(618)가 노출될 때까지 그 상부를 평탄화함으로써, 기판(100)의 제3 영역(III) 상에 형성된 제2 게이트 구조물(628) 및 게이트 스페이서(630)를 둘러싸는 제1 층간 절연 패턴(640)을 형성할 수 있다. 제1 층간 절연 패턴(640)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 제1 금속막(280), 제1 층간 절연 패턴(640) 및 제2 게이트 마스크(618) 상에 캐핑막(290)을 형성할 수 있다. 캐핑막(290)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 8 및 9를 참조하면, 기판(100)의 제2 영역(II) 상에 형성된 캐핑막(290) 부분을 식각하여 제1 캐핑 패턴(295)을 형성할 수 있으며, 이를 식각 마스크로 사용하여 제1 금속막(280), 배리어 막(270), 제3 도전막(250), 제1 및 제2 도전막들(210, 240), 및 제3 절연막(190)을 순차적으로 식각할 수 있다.
예시적인 실시예들에 있어서, 제1 캐핑 패턴(295)은 기판(100)의 제2 영역(II) 상에서 상기 제2 방향으로 각각 연장되고 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 한편, 기판(100)의 제3 영역(III) 상에는 캐핑막(290)이 제2 캐핑 패턴(298)으로 잔류할 수 있다.
상기 식각 공정을 수행함에 따라, 기판(100)의 제2 영역(II)에서, 제1 개구(230) 내의 제1 액티브 패턴(105), 소자 분리 패턴(110), 및 제1 게이트 마스크(150) 상에는 순차적으로 적층된 제3 도전 패턴(245), 제4 도전 패턴(255), 제1 배리어 패턴(275), 제1 금속 패턴(285), 및 제1 캐핑 패턴(295)이 형성될 수 있으며, 제1 개구(230) 바깥의 절연막 구조물(200)의 제2 절연막(180) 상에는 순차적으로 적층된 제3 절연 패턴(195), 제1 도전 패턴(215), 제4 도전 패턴(255), 제1 배리어 패턴(275), 제1 금속 패턴(285), 및 제1 캐핑 패턴(295)이 형성될 수 있다.
전술한 바와 같이 제1 내지 제3 도전막들(210, 240, 250)은 서로 병합될 수 있으며, 이에 따라 순차적으로 적층된 제3 및 제4 도전 패턴들(245, 255), 및 제1 및 제4 도전 패턴들(215, 255)은 각각 하나의 제1 도전 구조물(265)을 형성할 수 있다. 이후에서는, 순차적으로 적층된 제1 도전 구조물(265), 제1 배리어 패턴(275), 제1 금속 패턴(285), 및 제1 캐핑 패턴(295)을 비트 라인 구조물(305)로 지칭하기로 한다.
예시적인 실시예들에 있어서, 비트 라인 구조물(305)은 기판(100)의 제2 영역(II) 상에서 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 10을 참조하면, 비트 라인 구조물(305)을 커버하는 제1 스페이서 막을 제1 개구(230)에 의해 노출된 제1 액티브 패턴(105), 소자 분리 패턴(110) 및 제1 게이트 마스크(150)의 상면, 제1 개구(230)의 측벽, 제2 절연막(180), 및 제2 캐핑 패턴(298) 상에 형성한 후, 상기 제1 스페이서 막 상에 제4 및 제5 절연막들을 순차적으로 형성할 수 있다.
상기 제1 스페이서 막은 제2 절연막(180) 상에 형성된 비트 라인 구조물(305) 부분 아래의 제3 절연 패턴(195)의 측벽도 커버할 수 있으며, 상기 제5 절연막은 제1 개구(230)를 모두 채우도록 형성될 수 있다.
이후, 식각 공정을 수행하여, 상기 제4 및 제5 절연막들을 식각할 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정은 습식 식각 공정에 의해 수행될 수 있으며, 상기 제4 및 제5 절연막들 중에서 제1 개구(230) 내의 부분을 제외한 나머지 부분은 모두 제거될 수 있다. 이에 따라, 상기 제1 스페이서 막의 표면 대부분, 즉 제1 개구(230) 내에 형성된 부분 이외의 상기 제1 스페이서 막 부분이 모두 노출될 수 있으며, 제1 개구(230) 내에 잔류하는 상기 제4 및 제5 절연막들 부분은 각각 제4 및 제5 절연 패턴들(320, 330)을 형성할 수 있다.
이후, 상기 노출된 제1 스페이서 막 표면, 및 제1 개구(230) 내에 형성된 제4 및 제5 절연 패턴들(320, 330) 상에 제2 스페이서 막을 형성한 후, 이를 이방성 식각하여 비트 라인 구조물(305)의 측벽을 커버하는 제2 스페이서(340)를 상기 제1 스페이서 막 표면, 및 제4 및 제5 절연 패턴들(320, 330) 상에 형성할 수 있다.
이후, 제1 및 제2 캐핑 패턴들(295, 298) 및 제2 스페이서(340)을 식각 마스크로 사용하는 건식 식각 공정을 수행하여, 제1 액티브 패턴(105) 상면을 노출시키는 제2 개구(350)를 형성할 수 있으며, 제2 개구(350)에 의해 소자 분리 패턴(110) 상면 및 제1 게이트 마스크(150)의 상면도 노출될 수 있다.
상기 건식 식각 공정에 의해서, 제1 및 제2 캐핑 패턴들(295, 298) 상면 및 제2 절연막(180) 상면에 형성된 상기 제1 스페이서 막 부분이 제거될 수 있으며, 이에 따라 비트 라인 구조물(305)의 측벽을 커버하는 제1 스페이서(315)가 형성될 수 있다. 또한, 상기 건식 식각 공정에서, 제1 및 제2 절연막들(170, 180)도 부분적으로 제거되어 비트 라인 구조물(305) 하부에 각각 제1 및 제2 절연 패턴들(175, 185)로 잔류할 수 있다. 비트 라인 구조물(305) 하부에 순차적으로 적층된 제1 내지 제3 절연 패턴들(175, 185, 195)은 절연 패턴 구조물을 형성할 수 있다.
도 11을 참조하면, 제1 및 제2 캐핑 패턴들(295, 298) 상면, 제2 스페이서(340)의 외측벽, 제4 및 제5 절연 패턴들(320, 330) 상면 일부, 및 제2 개구(350)에 의해 노출된 제1 액티브 패턴(105), 소자 분리 패턴(110) 및 제1 게이트 마스크(150)의 상면에 제3 스페이서 막을 형성하고, 기판(100)의 제3 영역(III)을 커버하는 제3 마스크(도시하지 않음)를 형성한 후, 상기 제3 스페이서 막을 이방성 식각하여 비트 라인 구조물(305)의 측벽을 커버하는 제3 스페이서(375)를 형성할 수 있다.
상기 제3 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 제2 캐핑 패턴(298)과 병합될 수도 있다. 또한, 상기 제3 마스크는 상기 제3 스페이서 막에 대해 식각 선택비를 갖는 물잘, 예를 들어 포토레지스트 패턴을 포함할 수 있다.
기판(100)의 제2 영역(II) 상에서 비트 라인 구조물(305)의 측벽에 기판(100) 상면에 평행한 수평 방향을 따라 순차적으로 적층된 제1 내지 제3 스페이서들(315, 340, 375)은 함께 예비 스페이서 구조물로 지칭될 수 있다.
이후, 상기 제3 마스크를 예를 들어, 애싱(ashing) 및/또는 스트립(stripping) 공정을 통해 제거한 후, 식각 공정을 수행하여 제1 액티브 패턴(105) 상부를 식각함으로써, 제2 개구(350)에 연통하는 제4 리세스(390)를 형성할 수 있다.
이후, 기판(100)의 제2 영역(II) 상에 형성된 제2 개구(350) 및 제4 리세스(390)를 채우는 하부 콘택 플러그 막(400)을 충분한 높이로 형성한 후, 제1 및 제2 캐핑 패턴들(295, 298)의 상면이 노출될 때까지 그 상부를 평탄화할 수 있다.
예시적인 실시예들에 있어서, 하부 콘택 플러그 막(400)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 비트 라인 구조물들(305)에 의해 서로 이격되도록 복수 개로 형성될 수 있다.
도 12 및 13을 참조하면, 기판(100)의 제2 영역(II) 상에서 상기 제1 방향으로 각각 연장되며 상기 제2 방향으로 서로 이격된 복수의 제3 개구들을 포함하는 제4 마스크(도시되지 않음)를 제1 및 제2 캐핑 패턴들(295, 298) 및 하부 콘택 플러그 막(400) 상에 형성하고 이를 식각 마스크로 사용하는 식각 공정을 수행하여 하부 콘택 플러그 막(400)을 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제3 개구들은 기판(100)의 제2 영역(II) 상에서 기판(100) 상면에 수직한 수직 방향으로 제1 게이트 구조물(160)에 오버랩될 수 있다. 상기 식각 공정을 수행함에 따라서, 기판(100)의 제2 영역(II) 상에서는 비트 라인 구조물들(305) 사이에 제1 게이트 구조물(160)의 제1 게이트 마스크(150) 상면을 노출시키는 제4 개구가 형성될 수 있다.
상기 제4 마스크를 제거한 후, 상기 제4 개구를 채우는 제3 캐핑 패턴(410)을 기판(100)의 제2 영역(II) 상에 형성할 수 있다. 제3 캐핑 패턴(410)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 제3 캐핑 패턴(410)은 비트 라인 구조물들(305) 사이에서 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
이에 따라, 기판(100)의 제2 영역(II) 상에서는, 비트 라인 구조물들(305) 사이에서 상기 제2 방향으로 연장되는 하부 콘택 플러그 막(400)이 제3 캐핑 패턴들(410)에 의해 상기 제2 방향을 따라 서로 이격된 복수의 하부 콘택 플러그들(405)로 변환될 수 있다.
도 14를 참조하면, 하부 콘택 플러그(405)의 상부를 제거하여 비트 라인 구조물(305)의 측벽에 형성된 상기 예비 스페이서 구조물의 상부를 노출시킨 후, 상기 노출된 예비 스페이서 구조물의 제2 및 제3 스페이서들(340, 375)의 상부를 제거할 수 있다.
이후, 하부 콘택 플러그(405)의 상부를 추가적으로 제거할 수 있다. 이에 따라, 하부 콘택 플러그(405)의 상면은 제2 및 제3 스페이서들(340, 375)의 최상면보다 낮아질 수 있다.
이후, 비트 라인 구조물(305), 상기 예비 스페이서 구조물, 제2 및 제3 캐핑 패턴들(298, 410), 및 하부 콘택 플러그(405) 상에 제4 스페이서 막을 형성하고 이를 이방성 식각함으로써, 비트 라인 구조물(305)의 상기 제1 방향으로의 각 양 측벽에 형성된 제1 내지 제3 스페이서들(315, 340, 375)을 커버하는 제4 스페이서(425)를 형성할 수 있으며, 이에 따라 하부 콘택 플러그(405)의 상면이 노출될 수 있다.
이후, 상기 노출된 하부 콘택 플러그(405)의 상면에 금속 실리사이드 패턴(435)을 형성할 수 있다. 예시적인 실시예들에 있어서, 금속 실리사이드 패턴(435)은 제1 내지 제3 캐핑 패턴들(295, 298, 410), 제4 스페이서(425), 및 하부 콘택 플러그(405) 상에 제2 금속막을 형성하고 열처리한 후, 상기 제2 금속막 중에서 미반응 부분을 제거함으로써 형성될 수 있다. 금속 실리사이드 패턴(435)은 예를 들어, 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 등을 포함할 수 있다.
도 15를 참조하면, 제1 내지 제3 캐핑 패턴들(295, 298, 410), 제4 스페이서(425), 금속 실리사이드 패턴(435), 및 하부 콘택 플러그(405) 상에 제1 희생막을 형성하고, 제1 내지 제3 캐핑 패턴들(295, 298, 410)의 상면이 노출될 때까지 그 상부를 평탄화한 후, 기판(100)의 제3 영역(III) 상에 제1 홀을 형성할 수 있다.
상기 제1 희생막은 예를 들어, 실리콘 온 하드 마스크(Silicon-On-Hardmask: SOH), 비정질 탄소막(Amorphous Carbon Layer: ACL) 등을 포함할 수 있다.
상기 제1 홀은 기판(100)의 제3 영역(III) 상에서 제2 캐핑 패턴(298) 및 제1 층간 절연 패턴(640)을 관통하여 소스/드레인 층(109) 상면을 노출시킬 수 있다.
상기 제1 희생막을 제거한 후, 제1 내지 제3 캐핑 패턴들(295, 298, 410), 제1 내지 제4 스페이서들(315, 340, 375, 425), 금속 실리사이드 패턴(435), 하부 콘택 플러그(405) 및 소스/드레인 층(109) 상에 상부 콘택 플러그 막(450)을 형성하고, 그 상부를 평탄화할 수 있다.
예시적인 실시예들에 있어서, 상부 콘택 플러그 막(450)의 상면은 제1 내지 제3 캐핑 패턴들(295, 298, 410)의 상면보다 높을 수 있다.
도 16을 참조하면, 기판(100)의 제2 영역(II) 상에서 제2 홀(470)을 형성하고, 기판(100)의 제3 영역(III) 상에서 상부 콘택 플러그 막(450)을 패터닝할 수 있다.
제2 홀(470)은 상부 콘택 플러그 막(450) 상부, 제1 캐핑 패턴(295) 상부, 및 제1, 제3 및 제4 스페이서들(315, 375, 425) 상부를 제거함으로써 형성될 수 있으며, 이에 따라 제2 스페이서(340)의 상면을 노출시킬 수 있다.
제2 홀(470)이 형성됨에 따라서, 기판(100)의 제2 영역(II) 상에서 상부 콘택 플러그 막(450)은 상부 콘택 플러그(455)로 변환될 수 있다. 예시적인 실시예들에 있어서, 상부 콘택 플러그(455)는 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상부에서 보았을 때 벌집 모양으로 배열될 수 있다. 각 상부 콘택 플러그들(455)은 상면에서 보았을 때 원형, 타원형 혹은 다각형 모양을 가질 수 있다.
기판(100)의 제2 영역(II) 상에서 순차적으로 적층된 하부 콘택 플러그(405), 금속 실리사이드 패턴(435), 및 상부 콘택 플러그(455)는 함께 콘택 플러그 구조물을 형성할 수 있다.
기판(100)의 제3 영역(III) 상에서 상부 콘택 플러그 막(450)이 패터닝됨에 따라서, 제1 콘택 플러그(458)가 형성될 수 있으며, 이는 소스/드레인 층(109)에 전기적으로 연결될 수 있다.
이후, 노출된 제2 스페이서(340)를 제거하여, 제2 홀(470)에 연통하는 에어 갭(345)를 형성할 수 있다. 제2 스페이서(340)는 예를 들어, 습식 식각 공정에 의해 제거될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 방향으로 연장되는 비트 라인 구조물(305)의 측벽에 형성된 제2 스페이서(340)는 제2 홀(470)에 의해 직접 노출된 부분뿐만 아니라, 상기 부분과 수평 방향으로 평행한 부분까지 모두 제거될 수 있다. 즉, 제2 홀(470)에 의해 노출되어 상부 콘택 플러그(455)에 의해 커버되지 않는 제2 스페이서 부분(340)뿐만 아니라, 상기 제2 방향으로 이웃하여 제3 캐핑 패턴(410)에 의해 커버된 부분, 및 이에 상기 제2 방향으로 이웃하여 상부 콘택 플러그(455)에 의해 커버된 부분까지 모두 제거될 수 있다.
이후, 기판(100)의 제2 영역(II) 상에 형성된 제2 홀(470), 및 기판(100)의 제3 영역(III) 상에서 제1 콘택 플러그들(458) 사이의 공간을 채우면서 순차적으로 적층된 제2 및 제3 층간 절연막들(480, 490)을 형성할 수 있다. 제2 및 제3 층간 절연막들(480, 490)은 제3 캐핑 패턴(410) 상에도 순차적으로 적층될 수 있다.
제2 층간 절연막(480)은 갭필 특성이 낮은 물질을 사용하여 형성될 수 있으며, 이에 따라 제2 홀(470) 하부의 에어 갭(345)이 채워지지 않고 잔류할 수 있다. 이때, 에어 갭(345)은 에어 스페이서(345)로 지칭될 수도 있으며, 제1, 제3 및 제4 스페이서들(315, 375, 425)과 함께 스페이서 구조물을 형성할 수 있다. 즉, 에어 갭(345)은 공기를 포함하는 스페이서일 수 있다.
도 17 및 18을 참조하면, 상부 콘택 플러그(455)의 상면과 접촉하는 커패시터(540)를 형성할 수 있다.
즉, 상부 콘택 플러그(455), 제2 및 제3 층간 절연막들(480, 490), 및 제1 콘택 플러그(458) 상에 제1 식각 저지막(500) 및 몰드막(도시하지 않음)을 순차적으로 형성하고, 이들을 부분적으로 식각하여 상부 콘택 플러그(455)의 상면을 부분적으로 노출시키는 제5 개구를 형성할 수 있다.
상기 제5 개구의 측벽, 노출된 상부 콘택 플러그(455)의 상면 및 상기 몰드막 상에 하부 전극막(도시하지 않음)을 형성하고, 상기 제5 개구의 나머지 부분을 충분히 채우는 제2 희생막(도시하지 않음)을 상기 하부 전극막 상에 형성한 후, 상기 몰드막 상면이 노출될 때까지 상기 하부 전극막 및 상기 제2 희생막의 상부를 평탄화함으로써 상기 하부 전극막을 노드 분리할 수 있다. 잔류하는 상기 제2 희생막 및 상기 몰드막은 예를 들어, 습식 식각 공정을 수행함으로써 제거할 수 있고, 이에 따라 상기 노출된 상부 콘택 플러그(455)의 상면에는 실린더형(cylindrical) 하부 전극(510)이 형성될 수 있다. 이와는 달리, 상기 제5 개구를 전부 채우는 필라형(pillar) 하부 전극(510)이 형성될 수도 있다.
이후, 하부 전극(510)의 표면 및 제1 식각 저지막(500) 상에 유전막(520)을 형성하고, 유전막(520) 상에 상부 전극(530)을 형성함으로써, 하부 전극(510), 유전막(520) 및 상부 전극(530)을 각각 포함하는 커패시터(540)를 형성할 수 있다.
이후, 커패시터(540)를 커버하는 제4 층간 절연막(550)을 기판(100)의 제2 및 제3 영역들(II, III) 상에 형성할 수 있다. 제4 층간 절연막(550)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
전술한 바와 같이, 이하에서는 기판(100)의 제3 영역(III)에 형성된 것과 동일한 소자들이 기판(100)의 제4 영역(IV)에도 형성된 것으로 가정하고, 이후 기판(100)의 제2 내지 제4 영역들(II, III, IV) 상에 형성되는 구조물들에 대해 설명한다.
도 19를 참조하면, 제4 층간 절연막(550) 상에 제5 층간 절연막(700)을 형성한 후, 제4 및 제5 층간 절연막들(550, 700)을 관통하면서 기판(100)의 제2 영역(II) 상에 형성된 커패시터(540)에 접촉하는 제2 콘택 플러그(712), 및 제4 및 제5 층간 절연막들(550, 700)을 관통하면서 기판(100)의 제3 및 제4 영역들(III, IV) 상에 각각 형성된 제1 콘택 플러그들(458)에 각각 접촉하는 제3 및 제4 콘택 플러그들(714, 716)을 형성할 수 있다. 제5 층간 절연막(700)은 예를 들어, 테오스(TEOS)와 같은 실리콘 산화물을 포함할 수 있다.
이후, 제5 층간 절연막(700) 및 제2 내지 제4 콘택 플러그들(712, 714, 716) 상에 제6 층간 절연막(720)을 형성하고, 이를 관통하여 제2 내지 제4 콘택 플러그들(712, 714, 716)에 각각 접촉하는 제1 내지 제3 배선들(722, 724, 726)을 형성할 수 있다.
이후, 제6 층간 절연막(720) 및 제1 내지 제3 배선들(722, 724, 726) 상에 제2 식각 저지막(730) 및 제7 층간 절연막(740)을 순차적으로 적층하고, 제2 식각 저지막(730) 및 제7 층간 절연막(740)의 하부를 관통하여 제1 내지 제3 배선들(722, 724, 726)에 각각 접촉하는 제1 내지 제3 비아들(751, 753, 755), 및 제7 층간 절연막(740)의 상부를 관통하여 제1 내지 제3 비아들(751, 753, 755)에 각각 접촉하는 제4 내지 제6 배선들(752, 754, 756)을 형성할 수 있다. 예시적인 실시예들에 있어서, 제1 내지 제3 비아들(751, 753, 755) 및 제4 내지 제6 배선들(752, 754, 756)은 듀얼 다마신 공정에 의해 동시에 형성될 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 이들은 각각 싱글 다마신 공정에 의해 서로 독립적으로 형성될 수도 있다.
이후, 제7 층간 절연막(740) 및 제4 내지 제6 배선들(752, 754, 756) 상에 제3 식각 저지막(760) 및 제8 층간 절연막(770)을 순차적으로 적층하고, 제3 식각 저지막(760) 및 제8 층간 절연막(770)의 하부를 관통하여 제4 내지 제6 배선들(752, 754, 756)에 각각 접촉하는 제4 내지 제6 비아들(781, 783, 785), 및 제8 층간 절연막(770)의 상부를 관통하여 제4 내지 제6 비아들(781, 783, 785)에 각각 접촉하는 제7 내지 제9 배선들(782, 784, 786)을 형성할 수 있다.
이후, 제8 층간 절연막(770) 및 제7 내지 제9 배선들(782, 784, 786) 상에 제4 식각 저지막(790) 및 제9 층간 절연막(800)을 순차적으로 적층하고, 이들을 관통하여 제7 내지 제9 배선들(782, 784, 786)에 각각 접촉하는 제7 내지 제9 비아들(811, 813, 815)을 형성한 후, 제7 내지 제9 비아들(811, 813, 815)에 각각 접촉하는 제10 내지 제12 배선들(822, 824, 826)을 제9 층간 절연막(800) 상에 형성할 수 있다.
예시적인 실시예들에 있어서, 각 제6 내지 제8 층간 절연막들(720, 740, 770)은 예를 들어, 불소 혹은 탄소가 도핑된 실리콘 산화물, 다공성 실리콘 산화물(SiOCH), 스핀 온 유기 폴리머, HSSQ, MSSQ와 같은 무기 폴리머 등과 같이 저유전 물질을 포함할 수 있고, 각 제2 내지 제4 식각 저지막들(730, 760, 790)은 예를 들어, 실리콘 탄질화물(SiCN)을 포함할 수 있으며, 제9 층간 절연막(800)은 예를 들어, 테오스(TEOS)와 같은 실리콘 산화물을 포함할 수 있다.
도 20은 예시적인 실시예들에 따른 배선들 및 비아들의 Z 영역에서의 레이아웃을 설명하기 위한 평면도이다.
도 19 및 20을 함께 참조하면, 각 제3, 제6 및 제9 배선들(726, 756, 786) 및 각 제3, 제6 및 제9 비아들(755, 785, 815)은 상기 제2 방향으로 연장되는 바(bar) 형상을 가질 수 있으며, 이들 상부에 형성되는 제12 배선(826)은 예를 들어, 직사각형과 같은 다각 형상이나, 혹은 원형, 타원형 같은 형상을 가질 수 있다. 도 20에서는 예시적으로 제12 배선(826)이 직사각 형상을 갖는 것이 되어 있다.
전술한 바와 같이 기판(100)의 제4 영역(IV) 상에는 테그(TEG), 얼라인 키 등이 형성될 수 있으며, 특히 Z 영역은 상기 테그의 패드(pad) 부분이 형성되는 영역일 수 있다. 이에 따라, Z 영역에서 최상층에 형성되는 제12 배선(826)은 다각형이나 원형과 같은 형상을 가짐으로써, 상기 테그에 전압을 인가하기 위한 프로브(probe) 등이 잘 접촉하도록 할 수 있다. 반면에, 제12 배선(826) 아래에 형성되는 각 제3, 제6 및 제9 배선들(726, 756, 786)은 상기 프로브 등이 직접 접촉하지 않으므로 굳이 다각형이나 원형과 같은 형상을 가질 필요가 없으며, 이에 따라 상기 제2 방향으로 연장되는 바 형상을 가질 수 있다.
한편, 제3, 제6, 제9 및 제12 배선들(726, 756, 786, 826) 사이에 형성되는 제3, 제6 및 제9 비아들(755, 785, 815) 역시 각각 상기 제2 방향으로 연장되는 바 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 제3, 제6, 제9 배선들(726, 756, 786) 및 제3, 제6 및 제9 비아들(755, 785, 815)은 상기 수직 방향으로 서로 오버랩될 수 있으며, 이에 따라 상기 제2 방향 및 상기 수직 방향으로 연장되는 제2 도전 구조물을 형성할 수 있다. 이때, 각 제3, 제6, 제9 및 제12 배선들(726, 756, 786, 826)은 각 제3, 제6 및 제9 비아들(755, 785, 815)보다 상부에서 보았을 때 더 큰 면적을 가질 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
도 21 및 22는 다른 실시예들에 따른 배선들 및 비아들의 레이아웃을 설명하기 위한 평면도이다.
도 21을 참조하면, 각 제3, 제6 및 제9 배선들(726, 756, 786) 및 각 제3, 제6 및 제9 비아들(755, 785, 815)은 상기 제2 방향으로 연장되는 메시(mesh) 형상을 가질 수 있다.
상기 메시 형상은 상기 제2 방향으로 각각 연장되는 제1 연장부들이 상기 제1 방향으로 각각 연장되는 제2 연장부들에 의해 서로 연결되며, 다른 물질이 상기 제1 방향으로의 일 측에서 타측으로 상기 메시를 통해서는 이동할 수 없는 구조를 가질 수 있다.
도 22를 참조하면, 제3, 제6 및 제9 배선들(726, 756, 786) 및 제3, 제6 및 제9 비아들(755, 785, 815) 중 일부는 상기 제2 방향으로 연장되는 바 형상을 갖고, 나머지는 상기 제2 방향으로 연장되는 메시 형상을 가질 수 있다. 도 22에는 예시적으로, 상기 제1 방향으로의 각 양단에 형성된 배선들 및 비아들은 메시 형상을 갖고, 이들 사이에 형성된 배선들 및 비아들은 바 형상을 갖는 것으로 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다.
도 23을 참조하면, 제10 내지 제12 배선들(822, 824, 826) 및 제9 층간 절연막(800) 상에 제1 보호막 구조물을 형성하고, 이를 관통하여 각 제10 내지 제12 배선들(822, 824, 826)에 접촉하는 제10 비아들(860), 및 제10 비아들(860) 상면에 접촉하는 재배선 층(870)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 보호막 구조물은 순차적으로 적층된 제1 산화막(830), 질화막(840) 및 제2 산화막(850)을 포함할 수 있다.
재배선 층(870)은 기판(100)의 제2 및 제3 영역들(II, III) 상에 형성될 수 있으며, 기판(100)의 제4 영역(IV) 상에서는 일부 가장자리 영역에만 형성될 수 있다. 재배선 층(870)은 예를 들어, 순차적으로 적층된 시드막 및 제3 금속막을 포함할 수 있다. 상기 시드막은 예를 들어, 구리, 루데늄, 니켈, 금, 텅스텐 등과 같은 금속을 포함할 수 있으며, 물리 기상 증착(PVD) 공정에 의해 형성될 수 있다. 상기 제3 금속막은 예를 들어, 구리 이온, 루데늄 이온, 니켈 이온, 금 이온, 텅스텐 이온 등과 같은 금속 이온을 함유한 전해질 용액을 포함하는 도금액을 사용하는 도금 공정에 의해 형성될 수 있다.
도 24를 참조하면, 재배선 층(870) 및 제2 산화막(850) 상에 제2 보호막(880)을 형성한 후, 기판(100)의 제4 영역(IV) 상에 형성된 제2 보호막(880) 부분 및 그 하부의 상기 제1 보호막 구조물 부분을 제거함으로써, 제12 배선(826)의 상면을 노출시키는 제6 개구(890)를 형성할 수 있다.
제2 보호막(880)은 예를 들어, 폴리이미드와 같은 감광성 유기 물질을 포함할 수 있으며, 이에 따라 열경화성 유기 고분자 및 감광성 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 제2 보호막(880)은 스핀 코팅 공정에 의해 형성될 수 있으며, 열처리에 의해 경화될 수 있다.
전술한 공정들을 통해 기판(100)의 제1 영역들(I) 상에는 반도체 칩들이 각각 형성될 수 있다.
도 25를 참조하면, 기판(100)의 제1 영역들(I) 상에 각각 형성된 상기 반도체 칩들을 서로 분리시키기 위한 다이싱(dicing) 공정 혹은 쏘잉 (sawing) 공정을 수행할 수 있으며, 이에 따라 기판(100)의 제4 영역(IV) 상에는 제7 개구(900)가 형성될 수 있다.
상기 다이싱 공정은 예를 들어, 레이저 다이싱 공정, 블레이드 다이싱 공정 등을 포함할 수 있으며, 상기 다이싱 공정을 수행하기 이전 혹은 이후에 기판(100)의 후면을 갈아내는 그라인딩(grinding) 공정을 더 수행할 수도 있다.
예시적인 실시예들에 있어서, 상기 다이싱 공정에 의해 형성되는 제7 개구(900)는 기판(100)의 제4 영역(IV) 상에 형성되어 상기 제2 방향으로 각각 연장되며 상기 제1 방향으로 서로 이웃하는 상기 제2 도전 구조물들 사이에 형성될 수 있다. 이에 따라, 상기 다이싱 공정을 수행함에 따라 발생하는 충격이 상기 제2 도전 구조물들에 의해 흡수되어 외부로 전파되지 않을 수 있다.
특히, 상대적으로 단단한 물질을 포함하는 제5 및 제9 층간 절연막들(700, 800) 사이에 형성되며 이들보다 상대적으로 무른 성질의 저유전 물질을 포함하는 제6 내지 제8 층간 절연막들(720, 740, 770)은 상기 다이싱 공정 시 분단력이 상기 수직 방향으로 전달되지 못하고 상기 수평 방향으로 분산될 우려가 있다. 하지만 예시적인 실시예들에 있어서, 제6 내지 제8 층간 절연막들(720, 740, 770) 내에 형성되는 상기 제2 도전 구조물들이 상기 수직 방향 및 상기 제2 방향으로 연장되고 제7 개구(900)가 이들 사이에 형성되므로, 제7 개구(900)는 상기 제1 방향으로 서로 이웃하는 상기 제2 도전 구조물들에 의해 가이드되어 상기 수평 방향으로 분산되지 않고 상기 수직 방향으로 잘 형성될 수 있다.
또한, 제7 개구(900)가 형성되는 제12 배선(826) 부분 상부에는 기판(100)의 제1 영역(I)에서와는 달리 상기 제1 보호막 구조물이 잔류하지 않으므로, 상기 다이싱 공정 시의 충격이 상기 제1 보호막 구조물을 통해 기판(100)의 제1 영역(I)으로 전파되지 않을 수 있다.
이에 따라, 기판(100)의 제4 영역(IV)에서 수행되는 다이싱 공정 시, 기판(100)의 제1 영역(I)으로 전파되는 충격을 최소화할 수 있으며, 이에 따라 기판(100)의 제1 영역(I) 상에 형성되는 반도체 칩은 개선된 특성을 가질 수 있다. 상기 반도체 칩은 도 26 및 27에 도시되어 있다.
도 26은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 27은 도 26의 각 Y 및 Z 영역들을 A-A'선, C-C'선 및 D-D'선으로 각각 절단한 단면들을 포함한다.
도 26, 27 및 도 20을 함께 참조하면, 기판(100)의 제1 영역(I)을 둘러싸는 제4 영역(IV)은 상기 제2 방향으로 각각 연장되며 상기 제1 방향을 따라 서로 마주보는 제1 가장자리들(E1), 및 상기 제1 방향으로 각각 연장되며 상기 제2 방향을 따라 서로 마주보는 제2 가장자리들(E2)을 포함할 수 있다. 이때, 상기 제1 및 제2 방향들이 서로 직교하는 경우, 기판(100)의 제4 영역(IV)의 외곽선은 직사각 형상을 가질 수 있으며, 이들이 서로 직교하지 않는 경우라면 예를 들어, 평행사변 형상을 가질 수도 있다.
기판(100)의 제4 영역(IV) 상에는 테그의 일부가 잔류할 수 있으며, 특히 제1 가장자리(E1)에 인접한 Z 영역 상에는 상기 테그의 패드 부분이 잔류할 수 있다.
상기 테그의 패드는 상기 수직 방향을 따라 순차적으로 적층된 제3 배선(726), 제3 비아(755), 제6 배선(756), 제6 비아(785), 제9 배선(786) 및 제9 비아(815)를 포함하는 상기 제2 도전 구조물, 및 복수의 상기 제2 도전 구조물들 상면에 공통적으로 접촉하는 제12 배선(826)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 도전 구조물은 제1 가장자리(E1)의 연장 방향과 평행한 방향, 즉 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향으로 서로 이격되도록 복수 개로 형성될 수 있다. 상기 제2 도전 구조물에 포함된 제3 배선(726), 제3 비아(755), 제6 배선(756), 제6 비아(785) 및 제9 배선(786)은 저유전 물질을 포함하는 제6 내지 제8 층간 절연막들(720, 740, 770) 내에 형성될 수 있으며, 역시 상기 제2 도전 구조물에 포함되는 제9 비아(815)는 예를 들어, 테오스와 같은 실리콘 산화물을 포함하는 제9 층간 절연막(800) 내에 형성될 수 있다.
지금까지는 상기 반도체 칩이 형성되는 기판(100)의 제1 영역(I)을 둘러싸는 기판(100)의 제4 영역(IV) 중에서 제1 가장자리(E1)에 인접하도록 형성된 Z 영역을 기준으로 설명하였으나, 기판(100)의 제4 영역(IV) 중에서 제2 가장자리(E2)에 인접하도록 형성된 영역, 예를 들어, W 영역에도 이와 유사한 공정이 수행되어 유사한 구조물이 잔류할 수 있다.
즉, W 영역에서는 다이싱 혹은 쏘잉 공정을 통해 제2 가장자리(E2)의 연장 방향에 평행한 방향 즉, 상기 제1 방향으로 연장되는 제7 개구(900)가 형성될 수 있으며, 제7 개구(900)는 상기 제1 방향으로 각각 연장되는 상기 제2 도전 구조물들 사이에 형성될 수 있다. 이에 따라, 상기 다이싱 공정은 상기 제1 방향으로 연장되는 상기 제2 도전 구조물들에 의해 잘 가이드되어 제7 개구(900)가 상기 수평 방향으로 빗나가지 않고 상기 수직 방향을 따라 잘 형성될 수 있으며, 상기 다이싱 공정 시 발생하는 충격이 상기 제2 도전 구조물들에 의해 차단되어, 상기 반도체 칩의 내부로 전파되지 않을 수 있다.
100: 기판 105, 108: 제1, 제2 액티브 패턴
110: 소자 분리 패턴 130, 600: 제1, 제2 게이트 절연막
140, 268: 제1, 제2 게이트 전극 150, 618: 제1, 제2 게이트 마스크
160, 628: 제1, 제2 게이트 구조물 170, 180, 190: 제1 내지 제3 절연막
175, 185, 195, 320, 330: 제1 내지 제5 절연 패턴
200: 절연막 구조물 210, 240, 250: 제1 내지 제3 도전막
215, 218, 245, 255, 258: 제1 내지 제5 도전 패턴
220: 제1 마스크
230, 350, 890, 900: 제1, 제2, 제6, 제7 개구
265: 제1 도전 구조물 270: 배리어 막
275, 278: 제1, 제2 배리어 패턴 280: 제1 금속막
285, 288: 제1, 제2 금속 패턴 290: 캐핑막
295, 298, 410: 제1 내지 제3 캐핑 패턴
305: 비트 라인 구조물 310, 370: 제1, 제3 스페이서 막
315, 340, 375, 425: 제1 내지 제4 스페이서
345: 에어 스페이서
390: 제4 리세스 400: 하부 콘택 플러그 막
405: 하부 콘택 플러그 435: 금속 실리사이드 패턴
450: 상부 콘택 플러그 막 455: 상부 콘택 플러그
458, 712, 714, 716: 제1 내지 제4 콘택 플러그
480, 490, 550, 700, 720, 740, 770, 800: 제2 내지 제9 층간 절연막
500, 730, 760, 790: 제1 내지 제4 식각 저지막
510: 하부 전극 520: 유전막
530: 상부 전극 540: 커패시터
608: 제2 게이트 절연 패턴 630: 게이트 스페이서
640: 제1 층간 절연 패턴
722, 724, 726, 752, 754, 756, 782, 784, 786, 822, 824, 826: 제1 내지 제12 배선
751, 753, 755, 781, 783, 785, 811, 813, 815, 860: 제1 내지 제10 비아

Claims (10)

  1. 칩 영역; 및
    상기 칩 영역을 둘러싸며, 제1 방향으로 각각 연장되어 서로 마주보는 제1 가장자리들, 및 상기 제1 방향과 교차하는 제2 방향으로 각각 연장되어 서로 마주 보는 제2 가장자리들을 갖는 스크라이브 레인 영역을 포함하는 기판;
    상기 기판의 스크라이브 레인 영역 상에 형성되며, 저유전 물질을 포함하는 제1 층간 절연막 구조물;
    상기 제1 가장자리들 중 하나에 인접한 상기 기판의 스크라이브 레인 영역 상에서 상기 기판 상면에 수직한 수직 방향으로 연장되어 상기 제1 층간 절연막 구조물을 관통하며, 상기 제1 방향으로 각각 연장되는 제1 도전 구조물들;
    상기 제1 층간 절연막 구조물 상에 형성되며, 이보다 유전 상수가 큰 물질을 포함하는 제2 층간 절연막;
    상기 제2 층간 절연막을 관통하여 상기 제1 도전 구조물들 상면에 각각 접촉하며, 상기 제1 방향으로 연장되는 제1 비아들; 및
    상기 제1 비아들 상면에 공통적으로 접촉하는 제1 배선을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 각 제1 도전 구조물들은 상기 수직 방향을 따라 교대로 반복적으로 적층된 제2 배선들 및 제2 비아들을 포함하며, 상기 제2 배선들 중 최상층의 제2 배선은 상기 제1 비아와 접촉하는 반도체 장치.
  3. 제2항에 있어서, 상면에서 보았을 때, 상기 제2 배선들은 상기 제2 비아들보다 큰 면적을 갖는 반도체 장치.
  4. 제2항에 있어서, 상기 각 제2 배선들 및 상기 각 제1 및 제2 비아들은 상기 제1 방향으로 연장되는 바(bar) 형상을 갖는 반도체 장치.
  5. 제2항에 있어서, 상기 각 제2 배선들 및 상기 각 제1 및 제2 비아들은 상기 제1 방향으로 연장되는 메시(mesh) 형상을 갖는 반도체 장치.
  6. 제1항에 있어서, 상기 제1 층간 절연막 구조물은 상기 수직 방향을 따라 교대로 반복적으로 적층된 저유전 막 및 식각 저지막을 포함하며,
    상기 저유전 막은 SiOCH를 포함하고, 상기 식각 저지막은 실리콘 탄질화물(SiCN)을 포함하며, 상기 제2 층간 절연막은 테오스(TEOS)를 포함하는 반도체 장치.
  7. 제1항에 있어서, 상기 제1 도전 구조물, 상기 제1 비아 및 상기 제1 배선은 테그(TEG)의 패드 부분인 상기 반도체 장치.
  8. 제1항에 있어서, 상기 제2 가장자리들 중 하나에 인접한 상기 기판의 스크라이브 레인 영역 상에서 상기 수직 방향으로 연장되어 상기 제1 층간 절연막 구조물을 관통하며, 상기 제2 방향으로 각각 연장되는 제2 도전 구조물들;
    상기 제2 층간 절연막을 관통하여 상기 제2 도전 구조물들 상면에 각각 접촉하며, 상기 제2 방향으로 연장되는 바 형상을 갖는 제2 비아들; 및
    상기 제2 비아들 상면에 공통적으로 접촉하는 제2 배선을 더 포함하는 반도체 장치.
  9. 칩 영역; 및
    상기 칩 영역을 둘러싸며, 제1 방향으로 각각 연장되어 서로 마주보는 제1 가장자리들, 및 상기 제1 방향과 교차하는 제2 방향으로 각각 연장되어 서로 마주 보는 제2 가장자리들을 갖는 스크라이브 레인 영역을 포함하는 기판;
    상기 기판의 스크라이브 레인 영역 상에 형성된 콘택 플러그들;
    상기 제1 가장자리들 중 하나에 인접한 상기 기판의 스크라이브 레인 영역 상에서 상기 콘택 플러그들 상에 형성되며, 상기 기판 상면에 수직한 수직 방향을 따라 교대로 반복적으로 적층된 제1 배선들 및 제1 비아들을 포함하는 도전 구조물들; 및
    상기 도전 구조물들 상면에 공통적으로 접촉하는 제2 배선을 포함하며,
    상기 각 제1 배선들 및 각 제1 비아들은 상기 제1 방향을 따라 연장되는 반도체 장치.
  10. 칩 영역; 및
    상기 칩 영역을 둘러싸며, 제1 방향으로 각각 연장되어 서로 마주보는 제1 가장자리들, 및 상기 제1 방향과 교차하는 제2 방향으로 각각 연장되어 서로 마주 보는 제2 가장자리들을 갖는 스크라이브 레인 영역을 포함하며, 상부에 형성된 소자 분리 패턴에 의해 상기 칩 영역 및 상기 스크라이브 레인 영역에 각각 정의되는 제1 및 제2 액티브 패턴들을 포함하는 기판;
    상기 제1 액티브 패턴의 상부에 매립된 게이트 구조물;
    상기 기판의 칩 영역 상에 형성된 비트 라인 구조물;
    상기 제1 액티브 패턴 상에 형성된 제1 콘택 플러그;
    상기 제1 콘택 플러그 상에 형성된 커패시터;
    상기 커패시터 상에 형성된 제2 콘택 플러그;
    상기 제2 액티브 패턴 상에 형성된 제3 콘택 플러그;
    상기 제2 및 제3 콘택 플러그들을 수용하는 제1 층간 절연막;
    상기 제1 층간 절연막 상에 형성된 제2 층간 절연막 구조물;
    상기 제1 가장자리들 중 하나에 인접한 상기 기판의 스크라이브 레인 영역 상에서 상기 수직 방향으로 연장되어 상기 제2 층간 절연막 구조물을 관통하며, 상기 제1 방향으로 각각 연장되는 도전 구조물들;
    상기 제2 층간 절연막 구조물 상에 형성되며, 이보다 유전 상수가 큰 물질을 포함하는 제3 층간 절연막;
    상기 기판의 스크라이브 레인 영역 상에서 상기 제3 층간 절연막을 관통하여 상기 도전 구조물들 상면에 각각 접촉하며, 상기 제1 방향으로 연장되는 비아들; 및
    상기 비아들 상면에 공통적으로 접촉하는 배선을 포함하는 반도체 장치.
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