JP2007142333A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置のパッド下構造を、押し込み方向、引き剥がし方向、水平方向の力に対して耐性の強いものとする。
【解決手段】半導体装置は、基板上に形成された少なくとも１層の第１絶縁膜と、第１絶縁膜より上部の層に配置された複数のパッドと、を備える半導体チップを備える。半導体チップ上の複数のパッドは、半導体チップの所定のチップエッジ部分に平行に配列される。第１絶縁膜は、各パッドの下部に位置するパッド下部領域に補強パターンを備える。各パッド下領域おいて、第１絶縁膜中の補強パターンの占有率は、各パッド下部領域で認められる所定の範囲内であり、かつ、補強パターンの、所定のチップエッジ部分に対して垂直な方向における占有率は、所定のチップエッジ部分に対して水平な方向の占有率よりも大きいものとする。
【選択図】図２

Description

この発明は半導体装置に関する。さらに、具体的には、半導体チップ表面にパッドを有する半導体装置の構造に関するものである。

近年、半導体装置の高集積化、微細化に伴い、半導体チップ内の配線容量低減の要求が高まっている。配線容量を低減する１つの手法に、層間絶縁膜に低誘電率膜（以下「Low-k膜」と称する）を用いて、層間絶縁膜の誘電率を低くするものがある。しかし、絶縁膜の誘電率が小さくなると、絶縁膜の機械的強度も低下する傾向にある。従って、配線容量低減のために層間絶縁膜としてLow-k膜を用いると、(1)ＣＭＰ（Chemical Mechanical Polishing）の際の剥がれに対する耐性劣化、(2)インラインテスト時のプロービングによるパッドの形状劣化、(3)パッケージング工程におけるレジン収縮、膨張、(4)ワイヤボンディング時の引張り力によるパッド近辺での剥がれなど、様々な問題が発生することが考えられる。これらの問題のうち、上記(2)〜(4)のような問題は、パッド付近の領域で発生する問題である。

そこで層間絶縁膜としてLow-k膜を用いた半導体装置のパッド付近の領域の機械的強度を確保するため、様々な構造が考えられている。具体的に例えば、特開平１１−５４５４４号公報には、Low-k膜等の強度の弱い膜を補強するため、増強構造を形成したパッド下の配線構造が開示されている。この従来技術において増強構造は、例えばＳｉＯ_２等により形成された機械的強度の強い構造体であり、強度の弱い膜の下部に埋め込まれるように配置されている。この増強構造により、パッド下におけるの強度の弱い膜の厚さが大幅に小さくなり、パッド下方の金属間絶縁膜の機械的強度が補強されている。

また、例えば、パッド直下の層に、誘電率3.5以上で、厚さ1.5μm以上の絶縁膜を配置し、かつ、この絶縁膜中のパッドの開口下の部分には、ビアや配線を形成しない構造が知られている。この構造によれば、パッド下に機械的強度の強い絶縁膜が配置されることとなるため、パッドを下層基板側に向けて下方に押し込む方向（以下、「押し込み方向」と称する）の力に対しては、ある程度強度を確保することができる。従って、インラインテスト時のプロービングにより受ける針圧等に対する耐性を確保することができ、上記(2)のような問題を回避し、パッドの形状劣化を抑えることができる。

また、例えば、Low-k膜等の機械的強度の弱い膜のパッド下の領域中に、ＣｕやＡｌ等により形成されたビアと配線とからなる補強パターンを配置した構造がある。このように補強パターンを配置することにより、パッドを剥がす方向（以下、「引き剥がし方向」と称する）の力、及びパッド面や各膜に平行な方向（以下、「平行方向」と称する）の力に対しては、十分な強度が確保される。従って、レジン収縮、膨張に対する耐性を確保し、また、ワイヤボンディング時の引張り力によるパッド近辺での剥がれを抑えることができ、上記(3)、(4)のような問題を回避することができる。

特開平１１−５４５４４号公報

しかし、例えば、パッド直下の絶縁膜を誘電率3.5以上の絶縁膜とした構造を採用した場合、押し込み方向に対する耐性を確保することができるが、引き剥がし方向や平行方向の力に対しての耐性が弱いものとなる。このため、パッケージング工程におけるレジン収縮や膨張により発生するストレスや、ワイヤボンディング時の引張り力に対して、十分な強度を確保することが困難である。

一方、パッド直下に補強パターンを配置した構造を採用した場合、引き剥がし方向や水平方向に対する耐性を確保することができる。しかし、補強パターンを構成するＣｕやＡｌは軟性な材料であり、押し込み方向の力に対する耐性は弱いものとなる。従って、プロービング時のプローブ針圧等、押し込み方向の力に対して十分な強度を確保することができず、例えば配線間の短絡等を起こすことが考えられる。

このように、従来の構造は、押し込み方向の力と、引き剥がし方向あるいは平行方向の力とに対する耐性を同時に確保することは困難であり、いずれかの方向において、十分に強度を確保することができないものであった。従って、絶縁膜の配置構造のみ、あるいは、補強パターンの配置のみによって、半導体装置の機械的強度を確保することは、信頼性の高い半導体装置を製造する上では十分なものではない。

従って、この発明は、以上の問題を解決するため、半導体装置中に機械的強度の弱い絶縁膜を用いる場合であっても、パッド下の機械的強度を確保できるように改良した構造を有する半導体装置を提供することを目的とする。

以上の目的を達成するため、この発明の半導体装置は、
基板上に形成された少なくとも１層の第１絶縁膜と、
前記第１絶縁膜より上部の層に配置された複数のパッドと、を備える半導体チップを備え、
前記複数のパッドは、前記半導体チップの所定のチップエッジ部分に平行に配列され、
前記第１絶縁膜は、前記各パッドの下部に位置するパッド下部領域に補強パターンを備え、
前記各パッド下領域において、前記第１絶縁膜中の前記補強パターンの占有率は、前記各パッド下部領域で認められる所定の範囲内であり、かつ、前記補強パターンの、前記所定のチップエッジ部分に対して垂直な方向における占有率は、前記所定のチップエッジ部分に対して水平な方向の占有率よりも大きいことを特徴とする。

この発明によれば、半導体装置の第１の絶縁膜のパッド下部領域内には、補強パターンが形成される。この補強パターンの各パッド下部領域の第１絶縁膜中の占有率は、各パッド下部領域で認められる所定の範囲内である。さらに、補強パターンの、所定のチップエッジ部分に対して垂直な方向における占有率は、所定のチップエッジ部分に対して水平な方向の占有率よりも大きい。つまり、限られた占有率の範囲内で、チップエッジに垂直な方向のパターンの占有率が重点的に高くされている。したがって、パッド下部領域において、押し込み方向に対する耐性の低下を抑えつつ、チップエッジに垂直な方向な力に対する耐性を高くすることができ、信頼性の高い半導体装置を得ることができる。

以下、図面を参照して本発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を簡略化ないし省略する。

［実施の形態の半導体チップについて］
図１は、この発明の実施の形態１における半導体チップを説明するための模式図である。但し簡略化のため、図１においては、半導体チップ２の右上部分１/４のみを表している。図１の半導体チップ２は、その表面に複数のパッド４を有している。パッド４は、半導体チップ２の外周付近に、各チップエッジ６に平行に配列されている。なお、図１には、縦横３個ずつのパッド４のみを模式的に表しているが、実際にはパッド数は、半導体チップによって様々であり、図１の数に限定されるものではない。パッド４には、ワイヤ８が接続されている。

このような半導体チップ２において、ワイヤボンディングにおける引き剥がし方向の力や、パッケージングの際のレジン収縮、膨張等による力は、主に、図１に矢印で示すようにチップエッジ６に対して垂直な方向の力である。このため、以下の実施の形態の構造では、引き剥がし方向や平行方向の力のうち、チップエッジ６に対して垂直な方向の力に対する耐性を、特に重点的に強くする構造とする。なお、簡略化のため、以下この明細書において、パッド４のチップ表面に開口する部分の下層の領域を、「パッド開口下部領域」と称することとする。

ところで、半導体チップ２内の各層における配線やビアの配置には、以下の構造上の制限がある。
(1) 配線及びビアの占有率は、各パッド４開口下部領域内でそれぞれ８０%程度が上限となる。これ以上占有率が高くなると、押し込み方向に対する機械的強度が脆弱となり、プローブテストにおける針圧等の押し込み方向の力に対する十分な耐性を確保できなくなると考えられる。
(2) 配線及びビアは、同一の層内の、パッド４開口下部領域以外の部分に形成される他のパターンと同時に形成されることが好ましい。従って、同一層内の各パッド４開口下部領域以外の部分に形成されるパターン形状や配置を十分に考慮し、露光における歪みが発生しない程度に、パッド４開口下部領域の配線やビアの形状や配置を設定する必要がある。また、露光に用いるマスク製造の容易性等を考慮しても、その形状はある程度均一であることが望まれる。従って、必ずしも、パッド４開口下部領域の構造のみを、占有率８０％の上限まで配置することができるわけではない。

従って、以下の実施の形態では、平行方向及び引き剥がし方向の力は、主にチップエッジ６に対して垂直な方向にかかること、及び、各パッド４開口下部領域内での占有率やパターン形状の制限を考慮して、各パッド４開口下部領域に補強構造を形成する。

実施の形態１．
図２は、この発明の実施の形態１における半導体装置の１のパッド開口下部領域付近の構造を説明するための模式図である。図２（ａ）は、主にパッド開口下部領域の配線とビアの配置を正面から透視して表し、図２（ｂ）は、図２（ａ）におけるＢ−Ｂ´方向の断面、図２（ｃ）は、図２（ａ）におけるＣ−Ｃ´方向の断面を表す。

図２（ａ）〜（ｃ）の半導体装置は、Ｓｉ基板１２を備えている。Ｓｉ基板１２上には、薄い熱酸化膜１４を介してＳｉＯ_２膜１６が形成されている。ＳｉＯ_２膜１６の誘電率kは3.5以上であり、ＳｉＯ_２膜１６の膜厚は200nmである。ＳｉＯ_２膜１６には、Ｃｕ配線１８ａが形成されている。Ｃｕ配線１８ａは、ＳｉＯ_２膜１６に形成された配線溝中に、それぞれ膜厚10nmのＴａ/ＴａＮ膜が順に堆積されたバリアメタル（図示せず）を介して、Ｃｕが埋め込まれて形成されている。

ＳｉＯ_２膜１６及びＳｉＯ_２膜１６に形成されたＣｕ配線１８ａ表面上には、ＳｉＣ膜２０ａを介して、低誘電率膜（以下「Low-k膜」）２２ａが形成されている。Low-k膜２２ａは、ＳｉＯＣ膜からなる、誘電率kが3.5未満の膜である。Low-k膜２２ａの膜厚は500nmである。ＳｉＣ膜２０ａ及びLow-k膜２２ａのパッド４開口下部領域を貫通して、Ｃｕ配線１８ａに接続する補強ビア２４ａと、補強ビア２４ａに接続する補強配線２６ａとからなる補強パターンが形成されている。この補強パターンは、デュアルダマシン法により形成されたものである。すなわち、Low-k膜２２ａ中に形成された補強ビア２４ａと補強配線２６ａ用の開口に、Ｔａ/ＴａＮからなるバリアメタル（図示せず）を介してＣｕが埋め込まれて形成されている。

同様に、Low-k膜２２ａ及びLow-k膜２２ａの層に形成された補強配線２６ａ表面上には、ＳｉＣ膜２８ａを介して、Low-k膜３０ａが形成されている。Low-k膜３０ａは、ＳｉＯＣ膜からなる誘電率kが3.5以下の膜である。Low-k膜３０ａの膜厚は500nmである。Low-k膜３０ａの各パッド４開口下部領域には、ＳｉＣ膜２８ａ及びLow-k膜３０ａを貫通して、Low-k膜２２ａと同様の補強パターンが形成されている。すなわち、補強ビア２４ａと同様の形状、配列で、下層の補強配線２６ａに接続する補強ビア３２ａが形成され、補強配線２６ａと同様の形状配列で、補強ビア３２ａに接続する補強配線３４ａが形成されている。

Low−k膜３０ａ及びLow-k膜３０ａに形成された補強配線３４ａ表面上には、ＳｉＣ膜３６ａを介して、ＳｉＯ_２膜３８ａが形成されている。ＳｉＯ_２膜３８ａの誘電率kは3.5以上であり、その膜厚は1000nmである。ＳｉＣ膜３６ａ及びＳｉＯ_２膜３８ａには、ビア４０ａ及び配線４２ａが形成されている。ビア４０ａは、下層の補強配線３４ａに接続している。パッド４開口下部領域を上方から見ると、ビア４０ａは、補強ビア３２ａ及び２４ａと同様の形状及び配列パターンで形成されている。配線４２ａは、ビア４０ａに接続している。配線４２ａは、補強配線３４ａ及び２６ａと同様の形状及び配列パターンで形成され、ビア４０ａに接続している。

ＳｉＯ_２膜３８ａ及びＳｉＯ_２膜３８ａに形成された配線４２ａの表面上には、ＳｉＣ膜４４ａを介して、ＳｉＯ_２膜４６ａが形成されている。ＳｉＣ膜４４ａ及びＳｉＯ_２膜４６ａには、配線４２ａに接続するビア４８ａが形成されている。パッド４開口下部領域を上方から見ると、ビア４８ａは、ビア４０ａ及び補強ビア２４ａ、３２ａと同様の形状及び配列パターンで形成されている。ビア４８ａには配線５０ａが接続している。配線５０ａは、上方から見た場合に、下層のビアや配線を覆う、パッド４と同様の平面形状で形成されている。

ＳｉＯ_２膜４６ａ及びＳｉＯ_２膜４６ａに形成された配線５０ａ表面上には、絶縁膜５２ａが形成されている。絶縁膜５２ａは、パッド４を形成する位置に、開口を有している。この開口位置にアルミからなるパッド４が形成されている。パッド４は、この開口位置において配線５０ａに接続している。

半導体チップ２の各パッド４開口下部領域には、それぞれ、上記のように配線やビアにより構成された補強パターンが形成されている。上方から見て、パッド４開口下部領域の大きさは、約80μm×100μmである。またこの領域に形成される各補強配線２６ａ、３４ａ、配線４２ａは3μm×3μm程度であり、各補強配線２６ａ、３４ａ、配線４２ａ間のピッチは、チップエッジ６に垂直な方向において4μmであり、水平な方向において4μmである。

一方、１の配線には、複数の補強ビア２４ａ、３２ａあるいはビア４０ａ、４８ａが接続されている上方から見て、各補強ビア２４ａ、３２ａ、ビア４０ａ、４８ａは、0.36μm×0.36μm程度であり、各補強ビア２４ａ、３２ａ、ビア４０ａ、４８ａ間のピッチは、チップエッジに対して垂直な方向において1.32μmであり、水平な方向において2.64μmである。

図２（ａ）〜（ｃ）においては、１のパッド４開口下部領域の構造のみを例示したが、半導体チップ２の各パッド４開口下部領域は、全て上記図２（ａ）〜（ｃ）のように形成されている。また、図２（ａ）においては、チップエッジ６が紙面に対して、右側の縦線に位置する場合の配置についてのみ図示した。しかしこの配置はパッド４の位置により異なっている。例えば、チップエッジ６が上側の横線に位置する場合、図２（ａ）の配置を９０度左に回転させた配置となっている。半導体チップ２全体では、図２（ａ）のチップエッジ６方向が、半導体チップ２の外周４辺のそれぞれに合わせて配置されている。

ところで、実施の形態１のパッド４開口下部領域においては、チップエッジ６に対して垂直な方向に、より高い占有率で補強ビア２４ａ、３２ａ等が配置されるように構成されている。上述したように半導体チップ２の各パッド４付近にかかる平行方向の力や引き剥がしの力は、図２（ａ）に矢印で示す、チップエッジ６に垂直な方向の力が大きい。このため、図２の補強パターンの構造では、チップエッジ６に垂直な方向のビアの占有率を、チップエッジ６に水平な方向の占有率よりも大きくしている。これにより、チップエッジ６に垂直な方向の力に対する耐性が高められている。一方、チップエッジ６に対して水平な方向のビアの占有率は、垂直方向の占有率より小さくなっている。これにより、各パッド４開口下部領域の各層において、占有率が許容範囲を越えないように配慮されている。従って、押し込み方向の力に対する耐性が確保されている。

図３はこの発明の実施の形態１における半導体装置の製造方法を説明するためのフローチャートである。また、図４〜図９は、半導体装置の製造過程における状態を説明するための断面模式図である。但し、図４〜図９においては、図２（ｂ）に対応する断面のみを表している。

図３のフローにおいては、まず、図４を参照して、Ｓｉ基板１２上に薄い熱酸化膜１４が形成される（ステップＳ１０２）。次に、熱酸化膜１４上にＳｉＯ_２膜１６が形成される（ステップＳ１０４）。ここでＳｉＯ_２膜１６は膜厚200nmに形成される。次に、ＳｉＯ_２膜１６のパターニングが行われる（ステップＳ１０６）。ここでは、フォトリソグラフィーにより、ＳｉＯ_２膜１６上にマスクが形成され、これをマスクとしてドライエッチングを行うことにより、ＳｉＯ_２膜１６のパターニングが行われる。これにより、ＳｉＯ_２膜１６には、Ｃｕ配線１８ａを形成する位置に配線溝が形成される。

次に、図５を参照して、ＳｉＯ_２膜１６にＣｕ配線１８ａが形成される（ステップＳ１０８）。ここでは先ず、パターニングされたＳｉＯ_２膜１６表面に図示しないバリアメタルＴａ、ＴａＮが、それぞれ10nmずつスパッタ法により堆積される。その後、100nmのＣｕシード膜（図示せず）がスパッタ法により堆積された後、ＣｕメッキによりＣｕ膜が６００nm体積される。その後、配線溝以外の部分のＣｕがＣＭＰ（Chemical Mechanical Polishing）により除去されて、ＳｉＯ_２膜１６表面付近中に、Ｃｕ配線１８ａが形成される。

次に、図６を参照して、ＳｉＯ_２膜１６上にＳｉＣ膜２０ａが形成され（ステップＳ１１０）、その後、Low-k膜２２ａが形成される（ステップＳ１１２）。Low-k膜２２ａは、誘電率ｋが3.5未満のＳｉＯＣ膜により構成される膜である。Low-k膜２２ａは、その膜厚が500nmになるように成膜される。次に、Low-k膜２２ａ及びＳｉＣ膜２０ａにビアホールが形成される（ステップＳ１１４）。このビアホールは、補強ビア２４ａを形成する位置に形成される開口である。具体的に、Low-k膜２２ａ表面に、フォトリソグラフィにより、補強ビア２４ａに対応する位置に開口を有するレジストマスクが形成され、これをマスクとしてドライエッチングにより、Low-k膜２２ａ及びＳｉＣ膜２０ａに開口（ビア）が形成される。次に、Low-k膜２２ａに配線溝が形成される（ステップＳ１１６）。配線溝は、Low-k膜２２ａの配線溝が形成される位置に形成される開口である。具体的に、配線溝は、フォトリソグラフィにより、補強配線２６ａを形成する位置に開口を有するレジストマスクが形成され、これをマスクにLow-k膜２２ａをドライエッチングすることにより形成される。

次に、図７を参照して、補強ビア２４ａ及び補強配線２６ａが形成される（ステップＳ１１８）。ここでは、ステップＳ１１４及びＳ１１６において形成されたビアホール及び配線溝に、まずスパッタ法により、Ｔａ/ＴａＮからなるバリアメタル（図示せず）及びＣｕシード膜（図示せず）を形成する。その後、Ｃｕメッキを行い、ビアホール内及び配線溝内にＣｕが埋め込まれる。さらに、ビアホール及び配線溝以外の部分のバリアメタル及びＣｕがＣＭＰにより除去される。これにより、デュアルダマシン構造の補強ビア２４ａ及び補強配線２６ａからなる補強パターンが形成される。

次に、ステップＳ１１０〜Ｓ１１８を繰り返して、２層目の補強ビア３２ａ及び補強配線３４ａからなる補強パターンを有するLow-k膜３０ａの層が形成される。具体的には、まず、Low-k膜２２ａ表面上に、ＳｉＣ膜２８ａ、Low-k膜３０ａが順に成膜される（ステップＳ１２０、Ｓ１２２）。その後、フォトリソグラフィとドライエッチングを繰り返してビアホールと配線溝が形成され（ステップＳ１２４、Ｓ１２６）、バリアメタルを介してＣｕを埋め込んで（ステップＳ１２８）、デュアルダマシン構造の補強ビア３２ａ及び補強配線３４ａからなる補強パターンが形成される。

次に、図８を参照して、Low-k膜３０ａ上に、ＳｉＣ膜３６ａが形成され（ステップＳ１３０）、その上にＳｉＯ_２膜３８ａが形成される（ステップＳ１３２）。ＳｉＯ_２膜３８ａは、誘電率3.5以上のシリコン酸化膜であり、膜厚約1000nmに形成される。次に、ステップＳ１１４、Ｓ１１６と同様に、フォトリソグラフィ及びドライエッチングにより、ビアホール及び配線溝が形成される（ステップＳ１３４、Ｓ１３６）。その後、ビアホール及び配線溝に、バリアメタル（図示せず）、シード膜（図示せず）がスパッタ法により形成され、ＣｕメッキによりＣｕが埋め込まれる。さらに、ＣＭＰによりＳｉＯ_２膜３８ａ表面上の余分なバリアメタル及びＣｕが除去されて、デュアルダマシン構造のビア４０ａ及び配線４２ａが形成される（ステップＳ１３８）。

次に、図９を参照して、ステップＳ１３０〜Ｓ１３８と同様の工程を繰り返し、上層のビア４８ａ及び配線５０ａが形成される。具体的には、まず、ＳｉＯ_２膜３８ａ上に、ＳｉＣ膜４４ａ、ＳｉＯ_２膜４６ａが順に形成され（ステップＳ１４０、Ｓ１４２）、ビアホール、配線溝が形成される（ステップＳ１４４、１４６）。その後、ビアホール及び配線溝に、バリアメタル（図示せず）を介して、Ｃｕが埋め込まれて、ＣＭＰにより不要部分のバリアメタル及びＣｕが除去されることにより、ビア４８ａ及び配線５０ａが形成される（ステップＳ１４８）。なお、ここで形成される最上層の配線５０ａは、他の配線４２ａ及び補強配線３４ａ、２６ａの形状とは異なり、その直上に形成されるパッド４と同様の平面パターンとされる。

次に、ＳｉＮ膜及びＳｉＯ_２膜等の積層膜により構成される絶縁膜５２ａが形成される（ステップＳ１５０）。次に、絶縁膜５２ａがパターニングされ、パッド４の形成部分に開口が形成される（ステップＳ１５２）。次に、開口部分にパッド４が形成される（ステップＳ１５４）。具体的には、まず、スパッタ法により、膜厚800nmのアルミ膜が全面に形成される。その後、所望のパッド構造にフォトリソグラフィ及びドライエッチングにより加工されることにより、パッド４が形成される。その後必要に応じてパッシベーション膜の堆積及びパッド４部分の開口などが行われ、ポリミドによる保護層が形成される。さらに、パッド４部分上のポリミドが開口され、実施の形態１の半導体装置が製造される。

なお、以上の製造方法においては、１のパッド４下部の構造のみを図示して説明したが、各層にビアあるいは配線を形成するそれぞれの工程において、パッド４開口下部領域以外の部分には、必要なビア及び配線が同時に形成されている。

以上説明したように、実施の形態１における構造では、補強ビア２４ａ、３２ａ及びビア４０ａ、４８ａのパターンは、押し込み方向に対する強度確保の観点から各パッド４開口下部領域内で許容される占有率の範囲内で、かつ、同時に形成される同一層内の他のパターンとのパターン形状を考慮して許容される範囲内で、チップエッジ６に垂直な方向における占有率が最大になるように配置されている。従って、レジン収縮や膨張、ワイヤボンディング時の引っ張り等、チップエッジ６に対して垂直な方向に大きく働く力対して耐性の強い構造とすることができる。従って、押し込み方向に対する耐性劣化を最小限に抑えつつ、チップエッジ６に対して垂直方向の力に対する耐性の強い半導体装置を得ることができる。従って、信頼性の高い半導体装置を得ることができる。

なお、実施の形態１においては、ＳｉＯ_２膜１６上に、２層のLow-k膜２２ａ、３０ａの層と、２層の絶縁膜３８ａ、４６ａの層とが積層された構造を図示して説明した。しかし、この発明はこれに限るものではなく、Low-k膜あるいは絶縁膜が１層のもの、あるいは３層以上に積層されたものであってもよい。この場合、図３のフローチャートのステップＳ１１０〜Ｓ１１８あるいはステップＳ１３０〜Ｓ１３８の工程を繰り返し実行することにより、所望の積層数とすることができる。

また、実施の形態１においては、全てのLow-k膜２２ａ、３０ａのそれぞれに、補強ビア２４ａ、３２ａ及び補強配線２６ａ、３４ａからなる補強パターンが形成される場合について説明した。しかし、この発明はこれに限るものではなく、複数のLow-k膜が積層されている場合に、少なくともいずれか１層のパッド４開口下部領域に、補強ビア及び補強配線からなる補強パターンを形成し、他の層のパッド４開口下部領域には、例えば、従来通りのパターンを形成したものなどであってもよい。

また、実施の形態１において説明した各膜の種類、膜厚及び製造方法は、この発明を拘束するものではない。これらは、形成する半導体チップに応じて適宜選択し得るものであり、この発明においては、上記のようなLow-k膜２２ａ、３０ａの層に設けた補強パターンが、Low-k膜等の機械的強度の弱い膜の各パッド４開口下部領域に形成されているものであれば、他の膜が選択され、他の膜厚、他の製造方法により形成されているものであってもよい。

また、この発明において補強パターンの構成は、図２の配置に限るものではない。補強パターンは、半導体チップのサイズとこれに伴うパッド開口下部領域の大きさ、Low-k膜の強度等により適宜変更しうるものである。この発明において補強パターンは、押し込み方向に対する強度確保の観点から各パッド開口下部領域内で許容される占有率の範囲内で、かつ、同時に形成される同一層内の他のパターンとのパターン形状を考慮して許容される範囲内で、チップエッジ６に垂直な方向における占有率が、チップエッジ６方向よりも大きくなるように配置されたものであればよい。

なお、例えば実施の形態１において、Low-k膜２２ａ、３０ａは、それぞれこの発明の「第１絶縁膜」に該当し、図２のチップエッジ６は、図２に示すパッド４に対する、この発明の「所定のチップエッジ部分」に該当する。また、例えば、Low-k膜２２ａの層の補強ビア２４ａを有する補強パターンおよび、Low-k膜３０ａの層の補強ビア３２ａを有する補強パターンは、この発明の「補強パターン」に該当する。

実施の形態２．
図１０は、この発明の実施の形態２における半導体装置のパッド開口下部領域付近の構造を説明するための模式図である。図１０（ａ）は、主にパッド開口下部領域の配線とビアの配置を正面から透視して表し、図１０（ｂ）は、図１０（ａ）におけるＢ−Ｂ´方向の断面を表す。図１０の半導体装置は、図２の半導体装置と、上層のＳｉＯ_２膜３８ａ、４６ａ及びＳｉＣ膜４４ａに代えて、絶縁膜６０ｂが形成されている点、絶縁膜５２ａに代えて、絶縁膜６６ｂが形成されている点、及び絶縁膜６０ｂ中に、ビア４０ａ、４８ａ及び配線４２ａ、５０ａを有さず、配線６２ｂ及びビア６４ｂを有している点を除き、図２の半導体装置と同様の構造を有する。

具体的に、図１０の半導体装置は、図２の半導体装置と同様に、Ｓｉ基板１２上に熱酸化膜１４を介してＳｉＯ_２膜１６が形成され、ＳｉＯ_２膜１６にはＣｕ配線１８ｂが形成されている。Ｃｕ配線１８ｂが形成されたＳｉＯ_２膜１６上には、ＳｉＣ膜２０ｂを介して、Low-k膜２２ｂが形成されている。Low-k膜２２ｂの層には、補強ビア２４ｂとこれに接続する補強配線２６ｂとからなる補強パターンが形成されている。同様に、Low-k膜２２ｂ上には、ＳｉＣ膜２８ｂを介してLow-k膜３０ｂが形成されている。Low-k膜３０ｂの層には、同様に補強パターンとして補強ビア３２ｂとこれに接続する補強配線３４ｂが形成されている。補強パターンは、図２の半導体装置と同様の配列を有する。

Low-k膜３０ｂ上には、ＳｉＣ膜３６ｂを介して、絶縁膜６０ｂが形成されている。絶縁膜６０ｂは、誘電率kが3.5以上の膜であり、図２のＳｉＯ_２膜３８ｂ、４６ｂの層に代えて形成されたものである。なお、図１０では、絶縁膜６０ｂを１層に図示しているが、２層以上に積層されたものであってもよい。絶縁膜６０ｂは、全体で1000nm以上の膜厚を有する。絶縁膜６０ｂには、他の部分と電気的に接続する配線６２ｂが形成されている。配線６２ｂにはビア６４ｂが形成されている。また、各パッド４上には、絶縁膜６６ｂが形成され、パッド４上に開口６８ｂが形成されている。配線６２ｂとビア６４ｂとは、パッド４開口６８ｂの下部の領域には形成されておらず、パッド４開口下部領域以外の部分に形成されている。パッド４との電気的接続は、ビア６４ｂ及び配線６２ｂを介して確保されている。

図１０の半導体装置は、図３に示すフローチャートに従って製造することができる。但し、ステップＳ１３４〜Ｓ１３８、Ｓ１４４〜Ｓ１４８のビア形成、配線形成の工程においては、パッド４の開口下部領域には、ビア及び配線は形成されず、他の部分の必要な位置に必要なビアあるいは配線が形成される。また、この工程において、同時に、配線６２ｂ、６４ｂは形成される。これにより図１０の半導体装置を製造することができる。

以上説明したように、図１０の半導体装置においても、実施の形態１と同様に、Low-k膜２２ｂ中には、補強ビア２４ｂと補強配線２６ｂとからなる補強パターンが形成され、Low-k膜３０ｂ中には、補強ビア３２ｂと補強配線３４ｂとからなる補強パターンが形成されている。この補強パターンにより、図１０の半導体装置においては、チップエッジ６に対して垂直な方向の力に対する強度も確保されている。また、図１０に示す半導体装置において、絶縁膜６０ｂは、誘電率ｋが3.5以上の機械的な強度の強い膜である。また、絶縁膜６０ｂのパッド４開口下部領域には、配線やビアが形成されていない。従ってパッド開口下部領域の配線やビアを許容される占有率の最大値にまで増加させた場合でも、押し込み方向に強い構造を確保することができる。従って、実施の形態２の構造によれば、レジン収縮、膨張やワイヤボンディング時の引っ張り方向の力に対する耐性を確保すると共に、インラインテストやプローブテスト等における押し込み方向の力に対する耐性をより確実に確保することができる。

なお、例えば、実施の形態２において、Low-k膜２２ｂ、３０ｂは、それぞれこの発明の「第１絶縁膜」に該当し、図１０のチップエッジ６は、図１０に示すパッド４に対する、この発明の「所定のチップエッジ部分」に該当する。また、例えば、Low-k膜２２ｂの層の補強ビア２４ｂを有する補強パターンおよび、Low-k膜３０ｂの層の補強ビア３２ｂを有する補強パターンは、この発明の「補強パターン」に該当する。また、例えば、絶縁膜６０ｂは、この発明の「第２絶縁膜」に該当する。

実施の形態３．
図１１は、この発明の実施の形態３における半導体装置のパッド開口下部領域付近の構造を説明するための模式図である。図１１（ａ）は、主にパッド開口下部領域の配線とビアの配置を正面から透視して表し、図１１（ｂ）は、図１１（ａ）におけるＢ−Ｂ´方向の断面、図２（ｃ）は、図２（ａ）におけるＣ−Ｃ´方向の断面を表す。図１１に示す半導体装置は、図２に示す半導体装置のビア４０ａ、４８ａ及び配線４２ａ、５０ａに代えて、タングステンからなる補強パターン７０、７２を有する点を除き、図２の半導体装置と同様の構造を有する。

具体的に、図１１の半導体装置は、図２の半導体装置と同様に、Ｓｉ基板１２上に熱酸化膜１４を介してＳｉＯ_２膜１６が形成され、Ｃｕ配線１８ｃが形成されている。Ｃｕ配線１８ｃが形成されたＳｉＯ_２膜１６上には、ＳｉＣ膜２０ｃを介して、Low-k膜２２ｃが形成され、さらに、ＳｉＣ膜２８ｃを介してLow-k膜３０ｃが形成されている。Low-k膜２２ｃ、３０ｃの層には、それぞれ補強パターンが形成されている。また、Low-k膜３０ｃ上には、ＳｉＣ膜３６ｃを介してＳｉＯ_２膜３８ｃが形成されている。またＳｉＯ_２膜３８ｃ上には、ＳｉＣ膜４４ｃを介してＳｉＯ_２膜４６ｃが形成されている。

また、ＳｉＯ_２膜３８ｃの層及びＳｉＯ_２膜４６ｃの層のパッド４開口下部領域には、タングステンからなる補強パターン７０、７２がそれぞれ形成されている。具体的に、ＳｉＣ膜３６ｃ及びＳｉＯ_２膜３８ｃを貫通して、下部において補強配線３４ｃに接続する、タングステンのビアからなる補強パターン７０が形成されている。また、ＳｉＣ膜４４ｃ及びＳｉＯ_２膜４６ｃを貫通して、下部において補強パターン７０に接続する補強パターン７２が形成されている。

Low-k膜２２ｃ、３０ｃの層に形成される補強パターンの構造は、図２の半導体装置と同様である。具体的には、図１１に示すように、押し込み方向の力に対する耐性と同一の層の他のパターン形状とから許容される範囲で、各パッド開口下部領域内でチップエッジ６に対して垂直な方向にビアの占有率が最大となるように配列されている。また、ＳｉＯ_２膜３８ｃ、４６ｃの層に形成される補強パターン７０及び７２は、上面から見た場合に、補強ビア２４ｃ、３２ｃと同一の形状で、同様に配列されている。すなわち、押し込み方向の力に対する耐性と同一の層の他のパターン形状とから許容される範囲で、各パッド開口下部領域内でチップエッジ６に対して垂直な方向にビアの占有率が最大となるように配列されている。

ここで補強パターン７０、７２に用いられるタングステンは、ＣｕやＡｌに比べて硬度が強い材料である。従って、タングステンのビアからなる補強パターン７０、７２を形成することにより、パッド４開口下部領域の機械的強度を高めることができる。また、補強パターン７０、７２の配列は、他の補強ビアの配列と同じである。すなわち、各パッド４開口下部領域内において許される範囲で、チップエッジ６に垂直な方向に最大の占有率となるように考慮されて配列されている。従って、図１１の半導体装置の構造によれば、引き剥がし方向や平行方向の力に対する耐性を高めると共に、押し込み方向に対する力に対する耐性を確保することができる。

図１２は、この発明の実施の形態３における半導体装置の製造方法を説明するためのフローチャートである。また、図１３及び図１４は、半導体装置の製造過程における状態を説明するための断面模式図である。但し、図１３及び図１４は、図１１（ｂ）に対応する断面のみを表している。図１２におけるフローチャートは、図３のフローチャートのステップＳ１３６、Ｓ１４６を実行せず、ステップＳ１３８、Ｓ１４８のＣｕ配線形成に代えて、タングステンのビアを形成する点を除き、図３のフローチャートと同一である。

具体的に、図１３を参照して、ステップＳ１０２〜Ｓ１２８と同様の手法によりＳｉ基板１２上に各層の絶縁膜が形成され、またLow-k膜２２ｃ、３０ｃ中には、補強パターンが形成された後（ステップＳ３０２〜Ｓ３２８）、Low-k膜３０ｃ上に、ＳｉＣ膜３６ｃを介して、ＳｉＯ_２膜３８ｃが形成される（ステップＳ３３０、Ｓ３３２）。その後、ＳｉＯ_２膜３８ｃ及びＳｉＣ膜３６ｃを貫通するように、補強ビア２４ｃ及び３２ｃと同じ位置に、ホールが形成される（ステップＳ３３４）。次に、補強パターン７０の形成を行う（ステップＳ３３６）。具体的には、タングステンがＷ−ＣＶＤ法（Chemical Vapor Deposition）によりホール内に埋め込まれる。その後ＣＭＰによって不要な部分のタングステンが除去され補強パターン７０が形成される。

同様に、図１４を参照して、ＳｉＯ_２膜３８ｃ上にＳｉＣ膜４４ｃ、ＳｉＯ_２膜４６ｃが順に堆積される（ステップＳ３３８、Ｓ３４０）。その後、ＳｉＯ_２膜４６ｃ、ＳｉＣ膜４４ｃを貫通するように、補強パターン７０と同じ位置に、ホールが形成される（ステップＳ３４２）。このビアホールに、タングステンが埋め込まれて、ＣＭＰにより不要な部分が除去されることにより、タングステンのビアからなる補強パターン７２が形成される（ステップＳ３４４）。その後、ステップＳ１５０〜Ｓ１５４と同様にして、パッド４が形成され、図１１に示す半導体装置が製造される。

以上説明したように、実施の形態３の半導体装置によれば、上層のＳｉＯ_２膜３８ｃ、４６ｃの層にタングステンのビアからなる補強パターン７０、７２が形成される。この補強パターンは、Low-k膜２２ｃ、３０ｃ中の補強ビア２４ｃ、３２ｃと同様に、半導体チップ２のチップエッジ６に対して垂直方向に、占有率が許容範囲内で最大となるように配置されている。従って、レジン収縮、膨張や、ワイヤボンディングにおける引張り等による耐性を強化することができる。また、硬質であるタングステン材料を補強パターン７０、７２中に用いることにより、プロービング時に押込み方向にかかる力に対する耐性をも強めることができる。

なお、例えば実施の形態３において、Low-k膜２２ｃ、３０ｃは、それぞれこの発明の「第１絶縁膜」に該当し、図１１のチップエッジ６は、図１１に示すパッド４に対する、この発明の「所定のチップエッジ部分」に該当する。また、例えば、Low-k膜２２ｃの層の補強ビア２４ｃを有する補強パターンおよび、Low-k膜３０ｃの層の補強ビア３２ｃを有する補強パターンは、この発明の「補強パターン」に該当する。また、ＳｉＯ_２膜３８ｃおよび４６ｃは、この発明の「第３絶縁膜」に該当し、補強パターン７０および７２は、「タングステンからなる補強ビア」に該当する。

実施の形態４．
図１５は、この発明の実施の形態４における半導体装置のパッド開口下部領域付近の構造を説明するための模式図である。図１５（ａ）は、主にパッド開口下部領域の配線とビアの配置を正面から透視して表し、図１５（ｂ）は、図１５（ａ）におけるＢ−Ｂ´方向の断面、図１５（ｃ）は、図１５（ａ）におけるＣ−Ｃ´方向の断面を表す。図１５に示す半導体装置は、Low-k膜２２ｄ、３０ｄ層中の補強パターンの配列が異なる点を除き、図２の半導体装置と同様の構造を有する。

具体的に、図１５に示す半導体装置は、図２の半導体装置と同様に、Ｓｉ基板１２上に熱酸化膜１４、ＳｉＯ_２膜１６、ＳｉＣ膜２０ｄ、Low-k膜２２ｄ、ＳｉＣ膜２８ｄ、Low-k膜３０ｄ、ＳｉＣ膜３６ｄ、ＳｉＯ_２膜３８ｄ、ＳｉＣ膜４４ｄ、ＳｉＯ_２膜４６ｄが順に積層されて構成されている。ＳｉＯ_２膜１６にはＣｕ配線１８ｄが形成されている。Low-k膜２２ｄの層には、補強ビア２４ｄと補強配線２６ｄとからなる補強パターンが形成され、Low-k膜３０ｄの層には、補強ビア３２ｄと補強配線３４ｄとからなる補強パターンが形成されている。ＳｉＯ_２膜３８ｄの層には、ビア４０ｄ及び配線４２ｄが形成され、ＳｉＯ_２膜４６ｄの層には、ビア４８ｄ及び配線５０ｄが形成されている。配線５０ｄに接続する位置に、パッド４が形成されている。

図１５（ａ）に示すように、上方から見ると補強配線は２６ｄ、３４ｄ及び配線４２ｄは、各パッド４の開口下部領域内に、チップエッジ６に対して垂直な方向の配線の占有率を高くなるように配置されている。ここで、パッド４開口下部領域内の配線の配置においても、押し込み方向に対する強度と、他の部分の配線形状による制限がある。従って、図１５の半導体装置においては、補強配線２６ｄ等は、許容される範囲内で、チップエッジ６に対して垂直な方向の配線の占有率を高くしている。これにより、各パッド４開口下部領域において、押し込み方向の力に対する耐性を保ちつつ、チップエッジ６に対して垂直な方向の力に対する耐性が高められている。

また、個々の補強配線２６ｄ、３４ｄまたは配線４２ｄのそれぞれに接続する、補強ビア２４ｄ、３２ｄ、またはビア４０ｄ、４８ｄが配列されている。ここで、１の補強ごとに見ると、ビア４０ｄあるいは４８ｄの垂直、水平方向の占有率は同じである。しかし、図１５の半導体装置では、各パッド４開口下部領域内の配線の数が、チップエッジ６に垂直な方向に多く配置されている。その結果、各パッド４の開口下部領域全体で比較すると、補強ビア２４ｄ、３２ｄまたはビア４０ｄ、４８ｄの数もチップエッジ６に対して垂直な方向に密度が大きくなるような構造となっている。

このように、配線層の配線の占有密度を、チップエッジ６に垂直な方向に、許容範囲内で最大となるように配置することにより、よりチップエッジ６に垂直な方向の力に対する強度の強い構造とすることができる。また、実施の形態１で説明したように、配線密度を許容範囲内とすることにより押し込み方向の強度を考慮して、パターン占有率は許容範囲内に収められている。従って、押し込み方向の力に対する強度を確保しつつ、チップエッジ６に垂直な方向に対する強度を重点的に強めることができる。従って、プロービングにおける耐性を高めると同時に、レジン収縮や膨張、ワイヤボンディング時の引っ張り等、チップエッジ６に対して垂直な方向に大きく働く力対して耐性の強い構造とすることができ、信頼性の高い半導体装置を得ることができる。

なお、図１５の半導体装置は、図３のステップＳ１１４、Ｓ１１６、Ｓ１２４、Ｓ１２６、Ｓ１３４、Ｓ１３６、Ｓ１４４、及びＳ１４６のフォトリソグラフィにおいて使用するマスクパターンを、図１５のビア及び配線の構造に対応したものに変更することで、図３の手法と同様の手法により製造することができる。

また、実施の形態４においては、図１５の半導体装置のような構造の補強パターンがLow-k膜２２ｄ、３０ｄに形成されたものであれば、上部の配線等は他の構造であっても、チップエッジ６に垂直な方向にかかる力に対する耐性を確保することができる。

図１６は、この発明の実施の形態４における他の半導体装置のパッド開口下部領域付近の構造を説明するための模式図である。図１６（ａ）は、主にパッド開口下部領域の配線とビアの配置を正面から透視して表し、図１６（ｂ）は、図１６（ａ）におけるＢ−Ｂ´方向の断面を表す。図１６に示す半導体装置は、図１５のLow-k膜３０ｄの層上に、ＳｉＯ_２膜３８ｄ、ＳｉＣ膜４４ｄ、ＳｉＯ_２膜４６ｄの層に代えて、絶縁膜６０ｄが形成され、絶縁膜６０ｄ中に、配線６２ｄ及びビア６４ｄが形成されている点を除き、図１５の半導体装置のパッド４開口下部領域の構造と同じ構造を有する。

具体的に、図１６の半導体装置のLow-k膜２２ｄ、３０ｄの層には、図１５の半導体装置と同様の補強パターンが形成されている。また、図１０の半導体装置と同様に、パッド４下には、誘電率kが3.5以上の絶縁膜６０ｄが形成されている。絶縁膜６０ｄ中には、配線６２ｄと、これに接続するビア６４ｄとが形成されている。配線６２ｄとビア６４ｄとは、パッド４開口下部領域以外の部分において、パッド４に接続するように形成されている。

このように構成することにより、図１６の半導体装置においては、実施の形態２において説明したように、チップエッジ６に垂直な方向に対する耐性を高めると共に、押し込み方向の力に対する耐性を確保することができ、プロービングにおけるパッド４開口下部領域での形状劣化を抑えることができる。

また、図１５の半導体装置の、Low-k膜２２ｄ、３０ｄの層中の補強パターンの構造と、実施の形態３において説明した、絶縁膜中にタングステンのビアによる補強パターン７０、７２を組み合わせたものでもよい。具体的に、このような半導体装置においては、図１５のLow-k膜３０ｄ上のＳｉＣ膜３６ｄ、ＳｉＯ_２膜３８ｄを貫通するように、タングステンのビアからなる補強パターン７０が形成され、ＳｉＣ膜４４ｄ、ＳｉＯ_２膜４６ｄを貫通して、補強パターン７０に接続するように補強パターン７２が形成される。補強パターン７０、７２は、上方から見た場合に、Low-k膜２２ｄ、３０ｄ中の補強ビア２４ｄ、３２ｄと同一の形状、配列で配置される。

このように実施の形態４のLow-k膜２２ｄ、３０ｄ中の補強パターンの補強構造と、実施の形態３のタングステンの補強パターン７０、７２とによる補強構造とを組み合わせることにより、チップエッジ６に対して垂直な方向にかかる力に対する耐性を高めつつ、押し込み方向の力に対する強度を確保することができる。

実施の形態５．
図１７は、この発明の実施の形態５における半導体装置のパッド開口下部領域付近の構造を説明するための模式図である。図１７（ａ）は、主にパッド開口下部領域の配線とビアの配置を正面から透視して表し、図１７（ｂ）は、図１７（ａ）におけるＢ−Ｂ´方向の断面、図１７（ｃ）は、図１７（ａ）におけるＣ−Ｃ´方向の断面を表す。図１７に示す半導体装置は、図２の半導体装置のビアの配列と、図１５の半導体装置の配線の配列を組み合わせたものである。すなわち、図１７の半導体装置において、補強配線２６ｅは、各パッド４開口下部領域内に、チップエッジ６に対して垂直な方向に、占有率が大きくなるように配置されている。また、１つの補強配線２６ｅ中に接続する補強ビア２４ｅも、チップエッジ６に対して垂直な方向に占有率が大きくなるように配置されている。また、Low−k膜２２ｅより上層のLow-k膜３０ｅの層にも同様の補強パターンが形成されている。また、ＳｉＯ_２膜３８ｅの層のビア４０ｅ及び配線４２ｅも上方から見た場合に、補強ビア２４ｅ、補強配線２６ｅと同様の形状及び配列で形成されている。また、ＳｉＯ_２膜４６ｅの層には、ビア４０ｅと同様の形状、配列のビア４８ｅが形成されている。また、このビア４８ｅに接続してパッド４と同様の平面構造を有する配線５０ｅが形成されている。

このように、図１７の構造によれば、チップエッジ６に対して垂直な方向に、ビアの占有率及び配線の占有率が、共に高くなるように形成されている。従って、チップエッジ６に垂直な方向の力に対しての耐性をより高く確保した半導体装置を得ることができる。また、チップエッジ６方向に対する配線及びビアの占有率は、垂直方向の占有率より小さくなるように配置することで、全体の占有率が許容範囲に抑えられている。従って、チップ押し込み方向に対する耐性を弱めることなく、チップエッジ６に対して垂直な方向のストレスに強い半導体装置を確保することができる。

なお、図１７の半導体装置は、図３のステップＳ１１４、Ｓ１１６、Ｓ１２４、Ｓ１２６、Ｓ１３４、Ｓ１３６、Ｓ１４４、及びＳ１４６のフォトリソグラフィにおいて使用するマスクパターンを、図１７のビア及び配線の構造に対応したものに変更することで、図３の手法と同様の手法により製造することができる。

また、実施の形態５においては、図１７の半導体装置のような構造の補強パターンがLow-k膜２２ｅ、３０ｅに形成されたものであれば、上部の配線等は他の構造であっても、チップエッジ６に垂直な方向にかかる力に対する耐性を確保することができる。

図１８は、この発明の実施の形態５における他の半導体装置のパッド開口下部領域付近の構造を説明するための模式図である。図１８（ａ）は、主にパッド開口下部領域の配線とビアの配置を正面から透視して表し、図１８（ｂ）は、図１８（ａ）におけるＢ−Ｂ´方向の断面を表す。図１８に示す半導体装置は、図１７のLow-k膜３０ｅの層上に、ＳｉＯ_２膜３８ｅ、ＳｉＣ膜４４ｅ、ＳｉＯ_２膜４６ｅに代えて、絶縁膜６０ｅが形成され、絶縁膜６０ｅ中に、配線６２ｅ及びビア６４ｅが形成されている点を除き、図１７の半導体装置のパッド４開口下部領域と同じ構造を有する。

具体的に、図１８の半導体装置のLow-k膜２２ｅ、３０ｅの層には、図１７の半導体装置と同様の補強パターンが形成されている。また、実施の形態２と同様に、パッド４下には、誘電率kが3.5以上の絶縁膜６０ｅが形成されている。絶縁膜６０ｅ中には、配線６２ｅと、これに接続するビア６４ｅとが形成されている。また、各パッド４上には、絶縁膜６６ｅが形成され、パッド４上に開口６８ｅが形成されている。配線６２ｅとビア６４ｅとは、パッド４開口下部領域には形成されておらず、パッド４開口下部領域以外の部分に形成されている。パッド４との電気的接続は、配線６２ｅ及びビア６４ｅを介して確保されている。

以上のように構成することにより、図１８の半導体装置においては、実施の形態２において説明したように、チップエッジ６に垂直な方向に対する耐性を高めると共に、押し込み方向の力に対する耐性を確保することができ、プロービングにおけるパッド４開口下部領域での形状劣化を抑えることができる。

また、図１７の半導体装置の、Low-k膜２２ｅ、３０ｅの層中の補強パターンの構造と、実施の形態３において説明した、絶縁膜中にタングステンのビアによる補強パターンを組み合わせたものでもよい。具体的に、このような半導体装置においては、図１７のLow-k膜３０ｅ上のＳｉＣ膜３６ｅ、ＳｉＯ_２膜３８ｅを貫通するように、タングステンのビアからなる補強パターン７０が形成され、ＳｉＣ膜４４ｅ、ＳｉＯ_２膜４６ｅを貫通して、補強パターン７０に接続するように補強パターン７２が形成される。補強パターン７０、７２は、上方から見た場合に、Low-k膜２２ｅ、３０ｅの層の補強ビア２４ｅ、３２ｅと同一の形状、配列で配置される。

このように実施の形態５のLow-k膜２２ｅ、３０ｅ中の補強パターンの補強構造と、実施の形態３において説明したタングステンのビアからなる補強パターン７０、７２とによる補強構造とを組み合わせることにより、チップエッジ６に対して垂直な方向にかかる力に対する耐性をさらに高めつつ、押し込み方向の力に対する強度をより強く確保することができる。

実施の形態６．
図１９は、この発明の実施の形態６における半導体装置のパッド開口下部領域付近の構造を説明するための模式図である。図１９（ａ）は、主にパッド開口下部領域の配線とビアの配置を正面から透視して表し、図１９（ｂ）は、図１９（ａ）におけるＢ−Ｂ´方向の断面、図１９（ｃ）は、図１９（ａ）におけるＣ−Ｃ´方向の断面を表す。図１９の半導体装置は、図２の半導体装置と補強ビアの形状及び配置が異なる点を除き図２の半導体装置と同じものである。

具体的に、図１９の半導体装置において、補強ビア２４ｆは、上方から見た場合にチップエッジ６に対して垂直な方向に長辺を有する長方形の形状である。また補強ビア２４ｆの長辺の長さは、補強配線２６ｆの一辺の長さと同じ長さである。一方、補強ビア２４ｆの短辺の長さは、図２の補強ビア２４ａの一辺の長さと同じである。補強配線２６ｆの形状は図２の補強配線２６ａと同じである。

また、同様の補強パターンが、Low-k膜３０ｆの層にも同様に形成されている。また、ＳｉＯ_２膜３８ｆの層には、上面から見た場合に補強ビア２４ｆを同じ形状のビア４０ｆが、補強ビア２４ｆと同じパターンで配列されている。また、補強ビア４０ｆに接続して、補強配線２６ｆと同じ形状の配線４２ｆが、同じパターンで配列されている。同様に、ＳｉＯ_２膜４６ｆの層には、ビア４０ｆと同じ形状で形成され配置されている。ビア４０ｆに接続して、パッド４に接続する平面パターンの配線５０ｆが形成されている。

以上のように、実施の形態６においては、補強ビア２４ｆの形状をチップエッジ６に垂直な方向に長い長方形として、チップエッジ６に垂直な方向のビアの占有率を高く確保している。一方、チップエッジ６方向に水平な方向のビアの辺は長いものとせず、パッド４開口下部領域における全体のビアの占有率が高くなるのを抑えている。従って、図１９に示す半導体装置によれば、押し込み方向の強度を確保しつつ、チップエッジ６に垂直な方向の力に対する耐性を大きく確保することができる。

なお、図１９の半導体装置は、図３のステップＳ１１４、Ｓ１１６、Ｓ１２４、Ｓ１２６、Ｓ１３４、Ｓ１３６、Ｓ１４４、及びＳ１４６のフォトリソグラフィにおいて使用するマスクパターンを、図１９のビア及び配線の構造に対応したものに変更することで、図３の手法と同様の手法により製造することができる。

また、実施の形態６においては、図１９の半導体装置のような構造の補強パターンがLow-k膜２２ｆ、３０ｆに形成されたものであれば、上部の配線等は他の構造であっても、チップエッジ６に垂直な方向にかかる力に対する耐性を確保することができる。

図２０は、この発明の実施の形態６における他の半導体装置のパッド開口下部領域付近の構造を説明するための模式図である。図２０（ａ）は、主にパッド開口下部領域の配線とビアの配置を正面から透視して表し、図２０（ｂ）は、図２０（ａ）におけるＢ−Ｂ´方向の断面を表す。図２０に示す半導体装置は、ＳｉＯ_２膜３８ｆ、ＳｉＣ膜４４ｆ、ＳｉＯ_２膜４６ｆの層に代えて、絶縁膜６０ｆが形成され、絶縁膜６０ｆ中に、配線６２ｆ及びビア６４ｆが形成されている点を除き、図１９の半導体装置のパッド４開口下部領域と同じ構造を有する。

具体的に、図２０の半導体装置のLow-k膜２２ｆ、３０ｆの層には、図１９の半導体装置と同様の補強パターンが形成されている。また、図１０の半導体装置と同様に、パッド４下には、誘電率kが3.5以上の絶縁膜６０ｆが形成されている。絶縁膜６０ｆ中には、配線６２ｆと、これに接続するビア６４ｆとが形成されている。また、各パッド４上には、絶縁膜６６ｆが形成され、パッド４上に開口６８ｆが形成されている。配線６２ｆとビア６４ｆとは、パッド４開口６８ｆの下部領域には形成されておらず、パッド４開口下部以外の部分に形成されている。パッド４との電気的接続は、配線６２ｆ及びビア６４ｆを介して確保されている。

以上のように構成することにより、図２０の半導体装置においては、実施の形態２において説明したように、チップエッジ６に垂直な方向に対する耐性を高めると共に、押し込み方向の力に対する耐性を確保することができ、プロービングにおけるパッド４開口下部領域での形状劣化を抑えることができる。

また、図１９の半導体装置の、Low-k膜２２ｆ、３０ｆの層中の補強パターンの構造と、実施の形態３において説明した、絶縁膜中にタングステンのビアによる補強パターンを組み合わせたものでもよい。具体的に、このような半導体装置においては、図１９のLow-k膜３０ｆ上のＳｉＣ膜３６ｆ、ＳｉＯ_２膜３８ｆを貫通するように、タングステンのビアからなる補強パターン７０が形成され、ＳｉＣ膜４４ｆ、ＳｉＯ_２膜４６ｆを貫通して、補強パターン７０に接続するように補強パターン７２が形成される。補強パターン７０、７２は、上方から見た場合に、Low-k膜２２ｆ、３０ｆの層の補強ビア２４ｆ、３２ｆと同一の形状、配列で配置される。

このように実施の形態６のLow-k膜２２ｆ、３０ｆ中の補強パターンの補強構造と、実施の形態３において説明したタングステンのビアからなる補強パターン７０、７２とによる補強構造とを組み合わせることにより、チップエッジ６に対して垂直な方向にかかる力に対する耐性をさらに高めつつ、押し込み方向の力に対する強度をより強く確保することができる。

実施の形態７．
図２１は、この発明の実施の形態７における半導体装置のパッド開口下部領域付近の構造を説明するための模式図である。図２１（ａ）は、主にパッド開口下部領域の配線とビアの配置を正面から透視して表し、図２１（ｂ）は、図２１（ａ）におけるＢ−Ｂ´方向の断面、図２１（ｃ）は、図２１（ａ）におけるＣ−Ｃ´方向の断面を表す。図２１の半導体装置は、各絶縁膜中に形成された配線及びビアの形状が異なる点を除き、図２に示す半導体装置と同様の構成を有する。

具体的に、図２１の半導体装置の補強配線２６ｇは、上方から見た場合に、チップエッジ６に垂直な方向に長辺を有する長方形の形状を有する。また、図２の補強配線２６ａの一辺の長さと、図２１の補強配線２６ｇの短辺の長さが同一である。補強配線２６ｇは、各パッド４開口下部領域内に、チップエッジ６に対して垂直な方向に２列、水平な方向に３列の合計６個が配置されている。チップエッジ６に垂直な方向の配線の長さは長く確保され、チップエッジ６に垂直な方向に対する配線の占有率は大きなものとなっている。

また、１の補強配線２６ｇに接続する補強ビア２４ｇは、補強配線２６ｇの長辺側に４つ、短辺側に２列配置されている。パッド４開口下部領域全体でみると、補強ビア２４ｇは、チップエッジ６に対して垂直な方向に８列、チップエッジ６方向に６列の合計４８個が配置されている。このため、補強ビア２４ｇについてもチップエッジ６に垂直な方向に対する占有率が大きくなるように配列されている。

また、Low-k膜２２ｇより上層の、Low-k膜３０ｇの層にも同様の構成の補強パターンが形成されている。さらに、Low-k膜３０ｇ上のＳｉＯ_２膜３８ｇの層についても、上面から見た場合に、補強ビア２４ｇ、補強配線２６ｇと同様の形状、配列で、ビア４０ｇ、配線４２ｇが形成されている。パッド４直下のＳｉＯ_２膜４６ｇの層には、ビア４０ｇと同様の形状及び配列でビア４８ｇが形成されているが、最上の配線５０ｇのみ、パッド４と同様の平面の形状に形成されている。

なお、図２１の半導体装置は、図３のステップＳ１１４、Ｓ１１６、Ｓ１２４、Ｓ１２６、Ｓ１３４、Ｓ１３６、Ｓ１４４、及びＳ１４６のフォトリソグラフィにおいて使用するマスクパターンを、図２１のビア及び配線の構造に対応したものに変更することで、図３の手法と同様の手法により製造することができる。

また、実施の形態７においては、図２１の半導体装置のような構造の補強パターンがLow-k膜２２ｇ、３０ｇに形成されたものであれば、上部の配線等は他の構造であっても、チップエッジ６に垂直な方向にかかる力に対する耐性を確保することができる。

図２２は、この発明の実施の形態７における他の半導体装置のパッド開口下部領域付近の構造を説明するための模式図である。図２２（ａ）は、主にパッド開口下部領域の配線とビアの配置を正面から透視して表し、図２２（ｂ）は、図２２（ａ）におけるＢ−Ｂ´方向の断面を表す。図２２に示す半導体装置は、図２１のLow-k膜３０ｇの層上に、ＳｉＯ_２膜３８ｇ、ＳｉＣ膜４４ｇ、ＳｉＯ_２膜４６ｇの層に代えて、絶縁膜６０ｇが形成され、絶縁膜６０ｇ中に、配線６２ｇ及びビア６４ｇが形成されている点を除き、図２１の半導体装置のパッド４開口下部領域と同じ構造を有する。

具体的に、図２２の半導体装置のLow-k膜２２ｇ、３０ｇの層には、図１９の半導体装置と同様の補強パターンが形成されている。また、実施の形態２と同様に、パッド４下には、誘電率kが3.5以上の絶縁膜６０ｇが形成されている。絶縁膜６０ｇ中には、配線６２ｇと、これに接続するビア６４ｇとが形成されている。また、各パッド４上には、絶縁膜６６ｇが形成され、パッド４上に開口６８ｇが形成されている。配線６２ｇとビア６４ｇとは、パッド４開口下部領域には形成されておらず、パッド４開口下部領域以外の部分に形成されている。パッド４との電気的接続は、配線６２ｇ及びビア６４ｇを介して確保されている。

以上のように構成することにより、図２２の半導体装置においては、実施の形態２において説明したように、チップエッジ６に垂直な方向に対する耐性を高めると共に、押し込み方向の力に対する耐性を確保することができ、プロービングにおけるパッド４開口下部領域での形状劣化を抑えることができる。

また、図２１の半導体装置の、Low-k膜２２ｇ、３０ｇの層中の補強パターンの構造と、実施の形態３において説明した、絶縁膜中にタングステンのビアによる補強パターンを組み合わせたものでもよい。具体的に、このような半導体装置においては、図１９のLow-k膜３０ｇ上のＳｉＣ膜３６ｇ、ＳｉＯ_２膜３８ｇを貫通するように、タングステンのビアからなる補強パターン７０が形成されている。また、ＳｉＣ膜４４ｇ、ＳｉＯ_２膜４６ｇを貫通して、補強パターン７０に接続するように補強パターン７２が形成されている。補強パターン７０、７２は、上方から見た場合に、Low-k膜２２ｇ、３０ｇの層の補強ビア２４ｇ、３２ｇと同一の形状、配列で配置されている。

このように実施の形態７のLow-k膜２２ｇ、３０ｇ中の補強パターンの補強構造と、実施の形態３において説明したタングステンのビアからなる補強パターン７０、７２とによる補強構造とを組み合わせることにより、チップエッジ６に対して垂直な方向にかかる力に対する耐性をさらに高めつつ、押し込み方向の力に対する強度をより強く確保することができる。

実施の形態８．
図２３は、この発明の実施の形態８における半導体装置のパッド開口下部領域付近の構造を説明するための模式図である。図２３（ａ）は、主にパッド開口下部領域の配線とビアの配置を正面から透視して表し、図２３（ｂ）は、図２３（ａ）におけるＢ−Ｂ´方向の断面、図２３（ｃ）は、図２３（ａ）におけるＣ−Ｃ´方向の断面を表す。図２３の半導体装置は、各絶縁膜中に形成された配線及びビアの形状が異なる点を除き、図２に示す半導体装置と同様の構成を有する。

具体的に、図２３の半導体装置の補強配線２６ｈは、図２１の半導体装置と同様に、上方から見た場合に、チップエッジ６に垂直な方向に長辺を有する長方形の形状を有する。このように、チップエッジ６に対して垂直な方向の配線の長さが長く確保され、チップエッジ６に垂直な方向に対する配線の占有率が大きなものとされている。

補強ビア２４ｈは、補強配線２６ｈの長辺と同じ長さを有する長方形の形状を有する。補強ビア２４ｈは、１の配線２６ｈの両長辺に沿って配置されている。パッド４開口下部領域全体でみると、補強ビア２４ｈは、チップエッジ６に対して垂直な方向に長辺を有する長方形に形成され、垂直方向の補強ビアの占有率が大きなものとされている。従って、許容範囲内での補強ビアの占有率が、チップエッジ６に垂直な方向に大きくなるように配列されている。

また、Low-k膜２２ｈより上層の、Low-k膜３０ｈの層にも同様の構成の補強パターンが形成されている。さらに、Low-k膜３０ｈ上のＳｉＯ_２膜３８ｈの層についても、上面から見た場合に、補強ビア２４ｈ、補強配線２６ｈと同様の形状、配列で、ビア４０ｈ、配線４２ｈが形成されている。パッド４直下のＳｉＯ_２膜４６ｈの層には、ビア４０ｈと同様の形状及び配列でビア４８ｈが形成されている。ただし、最上の配線５０ｈのみ、パッド４と同様の平面の形状に形成されている。

なお、図２３の半導体装置は、図３のステップＳ１１４、Ｓ１１６、Ｓ１２４、Ｓ１２６、Ｓ１３４、Ｓ１３６、Ｓ１４４、及びＳ１４６のフォトリソグラフィにおいて使用するマスクパターンを、図２３のビア及び配線の構造に対応したものに変更することで、図３の手法と同様の手法により製造することができる。

また、実施の形態８においても、図２３の半導体装置のような構造の補強パターンがLow-k膜２２ｈ、３０ｈに形成されたものであれば、上部の配線等は他の構造であっても、チップエッジ６に垂直な方向にかかる力に対する耐性を確保することができる。

図２４は、この発明の実施の形態８における他の半導体装置のパッド開口下部領域付近の構造を説明するための模式図である。図２４（ａ）は、主にパッド開口下部領域の配線とビアの配置を正面から透視して表し、図２４（ｂ）は、図２４（ａ）におけるＢ−Ｂ´方向の断面を表す。図２４に示す半導体装置は、図２３のLow-k膜３０ｈの層上に、ＳｉＯ_２膜３８ｈ、ＳｉＣ膜４４ｈ、ＳｉＯ_２膜４６ｈの層に代えて、絶縁膜６０ｈが形成され、絶縁膜６０ｈ中に、配線６２ｈ及びビア６４ｈが形成されている。また、各パッド４上には、絶縁膜６６ｈが形成され、パッド４上に開口６８ｈが形成されている。配線６２ｈとビア６４ｈとは、パッド４開口下部領域には形成されておらず、パッド４開口下部領域以外の部分に形成されている。パッド４との電気的接続は、配線６２ｈ及びビア６４ｈを介して確保されている。

以上のように構成することにより、図２４の半導体装置においては、実施の形態２において説明したように、チップエッジ６に垂直な方向に対する耐性を高めると共に、押し込み方向の力に対する耐性を確保することができ、プロービングにおけるパッド４開口下部領域での形状劣化を抑えることができる。

また、図２３の半導体装置の、Low-k膜２２ｈ、３０ｈの層中の補強パターンの構造と、実施の形態３において説明した、絶縁膜中にタングステンのビアによる補強パターンを組み合わせたものでもよい。具体的に、このような半導体装置においては、図２３のLow-k膜３０ｈ上のＳｉＣ膜３６ｈ、ＳｉＯ_２膜３８ｈを貫通するように、タングステンのビアからなる補強パターン７０が形成され、また、ＳｉＣ膜４４ｈ、ＳｉＯ_２膜４６ｈを貫通して、補強パターン７０に接続するように補強パターン７２が形成される。補強パターン７０、７２は、上方から見た場合に、補強ビア２４ｈ、３２ｈと同一の形状、配列で配置される。

このように実施の形態８のLow-k膜２２ｈ、３０ｈ中の補強パターンの補強構造と、実施の形態３において説明したタングステンのビアからなる補強パターン７０、７２とによる補強構造とを組み合わせることにより、チップエッジ６に対して垂直な方向にかかる力に対する耐性をさらに高めつつ、押し込み方向の力に対する強度をより強く確保することができる。

実施の形態９．
図２５は、この発明の実施の形態９における半導体装置のパッド開口下部領域付近の構造を説明するための模式図である。図２５（ａ）は、主にパッド開口下部領域の配線とビアの配置を正面から透視して表し、図２５（ｂ）は、図２５（ａ）におけるＢ−Ｂ´方向の断面、図２５（ｃ）は、図２５（ａ）におけるＣ−Ｃ´方向の断面を表す。図２５の半導体装置は、各絶縁膜中に形成された配線及びビアの形状が異なる点を除き、図２に示す半導体装置と同様の構成を有する。

具体的に、図２５の半導体装置のLow-k膜２２ｉの層の補強パターンは、補強ビア２４ｉと補強配線２６ｉとが同一の形状に形成されて構成されている。この補強パターンは、上面から見た場合に、チップエッジ６に垂直な方向に長辺を有する長方形の形状を有する。補強パターンには、長辺の長が長い長パターンと、短い短パターンとの２種類が含まれる。短パターンの長辺の長さは、長パターンの長辺の長さの半分程度になっている。また、補強パターンの短辺の長さは、図２の半導体装置の補強ビア２４ａの一辺の長さと同じである。このように形成された補強パターンは、各パッド４開口下部領域において、１の短パターンと２の長パターンがチップエッジ６に垂直な方向に並べられて配置されている。また、チップエッジ６に垂直な方向に並べられた補強パターンのある列において、１の短パターンが、チップエッジ６側に配置された場合、隣の列（図２５においては、上下の列）の短パターンは、チップエッジ６に対向する辺側に配置されている。

またLow-k膜２２ｉの層より上層のLow-k膜３０ｉの層及びＳｉＯ_２膜３８ｉ、４６ｉの層においても、配線及びビアのパターンは同一であり、上記の補強ビア２４ｉ及び補強配線２６ｉと同一の形状とする。但し、最上層４６ｉ中の配線５０ｉのみ、図２の５０ａと同様に、平面形状とする。

以上のように構成することにより、チップエッジ６に垂直な方向のビア及び配線の占有率を高くすることができる。また、チップエッジ６方向側の各パターンは短くすることにより、占有率の増大が抑えられている。従って、許容範囲内の占有率でチップエッジ６に垂直な方向の配線占有率が大きくなっている。このため、押し込み方向の力に対する強度を確保しつつ、チップエッジ６に垂直な方向の力に対する耐性を高めることができる。

なお、図２５の半導体装置は、図３のステップＳ１１４、Ｓ１１６、Ｓ１２４、Ｓ１２６、Ｓ１３４、Ｓ１３６、Ｓ１４４、及びＳ１４６のフォトリソグラフィにおいて使用するマスクパターンを、図２５のビア及び配線の構造に対応したものに変更することで、図３の手法と同様の手法により製造することができる。

また、実施の形態９においても、図２５の半導体装置のような構造の補強パターンがLow-k膜２２ｉ、３０ｉに形成されたものであれば、上部の配線等は他の構造であっても、チップエッジ６に垂直な方向にかかる力に対する耐性を確保することができる。

図２６は、この発明の実施の形態９における他の半導体装置のパッド開口下部領域付近の構造を説明するための模式図である。図２６（ａ）は、主にパッド開口下部領域の配線とビアの配置を正面から透視して表し、図２６（ｂ）は、図２６（ａ）におけるＢ−Ｂ´方向の断面を表す。図２６に示す半導体装置は、図２５のLow-k膜３０ｉの層上に、ＳｉＯ_２膜３８ｉ、ＳｉＣ膜４４ｉ、ＳｉＯ_２膜４６ｉの層に代えて、絶縁膜６０ｉが形成され、絶縁膜６０ｉ中に、配線６２ｉ及び６４ｉが形成されている。また、各パッド４上には、絶縁膜６６ｉが形成され、パッド４上に開口６８ｉが形成されている。配線６２ｉとビア６４ｉとは、パッド４開口下部領域には形成されておらず、パッド４開口下部領域以外の部分に形成されている。パッド４との電気的接続は、配線６２ｉ及びビア６４ｉを介して確保されている。

以上のように構成することにより、図２６の半導体装置においては、実施の形態２において説明したように、チップエッジ６に垂直な方向に対する耐性を高めると共に、押し込み方向の力に対する耐性を確保することができ、プロービングにおけるパッド４開口下部領域での形状劣化を抑えることができる。

また、図２５の半導体装置の、Low-k膜２２ｉ、３０ｉの層中の補強パターンの構造と、実施の形態３において説明した、絶縁膜中にタングステンのビアによる補強パターンを組み合わせたものでもよい。具体的に、このような半導体装置においては、図２５のLow-k膜３０ｉ上のＳｉＣ膜３６ｉ、ＳｉＯ_２膜３８ｉを貫通するように、タングステンのビアからなる補強パターン７０が形成され、また、ＳｉＣ膜４４ｉ、ＳｉＯ_２膜４６ｉを貫通して、補強パターン７０に接続するように補強パターン７２が形成される。補強パターン７０、７２は、上方から見た場合に、補強ビア２４ｉ、３２ｉａ及び補強配線２６ｉ、３４ｉと同一の形状、配列で配置される。

このように実施の形態９のLow-k膜２２ｉ、３０ｉ中の補強パターンの補強構造と、実施の形態３において説明したタングステンのビアからなる補強パターン７０、７２とによる補強構造とを組み合わせることにより、チップエッジ６に対して垂直な方向にかかる力に対する耐性をさらに高めつつ、押し込み方向の力に対する強度をより強く確保することができる。

実施の形態１０．
図２７は、この発明の実施の形態１０における半導体装置のパッド開口下部領域付近の構造を説明するための模式図である。図２７（ａ）は、主にパッド開口下部領域の配線とビアの配置を正面から透視して表し、図２７（ｂ）は、図２７（ａ）におけるＢ−Ｂ´方向の断面、図２７（ｃ）は、図２７（ａ）におけるＣ−Ｃ´方向の断面を表す。図２７の半導体装置は、各絶縁膜中に形成された配線及びビアの形状が異なる点を除き、図２に示す半導体装置と同様の構成を有する。

具体的に、図２７の半導体装置のLow-k膜２２ｊの層の補強パターンは、補強ビア２４ｊと補強配線２６ｊとが同一の形状に形成されて構成されている。この補強パターンは、上面から見た場合に、チップエッジ６に垂直な方向に長辺を有する長方形の形状を有する。また、補強パターンの短辺の長さは、図２の半導体装置の補強ビア２４ａの一辺の長さと同じである。各パッド４開口下部領域においては、チップエッジ６に垂直な方向には、１列の補強パターンが配置されている。すなわち、補強パターンの長辺の長さは、許容範囲内で、チップエッジ６に垂直な方向に長くなるように設定されている。

Low-k膜２２ｊの層より上層のLow-k膜３０ｊの層及びＳｉＯ_２膜３８ｊ、４６ｊの層においても、配線及びビアのパターンは同一であり、上記の補強ビア２４ｊ及び補強配線２６ｊと同一の形状とする。但し、最上層４６ｊ中の配線５０ｊのみ、図２の５０ａと同様に、平面形状とする。

以上のように、補強パターンは、占有率の上限を超えない範囲で、チップエッジ６に垂直な方向に長くなるように形成されている。従って、チップエッジ６に垂直な方向の占有率を高く確保している。一方、チップエッジ６方向側の長さは短くすることにより、占有率が許容範囲を越えないように低く抑えられている。従って、許容範囲内の占有率内で、可能な限りチップエッジ６に垂直な方向に、重点的にパターンの占有率が大きする構造が採用されている。このため、押し込み方向の力に対する強度を確保しつつ、チップエッジ６に垂直な方向の力に対する耐性を高めることができる。

なお、図２７の半導体装置は、図３のステップＳ１１４、Ｓ１１６、Ｓ１２４、Ｓ１２６、Ｓ１３４、Ｓ１３６、Ｓ１４４、及びＳ１４６のフォトリソグラフィにおいて使用するマスクパターンを、図２７のビア及び配線の構造に対応したものに変更することで、図３の手法と同様の手法により製造することができる。

また、実施の形態１０においても、図２７の半導体装置のような構造の補強パターンがLow-k膜２２ｊ、３０ｊに形成されたものであれば、上部の配線等は他の構造であっても、チップエッジ６に垂直な方向にかかる力に対する耐性を確保することができる。

図２８は、この発明の実施の形態１０における他の半導体装置のパッド開口下部領域付近の構造を説明するための模式図である。図２８（ａ）は、主にパッド開口下部領域の配線とビアの配置を正面から透視して表し、図２８（ｂ）は、図２８（ａ）におけるＢ−Ｂ´方向の断面を表す。図２８に示す半導体装置は、図２８のLow-k膜３０ｊの層上に、ＳｉＯ_２膜３８ｊ、ＳｉＣ膜４４ｊ、ＳｉＯ_２膜４６ｊの層に代えて、絶縁膜６０ｊが形成され、絶縁膜６０ｊ中に、配線６２ｊ及びビア６４ｊが形成されている。また、各パッド４上には、絶縁膜６６ｊが形成され、パッド４上に開口６８ｊが形成されている。配線６２ｊとビア６４ｊとは、パッド４開口下部領域には形成されておらず、パッド４開口下部領域以外の部分に形成されている。パッド４との電気的接続は、配線６２ｊ及びビア６４ｊを介して確保されている。

以上のように構成することにより、図２８の半導体装置においては、実施の形態２において説明したように、チップエッジ６に垂直な方向に対する耐性を高めると共に、押し込み方向の力に対する耐性を確保することができ、プロービングにおけるパッド４開口下部領域での形状劣化を抑えることができる。

また、図２７の半導体装置の、Low-k膜２２ｊ、３０ｊの層中の補強パターンの構造と、実施の形態３において説明した、絶縁膜中にタングステンのビアによる補強パターンを組み合わせたものでもよい。具体的に、このような半導体装置においては、図２７のLow-k膜３０ｊ上のＳｉＣ膜３６ｊ、ＳｉＯ_２膜３８ｊを貫通するように、タングステンのビアからなる補強パターン７０が形成され、また、ＳｉＣ膜４４ｊ、ＳｉＯ_２膜４６ｊを貫通して、補強パターン７０に接続するように補強パターン７２が形成される。補強パターン７０、７２は、上方から見た場合に、補強ビア２４ｊ、３２ｊ及び補強配線２６ｊ、３４ｊと同一の形状、配列で配置される。

このように実施の形態１０のLow-k膜２２ｊ、３０ｊ中の補強パターンの補強構造と、実施の形態３において説明したタングステンのビアからなる補強パターン７０、７２とによる補強構造とを組み合わせることにより、チップエッジ６に対して垂直な方向にかかる力に対する耐性をさらに高めつつ、押し込み方向の力に対する強度をより強く確保することができる。

なお、図１においては、半導体チップ２主面の外周に１周のみパッドが配列されている例を説明した。しかしこの発明においては、これに限るものではなく、パッド４は２周以上に配置されているものであってもよい。この場合、全てのパッド４開口下部領域に実施の形態１〜１０のような構造を形成するものでもよいが、少なくとも、最外周のパッド開口下部領域に１〜１０のような補強構造を形成するものであればよい。

また、上記実施の形態の各図は、チップエッジ６に垂直な方向に、配線あるいはビアの占有率が大きくなるように配置されることを模式的に表したものである。従って、この発明において、実際に形成される配線の数やビアの数が図示した数に限定されるものではない。

また、以上の実施の形態において各要素の個数、数量、量、範囲等の数に言及している場合、特に明示した場合や原理的に明らかにその数に特定される場合を除いて、その言及した数に限定されるものではない。また、実施の形態において説明する構造や、方法におけるステップ等は、特に明示した場合や明らかに原理的にそれに特定される場合を除いて、この発明に必ずしも必須のものではない。

この発明の実施の形態１における半導体装置を説明するための上面模式図である。 この発明の実施の形態１における半導体装置のパッド開口下部領域付近の構造を説明するための模式図である。 この発明の実施の形態１における半導体装置の製造方法を説明するためのフローチャートである。 この発明の実施の形態１における半導体装置の製造過程の状態を説明するための模式図である。 この発明の実施の形態１における半導体装置の製造過程の状態を説明するための模式図である。 この発明の実施の形態１における半導体装置の製造過程の状態を説明するための模式図である。 この発明の実施の形態１における半導体装置の製造過程の状態を説明するための模式図である。 この発明の実施の形態１における半導体装置の製造過程の状態を説明するための模式図である。 この発明の実施の形態１における半導体装置の製造過程の状態を説明するための模式図である。 この発明の実施の形態２における半導体装置のパッド開口下部領域付近の構造を説明するための模式図である。 この発明の実施の形態３における半導体装置のパッド開口下部領域付近の構造を説明するための模式図である。 この発明の実施の形態３における半導体装置の製造方法を説明するためのフローチャートである。 この発明の実施の形態３における半導体装置の製造過程の状態を説明するための模式図である。 この発明の実施の形態３における半導体装置の製造過程の状態を説明するための模式図である。 この発明の実施の形態４における半導体装置のパッド開口下部領域付近の構造を説明するための模式図である。 この発明の実施の形態４における他の半導体装置のパッド開口下部領域付近の構造を説明するための模式図である。 この発明の実施の形態５における半導体装置のパッド開口下部領域付近の構造を説明するための模式図である。 この発明の実施の形態５における他の半導体装置のパッド開口下部領域付近の構造を説明するための模式図である。 この発明の実施の形態６における半導体装置のパッド開口下部領域付近の構造を説明するための模式図である。 この発明の実施の形態６における他の半導体装置のパッド開口下部領域付近の構造を説明するための模式図である。 この発明の実施の形態７における半導体装置のパッド開口下部領域付近の構造を説明するための模式図である。 この発明の実施の形態７における他の半導体装置のパッド開口下部領域付近の構造を説明するための模式図である。 この発明の実施の形態８における半導体装置のパッド開口下部領域付近の構造を説明するための模式図である。 この発明の実施の形態８における他の半導体装置のパッド開口下部領域付近の構造を説明するための模式図である。 この発明の実施の形態９における半導体装置のパッド開口下部領域付近の構造を説明するための模式図である。 この発明の実施の形態９における他の半導体装置のパッド開口下部領域付近の構造を説明するための模式図である。 この発明の実施の形態１０における半導体装置のパッド開口下部領域付近の構造を説明するための模式図である。 この発明の実施の形態１０における他の半導体装置のパッド開口下部領域付近の構造を説明するための模式図である。

符号の説明

２ 半導体チップ、
４ パッド
６ チップエッジ
８ ワイヤ
１２ Ｓｉ基板
１４ 熱酸化膜
１６ ＳｉＯ_２膜
１８ａ〜１８ｊ Ｃｕ配線
２０ａ〜２０ｊ ＳｉＣ膜
２２ａ〜２２ｊ Low-k膜
２４ａ〜２４ｊ 補強ビア
２６ａ〜２６ｊ 補強配線
２８ａ〜２８ｊ ＳｉＣ膜
３０ａ〜３０ｊ Low-k膜
３２ａ〜３２ｊ 補強ビア
３４ａ〜３４ｊ 補強配線
３６ａ〜３６ｊ ＳｉＣ膜
３８ａ〜３８ｊ ＳｉＯ_２膜
４０ａ〜４０ｊ ビア
４２ａ〜４２ｊ 配線
４４ａ〜４４ｊ ＳｉＣ膜
４６ａ〜４６ｊ ＳｉＯ_２膜
４８ａ〜４８ｊ ビア
５０ａ〜５０ｊ 配線
５２ａ〜５２ｊ 絶縁膜
６０ｂ〜６０ｊ 絶縁膜
６２ｂ〜６２ｊ 配線
６４ｂ〜６４ｊ ビア
６６ａ〜６６ｊ 絶縁膜
６８ａ〜６８ｊ 開口
７０ 補強パターン
７２ 補強パターン

Claims (12)

1. 基板上に形成された少なくとも１層の第１絶縁膜と、
   前記第１絶縁膜より上部の層に配置された複数のパッドと、を備える半導体チップを備え、
   前記複数のパッドは、前記半導体チップの所定のチップエッジ部分に平行に配列され、
   前記第１絶縁膜は、前記各パッドの下部に位置するパッド下部領域に補強パターンを備え、
   前記各パッド下領域において、前記第１絶縁膜中の前記補強パターンの占有率は、前記各パッド下部領域で認められる所定の範囲内であり、かつ、前記補強パターンの、前記所定のチップエッジ部分に対して垂直な方向における占有率は、前記所定のチップエッジ部分に対して水平な方向の占有率よりも大きいことを特徴とする半導体装置。
2. 前記各パッド下領域において、前記第１絶縁膜中の前記補強パターンの占有率は、８０％以下であることを特徴とする請求項１に記載の半導体装置。
3. 前記第１絶縁膜は、複数層に積層された低誘電率膜であって、
   前記補強パターンは、前記低誘電率膜からなる全ての層のそれぞれに形成されていることを特徴とする請求項１または２のいずれかに記載の半導体装置。
4. 前記パッド直下の層に、少なくとも厚さが1.0μm以上であって、誘電率が3.5以上の第２絶縁膜を備えることを特徴とする請求項１から３のいずれかに記載の半導体装置。
5. 前記第１絶縁膜と、前記パッドとの間に形成された第３絶縁膜と、
   前記第３絶縁膜に形成され、前記パッドに接続するタングステンからなる補強ビアと、
   を備えることを特徴とする請求項１から４のいずれかに記載の半導体装置。
6. 前記複数のパッドは、前記所定のチップエッジ部分に平行に２列以上に配列され、
   前記補強パターンは、前記２列以上に配列された前記パッドのうち、前記半導体チップの最外周に配置されたパッドのパッド下領域に形成されていることを特徴とする請求項１から５のいずれかに記載の半導体装置。
7. 前記第１絶縁膜の層に形成された複数のビアを備え、
   前記補強パターンは、前記複数のビアのうち、前記パッド下領域に配置されたビアを含んで構成されることを特徴とする請求項１から６のいずれかに記載の半導体装置。
8. 前記第１絶縁膜の層に形成された複数の配線を備え、
   前記補強パターンは、前記複数の配線のうち、前記パッド下領域に配置された配線を含んで構成されることを特徴とする請求項１から６のいずれかに記載の半導体装置。
9. 前記第１絶縁膜の層に形成された複数のビアと、複数の配線とを備え、
   前記補強パターンは、前記複数のビア及び前記複数の配線のうち、前記パッド下領域に配置された配線と、この配線に接続するビアとにより構成されることを特徴とする請求項１から６のいずれかに記載の半導体装置。
10. 前記第１絶縁膜の層に形成された複数のビアを備え、
    前記補強パターンは、前記複数のビアのうち、前記パッド下領域に配置されたビアを含んで構成され、
    前記補強パターンを構成するビアは、上方から見た場合に、前記所定のチップエッジ部分に垂直な方向に、長辺を有する長方形であることを特徴とする請求項１から６のいずれかに記載の半導体装置。
11. 前記第１絶縁膜の層に形成された複数の配線を備え、
    前記補強パターンは、前記複数の配線のうち、前記パッド下領域に配置された配線を含んで構成され、
    前記補強パターンを構成する配線は、上方から見た場合に、前記所定のチップエッジ部分に垂直な方向に長辺を有する長方形であることを特徴とする請求項１から６のいずれかに記載の半導体装置。
12. 前記第１絶縁膜の層に形成された複数のビアと、複数の配線とを備え、
    前記補強パターンは、前記複数のビア及び前記複数の配線のうち、前記パッド下領域に配置された配線と、この配線に接続するビアとにより構成され、
    前記補強パターンを構成する配線及びビアは、共に、上方から見た場合に、前記所定のチップエッジ部分に垂直な方向に長辺を有する、同一形状の長方形であることを特徴とする請求項１から６のいずれかに記載の半導体装置。

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