JP2002026013A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 信号の高速伝送を可能とするとともに、チッ
プ面積の縮小が可能な半導体装置及びその製造方法を提
供する。 【解決手段】 バンプ下地金属層２８がグランドパッド
２５ａ上からフューズ配線２６上まで形成され、このバ
ンプ下地金属層２８を介して各シールド層１６、１６
ａ、１６ｂがグランドパッド２５ａに電気的に接続され
ている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係わり、特に、信号線とシールド層の配置
構造に関する。

【０００２】

【従来の技術】従来、微細加工技術におけるスケーリン
グの進展により、ＬＳＩの高速化が進められてきた。し
かし、動作周波数の高速化が要求される高機能なＬＳＩ
製品では、多層配線のＲＣ遅延が顕在化するため、Ｃｕ
配線や低誘電率の層間絶縁膜が本格的に採用され始めて
いる。また、近年、１ＧＨｚを越える高速信号の伝送を
達成するため、以下のような伝送線路構造の半導体装置
が提供されている。

【０００３】図９に示すように、第１の層間絶縁膜５１
上にＸ方向に配列する複数の第１の信号線５２が形成さ
れ、この第１の信号線５３が第２の層間絶縁膜５２によ
り埋め込まれる。この第２の層間絶縁膜５２上に第１の
信号線５３と同様にＸ方向に配列する複数の第１のグラ
ンド線５４が形成される。ここで、第１のグランド線５
４は、第１の信号線５２の相互間上に選択的に形成され
ている。

【０００４】また、第１のグランド線５４が第３の層間
絶縁膜５５により埋め込まれる。この第３の層間絶縁膜
５５上にＹ方向に配列する複数の第２の信号線５６が形
成され、この第２の信号線５６が第４の層間絶縁膜５７
により埋め込まれる。この第４の層間絶縁膜５７上に第
２の信号線５６と同様にＹ方向に配列する複数の第２の
グランド線５８が形成される。ここで、第２のグランド
線５８は、第２の信号線５６の相互間上に選択的に形成
されている。

【０００５】このように、上記伝送線路構造は、第１の
信号線５２に対して第１のグランド線５４が形成され、
第２の信号線５６に対して第２のグランド線５８が形成
されるように、信号線とグランド線とが対になって形成
されている。このようなグランド線により、配線間のノ
イズを低減し、高速信号の伝送を可能としている。

【０００６】

【発明が解決しようとする課題】しかしながら、例えば
第１のグランド線５４は、第１の信号線５２が形成され
た層間絶縁膜５３とは別の層間絶縁膜５５内に形成され
る。従って、グランド線の形成のために、金属成膜工
程、リソグラフィ及びＲＩＥ（Reactive Ion Etching）
加工による配線形成工程等が新たに必要となる。従っ
て、プロセス工程数の増大を招くだけでなく、多層配線
の層数の増大が生じていた。

【０００７】また、例えば第１のグランド線５４は、第
１の信号線５２の相互間上に選択的に形成されている。
従って、信号線間のピッチは、グランド線の線幅分だけ
確保する必要があるため、配線ピッチの微細化、配線の
高密度化が困難となり、ＬＳＩの高集積化が不可能とな
っていた。

【０００８】このように、従来の半導体装置は、高速信
号の伝送を可能とするとともに、チップ面積の縮小を図
ることが非常に困難であり、コストの低減が図れないと
いう問題が生じていた。

【０００９】本発明は上記課題を解決するためになされ
たものであり、その目的とするところは、信号の高速伝
送を可能とするとともに、チップ面積の縮小が可能な半
導体装置及びその製造方法を提供することにある。

【００１０】

【課題を解決するための手段】本発明は、前記目的を達
成するために以下に示す手段を用いている。

【００１１】本発明の第１の半導体装置は、第１の絶縁
膜の表面に形成された第１の金属層と、全面に形成され
た第２の絶縁膜と、前記第２の絶縁膜上に形成されたシ
ールド層と、前記シールド層上に形成された第３の絶縁
膜と、前記第３の絶縁膜内の表面に形成された第２の金
属層と、前記第１の金属層と前記第２の金属層とを接続
する接続部と、前記接続部の側面に形成された第４の絶
縁膜と、前記第２の金属層と前記シールド層とを接続す
る第３の金属層とを具備し、前記第２の金属層と前記シ
ールド層とが同電位になっている。

【００１２】本発明の第２の半導体装置は、第１の絶縁
膜の表面に形成された第１の金属層と、全面に形成され
た第２の絶縁膜と、前記第２の絶縁膜上に形成されたシ
ールド層と、前記シールド層上に形成された第３の絶縁
膜と、前記第３の絶縁膜内の表面に形成された第２の金
属層と、前記第１の金属層と前記第２の金属層とを接続
する接続部と、前記接続部の側面に形成された第４の絶
縁膜とを具備する構造体であって、前記構造体が少なく
とも１層以上積層することにより多層配線層が形成さ
れ、前記多層配線層の最上層金属層が、前記積層体内の
各シールド層と第３の金属層により接続され、前記最上
層金属層と前記積層体内の各シールド層とが同電位にな
っている。

【００１３】本発明の第３の半導体装置は、第１の絶縁
膜の表面に形成された第１の金属層と、前記第１の金属
層と同一面に、前記第１の金属層と離間して形成された
第１のシールド層と、全面に形成された第２の絶縁膜
と、前記第２の絶縁膜の表面に形成された第２の金属層
と、前記第１の金属層と前記第２の金属層とを接続する
接続部と、前記第２の絶縁膜内に形成され、前記第１の
シールド層に接続する第２のシールド層とを具備する構
造体であって、前記構造体内の各シールド層を接続して
前記構造体を少なくとも１層以上積層することにより多
層配線層が形成され、前記多層配線層の最上層金属層
が、最上層シールド層と接続され、前記最上層金属層と
前記積層体内の各シールド層とが同電位になっている。

【００１４】上記本発明の第１、第２の半導体装置にお
いて、前記第１の金属層と同一平面に形成されたフュー
ズ配線と、前記フューズ配線上に開口されたフューズ窓
とをさらに具備し、前記第３の金属層は、前記フューズ
窓の底面及び側面に形成されており、前記フューズ窓の
開口により露出された前記シールド層の側面と接続して
いてもよい。

【００１５】上記本発明の第１、第２の半導体装置にお
いて、前記第１、第２の金属層と前記シールド層とは、
異なる種類の金属膜により形成されていてもよい。

【００１６】上記本発明の第１、第２の半導体装置にお
いて、前記シールド層は、Ａｌ膜からなる。また、前記
接続部側の前記シールド層の側面に形成された段差部と
をさらに具備してもよい。

【００１７】上記本発明の第３の半導体装置において、
前記第１、第２のシールド層は、島形状若しくは溝配線
形状、又はこれら島形状と溝配線形状とを組み合わせた
形状であってもよい。

【００１８】上記本発明の第１乃至第３の半導体装置に
おいて、前記最上層金属層は、グランドパッドである。

【００１９】本発明の第１の半導体装置の製造方法は、
第１の絶縁膜内に第１のバリアメタル層を介して第１の
金属層を形成する工程と、全面に第２の絶縁膜を形成す
る工程と、前記第２の絶縁膜上にシールド層を形成する
工程と、前記シールド層上に第３の絶縁膜を形成する工
程と、前記第３の絶縁膜、前記シールド層及び前記第２
の絶縁膜を選択的に除去し、前記第１の金属層の表面を
露出するＶｉａホールを形成する工程と、全面に第４の
絶縁膜を形成し、前記Ｖｉａホールの側面及び底面を覆
う工程と、前記Ｖｉａホールの底面の第４の絶縁膜を除
去し、前記第１の金属層の表面を露出する工程と、前記
第３、第４の絶縁膜内に前記Ｖｉａホールと連通する配
線溝を形成する工程と、全面に第２のバリアメタル層を
形成する工程と、前記第２のバリアメタル層上に金属膜
を形成し、前記配線溝及び前記Ｖｉａホールを埋め込む
工程と、前記金属膜及び前記第２のバリアメタル層を除
去し、前記第４の絶縁膜の表面を露出することにより、
前記第１の金属層と接続する接続部及び第２の金属層を
形成する工程と、上記工程を繰り返して多層配線層を形
成することにより、最上層金属層を形成する工程と、前
記シールド層の側面を露出する工程と、前記露出された
シールド層の側面と前記最上層金属層を接続する第３の
金属層を形成する工程とを含んでいる。

【００２０】本発明の第２の半導体装置の製造方法は、
第１の絶縁膜内に第１のバリアメタル層を介して第１の
金属層を形成するとともに、前記第１の金属層と離間し
てフューズ配線を形成する工程と、全面に第２の絶縁膜
を形成する工程と、前記第２の絶縁膜上にシールド層を
形成する工程と、前記シールド層上に第３の絶縁膜を形
成する工程と、前記第３の絶縁膜、前記シールド層及び
前記第２の絶縁膜を選択的に除去し、前記第１の金属層
の表面を露出するＶｉａホールを形成する工程と、全面
に第４の絶縁膜を形成し、前記Ｖｉａホールの側面及び
底面を覆う工程と、前記Ｖｉａホールの底面の第４の絶
縁膜を除去し、前記第１の金属層の表面を露出する工程
と、前記第３、第４の絶縁膜内に前記Ｖｉａホールと連
通する配線溝を形成する工程と、全面に第２のバリアメ
タル層を形成する工程と、前記第２のバリアメタル層上
に金属膜を形成し、前記配線溝及び前記Ｖｉａホールを
埋め込む工程と、前記金属膜及び前記第２のバリアメタ
ル層を除去し、前記第４の絶縁膜の表面を露出すること
により、前記第１の金属層と接続する接続部及び第２の
金属層を形成する工程と、上記工程を繰り返して多層配
線層を形成することにより、最上層金属層を形成する工
程と、前記多層配線層内にフューズ窓を形成することに
より、前記フューズ配線の表面及び前記シールド層の側
面を露出する工程と、前記フューズ窓の側面及び底面、
前記最上層金属層上に一体として第３の金属層を堆積
し、前記第３の金属層により前記露出されたシールド層
の側面と前記最上層金属層とを電気的に接続する工程と
を含んでいる。

【００２１】本発明の第３の半導体装置の製造方法は、
第１の絶縁膜内に第１の金属層を形成するとともに、前
記第１の金属層と離間して第１のシールド層を形成する
工程と、全面に第２の絶縁膜を形成する工程と、前記第
２の絶縁膜内に、前記第１の金属層の表面を露出するＶ
ｉａホールを形成するとともに、前記第１のシールド層
の表面を露出する溝を形成する工程と、前記第２の絶縁
膜内に前記Ｖｉａホールと連通する配線溝を形成する工
程と、全面バリアメタル層を形成する工程と、前記バリ
アメタル層上に金属膜を形成し、前記配線溝、前記Ｖｉ
ａホール及び前記溝を埋め込む工程と、前記金属膜及び
前記バリアメタル層を除去し、前記第２の絶縁膜の表面
を露出することにより、前記第１の金属層と接続する接
続部及び第２の金属層を形成するとともに、前記第１の
シールド層に接続する第２のシールド層を形成する工程
と、上記工程を繰り返して各シールド層を接続しながら
多層配線層を形成することにより、最上層のシールド層
と接続する最上層金属層を形成する工程とを含んでい
る。

【００２２】上記本発明の第１、第２の半導体装置の製
造方法において、前記シールド層は、スパッタリングに
より形成することができる。また、前記シールド層は、
Ａｌ膜からなる。

【００２３】上記本発明の第１、第２の半導体装置の製
造方法において、前記Ｖｉａホールの形成後、前記Ｖｉ
ａホールの形成時に生じた反応生成物を除去する工程
と、前記第４の絶縁膜の形成により、前記反応生成物の
除去時に生じたＶｉａホール側面の前記シールド層の段
差部を埋め込む工程とをさらに含んでもよい。

【００２４】上記本発明の第１、第２の半導体装置の製
造方法において、前記第２のバリアメタル層は、被覆性
の高いＣＶＤ成膜で形成することが望ましい。

【００２５】上記本発明の第３の半導体装置の製造方法
において、前記第１、第２のシールド層は、島形状若し
くは溝配線形状、又はこれら島形状と溝配線形状とを組
み合わせた形状であってもよい。

【００２６】上記本発明の第１乃至第３の半導体装置の
製造方法において、前記最上層金属層はグランドパッド
である。

【００２７】

【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。

【００２８】［第１の実施形態］第１の実施形態は、バ
ンプ下地金属層がグランドパッド上からフューズ配線上
まで形成され、このバンプ下地金属層を介して各シール
ド層がグランドパッドに電気的に接続されていることに
特徴がある。以下、第１の実施形態に係る半導体装置の
製造方法について説明する。

【００２９】まず、図１に示すように、ＲＩＥ（Reacti
ve Ion Etching）により、第１の絶縁膜１１内に第１の
配線溝１２が選択的に形成される。次に、全面に例えば
ＴａＮ膜からなるバリアメタル層１３が形成され、この
バリアメタル層１３上にスパッタリング及び電解めっき
法により例えばＣｕ膜からなる第１の金属膜１４ａが形
成される。次に、ＣＭＰ（Chemical Mechanical Polis
h）により、第１の金属膜１４ａ及びバリアメタル層１
３が平坦化され、第１の絶縁膜１１の表面が露出され
る。その結果、第１の絶縁膜１１内に下層配線となる第
１の金属層１４が形成される。また、第１の金属層１４
の形成とともに、第１の金属層１４と同一平面に第１の
金属層１４と離間してフューズ配線（図示せず）が形成
される。

【００３０】次に、全面に第２の絶縁膜１５が形成さ
れ、この第２の絶縁膜１５上にスパッタリングによりシ
ールド層１６が形成される。このシールド層１６は、第
１の配線と同様にＣｕ膜を用いてもよいが、剥がれを抑
制するために例えばＡｌ膜を用いることが望ましい。そ
の後、シールド層１６上に第３の絶縁膜１７が形成され
る。

【００３１】次に、図２に示すように、リソグラフィ及
びＲＩＥにより、第３の絶縁膜１７、シールド層１６及
び第２の絶縁膜１５が選択的に除去され、第１の金属層
１４の表面を露出するＶｉａホール１８が形成される。
このＲＩＥの際、Ｖｉａホール１８内に反応生成物（図
示せず）が堆積する。このため、Ｖｉａホール１８の形
成後、例えばコリン系又はアミン系の薬液を用いて反応
生成物が除去される。この際、Ｖｉａホール１８内にお
けるシールド層１６の露出された側面がエッチングさ
れ、このシールド層１６の露出された側面が後退する。
その結果、Ｖｉａホール１８の側面に段差部１９が生じ
る。

【００３２】次に、図３に示すように、例えばＰＥＣＶ
Ｄ（Plasma Enhanced Chemical Vapor Deposition）に
より、全面に第４の絶縁膜２０が形成される。その結
果、第４の絶縁膜２０により、Ｖｉａホール１８の側面
の段差部１９が埋め込まれる。その後、指向性の高いＲ
ＩＥにより、Ｖｉａホール１８底面の第４の絶縁膜２０
が除去され、第１の金属層１４の表面が露出される。

【００３３】次に、図４に示すように、リソグラフィ及
びＲＩＥにより、第３、第４の絶縁膜１７、２０内にＶ
ｉａホール１８と連通する第２の配線溝２１が形成され
る。次に、全面に例えばＴａＮ膜からなるバリアメタル
層２２が形成され、このバリアメタル層２２上にスパッ
タリング及び電解めっき法により例えばＣｕ膜からなる
第２の金属膜２３ａが形成される。これにより、第２の
配線溝２１及びＶｉａホール１８が埋め込まれる。その
後、例えばＣＭＰにより、第２の金属膜２３ａ及びバリ
アメタル層２２が平坦化され、第４の絶縁膜２０の表面
が露出される。その結果、第１の金属層１４と接続する
接続部２３が形成されるとともに、上層配線となる第２
の金属層２４が形成される。

【００３４】尚、第４の絶縁膜２０を形成しても、Ｖｉ
ａホール１８の側面の段差を完全に無くすことは困難で
ある。そこで、第２の金属層２４を電解めっき法により
形成する場合、下敷きになるバリアメタル層２２は、被
覆性の高いＣＶＤ成膜で形成するとよい。

【００３５】図５は、上記工程により形成された構造体
を繰り返し積層して形成された多層配線層の概略図を示
す。

【００３６】図５に示すように、シールド層１６、１６
ａ、１６ｂは、上下の配線間に形成される。また、最上
層金属層２５ａ、２５ｂ、２５ｃが形成される。ここ
で、２５ａはグランドパッドとして用いられる。

【００３７】次に、第１の金属層１４と同一平面に形成
されたフューズ配線２６の表面が露出されるまでフュー
ズ窓２７が開口される。これにより、各層間に形成され
たシールド層１６、１６ａ、１６ｂの側面が露出され
る。次に、スパッタリングにより、全面に例えばＴｉ／
Ｎｉ／Ｐｄからなるバンプ下地金属層２８が形成され、
フューズ窓２７の側面にバンプ下地金属層２８が堆積さ
れる。その後、バンプ下地金属層２８上にグランドパッ
ド２５ａに接続する半田バンプ２９が選択的に形成され
る。

【００３８】上記第１の実施形態によれば、バンプ下地
金属層２８がグランドパッド２５ａ上からフューズ配線
２６上まで形成され、このバンプ下地金属層２８を介し
て各シールド層１６、１６ａ、１６ｂがグランドパッド
２５ａに電気的に接続されている。従って、各シールド
層１６、１６ａ、１６ｂに接地電位又は一定電位を供給
することができる。これにより、配線間のノイズを低減
でき、信号の高速伝送が可能となる。このため、高集積
ＩＰセル間をバス配線で接続する高機能ＳＯＣ−ＬＳＩ
（System On Chip - LSI）のように、配線長が長くなっ
た場合も、信号の高速伝送が可能になる。

【００３９】また、各シールド層１６、１６ａ、１６ｂ
は、信号線間上の全面に形成すればよい。従って、従来
のように、グランド線の線幅分だけ信号線間のピッチを
確保する必要がないため、横方向に隣り合う信号線間の
距離を縮めることができる。これにより、横方向の配線
の高密度化が可能となり、チップ面積を縮小できる。

【００４０】また、シールド層１６はスパッタリングに
より形成できる。従って、従来のようなグランド線形成
のためのダマシンプロセスを無くすことができるため、
プロセスが非常に容易になる。

【００４１】さらに、第１、第２の金属層１４、２４と
シールド層１６とは、異なる種類の金属材料で形成する
ことが可能である。従って、上記第１の実施形態のよう
に、第１、第２の金属層１４、２４には配線抵抗の低減
に有効なＣｕ膜を用い、シールド層１６には剥がれにく
いＡｌ膜を用いることができる。

【００４２】［第２の実施形態］第２の実施形態は、多
層配線の形成毎にシールド層が積層され、最上層のシー
ルド層がグランドパッドと電気的に接続されることに特
徴がある。尚、第２の実施形態において、上記第１の実
施形態と同様の工程については説明を省略し、異なる工
程のみ説明する。

【００４３】まず、図６に示すように、第１の実施形態
と同様の方法を用いて、第１の絶縁膜３１内に下層の配
線（図示せず）と接続する接続部３２が形成される。次
に、第１の絶縁膜３１内に下層配線となる第１の金属層
３３及び第１のシールド層３４が同時に形成される。こ
こで、第１の金属層３３及び第１のシールド層３４は例
えばＣｕ膜により形成される。また、第１のシールド層
３４は、第１の金属層３３間に第１の金属層３３と電気
的に孤立して形成される。

【００４４】次に、全面に第２の絶縁膜３５が形成さ
れ、この第２の絶縁膜３５内にＶｉａホール３６及び溝
３７が形成される。ここで、Ｖｉａホール３６は第１の
金属層３３の表面を露出させ、溝３７は第１のシールド
層３４の表面を露出させる。

【００４５】次に、図７に示すように、第２の絶縁膜３
５内にＶｉａホール３６と連通する配線溝３８が形成さ
れる。次に、全面に例えばＴａＮ膜からなるバリアメタ
ル層（図示せず）が形成され、このバリアメタル層上に
スパッタリング及び電解めっき法により例えばＣｕ膜か
らなる金属膜３９ａが形成される。これにより、第２の
配線溝３８、Ｖｉａホール３６及び溝３７が埋め込まれ
る。その後、例えばＣＭＰにより、第１の金属膜３９ａ
及びバリアメタル層が平坦化され、第２の絶縁膜３５の
表面が露出される。その結果、第１の金属層３３と接続
する接続部３９及び上層配線となる第２の金属層４０が
形成されるとともに、第１のシールド層３４に接続する
第２のシールド層４１が形成される。

【００４６】次に、図８は、上記工程により形成された
構造体を繰り返し積層することにより形成された多層配
線層の概略図を示す。

【００４７】図８に示すように、シールド層３４、４
１、４１ａ、４１ｂは、隣り合う信号線の相互間に形成
される。また、最上層金属層４２ａ、４２ｂが形成され
る。ここで、４２ａはグランドパッドとして用いられ、
このグランドパッド４２ａは最上層のシールド層４１ｂ
と接続されている。

【００４８】上記第２の実施形態によれば、多層配線の
形成毎にシールド層３４、４１、４１ａ、４１ｂが積層
され、最上層のシールド層４１ｂがグランドパッド４２
ａと電気的に接続される。これにより、縦方向の３次元
シールド層ネットワークが形成される。従って、各シー
ルド層３４、４１、４１ａ、４１ｂに接地電位又は一定
電位を供給することができる。その結果、配線間のノイ
ズを低減でき、信号の高速伝送が可能となる。このた
め、高集積ＩＰセル間をバス配線で接続する高機能ＳＯ
Ｃ−ＬＳＩのように、配線長が長くなった場合も、信号
の高速伝送が可能になる。

【００４９】また、各シールド層３４、４１、４１ａ、
４１ｂは、隣り合う配線の相互間に形成すればよい。従
って、従来のように、グランド線の形成のために信号線
が形成された絶縁膜とは別の絶縁膜を設ける必要がない
ため、多層配線の層数を減少できる。これにより、縦方
向（配線の積層方向）の素子の微細化が可能となり、チ
ップ面積を縮小できる。

【００５０】さらに、各シールド層３４、４１、４１
ａ、４１ｂは、配線の形成と同時に形成することができ
る。従って、従来のように、信号線の形成とは別にグラ
ンド線の形成工程を設ける必要ないため、ダマシンプロ
セス工程数を少なくすることができる。このため、プロ
セス工程数の減少を図ることができ、かつ、プロセスが
非常に容易になる。

【００５１】尚、シールド層３４、４１、４１ａ、４１
ｂは、配線の隙間に形成すればよく、島形状若しくは溝
配線形状、又はこれら島形状と溝配線形状とを組み合わ
せた形状でもよい。これらの形状の違いで本発明の効果
は影響されない。

【００５２】その他、本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することが可能である。

【００５３】

【発明の効果】以上説明したように本発明によれば、信
号の高速伝送を可能とするとともに、チップ面積の縮小
が可能な半導体装置及びその製造方法を提供できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係わる半導体装置の
製造工程を示す断面図。

【図２】図１に続く、本発明の第１の実施形態に係わる
半導体装置の製造工程を示す断面図。

【図３】図２に続く、本発明の第１の実施形態に係わる
半導体装置の製造工程を示す断面図。

【図４】図３に続く、本発明の第１の実施形態に係わる
半導体装置の製造工程を示す断面図。

【図５】図４に続く、本発明の第１の実施形態に係わる
半導体装置の製造工程を示す断面図。

【図６】本発明の第２の実施形態に係わる半導体装置の
製造工程を示す断面図。

【図７】図６に続く、本発明の第２の実施形態に係わる
半導体装置の製造工程を示す断面図。

【図８】図７に続く、本発明の第２の実施形態に係わる
半導体装置の製造工程を示す断面図。

【図９】従来技術による半導体装置を示す断面図。

【符号の説明】

１１、４１…第１の絶縁膜、 １２…第１の配線溝、 １３、２２…バリアメタル層、 １４、３３…第１の金属層、 １５、３５…第２の絶縁膜、 １６、３４、４１、４１ａ、４１ｂ…シールド層、 １７…第３の絶縁膜、 １８、３６…Ｖｉａホール、 １９…段差部、 ２０…第４の絶縁膜、 ２１…第２の配線溝、 ２３、３２、３９…接続部、 ２４、４０…第２の金属層、 ２５ａ、２５ｂ、２５ｃ、４２ａ、４２ｂ…最上層金属
層、 ２５ａ、４２ａ…グランドパッド、 ２６…フューズ配線、 ２７…フューズ窓、 ２８…バンプ下地金属層、 ２９…半田バンプ、 ３７…溝、 ３８…配線溝。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 松永 範昭 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F033 HH07 HH08 HH11 HH18 HH32 JJ01 JJ07 JJ11 JJ18 JJ32 KK08 KK11 KK32 MM02 MM12 MM13 NN06 NN07 NN39 NN40 PP06 PP15 PP27 QQ08 QQ09 QQ13 QQ19 QQ33 QQ37 QQ48 QQ92 SS15 TT07 VV03 VV05 VV07 VV11 XX23 XX33 5F038 BH10 BH19 CD04 CD18 CD20 EZ20

Claims (18)

【特許請求の範囲】
1. 【請求項１】 第１の絶縁膜の表面に形成された第１の
   金属層と、 全面に形成された第２の絶縁膜と、 前記第２の絶縁膜上に形成されたシールド層と、 前記シールド層上に形成された第３の絶縁膜と、 前記第３の絶縁膜内の表面に形成された第２の金属層
   と、 前記第１の金属層と前記第２の金属層とを接続する接続
   部と、 前記接続部の側面に形成された第４の絶縁膜と、 前記第２の金属層と前記シールド層とを接続する第３の
   金属層とを具備し、 前記第２の金属層と前記シールド層とが同電位になって
   いることを特徴とする半導体装置。
2. 【請求項２】 第１の絶縁膜の表面に形成された第１の
   金属層と、 全面に形成された第２の絶縁膜と、 前記第２の絶縁膜上に形成されたシールド層と、 前記シールド層上に形成された第３の絶縁膜と、 前記第３の絶縁膜内の表面に形成された第２の金属層
   と、 前記第１の金属層と前記第２の金属層とを接続する接続
   部と、 前記接続部の側面に形成された第４の絶縁膜とを具備す
   る構造体であって、 前記構造体が少なくとも１層以上積層することにより多
   層配線層が形成され、前記多層配線層の最上層金属層
   が、前記積層体内の各シールド層と第３の金属層により
   接続され、前記最上層金属層と前記積層体内の各シール
   ド層とが同電位になっていることを特徴とする半導体装
   置。
3. 【請求項３】 第１の絶縁膜の表面に形成された第１の
   金属層と、 前記第１の金属層と同一面に、前記第１の金属層と離間
   して形成された第１のシールド層と、 全面に形成された第２の絶縁膜と、 前記第２の絶縁膜の表面に形成された第２の金属層と、 前記第１の金属層と前記第２の金属層とを接続する接続
   部と、 前記第２の絶縁膜内に形成され、前記第１のシールド層
   に接続する第２のシールド層とを具備する構造体であっ
   て、 前記構造体内の各シールド層を接続して前記構造体を少
   なくとも１層以上積層することにより多層配線層が形成
   され、前記多層配線層の最上層金属層が、最上層シール
   ド層と接続され、前記最上層金属層と前記積層体内の各
   シールド層とが同電位になっていることを特徴とする半
   導体装置。
4. 【請求項４】 前記第１の金属層と同一平面に形成され
   たフューズ配線と、 前記フューズ配線上に開口されたフューズ窓とをさらに
   具備し、 前記第３の金属層は、前記フューズ窓の底面及び側面に
   形成されており、前記フューズ窓の開口により露出され
   た前記シールド層の側面と接続していることを特徴とす
   る請求項１又は２記載の半導体装置。
5. 【請求項５】 前記第１、第２の金属層と前記シールド
   層とは、異なる種類の金属膜により形成されていること
   を特徴とする請求項１又は２記載の半導体装置。
6. 【請求項６】 前記シールド層は、Ａｌ膜からなること
   を特徴とする請求項１又は２記載の半導体装置。
7. 【請求項７】 前記接続部側の前記シールド層の側面に
   形成された段差部とをさらに具備することを特徴とする
   請求項１又は２記載の半導体装置。
8. 【請求項８】 前記第１、第２のシールド層は、島形状
   若しくは溝配線形状、又はこれら島形状と溝配線形状と
   を組み合わせた形状であることを特徴とする請求項３記
   載の半導体装置。
9. 【請求項９】 前記最上層金属層は、グランドパッドで
   あることを特徴とする請求項１乃至３記載の半導体装
   置。
10. 【請求項１０】 第１の絶縁膜内に第１のバリアメタル
    層を介して第１の金属層を形成する工程と、 全面に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜上にシールド層を形成する工程と、 前記シールド層上に第３の絶縁膜を形成する工程と、 前記第３の絶縁膜、前記シールド層及び前記第２の絶縁
    膜を選択的に除去し、前記第１の金属層の表面を露出す
    るＶｉａホールを形成する工程と、 全面に第４の絶縁膜を形成し、前記Ｖｉａホールの側面
    及び底面を覆う工程と、 前記Ｖｉａホールの底面の第４の絶縁膜を除去し、前記
    第１の金属層の表面を露出する工程と、 前記第３、第４の絶縁膜内に前記Ｖｉａホールと連通す
    る配線溝を形成する工程と、 全面に第２のバリアメタル層を形成する工程と、 前記第２のバリアメタル層上に金属膜を形成し、前記配
    線溝及び前記Ｖｉａホールを埋め込む工程と、 前記金属膜及び前記第２のバリアメタル層を除去し、前
    記第４の絶縁膜の表面を露出することにより、前記第１
    の金属層と接続する接続部及び第２の金属層を形成する
    工程と、 上記工程を繰り返して多層配線層を形成することによ
    り、最上層金属層を形成する工程と、 前記シールド層の側面を露出する工程と、 前記露出されたシールド層の側面と前記最上層金属層を
    接続する第３の金属層を形成する工程とを含むことを特
    徴とする半導体装置の製造方法。
11. 【請求項１１】 第１の絶縁膜内に第１のバリアメタル
    層を介して第１の金属層を形成するとともに、前記第１
    の金属層と離間してフューズ配線を形成する工程と、 全面に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜上にシールド層を形成する工程と、 前記シールド層上に第３の絶縁膜を形成する工程と、 前記第３の絶縁膜、前記シールド層及び前記第２の絶縁
    膜を選択的に除去し、前記第１の金属層の表面を露出す
    るＶｉａホールを形成する工程と、 全面に第４の絶縁膜を形成し、前記Ｖｉａホールの側面
    及び底面を覆う工程と、 前記Ｖｉａホールの底面の第４の絶縁膜を除去し、前記
    第１の金属層の表面を露出する工程と、 前記第３、第４の絶縁膜内に前記Ｖｉａホールと連通す
    る配線溝を形成する工程と、 全面に第２のバリアメタル層を形成する工程と、 前記第２のバリアメタル層上に金属膜を形成し、前記配
    線溝及び前記Ｖｉａホールを埋め込む工程と、 前記金属膜及び前記第２のバリアメタル層を除去し、前
    記第４の絶縁膜の表面を露出することにより、前記第１
    の金属層と接続する接続部及び第２の金属層を形成する
    工程と、 上記工程を繰り返して多層配線層を形成することによ
    り、最上層金属層を形成する工程と、 前記多層配線層内にフューズ窓を形成することにより、
    前記フューズ配線の表面及び前記シールド層の側面を露
    出する工程と、 前記フューズ窓の側面及び底面、前記最上層金属層上に
    一体として第３の金属層を堆積し、前記第３の金属層に
    より前記露出されたシールド層の側面と前記最上層金属
    層とを電気的に接続する工程とを含むことを特徴とする
    半導体装置の製造方法。
12. 【請求項１２】 第１の絶縁膜内に第１の金属層を形成
    するとともに、前記第１の金属層と離間して第１のシー
    ルド層を形成する工程と、 全面に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜内に、前記第１の金属層の表面を露出
    するＶｉａホールを形成するとともに、前記第１のシー
    ルド層の表面を露出する溝を形成する工程と、 前記第２の絶縁膜内に前記Ｖｉａホールと連通する配線
    溝を形成する工程と、 全面バリアメタル層を形成する工程と、 前記バリアメタル層上に金属膜を形成し、前記配線溝、
    前記Ｖｉａホール及び前記溝を埋め込む工程と、 前記金属膜及び前記バリアメタル層を除去し、前記第２
    の絶縁膜の表面を露出することにより、前記第１の金属
    層と接続する接続部及び第２の金属層を形成するととも
    に、前記第１のシールド層に接続する第２のシールド層
    を形成する工程と、 上記工程を繰り返して各シールド層を接続しながら多層
    配線層を形成することにより、最上層のシールド層と接
    続する最上層金属層を形成する工程とを含むことを特徴
    とする半導体装置の製造方法。
13. 【請求項１３】 前記シールド層は、スパッタリングに
    より形成することを特徴とする請求項１０又は１１記載
    の半導体装置の製造方法。
14. 【請求項１４】 前記シールド層は、Ａｌ膜からなるこ
    とを特徴とする請求項１０又は１１記載の半導体装置の
    製造方法。
15. 【請求項１５】 前記Ｖｉａホールの形成後、前記Ｖｉ
    ａホールの形成時に生じた反応生成物を除去する工程
    と、 前記第４の絶縁膜の形成により、前記反応生成物の除去
    時に生じたＶｉａホール側面の前記シールド層の段差部
    を埋め込む工程とをさらに含むことを特徴とする請求項
    １０又は１１記載の半導体装置の製造方法。
16. 【請求項１６】 前記第２のバリアメタル層は、被覆性
    の高いＣＶＤ成膜で形成することを特徴とする請求項１
    ０又は１１記載の半導体装置の製造方法。
17. 【請求項１７】 前記第１、第２のシールド層は、島形
    状若しくは溝配線形状、又はこれら島形状と溝配線形状
    とを組み合わせた形状であることを特徴とする請求項１
    ２記載の半導体装置の製造方法。
18. 【請求項１８】 前記最上層金属層は、グランドパッド
    であることを特徴とする請求項１０乃至１２記載の半導
    体装置の製造方法。