JP3563030B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3563030B2 JP3563030B2 JP2000371625A JP2000371625A JP3563030B2 JP 3563030 B2 JP3563030 B2 JP 3563030B2 JP 2000371625 A JP2000371625 A JP 2000371625A JP 2000371625 A JP2000371625 A JP 2000371625A JP 3563030 B2 JP3563030 B2 JP 3563030B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- forming
- insulating film
- region
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に機能ブロック内の短距離配線とブロック間を結ぶ長距離配線をそれぞれの目的に合わせた最適な構造を工程数、配線層数を増大させずに形成しうる配線構造を備えた半導体装置の製造方法に関するものである。
【0002】
【従来の技術】
半導体装置(半導体集積回路)の微細化、高速化、高集積化とともに、配線に起因する信号遅延が増大するという問題が生じている。配線に起因する信号遅延は配線の容量と配線の抵抗の積によって決定される。
配線の容量は、配線間隔、配線厚さ、配線間の絶縁膜の誘電率によって決定される。配線間隔は多層化することで広げることができ、その結果容量を低減できるが、多層化により工程数が増え製造コストの上昇、歩留まりの低下という別の問題が生じる。配線を薄くすると配線間の容量は低減できるが、配線抵抗が上昇する。また、電流密度が上昇するため低抵抗でエレクトロマイグレーション耐性の高い配線材料を使用する必要がある。更に、低誘電率膜を使用すると配線容量は低減できる。更にまた、配線抵抗は、配線を厚くすること、及び低抵抗の配線材料を使用することで小さくすることができる。
【0003】
以上を考慮し、現在、高性能半導体装置では、図1に示すように低抵抗かつエレクトロマイグレーション耐性を有する銅の使用と低誘電率絶縁膜の使用がなされている。また、多層配線の下層に位置する短距離配線では、直列するトランジスタのオン抵抗が配線抵抗より大きいため、配線容量が重要であり、このため薄い配線を使用している。一方、長距離配線では、ドライビング能力の高い低抵抗トランジスタを使用するため配線抵抗がより重要で厚い配線を広い配線間隔で配置する構造をとっている。
図1中、1は半導体素子を形成した半導体基板、2は層間絶縁膜、3は薄い短距離配線、4は低誘電率の層間絶縁膜、5は中間的な厚さの中距離配線、6は厚い機能ブロック間の接続に用いる長距離配線をそれぞれ意味している。
【0004】
【発明が解決しようとする課題】
しかし以上のように配線構造を最適化しても、とくに長距離配線において数GHz以上の周波数の信号をチップサイズの距離にわたって伝達させることは、配線抵抗と配線容量の制限により難しくなりつつある。
数GHz以上の高周波の信号が、チップサイズである1cm前後の距離を良好に伝播するためには、マイクロストリップラインや同軸ケーブル(同軸線)のような伝送線路を用い、終端でインピーダンス整合を行うことにより、RC遅延をなくすことが望ましい。これを実現するためには、通常の方法で多層配線を形成した後、伝送線を形成することが考えられる。しかしながら、このような構造で多層配線と伝送線を形成するには、大幅な工程数の増大が避けられない。
【0005】
【課題を解決するための手段】
本発明は以上のことを解決するために考案されたもので、工程数を増大させることなく、機能ブロックを配置する領域の通常の配線構造と機能ブロック間を接続する配線を形成するために割り当てられた領域の伝送線又は同軸線とを同時に形成するものである。
【0010】
かくして、本発明によれば、複数の機能ブロックを配置する領域と機能ブロック間を接続する配線を形成するために割り当てられた領域を有する半導体装置の製造方法において、
機能ブロックを配置する領域では第1配線に対応する溝を、機能ブロック間を接続する配線を形成するために割り当てられた領域では、下層接地線又は電源線に対応する溝を同時に下層層間絶縁膜に形成する工程と、
該溝にダマシンプロセスによりバリアメタル層を形成し、更に、配線材料膜を成膜し、化学機械研磨により溝部分のみに配線材料を残すことで第1配線と下部接地線又は電源線とを形成する工程と、
配線材料の拡散阻止機能を有する第1絶縁膜を堆積した後、第1層間絶縁膜を堆積し、機能ブロックを配置する領域では第1配線と第2配線を接続する穴を形成する工程と、
続いて機能ブロックを配置する領域では第2配線に対応する溝を、機能ブロック間を接続する配線を形成するために割り当てられた領域では、信号線に対応する溝を同時に形成する工程と、
該溝にダマシンプロセスによりバリアメタル層を形成し、更に、配線材料膜を成膜し、化学機械研磨により溝部分のみに配線材料を残すことで第2配線と信号線とを形成する工程と、
配線材料の拡散阻止機能を有する第2絶縁膜を堆積した後、第2層間絶縁膜を堆積し、機能ブロックを配置する領域では接続穴を形成する工程と、
機能ブロックを配置する領域では、第3配線に対応する溝を、機能ブロック間を接続する配線を形成するために割り当てられた領域では、上部接地線又は電源線に対応する溝を同時に形成する工程と、
該溝にダマシンプロセスによりバリアメタル層を形成し、更に、配線材料膜を成膜し化学機械研磨により溝部分のみに配線材料を残すことで第3配線と上部接地線又は電源線とを形成したのち、配線材料の拡散阻止機能を有する第3絶縁膜を堆積する工程を含むことを特徴とする半導体装置の製造方法が提供される。
【0011】
更に、本発明によれば、複数の機能ブロックを配置する領域と機能ブロック間を接続する配線を形成するために割り当てられた領域を有する半導体装置の製造方法において、
機能ブロックを配置する領域上では第1配線に対応する溝を、機能ブロック間を接続する配線を形成するために割り当てられた線領域では、同軸線としての信号線を囲む接地線の下部に対応する溝を同時に下層層間絶縁膜に形成する工程と、
該溝にダマシンプロセスによりバリアメタル層を形成し、更に、配線材料膜を成膜し、化学機械研磨により溝部分のみに配線材料を残すことで第1配線と設置線の下部とを形成する工程と、
配線材料の拡散阻止機能を有する第1絶縁膜を堆積した後、第1層間絶縁膜を堆積し、機能ブロックを配置する領域では第1配線と第2配線を接続する穴を、機能ブロック間を接続する配線を形成するために割り当てられた領域では、接地線の側壁に対応する溝を同時に第1層間絶縁膜に形成する工程と、
続いて機能ブロックを配置する領域では第2配線に対応する溝を、機能ブロック間を接続する配線を形成するために割り当てられた領域では、信号線に対応する溝を同時に1層間絶縁膜に形成する工程と、
該溝にダマシンプロセスによりバリアメタル層を形成し、更に、配線材料膜を成膜し、化学機械研磨により溝部分のみに配線材料を残すことで第2配線、接地線の側壁と信号線とを形成する工程と、
配線材料の拡散阻止機能を有する第2絶縁膜を堆積した後、第2層間絶縁膜を堆積し、機能ブロックを配置する領域では接続穴を、機能ブロック間を接続する配線を形成するために割り当てられた領域では、接地線の側壁に対応する溝と信号線に対応する溝を同時に第2層間絶縁膜に形成する工程と、
続いて機能ブロックを配置する領域では、第3配線に対応する溝を、機能ブロック間を接続する配線を形成するために割り当てられた領域では接地線の側壁に対応する溝と信号線に対応する溝を同時に第2層間絶縁膜に形成する工程と、
該溝にダマシンプロセスによりバリアメタル層を形成し、更に、配線材料膜を成膜し化学機械研磨により溝部分のみに配線材料を残すことで第3配線と信号線とを形成したのち、配線材料の拡散阻止機能を有する第3絶縁膜を堆積した後、第3層間絶縁膜を堆積し、機能ブロックを配置する領域では接続穴を、機能ブロック間を接続する配線を形成するために割り当てられた領域では、接地線の側壁に対応する溝を同時に第3層間絶縁膜に形成する工程と、
機能ブロックを配置する領域では、第4配線に対応する溝を、機能ブロック間を接続する配線を形成するために割り当てられた領域では、接地線の上部に対応する溝を同時に第3層間絶縁膜に形成する工程と、
該溝にダマシンプロセスによりバリアメタル層を形成し、更に、配線材料膜を成膜し化学機械研磨により溝部分のみに配線材料を残すことで第4配線と接地線の上部とを形成したのち、配線材料の拡散防止機能を有する第4絶縁膜を堆積する工程を含むことを特徴とする半導体装置の製造方法が提供される。
【0012】
また、本発明によれば、複数の機能ブロックを配置する領域と機能ブロック間を接続する配線を形成するために割り当てられた領域を有する半導体装置の製造方法において、
機能ブロックを配置する領域に第1配線に対応する溝を下層層間絶縁膜に形成する工程と、
該溝にダマシンプロセスによりバリアメタル層を形成し、更に、配線材料膜を成膜し、化学機械研磨により溝部分のみに配線材料を残すことで第1配線を形成する工程と、
配線材料の拡散阻止機能を有する第1絶縁膜を堆積した後、第1層間絶縁膜を堆積し、機能ブロックを配置する領域では第1配線と第2配線を接続する穴を、機能ブロック間を接続する配線を形成するために割り当てられた領域では信号線に対応する溝を同時に第1層間絶縁膜に形成する工程と、
続いて機能ブロックを配置する領域では第2配線に対応する溝を形成し、該溝にダマシンプロセスによりバリアメタル層を形成し、更に、配線材料膜を成膜し、化学機械研磨により溝部分のみに配線材料を残すことで第2配線と信号線とを形成する工程と、
配線材料の拡散阻止機能を有する第2絶縁膜を堆積する工程を含むこと特徴とする半導体装置の製造方法が提供される。
【0013】
【発明の実施の形態】
半導体装置は、図2の平面図に示すように複数の機能ブロックから形成されている。図2中、7は機能ブロックを配置する領域(以下、単に機能ブロックとも称する)、8は機能ブロック間を接続する配線を形成するために割り当てられた領域(以下、単に機能ブロック間領域とも称する)を意味する。半導体装置の配線は、機能ブロック7の半導体素子を接続する短距離及び中距離配線と、機能ブロック間領域8の長距離配線とを意味する。本発明では、機能ブロック7と機能ブロック間領域8で異なる構造を有する配線を形成することを特徴とする。
【0014】
更に、本発明の構造を詳しく述べると、図3(1)〜(3)に示すような構成となる。
機能ブロック内は、図3(1)に示すような従来の配線構造により構成することができ、既存の機能ブロックの設計レイアウト資産をそのまま生かすことができる。
【0015】
これに対し、機能ブロック間領域には、図3(2)に示すような金属層(信号線)17を金属層12、15、16、20、21で構成される接地層で取り囲む構成の同軸線を配置することができる。また、図3(3)で示すような、金属層(信号線)18を金属層12と21で上下に挟む構造が挙げられる。12及び21は接地線又は電源線として機能し、信号線と共に伝送線となる。
【0016】
なお、図3(1)〜(3)中、9は、機能ブロック内の半導体基板、10は、機能ブロック間領域内の半導体基板を意味する。機能ブロック内の半導体基板には、所望の箇所に半導体素子が形成されていてもよい。また、12、15〜18、20及び21は、銅等からなる金属層を意味している。これら金属層にはその周辺にバリアメタル層が形成されていてもよい。更に、11、13、14、19、22及び23は層間絶縁膜を意味する。
【0017】
上記配線構造は、公知のダマシンプロセスで、パターンのレイアウトを最適化することで形成することができる。例えば、機能ブロック間領域に同軸線を形成するためには、機能ブロック内で第1配線(図3(1)の金属層12)を形成する工程で、機能ブロック間領域では信号線を囲む接地線の下部(図3(2)の金属層12)を形成する。機能ブロック内で第1配線と第2配線のビア接続及び第2配線(図3(1)の金属層15と16)を形成する工程で、機能ブロック間領域では、信号線と信号線を取り囲む接地線の側壁(図3(2)の金属層15〜17)が形成される。機能ブロック内で第2配線と第3配線のビア接続及び第3配線(図3(1)の金属層20及び21)を形成する工程では、機能ブロック間領域では、信号線と信号線を取り囲む接地線の側壁と接地線の上部(図3(2)の金属層20及び21)を形成する。更に多層の配線を形成する際は、同様の工程で第2層目の同軸線を形成することができる。また用途に応じ、同様の方法でインダクタや容量を形成することができる。
【0018】
【実施例】
以下に発明の具体的実施例を示す。
実施例1(参考例)
実施例1を図4の(A−1)〜(A−4)と(B−1)〜(B−4)及び図5の(A−1)〜(A−2)と(B−1)〜(B−2)を用いて説明する。これら図の左側は、機能ブロック(図2の7に対応)の通常の配線層の形成工程の断面を示し、右側は機能ブロック間領域(図2の8に対応)における長距離配線の形成工程の断面を示す。
【0019】
図4の(A−1)及び(B−1)は、トランジスタの形成工程を終えた半導体基板24上の下層層間絶縁膜25a上に、機能ブロックでは、第1配線に対応する溝26を、機能ブロック間領域では、同軸線としての信号線を囲む接地線の下部に対応する溝27を同時に形成した状態をしめす。溝の深さは3000〜5000Åとすることができるが、今後の微細化とともに溝は更に浅くなることが予測されるため、特定の厚さに限定されない。
【0020】
図4の(A−2)及び(B−2)は、溝26及び27に公知のダマシンプロセスによりTa、TaN、TiN等のバリアメタル層28を100〜500Å程度形成し、更に公知の電解メッキ法又はCVD法によって全面に銅膜(配線材料膜)を形成し、化学機械研磨(CMP)により溝部分のみに銅膜29を残し第1配線と接地線の下部とを形成した状態を示す。該工程は公知の方法をそのまま使用することができる。
【0021】
図4の(A−3)及び(B−3)は、銅の拡散阻止機能を有する第1絶縁膜30、例えば窒素化珪素を100〜500Å堆積した後、第1層間絶縁膜25bを6000〜15000Å堆積し、公知のデュアルダマシンプロセスで接続穴31と溝32を形成した状態を示す。ここで層間絶縁膜は従来のSiO2でも各種の低誘電率膜でもかまわない。低誘電率膜の加工を行う場合は、層間絶縁膜を単一層ではなく積層膜を用いる場合がある。また、膜種に応じてエッチング工程は異なるが、本発明ではその差は重要ではない。
【0022】
SiO2膜を第1層間絶縁膜25bとして用いた場合を例にとり説明する。該工程で機能ブロックでは第1配線と第2配線の接続穴31を形成し、このとき機能ブロック間領域では、接地線の側壁に対応する溝32が形成される。続いて機能ブロックでは第2配線に対応する溝33が形成され、同時に機能ブロック間領域では信号線に対応する溝34が形成される。溝の深さは3000〜5000Åであるが、第1配線と同様に厚さは特に限定されない。
【0023】
図4の(A−4)及び(B−4)は、公知のダマシンプロセスとCMPでバリアメタル層35と銅膜36からなる第2配線、接地線の側壁と信号線とを形成した状態を示す。
【0024】
図5の(A−1)及び(B−1)は、銅の拡散阻止機能を有する第2絶縁膜37、例えば窒素化珪素を100〜500Å堆積した後、第2層間絶縁膜25cを6000〜15000Å堆積し、公知のダマシンプロセスで接続穴38と溝39〜41を形成した状態を示す。まず、機能ブロックでは、接続穴38を形成し、同時に接地線の側壁に対応する溝39が形成される。続いて機能ブロックでは、第3配線に対応する溝40が形成され、同時に機能ブロック間領域では、接地線の上部に対応する溝41が形成される。
【0025】
図5の(A−2)及び(B−2)は、公知のダマシンプロセスとCMPでバリアメタル層42と銅膜43からなる第3配線と接地線の上部を形成したのち、銅の拡散阻止機能を有する第3絶縁膜44、例えば窒素化珪素を100〜500Å堆積した状態を示す。
上記のようにして機能ブロックでは3層配線が形成され、機能ブロック間領域では同軸線が形成される。更に上記配線工程を継続することで、第2層目の同軸線を形成することができる。
【0026】
図6(A−1)〜(A−5)及び(B−1)〜(B−5)には、この実施例の配線を形成するためのマスクの一例を示す。図の左側は機能ブロック、右側は機能ブロック間領域形成用のマスクに対応する。
図6の(A−1)及び(B−1)のパターン45と46は、図4の(A−1)及び(B−1)の第1配線形成の溝26、接地線の下部形成用の溝27のパターンに対応する。図6の(A−1)及び(B−1)のパターン47と48は、図4の(A−3)及び(B−3)の接続穴31と接地線の側壁形成用の溝32のパターンに対応する。
図6の(A−3)及び(B−3)のパターン49と50は、図4の(A−3)及び(B−3)の第2配線形成用の溝33と信号線形成用の溝34のパターンに対応する。
【0027】
図6の(A−4)及び(B−4)のパターン51と52は、図4の(A−5)及び(B−5)の接続穴38と接地線の側壁形成用の溝39のパターンに対応する。更に、ここでは上層の同軸線と接続するための信号線の取だし53も示されている。
図6の(A−4)及び(B−4)のパターン54と55は、図5の(A−1)及び(B−1)の第3配線形成用の溝40と接地線の上部形成用の溝41のパターンに対応する。更に、信号線が接地線の上部と接続するための接地線の窓56が示されている。
【0028】
実施例2
図7の(A−1)〜(A−4)と(B−1)〜(B−4)及び図8の(A−1)〜(A−2)と(B−1)〜(B−2)は、実施例2の半導体装置の製造工程の概略断面図であり、機能ブロック間領域に信号線58を接地線又は電源線としての銅膜57と59で上下に挟ませた伝送線の構造を形成すること以外は、実施例1と同様に行った。図では、伝送線を2列形成している。
【0029】
実施例3
図9の(A−1)〜(A−4)と(B−1)〜(B−4)及び図10の(A−1)〜(A−3)と(B−1)〜(B−3)は、実施例3の半導体装置の製造工程の概略断面図であり、信号線の抵抗を更に低減するため、機能ブロックに第2配線と第3配線の接続穴と第3配線を更に形成し、その際に信号線を厚くして、機能ブロックでの第4配線形成までに同軸線を形成すること以外は、実施例1と同様に行った。図中、25dは第3層間絶縁膜、60は信号線に対応する溝、61は第3絶縁膜、62は第4配線と接地線の上部としての銅膜、63は第4絶縁膜、64は信号線としての銅膜を意味する。
【0030】
実施例4
図11の(A−1)〜(A−5)と(B−1)〜(B−5)は、実施例1を簡略化したものである。すなわち、機能ブロックの第1配線と第2配線の接続穴及び第2配線の形成において、機能ブロック間領域に厚い配線65を形成すること以外は、実施例1と同様に行った。
【0031】
【発明の効果】
本発明の半導体装置の製造方法によれば、工程数の増大を抑えつつ、機能ブロックと機能ブロック間領域で構造の異なる配線を同時に形成することができると共に、高周波を高速で伝達しうる構造の長距離配線を備えた半導体装置を実現できる。
【図面の簡単な説明】
【図1】従来の半導体装置の配線構造の概略断面図である。
【図2】本発明の半導体装置の概略平面図である。
【図3】本発明の半導体装置の概略断面図である。
【図4】本発明の半導体装置の製造方法の概略工程断面図である。
【図5】本発明の半導体装置の製造方法の概略工程断面図である。
【図6】本発明の半導体装置の製造方法の概略工程断面図である。
【図7】本発明の半導体装置の製造方法の概略工程断面図である。
【図8】本発明の半導体装置の製造方法の概略工程断面図である。
【図9】本発明の半導体装置の製造方法の概略工程断面図である。
【図10】本発明の半導体装置の製造方法の概略工程断面図である。
【図11】本発明の半導体装置の製造方法の概略工程断面図である。
【符号の説明】
1、9、10、24 半導体基板
2、4、11、13、14、19、22、23 層間絶縁膜
3 短距離配線
5 中距離配線
6 長距離配線
7 機能ブロック
8 機能ブロック間領域
12、15、16、17、18、20、21 金属層
25a 下層層間絶縁膜
25b 第1層間絶縁膜
25c 第2層間絶縁膜
25d 第3層間絶縁膜
26、27、32、33、34、39、40、41、60 溝
28、35、42 バリアメタル層
30 第1絶縁膜
31、38 接続穴
29、36、43、57、59、62、64 銅膜
37 第2絶縁膜
44 第3絶縁膜
45、46、47、48、49、50、51、52、54、55 パターン
53 信号線の取だし
56 接地線の窓
58 信号線
61 第3絶縁膜
63 第4絶縁膜
65 配線
Claims (3)
- 複数の機能ブロックを配置する領域と機能ブロック間を接続する配線を形成するために割り当てられた領域を有する半導体装置の製造方法において、
機能ブロックを配置する領域では第1配線に対応する溝を、機能ブロック間を接続する配線を形成するために割り当てられた領域では、下層接地線又は電源線に対応する溝を同時に下層層間絶縁膜に形成する工程と、
該溝にダマシンプロセスによりバリアメタル層を形成し、更に、配線材料膜を成膜し、化学機械研磨により溝部分のみに配線材料を残すことで第1配線と下部接地線又は電源線とを形成する工程と、
配線材料の拡散阻止機能を有する第1絶縁膜を堆積した後、第1層間絶縁膜を堆積し、機能ブロックを配置する領域では第1配線と第2配線を接続する穴を形成する工程と、
続いて機能ブロックを配置する領域では第2配線に対応する溝を、機能ブロック間を接続する配線を形成するために割り当てられた領域では、信号線に対応する溝を同時に形成する工程と、
該溝にダマシンプロセスによりバリアメタル層を形成し、更に、配線材料膜を成膜し、化学機械研磨により溝部分のみに配線材料を残すことで第2配線と信号線とを形成する工程と、
配線材料の拡散阻止機能を有する第2絶縁膜を堆積した後、第2層間絶縁膜を堆積し、機能ブロックを配置する領域では接続穴を形成する工程と、
機能ブロックを配置する領域では、第3配線に対応する溝を、機能ブロック間を接続する配線を形成するために割り当てられた領域では、上部接地線又は電源線に対応する溝を同時に形成する工程と、
該溝にダマシンプロセスによりバリアメタル層を形成し、更に、配線材料膜を成膜し化学機械研磨により溝部分のみに配線材料を残すことで第3配線と上部接地線又は電源線とを形成したのち、配線材料の拡散阻止機能を有する第3絶縁膜を堆積する工程を含むことを特徴とする半導体装置の製造方法。 - 複数の機能ブロックを配置する領域と機能ブロック間を接続する配線を形成するために割り当てられた領域を有する半導体装置の製造方法において、
機能ブロックを配置する領域上では第1配線に対応する溝を、機能ブロック間を接続する配線を形成するために割り当てられた領域では、同軸線としての信号線を囲む接地線の下部に対応する溝を同時に下層層間絶縁膜に形成する工程と、
該溝にダマシンプロセスによりバリアメタル層を形成し、更に、配線材料膜を成膜し、化学機械研磨により溝部分のみに配線材料を残すことで第1配線と設置線の下部とを形成する工程と、
配線材料の拡散阻止機能を有する第1絶縁膜を堆積した後、第1層間絶縁膜を堆積し、機能ブロックを配置する領域では第1配線と第2配線を接続する穴を、機能ブロック間を接続する配線を形成するために割り当てられた領域では、接地線の側壁に対応する溝を同時に第1層間絶縁膜に形成する工程と、
続いて機能ブロックを配置する領域では第2配線に対応する溝を、機能ブロック間を接続する配線を形成するために割り当てられた領域では、信号線に対応する溝を同時に1層間絶縁膜に形成する工程と、
該溝にダマシンプロセスによりバリアメタル層を形成し、更に、配線材料膜を成膜し、化学機械研磨により溝部分のみに配線材料を残すことで第2配線、接地線の側壁と信号線とを形成する工程と、
配線材料の拡散阻止機能を有する第2絶縁膜を堆積した後、第2層間絶縁膜を堆積し、機能ブロックを配置する領域では接続穴を、機能ブロック間を接続する配線を形成するために割り当てられた領域では、接地線の側壁に対応する溝と信号線に対応する溝を同時に第2層間絶縁膜に形成する工程と、
続いて機能ブロックを配置する領域では、第3配線に対応する溝を、機能ブロック間を接続する配線を形成するために割り当てられた領域では接地線の側壁に対応する溝と信号線に対応する溝を同時に第2層間絶縁膜に形成する工程と、
該溝にダマシンプロセスによりバリアメタル層を形成し、更に、配線材料膜を成膜し化学機械研磨により溝部分のみに配線材料を残すことで第3配線と信号線とを形成したのち、配線材料の拡散阻止機能を有する第3絶縁膜を堆積した後、第3層間絶縁膜を堆積し、機能ブロックを配置する領域では接続穴を、機能ブロック間を接続する配線を形成するために割り当てられた領域では、接地線の側壁に対応する溝を同時に第3層間絶縁膜に形成する工程と、
機能ブロックを配置する領域では、第4配線に対応する溝を、機能ブロック間を接続する配線を形成するために割り当てられた領域では、接地線の上部に対応する溝を同時に第3層間絶縁膜に形成する工程と、
該溝にダマシンプロセスによりバリアメタル層を形成し、更に、配線材料膜を成膜し化学機械研磨により溝部分のみに配線材料を残すことで第4配線と接地線の上部とを形成したのち、配線材料の拡散防止機能を有する第4絶縁膜を堆積する工程を含むことを特徴とする半導体装置の製造方法。 - 複数の機能ブロックを配置する領域と機能ブロック間を接続する配線を形成するために割り当てられた領域を有する半導体装置の製造方法において、
機能ブロックを配置する領域に第1配線に対応する溝を下層層間絶縁膜に形成する工程と、
該溝にダマシンプロセスによりバリアメタル層を形成し、更に、配線材料膜を成膜し、化学機械研磨により溝部分のみに配線材料を残すことで第1配線を形成する工程と、
配線材料の拡散阻止機能を有する第1絶縁膜を堆積した後、第1層間絶縁膜を堆積し、機能ブロックを配置する領域では第1配線と第2配線を接続する穴を、機能ブロック間を接続する配線を形成するために割り当てられた領域では信号線に対応する溝を同時に第1層間絶縁膜に形成する工程と、
続いて機能ブロックを配置する領域では第2配線に対応する溝を形成し、該溝にダマシンプロセスによりバリアメタル層を形成し、更に、配線材料膜を成膜し、化学機械研磨により溝部分のみに配線材料を残すことで第2配線と信号線とを形成する工程と、
配線材料の拡散阻止機能を有する第2絶縁膜を堆積する工程を含むこと特徴とする半導体装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000371625A JP3563030B2 (ja) | 2000-12-06 | 2000-12-06 | 半導体装置の製造方法 |
TW090125701A TW511240B (en) | 2000-12-06 | 2001-10-17 | Semiconductor device and method of manufacturing the same |
US09/986,051 US6891261B2 (en) | 2000-12-06 | 2001-11-07 | Semiconductor device and method of manufacturing the same |
KR10-2001-0072622A KR100450334B1 (ko) | 2000-12-06 | 2001-11-21 | 반도체 장치 및 그 제조 방법 |
US10/839,257 US7112527B2 (en) | 2000-12-06 | 2004-05-06 | Manufacturing method for short distance wiring layers and long distance wiring layers in a semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000371625A JP3563030B2 (ja) | 2000-12-06 | 2000-12-06 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002176101A JP2002176101A (ja) | 2002-06-21 |
JP3563030B2 true JP3563030B2 (ja) | 2004-09-08 |
Family
ID=18841319
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000371625A Expired - Fee Related JP3563030B2 (ja) | 2000-12-06 | 2000-12-06 | 半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US6891261B2 (ja) |
JP (1) | JP3563030B2 (ja) |
KR (1) | KR100450334B1 (ja) |
TW (1) | TW511240B (ja) |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6930256B1 (en) * | 2002-05-01 | 2005-08-16 | Amkor Technology, Inc. | Integrated circuit substrate having laser-embedded conductive patterns and method therefor |
US20080043447A1 (en) * | 2002-05-01 | 2008-02-21 | Amkor Technology, Inc. | Semiconductor package having laser-embedded terminals |
US7548430B1 (en) | 2002-05-01 | 2009-06-16 | Amkor Technology, Inc. | Buildup dielectric and metallization process and semiconductor package |
US9691635B1 (en) | 2002-05-01 | 2017-06-27 | Amkor Technology, Inc. | Buildup dielectric layer having metallization pattern semiconductor package fabrication method |
US7670962B2 (en) | 2002-05-01 | 2010-03-02 | Amkor Technology, Inc. | Substrate having stiffener fabrication method |
US7399661B2 (en) * | 2002-05-01 | 2008-07-15 | Amkor Technology, Inc. | Method for making an integrated circuit substrate having embedded back-side access conductors and vias |
DE60235901D1 (de) | 2002-12-23 | 2010-05-20 | Asulab Sa | Uhrengehäuse mit Boden oder Deckel mit Bajonettverschluss der manuell geöffnet werden kann |
JP5089850B2 (ja) * | 2003-11-25 | 2012-12-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US10811277B2 (en) | 2004-03-23 | 2020-10-20 | Amkor Technology, Inc. | Encapsulated semiconductor package |
US11081370B2 (en) | 2004-03-23 | 2021-08-03 | Amkor Technology Singapore Holding Pte. Ltd. | Methods of manufacturing an encapsulated semiconductor device |
EP1775761A4 (en) | 2004-07-06 | 2007-08-29 | Tokyo Electron Ltd | SUBSTRATE AND INTERMEDIATE AND METHOD FOR PRODUCING A SUBSTRATE |
US8826531B1 (en) | 2005-04-05 | 2014-09-09 | Amkor Technology, Inc. | Method for making an integrated circuit substrate having laminated laser-embedded circuit layers |
US7589398B1 (en) | 2006-10-04 | 2009-09-15 | Amkor Technology, Inc. | Embedded metal features structure |
US7752752B1 (en) | 2007-01-09 | 2010-07-13 | Amkor Technology, Inc. | Method of fabricating an embedded circuit pattern |
JP4638902B2 (ja) * | 2007-09-27 | 2011-02-23 | Okiセミコンダクタ株式会社 | 半導体素子、及びそのレイアウト方法 |
US7874065B2 (en) * | 2007-10-31 | 2011-01-25 | Nguyen Vinh T | Process for making a multilayer circuit board |
JP2009259967A (ja) * | 2008-04-15 | 2009-11-05 | Nec Corp | 配線構造、半導体装置及び半導体装置の製造方法 |
US8872329B1 (en) | 2009-01-09 | 2014-10-28 | Amkor Technology, Inc. | Extended landing pad substrate package structure and method |
JP4929332B2 (ja) | 2009-09-24 | 2012-05-09 | 株式会社東芝 | 電子部品の製造方法 |
US8629536B2 (en) * | 2011-02-01 | 2014-01-14 | International Business Machines Corporation | High performance on-chip vertical coaxial cable, method of manufacture and design structure |
US8786094B2 (en) * | 2012-07-02 | 2014-07-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor devices and methods of manufacture thereof |
CN109545684B (zh) | 2017-09-22 | 2020-11-27 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
CN114203629A (zh) * | 2021-12-12 | 2022-03-18 | 赛莱克斯微系统科技(北京)有限公司 | 一种微同轴及其制备方法 |
Family Cites Families (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0410624A (ja) * | 1990-04-27 | 1992-01-14 | Hitachi Ltd | 半導体集積回路 |
JPH0547767A (ja) * | 1991-08-19 | 1993-02-26 | Yamaha Corp | 集積回路装置の配線構造 |
JPH0684913A (ja) | 1992-08-31 | 1994-03-25 | Nec Corp | 半導体集積回路 |
JPH06132288A (ja) | 1992-10-16 | 1994-05-13 | Toshiba Corp | 半導体集積回路装置 |
JP3283984B2 (ja) * | 1993-12-28 | 2002-05-20 | 株式会社東芝 | 半導体集積回路装置 |
JPH08316331A (ja) * | 1995-03-15 | 1996-11-29 | Toshiba Corp | 半導体集積回路及びその設計方法 |
JP2912184B2 (ja) * | 1995-03-30 | 1999-06-28 | 日本電気株式会社 | 半導体装置 |
JPH08316416A (ja) | 1995-05-12 | 1996-11-29 | Nippon Precision Circuits Kk | 半導体装置 |
US5952709A (en) * | 1995-12-28 | 1999-09-14 | Kyocera Corporation | High-frequency semiconductor device and mounted structure thereof |
KR100195249B1 (ko) * | 1996-10-09 | 1999-06-15 | 윤종용 | 반도체 칩상의 신호선 차폐방법 |
KR19980044215A (ko) * | 1996-12-06 | 1998-09-05 | 문정환 | 반도체소자의 배선구조 및 그 형성방법 |
US5874778A (en) * | 1997-06-11 | 1999-02-23 | International Business Machines Corporation | Embedded power and ground plane structure |
JPH11260930A (ja) | 1998-03-13 | 1999-09-24 | Nec Kofu Ltd | 配線処理方法 |
US6246112B1 (en) * | 1998-06-11 | 2001-06-12 | Intel Corporation | Interleaved signal trace routing |
JP2000003966A (ja) * | 1998-06-15 | 2000-01-07 | Nec Corp | 半導体記憶装置及びその製造方法 |
US6225207B1 (en) * | 1998-10-01 | 2001-05-01 | Applied Materials, Inc. | Techniques for triple and quadruple damascene fabrication |
US6481013B1 (en) * | 1998-11-09 | 2002-11-12 | Peracom Networks, Inc. | Entertainment and computer coaxial network and method of distributing signals therethrough |
JP2000232103A (ja) * | 1999-02-10 | 2000-08-22 | Sony Corp | 半導体装置 |
TW449945B (en) * | 2000-08-01 | 2001-08-11 | Hon Hai Prec Ind Co Ltd | Plane printed antenna |
US6720245B2 (en) * | 2000-09-07 | 2004-04-13 | Interuniversitair Microelektronica Centrum (Imec) | Method of fabrication and device for electromagnetic-shielding structures in a damascene-based interconnect scheme |
US6555467B2 (en) * | 2001-09-28 | 2003-04-29 | Sharp Laboratories Of America, Inc. | Method of making air gaps copper interconnect |
US7005371B2 (en) * | 2004-04-29 | 2006-02-28 | International Business Machines Corporation | Method of forming suspended transmission line structures in back end of line processing |
JP2006108329A (ja) * | 2004-10-04 | 2006-04-20 | Fujitsu Ltd | 半導体装置 |
-
2000
- 2000-12-06 JP JP2000371625A patent/JP3563030B2/ja not_active Expired - Fee Related
-
2001
- 2001-10-17 TW TW090125701A patent/TW511240B/zh not_active IP Right Cessation
- 2001-11-07 US US09/986,051 patent/US6891261B2/en not_active Expired - Fee Related
- 2001-11-21 KR KR10-2001-0072622A patent/KR100450334B1/ko not_active IP Right Cessation
-
2004
- 2004-05-06 US US10/839,257 patent/US7112527B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR20020045522A (ko) | 2002-06-19 |
US20040209459A1 (en) | 2004-10-21 |
JP2002176101A (ja) | 2002-06-21 |
KR100450334B1 (ko) | 2004-10-01 |
TW511240B (en) | 2002-11-21 |
US6891261B2 (en) | 2005-05-10 |
US7112527B2 (en) | 2006-09-26 |
US20020064908A1 (en) | 2002-05-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3563030B2 (ja) | 半導体装置の製造方法 | |
JP5602892B2 (ja) | ウェハ裏面のキャパシタを有する半導体デバイスを形成する方法 | |
US6744090B2 (en) | Damascene capacitor formed in metal interconnection layer | |
JP3672752B2 (ja) | デュアルダマシン構造体とその形成方法 | |
US7268434B2 (en) | Semiconductor device and method of manufacturing the same | |
KR100585115B1 (ko) | 금속-절연체-금속 커패시터를 포함하는 반도체 소자 및 그제조방법 | |
US6486557B1 (en) | Hybrid dielectric structure for improving the stiffness of back end of the line structures | |
JP5388768B2 (ja) | ローカルインターコネクトを備えた半導体装置 | |
KR100889556B1 (ko) | 반도체 소자의 인덕터 및 그 제조방법 | |
US20020020917A1 (en) | Semiconductor device and manufacturing process | |
US7452804B2 (en) | Single damascene with disposable stencil and method therefore | |
JP4034482B2 (ja) | 多層配線構造体及び半導体装置の製造方法 | |
TW569387B (en) | Semiconductor device with multilayer interconnection structure and method of manufacturing the same | |
KR100772250B1 (ko) | 반도체 다마신 공정에서의 금속배선 형성 방법 | |
US6531779B1 (en) | Multi-layer interconnection structure in semiconductor device and method for fabricating same | |
KR100380280B1 (ko) | 반도체장치의 배선 및 배선연결부 및 그 제조방법 | |
KR100588661B1 (ko) | 다층 금속 배선 구조 및 그 제조 방법 | |
KR100835423B1 (ko) | 반도체 제조 공정에서의 듀얼 다마신 패턴 형성 방법 | |
KR100954685B1 (ko) | 반도체 소자의 금속배선 형성 방법 | |
KR20040069849A (ko) | 반도체 소자 및 그 제조 방법 | |
KR20030050616A (ko) | 다층 금속배선의 형성 방법 | |
KR20040049421A (ko) | 반도체 소자의 다층 금속배선 및 그 형성 방법 | |
KR20020052489A (ko) | 반도체소자의 금속배선 형성방법 | |
KR20020050901A (ko) | 반도체장치의 배선 및 배선연결부 및 그 제조방법 | |
KR20060011624A (ko) | 반도체 장치의 금속배선 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040114 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040210 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040319 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040413 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040426 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040525 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040601 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090611 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100611 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100611 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110611 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120611 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120611 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130611 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |