JPH0684913A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0684913A JPH0684913A JP4232185A JP23218592A JPH0684913A JP H0684913 A JPH0684913 A JP H0684913A JP 4232185 A JP4232185 A JP 4232185A JP 23218592 A JP23218592 A JP 23218592A JP H0684913 A JPH0684913 A JP H0684913A
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- JP
- Japan
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- layer
- wiring
- layers
- substrate
- ground potential
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体集積回路における上層と下層の隣接平
行配線のクロストーク（漏話）を防止する。 【構成】 ３層配線構造に構成されている場合、第２層
により第１層と第３層とを接続する開口部を除き全面を
覆い、第２層を電源あるいは接地電位として第１層と第
２層の信号をシールドする。 【効果】 ノイズの発生をなくし、このノイズに起因す
る誤動作を防止することができる。
行配線のクロストーク（漏話）を防止する。 【構成】 ３層配線構造に構成されている場合、第２層
により第１層と第３層とを接続する開口部を除き全面を
覆い、第２層を電源あるいは接地電位として第１層と第
２層の信号をシールドする。 【効果】 ノイズの発生をなくし、このノイズに起因す
る誤動作を防止することができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の配線
に利用する。本発明は、多層配線構造の隣接平行線間で
生じるクロストーク（漏話）を防止することができる半
導体集積回路に関する。
に利用する。本発明は、多層配線構造の隣接平行線間で
生じるクロストーク（漏話）を防止することができる半
導体集積回路に関する。
【０００２】
【従来の技術】従来の３層以上の多層配線構造では、基
板に最も近い第１層から最も遠い第ｎ層までの特定の層
を信号線、電源線、あるいはグランド線として使い分け
されず任意に配線されていた。
板に最も近い第１層から最も遠い第ｎ層までの特定の層
を信号線、電源線、あるいはグランド線として使い分け
されず任意に配線されていた。
【０００３】図６は従来例の配線構造を示す平面図、図
７は図６に示すＣ−Ｃ断面図である。この例のように従
来は、第１層７１、７２、第２層７３、７４および第３
層７５がそれぞれ隣接平行して配線されている。
７は図６に示すＣ−Ｃ断面図である。この例のように従
来は、第１層７１、７２、第２層７３、７４および第３
層７５がそれぞれ隣接平行して配線されている。
【０００４】
【発明が解決しようとする課題】このような従来の多層
構造配線では、第２層７４と第３層の７５との配線間で
クロストークが生じ易くなり、各々の信号にノイズが発
生し、場合によっては誤動作の原因となる問題があっ
た。
構造配線では、第２層７４と第３層の７５との配線間で
クロストークが生じ易くなり、各々の信号にノイズが発
生し、場合によっては誤動作の原因となる問題があっ
た。
【０００５】本発明はこのような問題を解決するもの
で、隣接配線の信号にノイズが発生することを防止する
ことができる半導体集積回路を提供することを目的とす
る。
で、隣接配線の信号にノイズが発生することを防止する
ことができる半導体集積回路を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】本発明は、基板上に第一
層から第ｎ層（ｎは３以上の自然数）までの金属配線が
階層構造で配置された半導体集積回路において、前記金
属配線のうちの少なくとも１層以上の層がその上層およ
びその下層の接続部を導入する開口部を除き前記基板の
ほぼ全面を覆う構造であり、当該層が電源あるいは接地
電位に接続されたことを特徴とする。
層から第ｎ層（ｎは３以上の自然数）までの金属配線が
階層構造で配置された半導体集積回路において、前記金
属配線のうちの少なくとも１層以上の層がその上層およ
びその下層の接続部を導入する開口部を除き前記基板の
ほぼ全面を覆う構造であり、当該層が電源あるいは接地
電位に接続されたことを特徴とする。
【０００７】
【作用】例えは、３層配線構造としたときに、第２層の
配線を第１層および第３層の接続部を導入する開口部を
除き基板の全面を覆う構造とし、電源あるいは接地電位
に接続してシールドする。
配線を第１層および第３層の接続部を導入する開口部を
除き基板の全面を覆う構造とし、電源あるいは接地電位
に接続してシールドする。
【０００８】これにより、上層と下層との隣接平行配線
のクロストークを防止することができ、ノイズの発生を
なくして、このノイズに起因する誤動作を防止すること
ができる。
のクロストークを防止することができ、ノイズの発生を
なくして、このノイズに起因する誤動作を防止すること
ができる。
【０００９】
【実施例】次に、本発明実施例を図面に基づいて説明す
る。
る。
【００１０】（第一実施例）図１は本発明第一実施例の
構成を示す平面図、図２は本発明第一実施例の図１に示
すＡ−Ａ断面図である。
構成を示す平面図、図２は本発明第一実施例の図１に示
すＡ−Ａ断面図である。
【００１１】本発明第一実施例は、基板１に最も近い層
から第１層２、３、４、次に第２層５、そして最上層に
第３層７が配置され、拡散層９に接続された第２層５
は、拡散層８に接続された第１層３と、第３層７との接
続を導入するための開口部１０を除き他の部分は基板１
の全面を覆い、かつ接地電位に接続される。したがって
拡散層９は接地電位となっている。これにより、第１層
２と第３層７は第２層５によりシールドされる。
から第１層２、３、４、次に第２層５、そして最上層に
第３層７が配置され、拡散層９に接続された第２層５
は、拡散層８に接続された第１層３と、第３層７との接
続を導入するための開口部１０を除き他の部分は基板１
の全面を覆い、かつ接地電位に接続される。したがって
拡散層９は接地電位となっている。これにより、第１層
２と第３層７は第２層５によりシールドされる。
【００１２】（第二実施例）図３は本発明第二実施例の
構成を示す平面図、図４は本発明第二実施例の図３に示
すＢ−Ｂ断面図である。
構成を示す平面図、図４は本発明第二実施例の図３に示
すＢ−Ｂ断面図である。
【００１３】本発明第二実施例は、第１層３１、３２、
３３と、第二層３５、３４と、最上層の第３層３６とに
より構成される。第２層３５は開口部３７を有し、接地
電位に接続され、第２層３５、３４と第３層３６を接続
する部分以外の基板１の全面を覆っている。第一実施例
との相違は第２層３４を有しておりその分だけ第２層３
５の開口部３７が大きくなっている点である。この第２
層３５により第１層３１、３２は第３層３６の影響を受
けないようにシールドされる。
３３と、第二層３５、３４と、最上層の第３層３６とに
より構成される。第２層３５は開口部３７を有し、接地
電位に接続され、第２層３５、３４と第３層３６を接続
する部分以外の基板１の全面を覆っている。第一実施例
との相違は第２層３４を有しておりその分だけ第２層３
５の開口部３７が大きくなっている点である。この第２
層３５により第１層３１、３２は第３層３６の影響を受
けないようにシールドされる。
【００１４】（第三実施例）図５は本発明第三実施例の
構成を示す断面図である。
構成を示す断面図である。
【００１５】本発明第三実施例は、第１層５１、５２、
５３と、第２層５４と、第３層５５、５６と、第４層５
７と、第５層５８、５９とにより構成され、第１層５２
および５３はそれぞれ拡散層６０および６１に接続され
る。第２層５４は第３層５５、５６と第１層５１との信
号をシールドし、第４層５７は第３層５５、５６と第５
層５８、５９との信号をシールドする。また、第２層５
４には開口部６２、６３を有し、第４層５７には開口部
６４を有する。さらに、第２層５４および第４層５７は
電源電位あるいは接地電位に接続される。
５３と、第２層５４と、第３層５５、５６と、第４層５
７と、第５層５８、５９とにより構成され、第１層５２
および５３はそれぞれ拡散層６０および６１に接続され
る。第２層５４は第３層５５、５６と第１層５１との信
号をシールドし、第４層５７は第３層５５、５６と第５
層５８、５９との信号をシールドする。また、第２層５
４には開口部６２、６３を有し、第４層５７には開口部
６４を有する。さらに、第２層５４および第４層５７は
電源電位あるいは接地電位に接続される。
【００１６】
【発明の効果】以上説明したように本発明によれば、３
層以上の多層金属配線の第１層と第ｎ層の間にはさまれ
る金属配線を下層と上層との接続のための開口部を除い
て全面を覆う配線とし、電源電位あるいはグランド電位
におとすことにより、上層配線の信号と下層配線の信号
にクロストークが生じることをなくすことができる効果
がある。
層以上の多層金属配線の第１層と第ｎ層の間にはさまれ
る金属配線を下層と上層との接続のための開口部を除い
て全面を覆う配線とし、電源電位あるいはグランド電位
におとすことにより、上層配線の信号と下層配線の信号
にクロストークが生じることをなくすことができる効果
がある。
【図１】本発明第一実施例の構成を示す平面図。
【図２】本発明第一実施例の図１に示すＡ−Ａ断面図。
【図３】本発明第二実施例の構成を示す平面図。
【図４】本発明第二実施例の図３に示すＢ−Ｂ断面図。
【図５】本発明第三実施例の構成を示す断面図。
【図６】従来例の構成を示す平面図。
【図７】従来例の図１に示すＣ−Ｃ断面図。
１ 基板 ２、３、４、３１、３２、３３、５１、５２、５３、７
１、７２ 第１層 ５、３４、３５、５４、７３、７４ 第２層 ７、３６、５５、５６、７５ 第３層 ８、９、６０、６１ 拡散層 １０、３７、６２、６３、６４ 開口部 ５７ 第４層 ５８、５９ 第５層
１、７２ 第１層 ５、３４、３５、５４、７３、７４ 第２層 ７、３６、５５、５６、７５ 第３層 ８、９、６０、６１ 拡散層 １０、３７、６２、６３、６４ 開口部 ５７ 第４層 ５８、５９ 第５層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１１月８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】図６は従来例の配線構造を示す平面図、図
７は図６に示すＣ−Ｃ断面図である。第１層７１、７
２、第２層７３、７４および第３層７５の３層配線構造
である。
７は図６に示すＣ−Ｃ断面図である。第１層７１、７
２、第２層７３、７４および第３層７５の３層配線構造
である。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】
【発明が解決しようとする課題】このような従来の多層
構造配線では、第２層７４と第１層の７２との配線間で
クロストークが生じ易くなり、各々の信号にノイズが発
生し、場合によっては誤動作の原因となる問題があっ
た。
構造配線では、第２層７４と第１層の７２との配線間で
クロストークが生じ易くなり、各々の信号にノイズが発
生し、場合によっては誤動作の原因となる問題があっ
た。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｄ 8427−4Ｍ
Claims (1)
- 【請求項１】 基板上に第一層から第ｎ層（ｎは３以上
の自然数）までの金属配線が階層構造で配置された半導
体集積回路において、 前記金属配線のうちの少なくとも１層以上の層がその上
層およびその下層の接続部を導入する開口部を除き前記
基板のほぼ全面を覆う構造であり、当該層が電源あるい
は接地電位に接続されたことを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4232185A JPH0684913A (ja) | 1992-08-31 | 1992-08-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4232185A JPH0684913A (ja) | 1992-08-31 | 1992-08-31 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0684913A true JPH0684913A (ja) | 1994-03-25 |
Family
ID=16935338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4232185A Pending JPH0684913A (ja) | 1992-08-31 | 1992-08-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0684913A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0703617A2 (en) * | 1994-09-22 | 1996-03-27 | Nippon Telegraph And Telephone Corporation | High frequency monolithic integrated circuit |
| JPH11214643A (ja) * | 1997-11-12 | 1999-08-06 | Lsi Logic Corp | 電磁シールドを備えた埋め込み式メモリを有する集積回路 |
| JP2003007823A (ja) * | 2001-06-20 | 2003-01-10 | Mitsubishi Electric Corp | 信号バス配置 |
| WO2003025995A1 (fr) * | 2001-09-11 | 2003-03-27 | Sharp Kabushiki Kaisha | Dispositif semi-conducteur et amplificateur haute frequence comportant ce dispositif |
| US6560762B2 (en) | 2000-01-18 | 2003-05-06 | Nec Corporation | Semiconductor integrated circuit and wiring method |
| US6701509B2 (en) * | 1999-08-10 | 2004-03-02 | Koninklijke Philips Electronics N.V. | Integrated circuit power and ground routing |
| US6891261B2 (en) | 2000-12-06 | 2005-05-10 | Sharp Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| CN104078473A (zh) * | 2013-03-25 | 2014-10-01 | 株式会社东芝 | 固体摄像装置 |
-
1992
- 1992-08-31 JP JP4232185A patent/JPH0684913A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0703617A2 (en) * | 1994-09-22 | 1996-03-27 | Nippon Telegraph And Telephone Corporation | High frequency monolithic integrated circuit |
| EP0703617A3 (en) * | 1994-09-22 | 1997-02-26 | Nippon Telegraph & Telephone | High frequency monolithic integrated circuit |
| US5739560A (en) * | 1994-09-22 | 1998-04-14 | Nippon Telegraph And Telephone Corporation | High frequency masterslice monolithic integrated circuit |
| JPH11214643A (ja) * | 1997-11-12 | 1999-08-06 | Lsi Logic Corp | 電磁シールドを備えた埋め込み式メモリを有する集積回路 |
| US6701509B2 (en) * | 1999-08-10 | 2004-03-02 | Koninklijke Philips Electronics N.V. | Integrated circuit power and ground routing |
| US6560762B2 (en) | 2000-01-18 | 2003-05-06 | Nec Corporation | Semiconductor integrated circuit and wiring method |
| US6891261B2 (en) | 2000-12-06 | 2005-05-10 | Sharp Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| US7112527B2 (en) | 2000-12-06 | 2006-09-26 | Sharp Kabushiki Kaisha | Manufacturing method for short distance wiring layers and long distance wiring layers in a semiconductor device |
| JP2003007823A (ja) * | 2001-06-20 | 2003-01-10 | Mitsubishi Electric Corp | 信号バス配置 |
| WO2003025995A1 (fr) * | 2001-09-11 | 2003-03-27 | Sharp Kabushiki Kaisha | Dispositif semi-conducteur et amplificateur haute frequence comportant ce dispositif |
| CN104078473A (zh) * | 2013-03-25 | 2014-10-01 | 株式会社东芝 | 固体摄像装置 |
| JP2014187261A (ja) * | 2013-03-25 | 2014-10-02 | Toshiba Corp | 固体撮像装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |