KR910004617B1 - 반도체 장치 - Google Patents

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후지쓰 가부시끼가이샤
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Abstract

내용 없음.

Description

반도체 장치
제 1 도는 종래의 반도체 장치의 칩에 대한 평면도.
제 2 도는 플라스틱 패키지형 반도체 장치에 대하여 일부를 절개한 요부 사시도.
제 3a 도는 제 1 도의 라인 IIIA-IIIA를 따라 취한 칩의 단면도.
제 3b 도는 제 1 도의 라인 IIIB-IIIB를 따라 취한 칩의 단면도.
제 4 도는 크래크(crack)가 발생되는 상태에서, 제 1 도의 라인 IIIB-IIIB를 따라 취한 칩의 단면도.
제 5 도는 본 발명에 따른 첫 번째 실시예의 반도체 장치의 요부를 보인 평면도.
제 6a 도는 제 5 도의 라인 VIA-VIA를 따라 취한 단면도.
제 6b 도는 제 5 도의 라인 VIB-VIB를 따라 취한 단면도.
제 7 도는 크래크가 발생되는 상태에서, 제 5 도의 라인 VIA-VIA를 따라 취한 단면도.
제 8 도는 주변 부품들이 전원선에 대하여 배열되어지는 본 발명에 따른 일례의 반도체 장치의 평면도.
제 9 도는 본 발명에 따른 두 번째 실시예의 평면도.
제 10 도는 본 발명에 따른 세 번째 실시예의 평면도.
본 발명은 반도체 장치에 관한 것이며, 특히 다층의 상호 연결수단으로서 반도체 장치의 집적회로칩상의 칩 주변 영역에 다수의 전원 공급선이 집중적으로 형성되어져 있는 반도체 장치에 관한 것이다.
집적회로등의 반도체 장치에서, 반도체 장치의 집적도의 증가에 따라 상호연결 영역 또는 집적회로의 금속화 영역이 증가한다. 따라서 다층의 상호 연결이 반도체 장치의 집적도를 향상시키는데 일반적으로 사용되었다. 보통 다층의 상호 연결은 칩상에 형성된 셀들과의 사이에 상호 연결 뿐만 아니라 외부 전원으로부터 전력을 셀로 공급해주는데도 사용된다. 특히, 전원 공급선들이 다층 금속화에 의하여 형성되어질 때, 전원 공급선들은 칩상의 칩주변 영역에 집중적되도록 배열된다. 이것은 집중적으로 형성된 전원 공급선들을 사용함으로써 칩주변 영역에 형성되는 전원 단자 패드(pad)들의 수를 감소시킬 수 있기 때문이다. 또한 집중적으로 형성된 전원 공급선들로부터 집적회로영역에서 형성된 셀들로 확정하는 브랜치(branch)전원선들의 길이를 짧게 할 수도 있다. 다시 말하면, 전원 공급선들이 다수의 선 조각들로 이루어졌다면, 칩상에 많은 전원공급단자 패드를 설치해야 할 필요가 있고, 또한 집중적으로 형성된 전원선들에 의하여 둘러싸여 있는 내부회로 영역에 있는 셀들로 브랜치 전원선들을 길게 늘어야 할 필요가 있다.
전기 언급한 칩은 일반적으로 외부 주변 환경으로부터 칩을 보호하기 위하여 패키지 되어져 있다. 잘 알고 있는 바와 같이, 플라스틱 성형 밀폐가 칩의 패킹수단의 하나로서 널리 사용되었다.
플라스틱으로 칩을 밀폐시킬 때에 칩과 플라스틱의 열팽창 계수를 고려해야 한다. 칩과 플라스틱의 열팽창 계수는 각각 3×10-6℃-1,2×10-5℃-1이다.
즉 플라스틱들의 열팽창 계수는 칩의 열팽창 계수보다 훨씬 크다, 따라서 열팽창 게수의 차이로 인하여, 반도체 장치를 성형하는 플라스틱에서의 온도 작용에 따라 열적 응력이 일어나게 된다. 특히, 열적 응력에 어떤 크기 이상으로 되면 칩에서 크래크가 발생된다. 크래크들은 자주 칩상에 전원 공급선들의 연결을 끊기게 한다. 크래크들은 또한 전원선들과의 사이에서 단락 회로를 일으키며, 특히 습기가 크래들 안으로 들어갔을 때 열적 응력은 다수의 셀들이 배열되어져 있는 칩의 내부회로 영역과 비교하여 플라스틱으로 성형한 반도체 장치에 있어서 칩의 코너(corner)영역들에서 가장 크다. 즉, 칩의 중심으로부터 거리가 길면 길수록 열적응력의 크기는 더욱 더 커진다. 따라서 전원선들 사이의 단선 또는 회로의 단락 현상이 자주 일어난다.
열팽창 계수의 차이로 인하여 일어난 크래크 발생을 억제하기 위하여 추축 버퍼 물질 또는 칩의 열팽창 계수와 거의 같은 저 열팽창 계수를 갖는 플라스틱이 지금 개발중에 있다.
그러나 현재 크래크들의 발생을 완벽하게 억제하는 것을 불가능하다.
따라서 상기 서술한 문제점들이 제거된 기발하며 유용한 반도체 소자를 제공하는 것이 본 발명의 일반적인 목적이다.
칩과 플라스틱의 열팽창 계수의 차이로 인하여 크래크가 일어날지라도 전원선에서 연결의 끊김 및/또는 단락회로의 발생을 방지할 수 있는 반도체 장치를 제공하는 것이 본 발명의 보다 구체적인 목적이다.
이러한 목적을 달성하기 위한 본 발명의 반도체 장치는 반도체 칩 가장자리 근처의 주변영역들에 배열되어 있는 메인 전원공급선들을 갖는 반도체 칩, 절연층을 사이에 삽입한 다층으로 형성되어 있는 메인 공급선들 반도체 칩의 코너에 인접한 칩 코너 영역들에서 절연층을 거쳐서 서로 각각 동일한 전위 면의 층으로 배열되어 있는 각각의 메인 전원선들등을 포함한다. 본 발명의 다른 목적 및 구성들은 도면을 참조하여 상세히 서술하여 나갈 때 명백해질 것이다.
후에 상세히 서술되어질 본 발명을 확실히 이해하기 위하여 우선 집중적으로 형성된 전원 공급선들을 가진 종래의 반도체 장치에 대하여 서술하여 나갈 것이다.
제1,2,3(a) 및 3(b)도를 참조하면, 칩 12상에 칩 주변 영역들에서 집중적을 형성되어 있는 전원 공급선들 10 및 11이 제공되어져 있다. 칩 주변 영역들은 칩 12 가장자리 근처에서 칩 영역으로서 정의된다. 전원선 11은 알루미늄등의 금속재료로 만들어진 층에 의하여 형성되고 절연층 17상에 적층되어져 있다.
물론 절연층 17은 장치의 반도체 기판(도시되어 있지 않음)상에 적층되어 있다. 또 다른 절연층 18은 전원선 11 및 절연층 17 상에 적층되어 있다.
알루미늄등의 금속재료로 만들어진 층으로 형성되어 있는 전원선 10은 절연층 18상에 적층되어 있다. 전원선 10 및 절연층 18은 예를들면, PSG로 만들어진 커버층 19로 덮혀져 있다. 마지막으로, 칩 12는 플라스틱층 15로 밀폐되어져 있다.
전원선 10은 제 1 도에 도시된 바와 같이 전원선 11의 회부에 배열되어 있다. 전원선 10과 11의 관계에 있어서, 외부전원에 의하여 공급되는 전력을 가하는 전원단자 패드 10a 및 11a가 각각 제공되어 있다. 패드 10a 및 11a는 제 1 도에 도시된 바와 같이 칩상에 칩 주변 영역들에서 위치되어진다. 전원선 10과 11과의 전위는 서로 다르다, 전원선 10은 전원을 셀 13a 및 13c에 공급해준다.
이들 셀들은 집중적으로 형성된 전원선 10 및 11에 의하여 둘러싸여 있는 영역으로서 정의되는 내부 집적회로 영역 12b에서 배열되어진다. 마찬가지로, 전원선 11은 전원을 셀 13b에 공급해준다. 이러한 배열에서, 전원선 10으로부터 셀 13A 및 13C로 확장하는 브랜치 전원선 들은 절연층 17상에 적층되어 있는 전원선 11을 횡단한다. 또한 전원선 11로부터 패드 11A로 확장하는 브랜치 전원선은 절연층 18상에 적층되어 있는 전원선 10 밑으로 통과한다. 후에 서술되어짐에 따라, 서로 다른 전위를 갖는 전원선들의 교차, 특히 칩 코너 영역에서 교차하는 단락회로를 형성할 가능성이 높다.
또한 전원선 10 및 11은 칩 주변 영역 배열된 회로 또는 부품들에 전원을 공급해준다. 예를들면, 칩의 칩코넌 영역들 12a에서 확인 테스트등의 테스트를 하는 다수의 모니터 트랜지스터들 및 다른 부품들이 있고, 칩의 칩 코너 영역들 12a의 칩의 코너들의 근처에 있는 영역을 말한다. 또한 칩코너 영역들에서 제 1 도에 도시된 바와 같이 테스트를 하는 전원단자 패드 14a 및 14b가 제공되어 있다. 이것은 칩상에 내부 직접회로 영역 12b에 배열된 셀들이 테스트에의한 손상을 방지하기 때문이다.
테스트를 위한 패드 14a 및 14b는 각각 전원선 10 및 11에 연결되어 있고 이러한 배열에서, 전원선 11로부터 테스트를 위한 패드 14b로 확장하는 브랜치 전원선은 절연층 18상에 적층되어 있는 전원선 10밑으로 통과한다. 서로 다른 전위를 갖는 전원선들의 교차는 단락회로를 형성할 확률이 높다.
제2도에 도시된 바와 같이, 칩 12는 플라스틱 15에 의하여 밀폐되고 두가닥 리이드 16a는 플라스틱 15에 붙어있다. 칩 12상에 패드들과 리이드들 16과의 사이에서의 연결은 선 연결에 의하여 수행된다. 즉, 패드들 및 리이드들 16a 배선들 16b로 전기적으로 연결된다.
이미 서술한 바와 같이, 칩이 전송 성형 방법에 의하여 플라스틱으로 밀폐될 때, 온도가 올라김에 따라 역학적인 응력이 칩과 플라스틱의 열 팽창 계수의 차이로 인하여 반도체 칩에서 크래크를 일으켜 전원선들의 연결의 끊김 및/또는 단락회로를 유도한다. 더욱기, 문제들은 칩 중심에서 떨어진 칩 코너 영역들에서 심각하다.
칩과 플라스틱들의 열팽창 계수의 차이로 인하여 일어난 역학적인 응력에서 오는 문제점을 고려해 보자. 플라스틱들의 열팽창 계수가 칩의 열팰창 계수보다 훨씬 크기 때문에 플라스틱층 15는 온도가 증가함에 따라 심각할 정도로 팽창하려고 한다. 따라서 제4도에 도시된 바와 같이, 화살표 A1의 방향에서 응력은 플라스틱층 15에서 발생된 것이다. 따라서, 화살표 A2방향에서의 응력은 커버층 19에서 도입되어진 것이다.
결과적으로 커버층 19에서의 응력은 크래크 20을 일으켜 제 4 도에 도시된 바와 같이 적층된 각각의 층들이 두 개 또는 그 이상으로 나누어진다. 따라서 전원선들 10 및/또는 11은 아마 연결되지 않을지도 모른다. 또한, 습기 또는 그와 같은 것이 크래크 안으로 들어온다면, 전원선 10 및 11은 서로 전기적으로 연결된다. 전원선 10의 전위와 전원선 11의 전위가 다르기 때문에, 전원선 10과 전원선 11과의 사이에서 단락회로가 발생한다. 습기 또는 그와 같은 것이 크래크 20안으로 들어가지 않더라도, 절연층 18이 응력으로 인하여 붕괴되어 전원선 10이 직접 전원선 11에 접촉되게 될 때 단락회로가 발생한다. 이들 문제점들은 전기에서 서술한 바와 같이 칩 중심에서 보다는 칩 코너 영역에서 심하다.
본 발명은 주로 크레크가 칩에서 발생되어 지더라도 칩코너 영역들에서 연결의 끊김 및/또는 단락회로를 피할 수 있는 반도체 장치를 제공하는 것이다.
우선 제 5,6(a) 및 6(b)도를 참조하여 본 발명에 따른 첫 번째 실시예의 반도체 장치에 대하여 서술하여 나갈 것이다.
반도체 장치의 칩21에서 절연층 22상에, X방향에서 확장하는 첫 번째 하측선층 23 및 Y방향에서 확장하는 두 번째 하측선층 24가 적층되어져 있다. 물론, 절연층 22는 반도체 기판(도시되어 있지 않음)상에 적층되어 있다. 첫 번째 및 두 번째 하측층 23 및 24는 알루미늄등의 금속재료로 만들어졌다. 첫 번째 하측층 23은 X방향에서 전위 Vss치의 Vss전원공급선을 형성하는 방면에 Y방향에서 전위 VDD치의 VDD전원 공급선을 형성한다. 첫 번째 하측층 23은 칩 코너 영역 21a 및 그의 근처에서 L자형 부분 또는 패턴 23a를 갖는다. 첫 번째 하측층 23의 L자형 부분 23a는 그의 본체 부분보다 좁다. 마찬가지로, 두 번째 하측층 24는 칩 코너 영역 21 및 그의 근처에서 대체로 L자형 부분 24a를 갖는다. 두 번째 하측층 24의 L자형 부분 24a를 갖는다, 두 번째 하측 층 24의 L자형 부분 24a는 그의 본체 부분보다 좁다.
L자형 부분 23a는 L자형 부분 24a의 외부에 배열되어 있다. 절연층 25가 첫 번째 및 두 번째 하측층 23 및 24 뿐만 아니라 절연층 22상에 적층되어 있다.
X방향에서 확장하는 첫 번째 상측층 26은 첫 번째 하측층 23전역에 있도록 하기 위하여 절연층 25상에 적층되어 있다. 이 층은 알루미늄등의 금속재료로 만들어졌다. 첫 번째 상측층 26은 X방향에서 전위 VDD의 VDD전원 공급선을 형성한다. 첫 번째 상측층 26의 폭은 칩 코너 영역 21a 및 그의 근처 이외에 칩 주변 영역에서 첫 번째 하측층 23의 폭과 거의 같다. 첫 번째 상측층 26은 대체로 L자형 부분을 가지며, L자형 부분은 그의 본체 부분보다 좁다. 제5도에 도시된 바와 같이 첫 번째 상측층 26의 L자형 부분 26a는 두 번째 하측층 24의 L자형 부분 24a 전역에 있도록 하기 위하여 절연층 25상에 적층되어 있다. 즉, L자형 부분 24a 및 26a는 절연층 25를 거쳐서 서로 맞대어 놓여져 있다. L자형 부분 26a의 폭은 L자형 부분 24a의 폭과 거의 같다. L자형 부분 24a 및 26a에 의하여 샌드위치되어 절연층 25의 일부분은 직각 방향에서 다수의 관통 호올 28a를 갖는다. 알루미늄 또는 그와 같은 것은 첫 번째 상측층 26을 적층하는 관통 호올 28a에 가득 채워진다. 따라서 첫 번째 상측층 26 및 두 번째 하측층 24는 서로 전기적으로 연결된다.
Y방향에서 확장하는 두 번째 상측층 27은 두 번째 하측층 24전역에 있도록 하기 위하여 절연층 25상에 적층되어진다. 층 27은 금속재료로 만들어져 있다. 두 번째 상측 층 27은 Y방향에서 전위 VSS와 VSS전원 공급선을 형성한다. 두 번째 상측층 27의 폭은 두 번째 하측층 24의 폭과 거의 같다 두 번째 상측층 27는 칩 코너 영역 21a 및 그의 근처에서 L자형 부분 27a를 갖는다. 두 번째 상측층 27의 L자형 부분 27a는 그의 본체 부분보다 좁다.
L자형 부분 27a는 L자형 부분 23a전역에 있도록 하기 위하여 절연층 25상에 적층되어진다, 다시말하면, L자형 부분 23a 및 27a는 절연층 25를 거쳐서 서로 맞대어 위치되어 있다 L자형 부분 27a는 또한 금속재료로 만들어진 아이슬랜드(island)부분 23b 전역에 놓여져 있고 동시에 하측층의 적층과정에 따라서 적층되어진다, L자형 부분 23a 및 27a에 의하여 샌드위치되어 있는 절연층 25의 일부분은 직각 방향으로 다수의 관통 호올 28b를 갖는다. 또한 아이슬랜드 부분 23b 및 L자형 부분 27a에 의하여 샌드위치되어 있는 절연층 25의 일부분은 다수의 관통 호올 28c를 갖는다. 관통 호올 28b 및 28c는 두 번째 상측층 27을 적층함에 따라서 금속재료로 채워진다. 따라서, 두 번째 상측층 27은 첫 번째 하측층 23에 전기적으로 연결된다.
브랜치 전원선 24b는 두 번째 하측층 24의 L자형 부분 24a로부터 일체적으로 확장한다. 브랜치선 24b는 두 번째 상측층 27의 L자형 부분 27a밑으로 통과하고, 칩 주변 영역에서 위치되는 테스트를 위한 전원 패트30에 전기적으로 연결된다. 브랜치 라인 24b 및 패드 30은 칩 코너 부분 21a와 떨어져 위치되어 있다. 제 1 도의 종래의 장치에서, 테스트를 위한 패드 14b를 향하여 확장하는 브랜치는 칩 코너 영역 12a에서 전원선 10밑으로 통과하는 반면에, 제 5 도에서 테스트를 위한 패드 30을 향하여 도달하는 브랜치 선 24b는 L자형 부분 27a밑으로 통과하고 칩 코너 영역 21a로부터 떨어진 거리에 위치된 패드 30에 도달한다는 것을 유의하여야 한다.
커버층 19는 첫 번째 및 두 번째 상측층 26,27 및 절연층 25전역에 적층되어 있다. 또한 플라스틱층 15는 전기 언급한 칩 21을 밀폐시킨다.
다른 칩 코너 영역들 및 그의 근처에서 VSS및 VDD전원선들은 칩 코너 영역 21a 및 그의 근처에서 VSS및 VDD전원선들과 동일 방식으로 형성되어진다는 것을 상기 서술로부터 쉽게 이해되어질 것이다. 결과적으로, 동일 전위를 갖는 층들은 칩코너 영역들 및 그의 근처에서 절연층을 거쳐서 서로 맞대어 배열되어져 있고, 절연층에서 관통호올에 채워지는 전도체의 수단으로서 상호 연결되는 반면에, 서로 다른 전위를 갖는 층들은 칩 코너 영역 및 그의 근처 이외의 영역에서 절연층을 거쳐서 서로 반대로 배열되어져 있는 방식으로 VSS및 VDD선들이 칩 주변 영역들에서 집중적으로 형성되어진다. 내부 집적회로영역 21a에 셀들이 배열되어 있다. 결과적으로 제 7 도에 도시된 바와 같이, 크래크 31이 칩 코너 영역 21a에서 적층된 층들에서 발생되어지더라도, 다른 전위를 갖는 선들 사이에서 단락회로를 결코 형성할 수 없다. 또한 칩 코너 영역 21a에서 전원선들에서 발생하는 연결의 끊김을 방지할 수 있다.
전기 언급한 첫 번째 실시예에서, 동일 전위를 갖는 층들은 영역 21a등의 칩 코너 영역들 뿐만 아니라 그의 근처에서도 절연층을 거쳐서 서로 맞대여 놓여져 있다.
이것은 크래크가 때때로 칩 코너 영역들의 근처에 있는 영역에서라도 발생하는 이유이다. 따라서 첫 번째 실시예는 칩 코너 영역 및 그의 근처에서 발생되는 연결의 끊김 및/또는 단락회로를 막을 수 있게 하여 첫 번째 실시예에 따른 반도체 장치의 고 신뢰성을 달성할 수 있다. 물론, 동일 전위를 가진 층들이 칩의 다른 영역들에서 보다 크랭크 발생이 심한 칩 코너 영역에서만 절연층을 거져서 서로 맞대여 있도록 전원선들을 설계할 수 있다. 또한 L자형 형태 대신에 아크(arc : 호)등의 칩 코너 역들에서 선 패턴들을 사용할 수 있다.
L자형 패턴 23a,24a,26a 및 27a의 폭은 고집적 밀도를 유지하기 위하여 제 5 도에 도시된 바와 같이 그들의 본체 부분의
Figure kpo00001
보다 작다. 또한, 동일 전위를 갖는 L자형 부분들이 관통호올 28a 및 28b에 채워진 금속재료의 수단에 의하여 서로 연결되기 때문에 전원선들의 정상 전류밀도를 확신할 수 있다.
또한, VSS및 VDD의 교차부분 29는 칩코너 영역 21a로부터 멀리 떨어져 남아 있도록 설계되어 있다.
따라서 교차부분 29에서 발생하는 단락회로의 확률이 제 1 도의 종래의 장치와 비교하여 상대적으로 작다. 더욱이, 전원선 23의 L자형 부분23a가 그의 본체 부분보다 좁기 따문에, 교차 부분 29의 영역이 매우 작다는 것에 유의하여야 한다. 결과적으로, 단락회로가 발생할 종래의 전원선들의 배열과 비교하면 매우 작다.
제8도는 본 발명에 따른 반도체 장치에서의 칩 코너영역 및 그의 주변에서 상세한 배열의 일예를 설명한 것이다.
칩 코너 영역 32a 및 칩 32의 그의 주변에서, VSS전원 공급선 33과 VDD전원 공급선 34가 제공되어져 있다.
VSS전원선 33은 점선으로 설명된 하측층 33a와 실선으로 설명된 상측 33b로 이루어졌다. 물론, 절연층(도시되어 있지 않음)은 하측층 33a와 상측층 33b와의 사이에 내재되어 있다. 하측층 33a는 상측층 33b와 거의 같은 폭을 갖는다. 상측층 33b는 하측층33a전역에 있도록 절연층 상에 적층되어 있다. 하측층 33a와 상층측 33b와의 사이에 샌드위치되어 있는 절연층이 다수의 관통호올 35a를 갖는다. 상측층 33b는 상측층 33b의 적층 공정에 따라 관통호올 35a에 채워지는 알루미늄등의 금속재료의 수단에 의하여 하측층 33a와 함께 전기적으로 연결되어 있다. 마찬가지로 VDD전원선 34는 서로 거의 같은 폭을 갖는 하측층 34a 및 상측층 34b로 이루어졌다. 또한 절연층은 하측층 34a와 상측층 34b사이에 내재한다. 상측층 34b는 하측층 34a전역에 있도록 절연층상에 적층되어진다. 절연층은 금속재료가 안에 채워지는 다수의 관통호올 35b를 갖는다. 따라서 상측층 34b는 하측층 34a에 전기적으로 연결되어 있다.
입력/출력 셀들(이후에는 I/O셀들로 언급됨) 37a,37b 및 37c는 하측 금속화 레벨 또는 상측 금속화 레벨 중의 어느 한쪽에서 형성되어진다. 전원 단자 패드들 38a, 38b 및 38c는 제8도에 도시된 바와 같이 I/O셀들 37a,37b 및 37c에 대하여 제공되어진다. 신호선들 41은 I/O 셀들로부터 칩 32의 내부 직접회로 영역 32b에 형성되어 있는 셀들(도시되어 있지 않음)을 향하여 확장한다. 칩 코너 영역 32a에 위치되어 있는 테스트를 위한 전원 단자 패드 39는 VSS전원 라인 33에 연결되어진다. 테스트를 위한 모니터 트랜지스터 42 및 그의 패드 43은 패드 39근처에서 형성되어진다. 칩 코너영역 32a로부터의 거리에서 위치되어 있는 전원 패드 40은 하측층 34a로부터 확장하는 브랜치선 34a'와 함께 VDD전원 라인에 연결되어진다.
제9도를 참조하여 본 발명에 따른 두 번째 실시예의 반도체 장치를 서술하여 나갈 것이다 두 번째 실시예의 중요한 특징중의 하나는 X방향에서 확장하는 VSS전원선이 상측선층으로 형성되는 반면에, Y방향에서 확정하는 VSS전원선이 하측층으로 형성되는 것이다. 물론, 칩 코너 영역들 및 그의 근처에서, 상측층은 상측층과 같은 동일 전위를 갖는 하측층 전역에 있도록 절연층상에 적충되어진다.
제9도를 참조하면, 칩 45의 X방향에서, VSS전원 공급선 46은 VDD전원 공급선 47전역에 있도록 절연층(도시되어 있지 않음)상에 적층되어진다. 반대로, Y방향에서 VDD전원선 47은 VSS전원선 46전역에 있도록 절연층상에 적층되어진다. 칩 45의 각각의 칩 코너 영역 및 그의 근처에서, 전원선들은 상측층이 상측층과 같은 동일 전위를 갖는 하측층 전여겡 있도록 절연층상에 적층시키는 방식으로 형성되어진다. 예를들면, 칩코너 여역 45a 및 그의 근처에서, X방향에서 VSS선 46의 L자형 부분 46a는 VSS의 L자형 부분 46b전역에 있도록 절연층 상에 적층되어진다. L자형 부분 46a는 절연층에서 형성된 관통호올 49a에 채워진 금속재료와 함께 L자형 부분 46b에 연결되어진다. 마찬가지로, Y방향에서 VDD선 47의 L자형 부분 47b는 Y방향에서 VDD전원선 47의 L자형 부분 47a전역에 있도록 적층되어진다. 상측 및 하측 L자형 부분들 47a,47b는 절연층에서 형성된 관통호올에 채워진 금속재료의 수단에 의하여 서로 전기적으로 연결되어진다.
제9도에 도시된 바와 같이, VSS전원선 46에 대한 전원 패드들 50a50b 및 50c는 상측층 레벨에서 제공 되어진다.
또한 VDD전원선 47에 대한 패드들 51a,51b 및 51c는 제 9 도에 도시된 바와 같이 제공되어진다. 셀들이 내부 직접회로 영역 45b에 배열되어진다. 따라서, 두 번째 실시예의 배열은 플라스틱 층 및 칩의 열팽창 계수의 차이로부터 오는 전원선들에서 연결의 끊김 및/또는 단락회로의 발생을 방지할 뿐만 아니라 융통성을 갖는 회로 패턴들의 배열을 설계할 수 도 있게 한다.
제10도는 본 발명에 따른 반도체 장치의 세 번째 실시예를 설명한 것이다. 세 번째 실시예의 중요한 특징중의 하나는 Vss전원선이 하측선층으로 형성되는, 반면에 VDD전원선이 상측선층으로 형성된다는 것이다. 제 10 도를 참조하면, X방향 및 Y방향 두 방향에서 칩 52에서의 VSS전원 공급선 53은 하측선층으로 형성되며, X방향 및 Y방향 두 방향에서 VDD전원 공급선 54는 상측선층으로 형성된다. 서로 다른 전위를 갖는 상측층과 하측층은 칩 코너 영역 및 그의 근처 이외의 칩 영역들에서 절연층(도시되어 있지 않음)에 의하여 서로 분리된다. 칩 코너 영역 및 그의 근처에서, 동일 전위를 갖는 상측 및 하측층은 절연층에 의하여 분리된다.
예를들면, 칩 코너 영역 52a에서, 대체로 L자형 층 55a는 VSS전원 공급선 53의 대체로 L자형 부분 53a전역에 있도록 절연층상에 적층되어진다. 물론, 층 55a 및 부분 53a는 절연층에서 관통호올 56a에 채워지는 금속재료의 수단에 의하여 서로 전기적으로 연결된다. 이러한 배열에서, 상측 L자형 층 55a는 정상 전류 밀도는 확실하게 된다. 마찬가지로, VDD전원선 54의 코너 부분 54의 코너 부분 54a는 대체로 L자형층 55b 전역에 있도록 배열되어진다. 물론, 층 55b 및 부분 54a는 절연층에서 형성된 관통호올 56a에 채워진 금속재료의 수단에 의하여 서로 전기적으로 연결된다. VSS선들 53에 대한 전원단자 패드들 57a,57b 및 57c는 제 10 도에 도시된 바와 같이 제공되어진다. 이들 패드들은 서로 전기적으로 연결되어 있는 오우버랩된 하측층 및 상측층으로 이루어졌다. 마찬가지로, VDD선들 54에 대한 전원 패드들 58a58b 및 58c가 제공되어진다. 또한 이들패드들은 전기적으로 서로 연결되어 있는 오우버랩된 상측층 및 하측층으로 형성되어진다. 셀들은 내부 직접회로 영역 52b에서 배열된다. 이렇게 형성된 세 번째 실시예는 또한 전원선들의 연결의 끊김 및 또는 단락회로의 발생을 방지할 뿐만 아니라 융통성을 갖는 회로 패턴들을 설계할 수 있게 한다.
비록 전기에서 언급한 실시예들이 두 레벨 금속화의 반도체 장치의 예들이지만, 본 발명의 3 또는 그 이상의 금속화 레벨을 갖는 반도체 장치를 포함한다는 것은 상기 서술로부터 명백해졌을 것이다.
본 발명은 본 실시예에 제한되지 않고 본 발명의 범위내에서 다양한 변화와 수정을 행할 수 있다.

Claims (5)

  1. 반도체 칩(21)가장자리, 부근의 칩 주변 영역에 배열된 메인 전원 공급선(23,24,26,27)을 가지며, 상기 메인 전원선들은 절연층(25)이 그 사이에 내재된 다층 배선으로 이루어지며, 또한 상기 메인 전원선들의 각각의 상기 반도체 칩의 코너에 인접한 칩 코너 영역들(21a)에서 상기 절연층을 사이에 두고 동일 전위를 갖는 층들끼리 서로 맞대어 배열되도록 형성된 반도체 칩 및 상기 반도체 칩을 밀폐시키기 위하여 플라스틱등으로 만들어진 패키지를 포함하는 반도체 장치.
  2. 청구범위 제 1 항에 있어서, 상기 코너 영역들에서 동일 전위를 갖는 상기 층들은 상기 층들 사이에 샌드위치되는 상기 절연층에 형성된 관통호올에 채위지는 금속재료의 수단에 의하여 전기적으로 연결되는 반도체 장치.
  3. 청구범위 제 1 항에 있어서, 상기 칩 코너 영역들에서 형성된 동일 전위를 갖는 상기 층들은 상기 칩코노 영역들 이외의 영역들에서 칩 코너 영역들의 다른 부분들 보다 좁은 반도체 장치.
  4. 청구범위 제 1 항에 있어서, 상기 칩 코너 영역들 이외의 영역들에서 상기 메인전원 공급선들은 상기 절연층을 사이에 두고 다른 전위를 갖는 층들이 서로 맞대어 배열 형성되는 반도체 장치.
  5. 청구범위 제 1 항에 있어서, 상기 메인전원 공급선들은 상기 반도체 칩의 가장자리 부근의 주변 영역들에 집중적으로 형성되는 반도체 장치.
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