JPH0364735A - アクティブマトリクス表示装置 - Google Patents
アクティブマトリクス表示装置Info
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- JPH0364735A JPH0364735A JP1201973A JP20197389A JPH0364735A JP H0364735 A JPH0364735 A JP H0364735A JP 1201973 A JP1201973 A JP 1201973A JP 20197389 A JP20197389 A JP 20197389A JP H0364735 A JPH0364735 A JP H0364735A
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- 239000011159 matrix material Substances 0.000 title claims description 30
- 239000003990 capacitor Substances 0.000 claims description 33
- 239000000758 substrate Substances 0.000 claims description 20
- 238000010586 diagram Methods 0.000 description 9
- 230000003111 delayed effect Effects 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3648—Control of matrices with row and column drivers using an active matrix
- G09G3/3655—Details of drivers for counter electrodes, e.g. common electrodes for pixel capacitors or supplementary storage capacitors
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2320/00—Control of display operating conditions
- G09G2320/02—Improving the quality of display appearance
- G09G2320/0223—Compensation for problems related to R-C delay and attenuation in electrodes of matrix panels, e.g. in gate electrodes or on-substrate video signal electrodes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、蓄積容量を有するアクティブマトリクス表示
装置に関する。
装置に関する。
（従来の技術）
絶縁性基板上に絵素電極をマ） ＋７クス状に配置２、
絵素電極を独立ｌ−て駆動するアクティブマトリクス方
式は、液晶等を用いた表示装置に用いられている。アク
ティブマトリクス方式は、特に大型で高密度の表示を行
う表示装置にしば１．ば用いられる。
絵素電極を独立ｌ−て駆動するアクティブマトリクス方
式は、液晶等を用いた表示装置に用いられている。アク
ティブマトリクス方式は、特に大型で高密度の表示を行
う表示装置にしば１．ば用いられる。
絵素電極を選択駆動するため、ＴＦＴ （薄膜！・ラン
ジスタ）素子、ＭＯＳトランジスタ素子、ＭＩＭ（金属
−絶縁周一金属）素子、ダイオード、バリスタ等が用い
られている。アクティブマトリクス駆動方式は、高フン
！・ラストの表示が可能であり、液晶テレビジョン、ワ
ードブロセッづ、コンビーータの端末表示装置等に実用
化されている。
ジスタ）素子、ＭＯＳトランジスタ素子、ＭＩＭ（金属
−絶縁周一金属）素子、ダイオード、バリスタ等が用い
られている。アクティブマトリクス駆動方式は、高フン
！・ラストの表示が可能であり、液晶テレビジョン、ワ
ードブロセッづ、コンビーータの端末表示装置等に実用
化されている。
第４図に従来のアクティブマトリクス表示装置の１例の
平面図を示す。この表示装置にはスイッチング素子とし
てＴＰＴが用いられている。アクティブマトリクス基板
１上に対向基板２が重畳されている。アクティブマトリ
クス基板１と対向電極２との間に液晶などの表示媒体が
封入され、表示装置が構成される。第５図に第４閏のア
クティブマトリクス基板１の模式間を示す。アクティブ
マトリクス基板１上にゲートバスライン７が設けられ、
ゲートバスライン７に交差して、ソースバスライン９が
設けられている。ゲートバスライン７に平行して蓄積容
量バスライン８が設けられ、全ての蓄積容量バスライン
８は蓄積容量用の共通電極幹配線６に接続されている。
平面図を示す。この表示装置にはスイッチング素子とし
てＴＰＴが用いられている。アクティブマトリクス基板
１上に対向基板２が重畳されている。アクティブマトリ
クス基板１と対向電極２との間に液晶などの表示媒体が
封入され、表示装置が構成される。第５図に第４閏のア
クティブマトリクス基板１の模式間を示す。アクティブ
マトリクス基板１上にゲートバスライン７が設けられ、
ゲートバスライン７に交差して、ソースバスライン９が
設けられている。ゲートバスライン７に平行して蓄積容
量バスライン８が設けられ、全ての蓄積容量バスライン
８は蓄積容量用の共通電極幹配線６に接続されている。
第４図に示すように、アクティブマトリクス基板１上の
対向基板２が重畳されていない部分に、ソース信号端子
３ａ及び３ｂ、ゲート信号端子４、並びに共通電極幹配
線６に接続された共通電極端子５ａ及び５ｂが設けられ
ている。
対向基板２が重畳されていない部分に、ソース信号端子
３ａ及び３ｂ、ゲート信号端子４、並びに共通電極幹配
線６に接続された共通電極端子５ａ及び５ｂが設けられ
ている。
第２図に第５図のソースバスライン９．９、ゲートバス
ライン７、及び蓄積容量バスライン８に囲まれた矩形の
領域を拡大した模式図を示す。ゲートバスライン７には
ＴＦＴＩＯのゲート電極が接続され、ソースバス配線９
にはＴＦＴＩＯのソース電極が接続されている。ＴＰＴ
ＩＯのドレイン電極は絵素電極１１に接続されている。
ライン７、及び蓄積容量バスライン８に囲まれた矩形の
領域を拡大した模式図を示す。ゲートバスライン７には
ＴＦＴＩＯのゲート電極が接続され、ソースバス配線９
にはＴＦＴＩＯのソース電極が接続されている。ＴＰＴ
ＩＯのドレイン電極は絵素電極１１に接続されている。
絵素電極１１と蓄積容量バスライン８との間には、蓄積
容量１２が形成されている。
容量１２が形成されている。
この表示装置では、ゲートバスライン７にオン信号が加
えられるとＴＰＴＩＯが低抵抗となり、ソースバス配線
９に加えられたデータ信号が絵素電極１１に書き込まれ
る。データ書き込みが終わると、ゲートバスライン７に
オフ信号が加えられ、ＴＦＴ １０は高抵抗状態となる
。書き込まれたデータ信号は、絵素電極１１と蓄積容量
用電極（図示していない）との間の蓄積容量１２と、絵
素電極１１と対向基板２上の対向電極（図示していない
）との間の絵素容量とによって保持される。このデータ
信号は、次の書き込みまでの期間、保持される。
えられるとＴＰＴＩＯが低抵抗となり、ソースバス配線
９に加えられたデータ信号が絵素電極１１に書き込まれ
る。データ書き込みが終わると、ゲートバスライン７に
オフ信号が加えられ、ＴＦＴ １０は高抵抗状態となる
。書き込まれたデータ信号は、絵素電極１１と蓄積容量
用電極（図示していない）との間の蓄積容量１２と、絵
素電極１１と対向基板２上の対向電極（図示していない
）との間の絵素容量とによって保持される。このデータ
信号は、次の書き込みまでの期間、保持される。
（発明が解決しようとする課題）
ゲートバスライン７、ソースバスライン９、及び蓄積容
量バスライン８は、金属などの導電性材料で形成されて
おり、それぞれ電気抵抗Ｒ（Ｇ）、Ｒ（Ｓ）、Ｒ（Ｃｓ
）を有している。また、これらのバスラインは、交差す
る他のバスラインと対向電極との間に容ｊｌ成分Ｃ（Ｇ
）、Ｃ（Ｓ）、Ｃ（Ｃｓ）をそれぞれ有している。従っ
て、これらのバスライン上では、これらの抵抗と容量と
の積で表される時定数τ（Ｇ）、τ（Ｓ）、τ（Ｃｓ）
に相当する信号遅延が生じる。このような信号遅延によ
り、各バスラインの端子に加えられた信号は、バスライ
ンの先端へ進むにつれて遅延することとなる。
量バスライン８は、金属などの導電性材料で形成されて
おり、それぞれ電気抵抗Ｒ（Ｇ）、Ｒ（Ｓ）、Ｒ（Ｃｓ
）を有している。また、これらのバスラインは、交差す
る他のバスラインと対向電極との間に容ｊｌ成分Ｃ（Ｇ
）、Ｃ（Ｓ）、Ｃ（Ｃｓ）をそれぞれ有している。従っ
て、これらのバスライン上では、これらの抵抗と容量と
の積で表される時定数τ（Ｇ）、τ（Ｓ）、τ（Ｃｓ）
に相当する信号遅延が生じる。このような信号遅延によ
り、各バスラインの端子に加えられた信号は、バスライ
ンの先端へ進むにつれて遅延することとなる。
この信号遅延の大きさはゲートバスライン７及びソース
バス配線９上ではそれぞれτ（Ｇ）及びτ（Ｓ）に依存
する。しかし、蓄積容量バスライン８上の信号遅延は、
τ（Ｃｓ）と、共通電極幹配線６上のτ（Ｃｓｓ）とを
加えた値に依存する。
バス配線９上ではそれぞれτ（Ｇ）及びτ（Ｓ）に依存
する。しかし、蓄積容量バスライン８上の信号遅延は、
τ（Ｃｓ）と、共通電極幹配線６上のτ（Ｃｓｓ）とを
加えた値に依存する。
共通電極幹配線６には全蓄積容量バスライン８が接続さ
れているため、τ（Ｃｓｅ）は非常に大きな値となる。
れているため、τ（Ｃｓｅ）は非常に大きな値となる。
そのため、共通電極端子５ａ及び５ｂに加えられた信号
は、まず、共通電極幹配線６上で遅延し、更に蓄積容量
バスライン８上で遅延することとなる。
は、まず、共通電極幹配線６上で遅延し、更に蓄積容量
バスライン８上で遅延することとなる。
第５図のアクティブマトリクス基板では共通電極幹配線
６上の信号遅延は、共通電極端子５ａ及び５ｂから最も
遠い中央部で最も大きい。また、蓄積容量バスライン８
上の信号遅延は、共通電極幹配線６から最も遠い部分で
最も大きい。従って、第５図の例では基板の右端の中央
部で最も信号遅延が大きくなる。信号遅延の大きい蓄積
容量バスライン８の部分に接続された絵素電極１１には
、ゲートバスライン７にオン信号が加えられている間に
、データ信号を充分に書き込むことができない。そのた
め、表示画面上には信号遅延に基づく表示ムラが生じる
こととなる。
６上の信号遅延は、共通電極端子５ａ及び５ｂから最も
遠い中央部で最も大きい。また、蓄積容量バスライン８
上の信号遅延は、共通電極幹配線６から最も遠い部分で
最も大きい。従って、第５図の例では基板の右端の中央
部で最も信号遅延が大きくなる。信号遅延の大きい蓄積
容量バスライン８の部分に接続された絵素電極１１には
、ゲートバスライン７にオン信号が加えられている間に
、データ信号を充分に書き込むことができない。そのた
め、表示画面上には信号遅延に基づく表示ムラが生じる
こととなる。
画面が大型化されるに伴い、バスラインの抵抗及び容量
が大きくなるので、上述の問題点は顕著に現れる。また
、表示画面が精細化されるに伴い、バスラインの数が多
くなるので、同様に上述の問題点は顕著に現れる。
が大きくなるので、上述の問題点は顕著に現れる。また
、表示画面が精細化されるに伴い、バスラインの数が多
くなるので、同様に上述の問題点は顕著に現れる。
一例として、対角１４インチ程度の液晶表示装置につい
て試算してみる。共通電極幹配線６の材料をＴＩ金金属
比抵抗１Ｏ−４Ω・（１））とし、該配線６の層厚４０
００ Ａ、幅２ＩＩＩ１１１長さ２００ｏとすると、共
通電極幹配線６の全長に亙る抵抗は、約２５０Ωとなる
。共通電極幹配線６の持つ容量は０４２μＦ以」二であ
るため、Ｇｇ遅延のＢも大きい共通電極幹配線６の中央
部での時定数は、１２．５１１ｓｅｃ以上となる。Ｊ８
０本のバスラインをノンインターレース走査する表示装
置では、データ信号の書き込み時間は約３０７ｚ ｓ
ｅ ｃなので、上記の時定数は無視できない大きな値で
あることが理解される。従って、。この表示装置ではか
なりの表示ムラが生じることとなる。
て試算してみる。共通電極幹配線６の材料をＴＩ金金属
比抵抗１Ｏ−４Ω・（１））とし、該配線６の層厚４０
００ Ａ、幅２ＩＩＩ１１１長さ２００ｏとすると、共
通電極幹配線６の全長に亙る抵抗は、約２５０Ωとなる
。共通電極幹配線６の持つ容量は０４２μＦ以」二であ
るため、Ｇｇ遅延のＢも大きい共通電極幹配線６の中央
部での時定数は、１２．５１１ｓｅｃ以上となる。Ｊ８
０本のバスラインをノンインターレース走査する表示装
置では、データ信号の書き込み時間は約３０７ｚ ｓ
ｅ ｃなので、上記の時定数は無視できない大きな値で
あることが理解される。従って、。この表示装置ではか
なりの表示ムラが生じることとなる。
本発明はこのような問題点を解決するものであり、本発
明の目的は、信号遅延の小さい蓄積容量バスラインを有
するアクティブマトリクス表示装置を提供するここであ
る。
明の目的は、信号遅延の小さい蓄積容量バスラインを有
するアクティブマトリクス表示装置を提供するここであ
る。
（課題を解決するための手段）
本発明のアクティブマトリクス表示装置は、少なくとも
一方が透光性を有する一対の基板と、該一対の基板の何
れか一方の基板内面にマトリクス状に配列された絵素電
極と、該絵素電極に対向する蓄積容量用電極＆、該蓄積
容箪用毎極に接続された蓄積容量バスラインｔ１ 該蓄
積容量バスラインが接続された共通電極幹配線と、を有
するアクティブマトリクス表示装置であって、該共通電
極幹配線に分岐配線が設置Ｊられ、該分岐配線の端部に
分岐端子が形成されており、そのことによって上記目的
が達成される。
一方が透光性を有する一対の基板と、該一対の基板の何
れか一方の基板内面にマトリクス状に配列された絵素電
極と、該絵素電極に対向する蓄積容量用電極＆、該蓄積
容箪用毎極に接続された蓄積容量バスラインｔ１ 該蓄
積容量バスラインが接続された共通電極幹配線と、を有
するアクティブマトリクス表示装置であって、該共通電
極幹配線に分岐配線が設置Ｊられ、該分岐配線の端部に
分岐端子が形成されており、そのことによって上記目的
が達成される。
（作用）
本発明のアクティブマトリクス表示装置には、共通電極
幹配線の両端の共通電極端子の他に、共通電極幹配線か
ら分岐した分岐配線の端部に設置ノられた分岐端子を有
している。分岐端子ら上記の共通電極端子と同じように
信号入力部として機能するので、共通電極幹配線は分岐
配線が分岐する部分で分割されることとなる。従って、
分割されたそれぞれの共通電極幹配線の部分の抵抗及び
容量が低減され、信号遅延の問題が解決される。
幹配線の両端の共通電極端子の他に、共通電極幹配線か
ら分岐した分岐配線の端部に設置ノられた分岐端子を有
している。分岐端子ら上記の共通電極端子と同じように
信号入力部として機能するので、共通電極幹配線は分岐
配線が分岐する部分で分割されることとなる。従って、
分割されたそれぞれの共通電極幹配線の部分の抵抗及び
容量が低減され、信号遅延の問題が解決される。
例えば、共通電極幹配線の中央の１箇所に分岐配線を設
（ブ、この分岐配線の端部に分岐端子を設けると、共通
電極幹配線は２等分される４：ととなる。２等分された
各部分の抵抗及び容量はそれぞれ２分の１になる。従っ
て、共通電極幹配線の信号遅延を表す時定数は４分の１
となる。同様に、共通電極幹配線を３等分する位置に２
本の分岐配線を設け、それぞれの配線の端部に分岐端子
を設けると、共通電極幹配線に於ける時定数は９分の１
となる。従って、信号遅延は更に大幅に低減されること
となる。
（ブ、この分岐配線の端部に分岐端子を設けると、共通
電極幹配線は２等分される４：ととなる。２等分された
各部分の抵抗及び容量はそれぞれ２分の１になる。従っ
て、共通電極幹配線の信号遅延を表す時定数は４分の１
となる。同様に、共通電極幹配線を３等分する位置に２
本の分岐配線を設け、それぞれの配線の端部に分岐端子
を設けると、共通電極幹配線に於ける時定数は９分の１
となる。従って、信号遅延は更に大幅に低減されること
となる。
（実施例）
本発明を実施例について以下に説明する。第１図に本発
明の表示装置に用いられる、アクティブマトリクス基板
の１実施例の模式図を示す。絶縁性基板上に平行するゲ
ートバスライン７が設置ｊられ、ゲートバスライン７に
交差して、ソースバスライン９が設けられている。また
、ゲートバスライン７に平行して蓄積容量バスライン８
が設けられている。第２図にソースバスライン９．９、
ゲートハスライン７、及び蓄積容量バスライン８に囲ま
れた矩形の領域を拡大した模式図を示す。ゲートバスラ
イン７にはＴＦＴＩＯのゲート電極が接続され、ソース
パス配線９にはＴＦＴＩＯのソース電極が接続きれてい
る。ＴＰＴＩＯのドレイン電極は絵素電極１１に接続さ
れている。絵素電極１１と蓄積容量バスライン８この間
には、蓄積容ｊ１１１２が設けられている。
明の表示装置に用いられる、アクティブマトリクス基板
の１実施例の模式図を示す。絶縁性基板上に平行するゲ
ートバスライン７が設置ｊられ、ゲートバスライン７に
交差して、ソースバスライン９が設けられている。また
、ゲートバスライン７に平行して蓄積容量バスライン８
が設けられている。第２図にソースバスライン９．９、
ゲートハスライン７、及び蓄積容量バスライン８に囲ま
れた矩形の領域を拡大した模式図を示す。ゲートバスラ
イン７にはＴＦＴＩＯのゲート電極が接続され、ソース
パス配線９にはＴＦＴＩＯのソース電極が接続きれてい
る。ＴＰＴＩＯのドレイン電極は絵素電極１１に接続さ
れている。絵素電極１１と蓄積容量バスライン８この間
には、蓄積容ｊ１１１２が設けられている。
第１図に示すように、一方の端部にソース信号端子３ａ
を有するソースバスライン９と、他方の端部にソース信
号端子３ｂを有するソースバスライン９とが交互に配列
されている。ゲートバスライン７の一方の端部には、ゲ
ート信号端子４が設けられている。
を有するソースバスライン９と、他方の端部にソース信
号端子３ｂを有するソースバスライン９とが交互に配列
されている。ゲートバスライン７の一方の端部には、ゲ
ート信号端子４が設けられている。
ゲート信号端子４が設けられている側とは反対側に、共
通電極幹配線６が設置ブられ、共通電極幹配線６は全て
の蓄積容量バスライン８に接続されている。共通電極幹
配線６の両端部には共通電極端子５ａ及び５ｂが設けら
れている。共通電極幹配線６の中央部からは分岐配線１
７が分岐１．ている。分岐配線１７の端部には分岐端子
１６が設けられている。
通電極幹配線６が設置ブられ、共通電極幹配線６は全て
の蓄積容量バスライン８に接続されている。共通電極幹
配線６の両端部には共通電極端子５ａ及び５ｂが設けら
れている。共通電極幹配線６の中央部からは分岐配線１
７が分岐１．ている。分岐配線１７の端部には分岐端子
１６が設けられている。
本実施例のアクティブマトリクス表示装置では、共通電
極端子５ａ、５ｂ、及び分岐端子１６が信号入力部とし
て機能する。そのため、分岐配線１７が接続されている
部分で共通電極幹配線６は２等分されることになる。′
２等分された部分の抵抗及び容量は、分岐配線１７を有
していない共通電極幹配線に比べ、それぞれ２分の１と
なる。従って、本実施例の表示装置の共通電極幹配線６
に於ける時定数は、分岐配線を有していない共通電極幹
配線に比べ４分の１となり、信号遅延が大幅に低減され
ている。
極端子５ａ、５ｂ、及び分岐端子１６が信号入力部とし
て機能する。そのため、分岐配線１７が接続されている
部分で共通電極幹配線６は２等分されることになる。′
２等分された部分の抵抗及び容量は、分岐配線１７を有
していない共通電極幹配線に比べ、それぞれ２分の１と
なる。従って、本実施例の表示装置の共通電極幹配線６
に於ける時定数は、分岐配線を有していない共通電極幹
配線に比べ４分の１となり、信号遅延が大幅に低減され
ている。
第３図に本発明の表示装置に用いられるアクティブマト
リクス基板の他の実施例を示す。本実施例は、本発明を
大型の表示装置に適用した場合を示している。本実施例
ではゲートバスライン７は３つのブロックに分割されて
いる。それぞれのブロックはゲートバスライン７ａ、７
ｂ、及び７Ｃで表されている。それぞれのゲートバスラ
イン７ａ、７ｂ、及び７Ｃの両端部にはゲート信号端子
４ａ及び４ｂが設けられている。ソースバスライン９の
両端部には、ソース信号端子３ａ及び３ｂが設けられて
いる。従って、本実施例ではゲートバスライン７ａ、７
ｂ、及び７Ｃの両端部から走査信号が加えられ、ソース
バスライン９の両端部からデータ信号が加えられること
になる。
リクス基板の他の実施例を示す。本実施例は、本発明を
大型の表示装置に適用した場合を示している。本実施例
ではゲートバスライン７は３つのブロックに分割されて
いる。それぞれのブロックはゲートバスライン７ａ、７
ｂ、及び７Ｃで表されている。それぞれのゲートバスラ
イン７ａ、７ｂ、及び７Ｃの両端部にはゲート信号端子
４ａ及び４ｂが設けられている。ソースバスライン９の
両端部には、ソース信号端子３ａ及び３ｂが設けられて
いる。従って、本実施例ではゲートバスライン７ａ、７
ｂ、及び７Ｃの両端部から走査信号が加えられ、ソース
バスライン９の両端部からデータ信号が加えられること
になる。
蓄積容量バスライン８もゲートバスライン７と同様に３
つのブロックに分割されている。それぞれのブロックは
蓄積容量バスライン８ａｓ８ｂｓ及び８ｃで表されてい
る。それぞれの蓄積容量バスライン８の両端部は、共通
電極幹配線６ａ及び６ｂに接続されている。従って、本
実施例では蓄積容量バスライン８ａｓ８ｂ、及び８Ｃの
両端部から信号が入力されることになる。共通電極幹配
線６ａ及び６ｂの両端部には、それぞれ共通電極端子５
ａ及び５ｂ、並びに５０及び５ｄが設けられている。
つのブロックに分割されている。それぞれのブロックは
蓄積容量バスライン８ａｓ８ｂｓ及び８ｃで表されてい
る。それぞれの蓄積容量バスライン８の両端部は、共通
電極幹配線６ａ及び６ｂに接続されている。従って、本
実施例では蓄積容量バスライン８ａｓ８ｂ、及び８Ｃの
両端部から信号が入力されることになる。共通電極幹配
線６ａ及び６ｂの両端部には、それぞれ共通電極端子５
ａ及び５ｂ、並びに５０及び５ｄが設けられている。
それぞれの共通電極幹配線６ａ及び６ｂを３等分する位
置には、分岐配線１７ａ及び１７ｂ、並びと、７ｃ及び
１７ｄが設けられている。各分岐配線１７ ａ、 １
７ ｂ、 １７ ｃ、及び１７ｄの端部には、それぞ
れ分岐端子１６ ａ、 １６ ｂ、 １６ ｃ。
置には、分岐配線１７ａ及び１７ｂ、並びと、７ｃ及び
１７ｄが設けられている。各分岐配線１７ ａ、 １
７ ｂ、 １７ ｃ、及び１７ｄの端部には、それぞ
れ分岐端子１６ ａ、 １６ ｂ、 １６ ｃ。
及び１６ｄが設けられている。
本実施例のアクティブマトリクス表示装置では、共通電
極端子５ａ、５ｂ、５Ｃ及び５ｄ、並びに分岐端子１６
ａ、 １６ ｂ、 １６ ｃ、及び１６ｄが信号
入力部として機能することになる。分岐端子１６ａ及び
１６ｂが接続されている部分で共通電極幹配線６ａは３
等分され、３等分された各部分の抵抗及び容量は、それ
ぞれ共通電極幹配線６ａの抵抗及び容量の３分の１とな
る。従って、本実施例の表示装置の共通電極幹配線６ａ
に於ける時定数は、分岐配線１６ａ及び１６ｂを有して
いない共通電極幹配線に比べ９分の１となる。同様に、
共通電極幹配線６ｂに於ける時定数は、分岐配線１６ｃ
及び１６ｄを有していない共通電極幹配線に比べ９分の
１となり、信号遅延が大幅に低減されている。
極端子５ａ、５ｂ、５Ｃ及び５ｄ、並びに分岐端子１６
ａ、 １６ ｂ、 １６ ｃ、及び１６ｄが信号
入力部として機能することになる。分岐端子１６ａ及び
１６ｂが接続されている部分で共通電極幹配線６ａは３
等分され、３等分された各部分の抵抗及び容量は、それ
ぞれ共通電極幹配線６ａの抵抗及び容量の３分の１とな
る。従って、本実施例の表示装置の共通電極幹配線６ａ
に於ける時定数は、分岐配線１６ａ及び１６ｂを有して
いない共通電極幹配線に比べ９分の１となる。同様に、
共通電極幹配線６ｂに於ける時定数は、分岐配線１６ｃ
及び１６ｄを有していない共通電極幹配線に比べ９分の
１となり、信号遅延が大幅に低減されている。
（発明の効果）
本発明によれば、信号遅延の小さい蓄積容量バスライン
を有するアクティブマトリクス表示装置が提供され得る
。従って、本発明によれば高い画像品位を有する表示装
置が得られ、本発明によれば表示装置の大型化、高精細
化にも対応することができる。
を有するアクティブマトリクス表示装置が提供され得る
。従って、本発明によれば高い画像品位を有する表示装
置が得られ、本発明によれば表示装置の大型化、高精細
化にも対応することができる。
４ の な！ Ｈ
第１図は本発明の表示装置に用いられるアクティブマト
リクス基板の１実施例の模−成因、第２図は第１図及び
第５図のバスラインに囲まれた矩形領域の拡大模式図、
第３図は本発明の表示装置に用いられるアクティブマト
リクス基板の他の実施例の模式図、第４図は従来のアク
ティブマトリクス表示装置の平面図、第５図は第４図の
アクティブマトリクス基板の模式図である。
リクス基板の１実施例の模−成因、第２図は第１図及び
第５図のバスラインに囲まれた矩形領域の拡大模式図、
第３図は本発明の表示装置に用いられるアクティブマト
リクス基板の他の実施例の模式図、第４図は従来のアク
ティブマトリクス表示装置の平面図、第５図は第４図の
アクティブマトリクス基板の模式図である。
１・・・アクティブマトリクス基板、２・・・対向基板
、３ａ、３ｂ−ソース信号端子、４，４ａ、４ｂ・・・
ゲート信号端子、５ａ、５ｂ、５ｃ、５ｄ−共通電極端
子、６，６ａ、６ｂ・・・共通電極幹配線、７゜７ａ、
７ｂ、７ｃ・・・ゲートバスライン、８，８ａ。
、３ａ、３ｂ−ソース信号端子、４，４ａ、４ｂ・・・
ゲート信号端子、５ａ、５ｂ、５ｃ、５ｄ−共通電極端
子、６，６ａ、６ｂ・・・共通電極幹配線、７゜７ａ、
７ｂ、７ｃ・・・ゲートバスライン、８，８ａ。
８ｂ、８ｃ・・・Ｗ積容ｊｌバスライン、９・・・ソー
スバスライン、１０・・・ＴＦＴ、１１・・・絵素電極
、１２・・・蓄積容量、１６． １６ ａ、 １６
ｂ、 １６ ｃ、 １６ ｄ−・・分岐端子、１７
． １７ ａ、 １７ ｂ、 １７ ｃ。
スバスライン、１０・・・ＴＦＴ、１１・・・絵素電極
、１２・・・蓄積容量、１６． １６ ａ、 １６
ｂ、 １６ ｃ、 １６ ｄ−・・分岐端子、１７
． １７ ａ、 １７ ｂ、 １７ ｃ。
１７ｄ・・・分岐配線。
以上
第
図
第
図
第
図
Claims (1)
- １、少なくとも一方が透光性を有する一対の基板と、該
一対の基板の何れか一方の基板内面にマトリクス状に配
列された絵素電極と、該絵素電極に対向する蓄積容量用
電極と、該蓄積容量用電極に接続された蓄積容量バスラ
インと、該蓄積容量バスラインが接続された共通電極幹
配線と、を有するアクティブマトリクス表示装置であっ
て、該共通電極幹配線に分岐配線が設けられ、該分岐配
線の端部に分岐端子が形成されているアクティブマトリ
クス表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1201973A JPH0364735A (ja) | 1989-08-03 | 1989-08-03 | アクティブマトリクス表示装置 |
| DE69013610T DE69013610T2 (de) | 1989-08-03 | 1990-08-01 | Aktives Matrixanzeigegerät. |
| EP90308491A EP0411933B1 (en) | 1989-08-03 | 1990-08-01 | An active matrix display apparatus |
| US07/908,749 US5446568A (en) | 1989-08-03 | 1992-07-06 | Active matrix display apparatus with plural signal input connections to the supplemental capacitor line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1201973A JPH0364735A (ja) | 1989-08-03 | 1989-08-03 | アクティブマトリクス表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0364735A true JPH0364735A (ja) | 1991-03-20 |
Family
ID=16449832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1201973A Pending JPH0364735A (ja) | 1989-08-03 | 1989-08-03 | アクティブマトリクス表示装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5446568A (ja) |
| EP (1) | EP0411933B1 (ja) |
| JP (1) | JPH0364735A (ja) |
| DE (1) | DE69013610T2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5422293A (en) * | 1991-12-24 | 1995-06-06 | Casio Computer Co., Ltd. | Method for manufacturing a TFT panel |
| US7061553B2 (en) | 2002-01-04 | 2006-06-13 | Sharp Kabushiki Kaisha | Substrate for display device and display device equipped therewith |
| US9093628B2 (en) | 2013-12-18 | 2015-07-28 | Panasonic Liquid Crystal Display Co., Ltd. | Liquid crystal display device |
| US9500921B2 (en) | 2013-12-25 | 2016-11-22 | Panasonic Liquid Crystal Display Co., Ltd. | Liquid crystal display device with common signal bus line |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5822026A (en) * | 1994-02-17 | 1998-10-13 | Seiko Epson Corporation | Active matrix substrate and color liquid crystal display |
| KR0139319B1 (ko) * | 1994-11-14 | 1998-06-15 | 김광호 | 한 화소에 이중배선과 복수의 트랜지스터를 구비한 액정 표시 장치 |
| JP4070896B2 (ja) * | 1998-10-07 | 2008-04-02 | 三菱電機株式会社 | 電気光学素子および該電気光学素子の製造方法 |
| KR101017192B1 (ko) * | 2004-06-28 | 2011-02-25 | 엘지디스플레이 주식회사 | 액정표시장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62265688A (ja) * | 1986-05-13 | 1987-11-18 | 松下電器産業株式会社 | アクテイブマトリツクスアレイ |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5844743A (ja) * | 1981-09-10 | 1983-03-15 | Fujitsu Ltd | 半導体集積回路 |
| DE3382727D1 (de) * | 1982-06-30 | 1994-01-27 | Fujitsu Ltd | Integrierte Halbleiterschaltungsanordnung. |
| JPS60101951A (ja) * | 1983-11-08 | 1985-06-06 | Sanyo Electric Co Ltd | ゲ−トアレイ |
| JPH0766249B2 (ja) * | 1985-03-15 | 1995-07-19 | シャープ株式会社 | 液晶表示装置の駆動方法 |
| JPH0685108B2 (ja) * | 1985-08-29 | 1994-10-26 | キヤノン株式会社 | マトリクス表示パネル |
| JPS6344742A (ja) * | 1986-08-12 | 1988-02-25 | Fujitsu Ltd | 半導体装置 |
| US4906072A (en) * | 1986-10-09 | 1990-03-06 | Canon Kabushiki Kaisha | Display apparatus and driving method for providing an uniform potential to the electrodes |
| US5076667A (en) * | 1990-01-29 | 1991-12-31 | David Sarnoff Research Center, Inc. | High speed signal and power supply bussing for liquid crystal displays |
-
1989
- 1989-08-03 JP JP1201973A patent/JPH0364735A/ja active Pending
-
1990
- 1990-08-01 DE DE69013610T patent/DE69013610T2/de not_active Expired - Fee Related
- 1990-08-01 EP EP90308491A patent/EP0411933B1/en not_active Expired - Lifetime
-
1992
- 1992-07-06 US US07/908,749 patent/US5446568A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62265688A (ja) * | 1986-05-13 | 1987-11-18 | 松下電器産業株式会社 | アクテイブマトリツクスアレイ |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5422293A (en) * | 1991-12-24 | 1995-06-06 | Casio Computer Co., Ltd. | Method for manufacturing a TFT panel |
| US7061553B2 (en) | 2002-01-04 | 2006-06-13 | Sharp Kabushiki Kaisha | Substrate for display device and display device equipped therewith |
| US7626646B2 (en) | 2002-01-04 | 2009-12-01 | Sharp Kabushiki Kaisha | Substrate for display device and display device equipped therewith |
| US9093628B2 (en) | 2013-12-18 | 2015-07-28 | Panasonic Liquid Crystal Display Co., Ltd. | Liquid crystal display device |
| US9500921B2 (en) | 2013-12-25 | 2016-11-22 | Panasonic Liquid Crystal Display Co., Ltd. | Liquid crystal display device with common signal bus line |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0411933B1 (en) | 1994-10-26 |
| EP0411933A2 (en) | 1991-02-06 |
| US5446568A (en) | 1995-08-29 |
| DE69013610T2 (de) | 1995-05-04 |
| DE69013610D1 (de) | 1994-12-01 |
| EP0411933A3 (en) | 1992-06-03 |
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