JPH03163530A - アクティブマトリクス表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、薄膜トランジスタ（以下ではｒＴＦＴ」と称
す）等のスイッチング素子を有し、液晶等を表示媒体と
して用いたアクティブマトリクス表示装置に関する。

（従来の技術） 近年、液晶等を表示媒体として用いたアクティブマトリ
クス表示装置が、活発に研究されている。

中でも液晶を用いたアクティブマトリクス型の液晶ディ
スプレイ（以下ではｒＬＣＤＪと称す）は、平面ディス
プレイとして研究され、その或果も着実に上がってきて
いる。現在のアクティブマトリクス型のＬＣＤの研究開
発には二つの流れがある。

一つはいわゆる壁掛けテレビの実現を目指した、表示画
面の大面積化である。他の一つは表示画面の高精細化で
ある。特に、小型で高精細の表示を行うアクティブマト
リクス型のＬＣＤには、ビデオカメラ用のカラービュー
ファインダとして大きな需要が期待されている。

アクティブマトリクス型のＬＣＤには、ＴＦＴアレイ部
を駆動するためのＩＣチップが実装される。しかし、小
型で高精細な表示を行うアクティブマトリクス型のＬＣ
Ｄでは、各接続端子間の距離が非常に小さくなり、実装
が困難となる。この点を解決するため、小型高精細のア
クティブマトリクス型のＬＣＤでは、ＴＦＴアレイが形
成された基板上に駆動回路が形成される。

駆動回路とＴＦＴアレイとを同一基板上に形或したアク
ティブマトリクス表示装置の基本的構造の模式図を、第
７図に示す。この表示装置では基板５０上に、ゲート駆
動回路５４、ソース駆動回路５５、及びＴＦＴアレイ部
５３が形成されている。ＴＦＴアレイ部５３には、ゲー
ト駆動回路５４から延びる多数の平行するゲートバス配
線５１が配設されている。ソース駆動回路５５からは多
数のソースバス配線５２が、ゲートバス配線５１に直交
して配設されている。更に、ゲートバス配線５ｌに平行
して、付加容量共通配線５９が配設されている。

２本のソースバス配線５２、５２と、ゲートバス配線５
１、５ｌとに囲まれた矩形の領域には、ＴＦＴ５６、絵
素５７、及び付加容量５８が設けられている。ＴＦＴ５
　６のゲート電極はゲートバス配線５１に接続され、ソ
ース電極はソースバス配線５２に接続されている。ＴＦ
Ｔ５　６のドレイン電極に接続された絵素電極と対向基
板上の対向電極との間に液晶が封入され、絵素５７が構
或されている。また、ＴＦＴ５　６と付加容量共通配線
５９との間に付加容量５８が形成されている。付加容量
共通配線５９は、対向電極と同じ電位の電極に接続され
ている。

この表示装置ではゲート駆動回路５４からの信号によっ
て、ゲートバス配線５１上に接続されているＴＰＴ５６
がオン状態となる。一方、ソース駆動回路５５からソー
スバス配線５２を通じて絵素５７に映像信号が送られる
。この映像信号はＴＦＴ５６がオフ状態となった後も、
絵素を構成する絵素電極及び対向電極の間に保持される
。ところが、小型で高精細なアクティブマトリクス型Ｌ
ＣＤでは絵素の面積は非常に小さくなるので、絵素電極
及び対向電極との間で形成されるコンデンサの容量が小
さくなる。従って、映像信号を必要な時間保持すること
ができなくなるという問題点が生じる。一方、絵素電極
の電位に対するバス配線の電位の変動が大きくなるとい
う問題も生じる。

そこで、絵素電極と対向電極との間のコンデンサの容量
不足を補うために、各絵素５７に並列に付加容量５８が
設けられているのである。付加容量５８の一方の電極は
ＴＦＴ５６のドレイン電極に接続されている。付加容ｊ
ｌ５ｇのもう一方の電極は対向電極と同じ電位でなけれ
ばならない。そのため、この電極は付加容量共通配線５
９を介して対向電極と同じ電位の電極に接続されている
。

このような駆動回路一体型の＝多くのアクティブマトリ
クス表示装置では、ＴＰＴの半導体層として多結晶シリ
コンが用いられている。その理由は、電子及びホールの
移動度が大きいこと、ｎ型及びｐ型のＴＰＴが作製し得
るのでＣＭＯＳの構成が可能であること等である。

第７図の表示装置に用いられるアクティブマトリクス基
板の一例の平面図を第４図に示す。第４図のｖ−ｖ線及
びＶ’［−ＶＴ線に沿った断面図を、それぞれ第５図及
び第６図に示す。ガラス基板３０上に半導体層３３と、
付加容量３２の一方の電極である下部容量用電極４６と
が、一体的にパターン形成されている。半導体層３３及
び下部容量用電極４６は多結晶シリコンから或るが、下
部容量用電極４６はイオン注入法等によるドーピングが
施されている。従って、下部容量用電極４６では抵抗が
小さくなっている。この半導体層３３及び下部容量用電
極４６上にはゲート絶縁膜４９が形成されている。

また、半導体層３３に平行してゲートバス配線４０及び
付加容量共通配線４４が設けられている。

付加容量共通配線４４の一部が付加容！Ｉｋ３２の上部
容量用電極として機能している。ゲートバス配線４０及
び付加容量共通配線４４は、後の熱処理工程での熱安定
性を考慮して、ｎ＋又はｐ＋の多結晶シリコンで形成さ
れている。ゲートバス配線４０からは２個のＴＦＴ３　
１　ａ及び３ｌｂに向かって、それぞれゲート電極４２
ａ及び４２ｂが分岐している。このようにこの例では２
個のＴＰＴが直列に設けられている。この構成によりＴ
ＰＴのリーク電流を小さくし得る。

更に、基板３０上の全面に層間絶縁膜４７が形成されて
いる。層間絶縁膜４７及び前述のゲート絶縁膜４９を貫
いて、半導体層３３の両端部の上にはコンタクトホール
４３ａ及び４３ｂが設けられている。第４図に示すよう
に、ゲートバス配線４０に直交するソースバス配線４１
が各コンタクドホール４３ａ上を通過するように設けら
れている。また、ソースバス配線４１はコンタクトホー
ル４３ａ上では幅が広くなっている。コンタクトホール
４３ｂ上には絵素電極４５が延びている。

ソースバス配線４１はＡＩ等の低抵抗金属で形成され、
絵素電極４５はＩＴＯで形成されている。

このようにコンタクトホール４３ａでは、ソースバス配
線４１と半導体層３３とが電気的に接続されている。同
様に、コンタクトホール４３ｂでは、絵素電極４５と半
導体層３３とが電気的に接続されている。更に基板上の
全面に保護膜４８が形成されている。また、このアクテ
ィブマトリクス基板には、前述の第７図と同様のゲート
駆動回路及びソース駆動回路（図示していない）が形成
されている。

このアクティブマトリクス基板を用いた表示装置は、次
のようにして駆動される。まず、ゲート駆動回路より各
ゲートバス配線４ｏに順次ゲートオン信号が出力される
。これにより、オン信号が出力されたゲートバス配線４
ｏに接続されているＴＦＴ３　１　ａ及び３ｌｂは一斉
にオン状態となる。

ソース駆動回路には、各ソースバス配線４ｌごとにソー
スバス配線４ｌと映像信号ラインとの間のスイッチング
を行うＴＰＴが設けられている。このＴＰＴはアナログ
スイッチと呼ばれ、対応する絵素の映像信号が送られて
いるときのみンースバス配線４１と映像信号ラインとの
間を電気的に接続する機能を有している。このアナログ
スイッチを通じてソースバス配線４１に映像信号が書き
込まれた後、アナログスイッチはオフ状態となり、更に
池のソースバス配線４１への書き込みが順次行われる。

書き込まれた映像信号は、アナログスイソチがオフ状態
となった後も、ソースバス配線４ｌの寄生容量を利用し
て保持される。この方式はパネルサンプルホールド方式
と呼ばれ、必要ならばこの寄生容量を補うための容量を
設けてもよい。パネルサンプルホールド方式は駆動回路
部の面積を小さくし得るという利点を有している。ソー
スバス配線４１に保持された映像信号は、オン状態とな
っているＴＦＴ３　１　ａ及び３ｌｂを通して絵素電極
４５及び付加容量用電極４６に書き込まれる。

このとき、映像信号が書き込まれた付加容量用電極４６
に対向する付加容量共通配線４４には、映像信号に対応
する電荷を供給する電流が流れる。

（発明が解決しようとする課題） このようなアクティブマトリクス基板に於で、ゲートバ
ス配線４０の１つがオン状態となった後、最初にオン状
態となるソースバス配線４ｌでは、このゲートバス配線
４０がオフ状態となるまでの時間が充分に長いので、映
像信号は絵素電極４５及び付加容量用電極４６に余裕を
もって書き込まれる。ところが、最後にオン状態となる
ソースバス配線４１では、ゲートバス配線４０がオフ状
態となるまでの時間が短いため、映像信号の書き込み時
間が制約されるという問題がある。更に、第４図のアク
ティブマトリクス基板では、付加容量共通配線４４がｎ
ゝ又はｐゝの多結晶シリコンであるため、抵抗が充分に
小さいとは言えない。そのため、付加容量共通配線４４
上の信号は遅延し、上述の制約された書き込み時間内に
映像信号を書き込むことができなくなり、絵素電極４５
に書き込まれた電位の変動を引き起こすという問題点が
生じる。

この問題点を説明するため、第８図に１つの絵素部分の
等価回路図を示す。ＴＰＴのドレイン電極に接続された
絵素電極と、対向電極に接続された対向電極配線との間
に、液晶層を挟む容量ＣＬＣが位置している。また、Ｔ
ＰＴのドレイン電極は付加容ｆｆｉ　Ｃ　ｓを介して付
加容量共通配線に接続されている。更に、ＴＦＴのゲー
ト電極及びドレイン電極との間には容量Ｃ，ｄが形戊さ
れている。ＴＰＴのゲートバス配線にゲートオンの信号
が送られると、ＴＦＴはオン状態となり、ソースバス配
線には映像信号電圧ｖ４が書き込まれる。ここで付加容
量共通配線の信号伝達の時定数をτｃｓ、絵素電極への
信号書き込み時間ＴｏＮとすると、τａｓ＜＜’ｒＯＮ
の条件が満たされない場合には、付加容量への充電が不
十分となり、絵素電極の電位が変動するという問題が生
じる。ＴＰＴがオフ状態となり、ｔｃｓに比べて十分に
長い時間が経過した後に於ける実際の表示状態に対応す
る絵素電極の電位ｖ１は、次の（１）式で表される。

△Ｖ，・Ｃｇｄ Ｖｄ＝Ｖｄ−　　　　　　　　　　　　　　　　−ａ　
　　（１）（１，ｇｄ＋ｃＬｃ＋ｃｓ） ここで、△ＶｇはＴＰＴのオン状態の時のゲート電位と
オフ状態の時のゲート電位との差である。また、ａは以
下の式で示され、書き込み時間内に付加容量を十分充電
できないために生じる電位の変動を表す。

（以下余白） ＣＳ ａ　＝　Ｖ　１ｅｘｐ（−　ＴＯＮ／τＣ３）′（ＣＢ
＋ｅｔｃ＋Ｃｓ） ・・・　（２） （１）式中、第２項は、ＴＰＴをオフ状態とするために
ゲートバス配線の電圧が変動することによる絵素電極の
電位の変動を表す。書き込まれた映像信号によって忠実
な表示を行うためには、（１）式の第２項及び（２）式
のａの値を小さくしなければならない。（１）式の第２
項の値を小さくするためには、 Ｃｇａ＜＜Ｃ　ＬＣ＋　　Ｃｓ　　　　　　　　　　　
　　　　−　　（　３　　）が成り立つことが必要であ
る。高精細のアクティブマトリクス基板では絵素電極が
小さく、従って、ＣＬＣが小さいので、（３）式の条件
を満たすにはある程度以上の大きさの付加容ｆｉｔ　Ｃ
　ｓが必要となる。

このように付加容ｆｆＩＣ　ｓはある程度の大きさが必
要なので、（１）式の第３項、即ち、（２）式で表され
るａの値を小さくするためには、 Ｔ　ｏ，，＞＞τｃｓ　　　　　　　　　　−（４）が
戒り立つことが必要である。

特に駆動回路をＴＦＴアレイと同一の基板上に形成した
小型高精細のアクティブマトリクス基板では、（４）式
の条件を満たすには困難が伴う。

その理由は以下のようである。

■ゲートバス配線の本数が多くなり、ゲートバス配線１
本当りに割り当てられる時間が短くなる。

■ドライバＩＣを実装する方式では、全てのソースバス
配線に同時に映像信号が出力されるのに対し、パネルサ
ンプルホールド方式では、それぞれのソースバス配線に
順次映像信号が出力されるので、最後に書き込みが行わ
れるソースバス配線に於ける書き込み時間が短くなる。

■表示装置の高精細化に伴う開口率の低下を避けるため
、配線の線幅を小さくする必要がある。

そのため付加容量共通配線の抵抗が大きくなり、ｒｃｓ
を小さくすることができない。

■絵素数が増加してもｌ絵素当りの付加容量用電極の大
きさを小さくすることができない。従って、１本の付加
容量共通配線に接続される付加容量の総和が大きくなり
、τｃｓを小さくすることができない。

このような問題点の解決策として、例えば付加容量共通
配線の両側で対向電極と同電位の電極に接続することが
考えられるが、十分な解決策とは言えない。また、付加
容量共通配線には冗長構造が付与される場合が多いので
、τＣＳがＴ’ｏｓに比べて十分小さくなければこの冗
長構造を生かすことができないという問題もある。

本発明はこのような問題点を解決するものであり、本発
明の目的は、信号遅延の生じない付加容量共通配線を有
するアクティブマトリクス表示装置を提供することであ
る。

（課題を解決するための手段） 本発明のアクティブマトリクス表示装置は、対の絶縁性
基板と、該一対の基板の何れか一方の基板内面にマトリ
クス状に配列された絵素電極と、該絵素電極に接続され
たスイッチング素子と、該絵素電極の電荷を保持するた
めの付加容量と、該絵素電極上を覆う絶縁層と、該付加
容量の一方の電極に接続された付加容量共通配線と、を
備え、該付加容量が、該スイッチング素子に接続された
第ｌの電極と、該付加容量共通配線に接続された第２の
電極とを有し、該付加容量共通配線が、該絶縁層上に形
成されており、そのことによって上記目的が達成される
。

また、前記一方の基板上に駆動回路が設けられでいる構
或とすることもできる。

更に、前記信号線の容量によって映像信号が保持される
構成とすることもできる。

（作用） 本発明のアクティブマトリクス表示装置では、付加容量
共通配線は絵素電極を覆う絶縁層上に形戊されているた
め、低抵抗の金属で形成し得る。

従って、付加容量共通配線上の信号に遅延は生じない。

例えば、従来例で用いられているｎ＋多結晶シリコンは
、膜厚５００ｒｖで５０Ωというシート抵抗を有してい
るのに対し、ＡＩ金属は、膜厚３００ｎｍで０．３３Ω
という小さなシート抵抗を有している。このように付加
容量共通配線の小さな抵抗により、付加容量共通配線上
の信号遅延は２桁以上小さくなり、実質的に無視し得る
程度の大きさとなる。

（実施例） 本発明を実施例について以下に説明する。第３図に本発
明のアクティブマトリクス表示装置の平面模式図を示す
。ガラス基板１１上にゲート駆動回路２３、ソース駆動
回路２４、及びＴＦＴアレイ部２２が形成されている。

ＴＦＴアレイ部２２には、ゲート駆動回路２３から延び
る多数の平行するゲートバス配線ｌが配されている。ソ
ース駆動回路２４からは多数のソースバス配線２が、ゲ
ートバス配線ｌに直交して配設されている。そして本実
施例ではソースバス配線２に平行して、付加容量共通配
線８が配設されている。

２本（７）’７’−｝ハス配線１、Ｌ　　ソースバス配
線２、及び付加容量共通配線８に囲まれた矩形の領域に
は、２個の直列に配列されたＴＦＴ２　５　ａ及び２５
ｂ１絵素２６、及び付加容１１２７が設けられている。

第３図では簡単のため、，２個のＴＰＴ２５ａ及び２５
ｂを１個のＴＦＴ２５で表してある。ＴＦＴ２５のゲー
ト電極はゲートバス配線１に接続され、ソース電極はソ
ースバス配線２に接続されている。ＴＦＴ２５のドレイ
ン電極に接続された絵素電極と対向基板上の対向電極と
の間に液晶が封入され、絵素２６が構戊されている。ま
た、ＴＦＴ２５と付加容量共通配線８との間に付加容ｆ
ｉ２７が設けられている。付加容量共通配線８は対向電
極と同じ電位の電極に電気的に接続されている。

第１図に第３図のＴＦＴアレイ部２２の部分平面図を示
す。第２図に第１図の■一■線に沿った断面図を示す。

第１図及び第２図を参照しながら、本実施例を製造工程
に従って説明する。前述のガラス基板ｌｌ上の全面に、
後に半導体層ｌ２及び下部容量用電極５となる多結晶シ
リコン薄膜をＣＶＤ法によって形成した。次に、ＣＶＤ
法、スパッタリング法、又はこの多結晶シリコン薄膜上
面の熱酸化により、後にゲート絶縁膜１３となる絶縁膜
を形成した。ゲート絶縁膜ｌ３の厚さはｌ００旧である
。次に、上記多結晶シリコン薄膜及び絶縁膜のパター二
冫グを行い、半導体層１２及び下部容量用電極５を第１
図に示す形状で形成した。

上述のゲート絶縁膜１３の形成を半導体層ｌ２及び下部
容量用電極５のパターン形成の後に行ってもよい。また
、絶縁膜の形成前に、多結晶シリコン薄膜の結晶性を高
めるため、レーザアニール、窒素雰囲気中でのアニール
等の処理を行うことも可能である。次に、下部容量用電
極５の部分にイオン注入を行い、低抵抗の下部容量用電
極５を得た。

次に、後にゲートバス配線ｌ１　ゲート電極３ａ及び３
ｂ、並びに上部容量用電極６となる多結晶シリコン薄膜
をＣＶＤ法によって形或し、ドーピングを行った。これ
により、低抵抗の多結晶シリコン薄膜が得られた。その
後、低抵抗多結晶シリコン薄膜のパターニングによって
、第１図に示す形状のゲートバス配線１、２つのゲート
ｉｉｔｉ３ａ及び３ｂ、並びに上部容量用電極６を形成
した。

上部容量用電極６と前述の下部容量用電極５との間で、
付加容ｆｆｉ２７が形成される。このゲート電極３ａ及
び３ｂをマスクとし、且つ、フォトリングラフィ法によ
って形或されたレジストをマスクとして、半導体層ｌ２
のゲート電極３ａ，３ｂ及び下部容量用電極５の下方以
外の部分にイオン注入を行った。

この基板上の全面に層間絶縁膜１４を７００ｎｍの厚さ
に形成した。次に、第１図に示すように２つのコンタク
トホール７ａ及び７ｂを形成した。

コンタクトホール７ａ及び７ｂは、層間絶縁膜工４及び
前述のゲート絶縁膜１３を貫いて、半導体層１２上に形
成されている。

次に、ソースパス配線２をＡｔ金属等の低抵抗の金属を
用いて形成した。第１図に示すように、ソースバス配線
２はフンタクトホール７ａ上で幅が広くなった形状に形
成されている。従って、ソースバス配ｔ！ｌ２はコンタ
クトホール７ａを介して半導体層１２に接続されること
になる。更に、■ＴＯから戊る絵素電極４をパターン形
成した。第１図に示すように、絵素電極４の一部はコン
タクトホール７ｂ上に延びている。従って、絵素電極４
はコンタクトホール７ｂを介して半導体層ｌ２に接続さ
れる。更に、この基板の全面に絶縁層１５を形戊した。

次に、コンタクトホール７ｃを形成した。フンタクトホ
ール７ｃは、層間絶縁膜ｌ４及び絶縁層１５を貫いて上
部容量用電極６の端部上に形或されている。更に、ＡＩ
金属等の低抵抗の金属により、付加容量共通配ｌｓ８を
形成した。第１図に示すように、付加容量共通配Ｌａ８
はコンタクトホール７ｃ上で幅が広くなった形状に形成
されている。

従って、付加容量共通配線８はコンタクトホール７ｃを
介して上部容量用電極６に接続されることになる。付加
容量共通配線８は表示装置として完戊した後には、対向
基板上の対向電極と同じ電位の電極に接続される。更に
、付加容量共通配線８上の全面に保謹膜１７が形成され
、アクティブマトリクス基板が完成される。

本実施例と従来例を比較した結果を、第１表に示す。比
較したアクティブマトリクス基板は、何れも表示部分の
対角線の長さが約２インチであり、クリアビジゴン対応
の基板である。付加容量共通配線の線幅は何れも４μｍ
である。ただし、従来例の基板では、付加容量共通配線
の両端部が対向電極と同Ｌ：電位の電極に接続されてい
る。また、第１表中の”書き込み時間”とは、最も書き
込み時間が短い絵素についての値である。第１表から明
らかなように、本実施例の表示装置では付加容量共通配
線の信号遅延は全く無視し得る大きさであることが判る
。

（以下余白） 本実施例では、第２図に示すように付加容量２７は、半
導体層１２と同時に一体的に形成された下部容量用電極
５と、ゲートパス配線ｌ並びにゲート電極３ａ及び３ｂ
と同時に形成された上部容量用電極６とによって、ゲー
ト絶縁膜ｌ３が挟まれた構成となっている。前述のよう
に層間絶縁膜１４は７００ｎＩＩ１と厚いのに比べ、ゲ
ート絶縁膜１３１まｌ００ｎｍと薄い。そのため、層間
絶縁膜ｌ４を挟んで形成された付加容量に比べ、付加容
量を構成する電極の面積が小さくて済むという利点があ
る。従って、本実施例の構成によれば、表示装置の開口
率を高めることができる。

また、本実施例では絵素電極４と付加容ｆｆｉ２７は重
なっていないが、本発明の他の実施態様として、絵素電
極４と付加容ｆｆｉ２７が重なった構成を挙げることも
できる。この場合には層間絶縁膜１４を挟んで絵素ｉ極
４と上部容量用電極６との間でも付加容量が形成される
ので、付加容量２７を構戊する電極の面積を小さくする
ことができる。

更に、絵素電極４と付加容量共通配線８のフンタクトホ
ール７Ｃ以外の部分とが重なった構成とすることも可能
である。この場合には絶縁層１５を挟んで絵素電極４と
付加容量共通配線８との間に、更に付加容量が形成され
るので、付加容量２７を構成する電極の面積を更に小さ
くすることができる。

（発明の効果） 本発明のアクティブマトリクス表示装置は、信号遅延の
生じない付加容量共通配線を備えているので、表示特性
の良好な表示装置が提供され得る。

４．゛　　の．　な！■ 第１図は本発明のアクティブマトリクス表示装置の１実
施例に用いられるアクティブマトリクス基板のＴＦＴア
レイ部の平面図、第２図は第１図のｎ−ｎ線に沿った断
面図、第３図は第ｌ図の基板を用いた表示装置の平面模
式図、第４図は従来のアクティブマトリクス基板の部分
平面図、第５図及び第６図はそれぞれ第４図のｖ−ｖ線
及び■一■線に沿った断面図、第７図は従来のアクティ
ブマトリクス表示装置の平面模式図、第８図はｌつの絵
素部分の等価回路図である。

１・・・ゲートバス配線、２−・・ソースバス配線、３
ａ，３ｂ・・・ゲート電極、４・・・絵素電極、５・・
・下部容量用電極、６・・・上部容量用電極、７ａ，７
ｂ，７Ｃ・・・コンタクトホール、８・・・付加容量共
通配線、１１・・・ガラス基板、ｌ２・・・半導体層、
ｌ３・・・ゲート絶縁膜、１４・・・層間絶縁膜、１５
・・・絶縁層、１７・・・保護膜、２２・・・ＴＦＴア
レイ部、２３・・・ゲート駆動回路、２４・・・ソース
駆動回路、２５ａ，２５ｂ・・・ＴＦＴ，２７・・・付
加容量。

以上

Claims (1)

1. 【特許請求の範囲】 １、一対の絶縁性基板と、該一対の基板の何れか一方の
   基板内面にマトリクス状に配列された絵素電極と、該絵
   素電極に接続されたスイッチング素子と、該絵素電極の
   電荷を保持するための付加容量と、該絵素電極上を覆う
   絶縁層と、該付加容量の一方の電極に接続された付加容
   量共通配線と、を備え、 該付加容量が、該スイッチング素子に接続された第１の
   電極と、該付加容量共通配線に接続された第２の電極と
   を有し、該付加容量共通配線が、該絶縁層上に形成され
   ているアクティブマトリクス表示装置。