JPS5844743A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS5844743A JPS5844743A JP56142942A JP14294281A JPS5844743A JP S5844743 A JPS5844743 A JP S5844743A JP 56142942 A JP56142942 A JP 56142942A JP 14294281 A JP14294281 A JP 14294281A JP S5844743 A JPS5844743 A JP S5844743A
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- 230000003247 decreasing effect Effects 0.000 abstract 1
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- 230000002093 peripheral effect Effects 0.000 description 3
- 230000003139 buffering effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はあらかじめ準備された回路素子を使用者の目的
に応じて半導体製造工程中に結線し、所望の機能ヲ実現
するマスタスライス方式のf−)アレイLSIに関する
。
に応じて半導体製造工程中に結線し、所望の機能ヲ実現
するマスタスライス方式のf−)アレイLSIに関する
。
上記のマスタースライスr−)アレイL8Iは配一層の
みを変更することにより、1s類のバルクで所望の機能
tWする多品樵の製品を提供可能なICである。
みを変更することにより、1s類のバルクで所望の機能
tWする多品樵の製品を提供可能なICである。
第1図囚はr−)アレイLSIの概観図であり、第1図
(B)はそのコーナ一部の拡大図である。
(B)はそのコーナ一部の拡大図である。
かかるr−ドアレイLSIは、通常トランジスタ。
抵抗等の回路素子金有する基本セルlのアレイ輯1と基
本セル1間を相互に自動配線するためのセル間口配線領
域(チャネル領域)2−1とより構成される。また論理
回路の大部分を構成する内部基本セル領域20周辺には
□、外部との鬼気的インタフェースを目的とするII(
入出力)バッファ用の夏/ffセル領域4が配置されて
いる。さらにナラ!周辺部に多層配線により形成された
電源ライン6−1および電源6−1より分岐した電源ラ
イン6−2.6−3よりなる電源ライン群6によ〕各基
本セル1に電力が供給される。
本セル1間を相互に自動配線するためのセル間口配線領
域(チャネル領域)2−1とより構成される。また論理
回路の大部分を構成する内部基本セル領域20周辺には
□、外部との鬼気的インタフェースを目的とするII(
入出力)バッファ用の夏/ffセル領域4が配置されて
いる。さらにナラ!周辺部に多層配線により形成された
電源ライン6−1および電源6−1より分岐した電源ラ
イン6−2.6−3よりなる電源ライン群6によ〕各基
本セル1に電力が供給される。
なお第1図においては1m1iの明瞭化のため電源ライ
ン群6社図示していない。
ン群6社図示していない。
ゲートアレイLSIにおいては上記のm成を有するバル
クをあ゛らかしめ形成しておき、ユーザの希望に応じて
CAD等により配線の自動設計が行なわれ、配M層のみ
を変更して多品種の製品が迅速に供給される。
クをあ゛らかしめ形成しておき、ユーザの希望に応じて
CAD等により配線の自動設計が行なわれ、配M層のみ
を変更して多品種の製品が迅速に供給される。
かかる構成のf−)アレイLSIにおいては、LLSI
化が進むにつれ、セル間自動配線領域2−1の面積を増
加し、配線チャネル量を拡大しようとするlI論が一層
強まってきた。
化が進むにつれ、セル間自動配線領域2−1の面積を増
加し、配線チャネル量を拡大しようとするlI論が一層
強まってきた。
これを実現するにはチップ面積の増大によるかあるいは
チップ内素子ノ量ターyの微細化があるがいずれもコス
ト高となる。これに対し、容易に実現出来る他の方法と
してチップサイズは大きくせず第2因の如く一様の幅で
形成されている電源ライン6−2.6−3の幅を全体的
に狭くして、これと隣接するセル間自動配線領域2−1
の面積を拡大することが考えられる。しかしながら、こ
の様にすると電源ライン6−2.6−3の全抵抗が増加
し、電源ツイン6−2.6−3の中央部における電圧ド
ロップが大となりチップ中央部の基本セルに十分な電力
が供給できなくなってしまう。
チップ内素子ノ量ターyの微細化があるがいずれもコス
ト高となる。これに対し、容易に実現出来る他の方法と
してチップサイズは大きくせず第2因の如く一様の幅で
形成されている電源ライン6−2.6−3の幅を全体的
に狭くして、これと隣接するセル間自動配線領域2−1
の面積を拡大することが考えられる。しかしながら、こ
の様にすると電源ライン6−2.6−3の全抵抗が増加
し、電源ツイン6−2.6−3の中央部における電圧ド
ロップが大となりチップ中央部の基本セルに十分な電力
が供給できなくなってしまう。
本発明は上述の従来の欠点に鑑みて、電源ライン6−2
.6−3の中央部で十分な電圧を保障しつつ、セル間自
動配線領域の拡大t−−ることを目的とするものである
。
.6−3の中央部で十分な電圧を保障しつつ、セル間自
動配線領域の拡大t−−ることを目的とするものである
。
すなわち本発明a6らかしめ基本セルのアレイ及びセル
間自動配線領域を形成しておき該基本セル内及び該基本
セル間の配線のみを変更して所望の論理回路を構成する
マスタースライス方式の半導体集積回路において、該基
本セルのアレイに電力を供給するために該アレイ周辺部
から該了レイ内部に渡設された電源配線の形状を該セル
間自動配線領域に接した側で、該基本セルのアレイの周
辺部から中央部へ向かうにつれ徐々に細くなる様に形成
しチップ中央部に行くに従って自動配線領域のチャネル
数が多くなる様に構成したことを特徴とする。
間自動配線領域を形成しておき該基本セル内及び該基本
セル間の配線のみを変更して所望の論理回路を構成する
マスタースライス方式の半導体集積回路において、該基
本セルのアレイに電力を供給するために該アレイ周辺部
から該了レイ内部に渡設された電源配線の形状を該セル
間自動配線領域に接した側で、該基本セルのアレイの周
辺部から中央部へ向かうにつれ徐々に細くなる様に形成
しチップ中央部に行くに従って自動配線領域のチャネル
数が多くなる様に構成したことを特徴とする。
以下図を用いて本発明の詳細な説明する。第3図は電源
ライン各部の電流分布図、第4図は電源ライン各部の電
圧ドロッf會示す図、第5回(a)。
ライン各部の電流分布図、第4図は電源ライン各部の電
圧ドロッf會示す図、第5回(a)。
伽)は本発明の一実施例である。なお第3乃至5−にお
いて■は電流、■は電圧ドロップ、Xは%源うインの根
元からの距離であり第1乃至2図と同一番号は同一部位
を。示す。
いて■は電流、■は電圧ドロップ、Xは%源うインの根
元からの距離であり第1乃至2図と同一番号は同一部位
を。示す。
f−)丁レイL8Iにおいて、基本セルlFi縦横に規
則的に配置されているため電源ライン6−26−3にお
け゛る電流I#i鮪3図の如く根元1117では大、チ
ップ中央部8へ行くほど小さくなる。
則的に配置されているため電源ライン6−26−3にお
け゛る電流I#i鮪3図の如く根元1117では大、チ
ップ中央部8へ行くほど小さくなる。
本発明は上記の点に着目した奄のであり、4し5図(a
)it根元部7の電源ライン6−2.6−3の幅はその
ままにして、中央部80幅を従来に対して細くシ、セル
間配線領域2−1の増加を図ったものである。なお第5
図(a)において斜線部は従来に、対して増加したセル
間配線領域を示すふ単に電源ライン6−2.6−3を一
様に細くし九〇テ[1g 4 @”8111@(D如<
、従来C曲m!eDl。
)it根元部7の電源ライン6−2.6−3の幅はその
ままにして、中央部80幅を従来に対して細くシ、セル
間配線領域2−1の増加を図ったものである。なお第5
図(a)において斜線部は従来に、対して増加したセル
間配線領域を示すふ単に電源ライン6−2.6−3を一
様に細くし九〇テ[1g 4 @”8111@(D如<
、従来C曲m!eDl。
対して全体的に電圧ド四、fが増加してしまうが、第5
1!!El(a)の如き形状に電源ライン8−2,67
3を形成した場合には、チップ中央部8での電圧ドロッ
プが第4図の曲−θの如〈従来の様に電源ラインの幅を
一様とした場合(第41、曲tseo>に対してわずか
に太きくなる程度で曲線θより有利である。これは、上
述した様にチップ中央1゛8では電流lが小さいため電
源ラインの□幅が細くなり抵抗が増加しても電圧ドロッ
プの増加はそれ−1ど大きくならないからである。従っ
てチップ中央部8の電源ラインは中央部8付近の基本セ
ルへ供給する電圧を維持できるS度まで細くし、セル間
自動配線領域を増やすことが可能で゛ある。
1!!El(a)の如き形状に電源ライン8−2,67
3を形成した場合には、チップ中央部8での電圧ドロッ
プが第4図の曲−θの如〈従来の様に電源ラインの幅を
一様とした場合(第41、曲tseo>に対してわずか
に太きくなる程度で曲線θより有利である。これは、上
述した様にチップ中央1゛8では電流lが小さいため電
源ラインの□幅が細くなり抵抗が増加しても電圧ドロッ
プの増加はそれ−1ど大きくならないからである。従っ
てチップ中央部8の電源ラインは中央部8付近の基本セ
ルへ供給する電圧を維持できるS度まで細くし、セル間
自動配線領域を増やすことが可能で゛ある。
第5図(b)は電源ライン6・−2,6−3の根元部7
の幅會従来に対して太く形成すると共にチップ中央部8
へ向かうに従い細くすることにより、チ、f中央部のセ
ル間自動配線領域を周辺部に対して多くすると同時に各
部の電圧ドロップを減少した実施例である。
の幅會従来に対して太く形成すると共にチップ中央部8
へ向かうに従い細くすることにより、チ、f中央部のセ
ル間自動配線領域を周辺部に対して多くすると同時に各
部の電圧ドロップを減少した実施例である。
電源ライン6−2.6−31−かかる形状にし九場合に
は、セル間自動配線領域を第51(a)に示す。実施例
程は増加できないものの、セル間自動配線領域2,1の
分布をチ、f周辺部に対して中央部で多くすることがで
きる。これ1if−)アレイLSIの配線がチ、f中央
部において込みいる軸向があることから、好ましい事で
あり、特にCADによる配線設計には非常に有効である
。tた根元部7の幅を従来に対して太くしたことにより
、電流Iの大きい部分での電圧ドロップが従来より少な
くなる。従って第4図の曲線@の如く全体的な電圧ドロ
、プが従来(曲線■)に対して少なくなり、チッ!中央
部の基本セルに対しても十分な電力を供給することが可
能である。
は、セル間自動配線領域を第51(a)に示す。実施例
程は増加できないものの、セル間自動配線領域2,1の
分布をチ、f周辺部に対して中央部で多くすることがで
きる。これ1if−)アレイLSIの配線がチ、f中央
部において込みいる軸向があることから、好ましい事で
あり、特にCADによる配線設計には非常に有効である
。tた根元部7の幅を従来に対して太くしたことにより
、電流Iの大きい部分での電圧ドロップが従来より少な
くなる。従って第4図の曲線@の如く全体的な電圧ドロ
、プが従来(曲線■)に対して少なくなり、チッ!中央
部の基本セルに対しても十分な電力を供給することが可
能である。
第61V(a) 、伽)、第71/(a)、伽)は本発
明の他の実施例である。なお第6図乃至第7図において
第3図と同一番号は同一部位を示す。
明の他の実施例である。なお第6図乃至第7図において
第3図と同一番号は同一部位を示す。
第61CI(a)、第7図(a)の様に電源ライン6−
2に両側に基本セル1が近接して配置されている場合に
は、第6図伽)の如く電源ライン6−2の両1llIを
階段状に形成するか、第7図(b)の如く電源ライン6
−2の中央部t2本の細い電源ライン8−1゜8−2で
構成することにより、セル間配線領域の増加を図ること
が可能で69第5図の実施例と同様の効果t−奏する。
2に両側に基本セル1が近接して配置されている場合に
は、第6図伽)の如く電源ライン6−2の両1llIを
階段状に形成するか、第7図(b)の如く電源ライン6
−2の中央部t2本の細い電源ライン8−1゜8−2で
構成することにより、セル間配線領域の増加を図ること
が可能で69第5図の実施例と同様の効果t−奏する。
なお上記の実施例においては電源ライン6−2゜6−3
′に一階段状に細くしているが連続的に細くして奄よい
ことは言うまでもない。
′に一階段状に細くしているが連続的に細くして奄よい
ことは言うまでもない。
以よ説明したように本発明によれは、セル間自動配置1
m領域を従来よりも増加でき、またその分布もチッグ周
辺部に対して中央部で大とすることができるので非常に
配線効率の良いゲート了レイLSI1提供することが可
能である。更に電源ライン各部の1圧ドロツプを従来に
対して小とすると。
m領域を従来よりも増加でき、またその分布もチッグ周
辺部に対して中央部で大とすることができるので非常に
配線効率の良いゲート了レイLSI1提供することが可
能である。更に電源ライン各部の1圧ドロツプを従来に
対して小とすると。
ともでき基本セル群の中央部まで十分な電力を供給する
ことが可能である。
ことが可能である。
第1咽はダート了レイLSIの概観図、第1図(B)は
チ、デコーナ部の拡大図%w8.2図は従来の電源ライ
ンの形状、第3図は電源ラインの電流分布図、84図は
電源ライ、ン各部の電圧ドロップ、第5図(a) 、
(b)は本発明の一実施例、第6.7図は本発明の他の
実施例である。 1・・・基本セル、1−1・・・基本セルのアレイ、2
・・・内部基本セル領域、2−1・・・セル間自動配線
領域、3・・・I10セル、4・・・l/6セル領域、
5・・り譬ツド、6.6−1〜6−3・・・電源ライン
、6−4・・・電源” y I’ s ?・・・根元部
、8・・・中央部。 實1 図(A)
チ、デコーナ部の拡大図%w8.2図は従来の電源ライ
ンの形状、第3図は電源ラインの電流分布図、84図は
電源ライ、ン各部の電圧ドロップ、第5図(a) 、
(b)は本発明の一実施例、第6.7図は本発明の他の
実施例である。 1・・・基本セル、1−1・・・基本セルのアレイ、2
・・・内部基本セル領域、2−1・・・セル間自動配線
領域、3・・・I10セル、4・・・l/6セル領域、
5・・り譬ツド、6.6−1〜6−3・・・電源ライン
、6−4・・・電源” y I’ s ?・・・根元部
、8・・・中央部。 實1 図(A)
Claims (1)
- あらかじめ基本セルの了レイ及びセル間自動配線領域を
形成しておき、該基本セル内及び該基本セル間の配線の
みを変更して所望の論理回路を構成するマスタースライ
ス方式の半導体集積回路において、該基本セルのアレイ
に電力を供給するために骸アレイ周辺部から該アレイ内
部に渡設され九電源配線の形状を該セル間自動配線領域
に接し九個で諌基本セルのアレイの周辺部から中央部へ
向かうにつれ徐々に細くなる様に形成し、チ、f中央部
に行くに従って該セル間自動配線領域のチャネル数が多
くなる様に構成したことt−1f#徴とする半導体集積
回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56142942A JPS5844743A (ja) | 1981-09-10 | 1981-09-10 | 半導体集積回路 |
US06/415,795 US4499484A (en) | 1981-09-10 | 1982-09-08 | Integrated circuit manufactured by master slice method |
EP82304790A EP0074825B2 (en) | 1981-09-10 | 1982-09-10 | Manufacture of integrated circuits by masterslice methods |
DE8282304790T DE3276285D1 (en) | 1981-09-10 | 1982-09-10 | Manufacture of integrated circuits by masterslice methods |
IE2222/82A IE53851B1 (en) | 1981-09-10 | 1982-09-10 | Manufacture of integrated circuits by master slice methods |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56142942A JPS5844743A (ja) | 1981-09-10 | 1981-09-10 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5844743A true JPS5844743A (ja) | 1983-03-15 |
JPS643057B2 JPS643057B2 (ja) | 1989-01-19 |
Family
ID=15327225
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56142942A Granted JPS5844743A (ja) | 1981-09-10 | 1981-09-10 | 半導体集積回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4499484A (ja) |
EP (1) | EP0074825B2 (ja) |
JP (1) | JPS5844743A (ja) |
DE (1) | DE3276285D1 (ja) |
IE (1) | IE53851B1 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60101951A (ja) * | 1983-11-08 | 1985-06-06 | Sanyo Electric Co Ltd | ゲ−トアレイ |
JPS61181144A (ja) * | 1985-02-06 | 1986-08-13 | Nec Corp | モノリシツク集積回路 |
JPS6343346A (ja) * | 1986-08-08 | 1988-02-24 | Fujitsu Ltd | 半導体集積回路装置 |
JPS63278052A (ja) * | 1987-05-08 | 1988-11-15 | Tamura Kaken Kk | 耐熱性皮膜形成用感光性組成物 |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5984542A (ja) * | 1982-11-08 | 1984-05-16 | Nec Corp | 高周波半導体集積回路 |
JPS59167049A (ja) * | 1983-03-14 | 1984-09-20 | Nec Corp | 半導体装置 |
US4583111A (en) * | 1983-09-09 | 1986-04-15 | Fairchild Semiconductor Corporation | Integrated circuit chip wiring arrangement providing reduced circuit inductance and controlled voltage gradients |
EP0158222B1 (en) * | 1984-03-29 | 1990-08-29 | Sanyo Electric Co., Ltd. | Semiconductor integrated circuit having multiple-layered connection |
US4570176A (en) * | 1984-04-16 | 1986-02-11 | At&T Bell Laboratories | CMOS Cell array with transistor isolation |
US4774559A (en) * | 1984-12-03 | 1988-09-27 | International Business Machines Corporation | Integrated circuit chip structure wiring and circuitry for driving highly capacitive on chip wiring nets |
JPS61241964A (ja) * | 1985-04-19 | 1986-10-28 | Hitachi Ltd | 半導体装置 |
US4977441A (en) * | 1985-12-25 | 1990-12-11 | Hitachi, Ltd. | Semiconductor device and tape carrier |
JPS6435934A (en) * | 1987-07-30 | 1989-02-07 | Hitachi Ltd | Semiconductor integrated circuit device |
KR920005863B1 (ko) * | 1988-08-12 | 1992-07-23 | 산요덴끼 가부시끼가이샤 | 반도체 집적회로 |
US5126822A (en) * | 1989-02-14 | 1992-06-30 | North American Philips Corporation | Supply pin rearrangement for an I.C. |
EP1179848A3 (en) * | 1989-02-14 | 2005-03-09 | Koninklijke Philips Electronics N.V. | Supply pin rearrangement for an I.C. |
JPH0364735A (ja) * | 1989-08-03 | 1991-03-20 | Sharp Corp | アクティブマトリクス表示装置 |
WO1995017007A1 (en) * | 1993-12-14 | 1995-06-22 | Oki America, Inc. | Efficient routing method and resulting structure for integrated circuits |
JP2954165B1 (ja) * | 1998-05-20 | 1999-09-27 | 日本電気アイシーマイコンシステム株式会社 | 半導体装置 |
US6586828B2 (en) * | 2001-10-17 | 2003-07-01 | International Business Machines Corporation | Integrated circuit bus grid having wires with pre-selected variable widths |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5543840A (en) * | 1978-09-25 | 1980-03-27 | Hitachi Ltd | Power distributing structure of iil element |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US26803A (en) * | 1860-01-10 | Clapboard | ||
US3808475A (en) * | 1972-07-10 | 1974-04-30 | Amdahl Corp | Lsi chip construction and method |
US4006492A (en) * | 1975-06-23 | 1977-02-01 | International Business Machines Corporation | High density semiconductor chip organization |
US4161662A (en) * | 1976-01-22 | 1979-07-17 | Motorola, Inc. | Standardized digital logic chip |
US4249193A (en) * | 1978-05-25 | 1981-02-03 | International Business Machines Corporation | LSI Semiconductor device and fabrication thereof |
US4295149A (en) * | 1978-12-29 | 1981-10-13 | International Business Machines Corporation | Master image chip organization technique or method |
-
1981
- 1981-09-10 JP JP56142942A patent/JPS5844743A/ja active Granted
-
1982
- 1982-09-08 US US06/415,795 patent/US4499484A/en not_active Expired - Lifetime
- 1982-09-10 EP EP82304790A patent/EP0074825B2/en not_active Expired - Lifetime
- 1982-09-10 IE IE2222/82A patent/IE53851B1/en not_active IP Right Cessation
- 1982-09-10 DE DE8282304790T patent/DE3276285D1/de not_active Expired
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5543840A (en) * | 1978-09-25 | 1980-03-27 | Hitachi Ltd | Power distributing structure of iil element |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60101951A (ja) * | 1983-11-08 | 1985-06-06 | Sanyo Electric Co Ltd | ゲ−トアレイ |
JPH0358540B2 (ja) * | 1983-11-08 | 1991-09-05 | Sanyo Electric Co | |
JPS61181144A (ja) * | 1985-02-06 | 1986-08-13 | Nec Corp | モノリシツク集積回路 |
JPS6343346A (ja) * | 1986-08-08 | 1988-02-24 | Fujitsu Ltd | 半導体集積回路装置 |
JPS63278052A (ja) * | 1987-05-08 | 1988-11-15 | Tamura Kaken Kk | 耐熱性皮膜形成用感光性組成物 |
Also Published As
Publication number | Publication date |
---|---|
DE3276285D1 (en) | 1987-06-11 |
EP0074825A2 (en) | 1983-03-23 |
EP0074825A3 (en) | 1985-01-30 |
US4499484A (en) | 1985-02-12 |
EP0074825B1 (en) | 1987-05-06 |
IE53851B1 (en) | 1989-03-29 |
JPS643057B2 (ja) | 1989-01-19 |
EP0074825B2 (en) | 1990-03-21 |
IE822222L (en) | 1983-03-10 |
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