JPH05343520A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH05343520A JPH05343520A JP25718891A JP25718891A JPH05343520A JP H05343520 A JPH05343520 A JP H05343520A JP 25718891 A JP25718891 A JP 25718891A JP 25718891 A JP25718891 A JP 25718891A JP H05343520 A JPH05343520 A JP H05343520A
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- JP
- Japan
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- wiring
- layer
- power supply
- signal
- power
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- Granted
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 固定電源用配線と基本ゲート間を結ぶ信号用
配線とを有する半導体集積回路装置において、固定電源
用配線の占める領域を小にし、電源用配線と信号用配線
との間に発生する寄生容量を小にし、さらに信号用配線
の配線の自由度を大にする。 【構成】 本発明の半導体集積回路装置は、基本ゲート
（15a ・・・15e)に電源を供給する電源用配線(13 、1
4) はすべて半導体チップ(11)上の第１層(11A) に設
け、基本ゲート間を(15a・・・15e)を結ぶ信号用配線(1
8)はすべて前記第１層(11A) に絶縁膜を介して形成した
第２層(16)上に設ける。
配線とを有する半導体集積回路装置において、固定電源
用配線の占める領域を小にし、電源用配線と信号用配線
との間に発生する寄生容量を小にし、さらに信号用配線
の配線の自由度を大にする。 【構成】 本発明の半導体集積回路装置は、基本ゲート
（15a ・・・15e)に電源を供給する電源用配線(13 、1
4) はすべて半導体チップ(11)上の第１層(11A) に設
け、基本ゲート間を(15a・・・15e)を結ぶ信号用配線(1
8)はすべて前記第１層(11A) に絶縁膜を介して形成した
第２層(16)上に設ける。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置、さ
らに詳しく言えば、電源用配線は最下層に配置し、信号
用配線は最上層に配置した半導体集積回路装置に関する
ものである。マスタースライス方式は製造工程の一部を
変えて別品種のカスタムＬＳＩを作る方式で、ゲートア
レイは品種毎に異なる工程として「配線工程」を採用し
て、回路形成の自由度が大きく、プロセスのほぼ最終工
程で能率が良いなどの利点を生かしたセミカスタムＬＳ
Ｉである。ゲートアレイなる名称は、最も簡単な論理回
路であるＮＡＮＤやＮＯＲを基本ゲートとし、これらが
半導体チップ上に配列（アレイ）されていることによる
ものであり、基本ゲートを相互に配線することにより、
顧客（カスタマ）専用のランダム論理ＬＳＩを作るもの
である。
らに詳しく言えば、電源用配線は最下層に配置し、信号
用配線は最上層に配置した半導体集積回路装置に関する
ものである。マスタースライス方式は製造工程の一部を
変えて別品種のカスタムＬＳＩを作る方式で、ゲートア
レイは品種毎に異なる工程として「配線工程」を採用し
て、回路形成の自由度が大きく、プロセスのほぼ最終工
程で能率が良いなどの利点を生かしたセミカスタムＬＳ
Ｉである。ゲートアレイなる名称は、最も簡単な論理回
路であるＮＡＮＤやＮＯＲを基本ゲートとし、これらが
半導体チップ上に配列（アレイ）されていることによる
ものであり、基本ゲートを相互に配線することにより、
顧客（カスタマ）専用のランダム論理ＬＳＩを作るもの
である。
【０００２】
【従来の技術】図３に半導体チップに形成されたゲート
アレイが模式的に平面図で示され、同図において、21は
第１層電源用配線、22はセルを示し、その上に層間絶縁
膜を介して第２層電源用配線23が形成されている。図４
は図３のゲートアレイの一部の断面図であって、同図に
おいて図３に示した部分と同じ部分は同一符号を示して
表示するとして、20は半導体基板を示し、この基板20内
にセルが形成されている。信号用配線は符号25を付して
示す。
アレイが模式的に平面図で示され、同図において、21は
第１層電源用配線、22はセルを示し、その上に層間絶縁
膜を介して第２層電源用配線23が形成されている。図４
は図３のゲートアレイの一部の断面図であって、同図に
おいて図３に示した部分と同じ部分は同一符号を示して
表示するとして、20は半導体基板を示し、この基板20内
にセルが形成されている。信号用配線は符号25を付して
示す。
【０００３】
【発明が解決しようとする課題】図３のゲートアレイに
おいて、第１層電源用配線は固定配線であるので、現実
のゲート使用率に関係なく幅広い配線領域を占めた。そ
の理由は、どのゲートが使用されてもいいように予め配
線を形成するからである。次に、図３のセル22a と22b
とを信号用配線で接続しようとする場合、点線で示す信
号用配線24を直接両セル間に配線すると、、信号用配線
は第１層電源用配線21を横切ることになるので直接的な
配線は不可能である。そこで、第１層信号用配線25a を
第１層電源用配線21に平行に配線し、図に見て信号用配
線25a の右端でスルーホールを利用して信号用配線を上
層( 第２層) にもってきた上で、第２層の信号用配線25
ｂをセル22ｂの上まで配線し、次いでスルーホールでセ
ル22b まで接続する。このことは、信号用配線の配線の
自由度が狭められる問題をもたらす。次に図４を参照す
ると、第２層電源用配線23の下を通る信号用配線25につ
いては、図にＣで示す寄生容量が発生する問題がある。
本発明はこのような点に鑑みて創作されたもので、固定
電源用配線の占める領域を小にし、電源用配線の下を通
る信号用配線と当該電源用配線との間に発生する寄生容
量を減少し、信号用配線の配線の自由度を大にするゲー
トアレイの配線方式を提供することを目的とする。
おいて、第１層電源用配線は固定配線であるので、現実
のゲート使用率に関係なく幅広い配線領域を占めた。そ
の理由は、どのゲートが使用されてもいいように予め配
線を形成するからである。次に、図３のセル22a と22b
とを信号用配線で接続しようとする場合、点線で示す信
号用配線24を直接両セル間に配線すると、、信号用配線
は第１層電源用配線21を横切ることになるので直接的な
配線は不可能である。そこで、第１層信号用配線25a を
第１層電源用配線21に平行に配線し、図に見て信号用配
線25a の右端でスルーホールを利用して信号用配線を上
層( 第２層) にもってきた上で、第２層の信号用配線25
ｂをセル22ｂの上まで配線し、次いでスルーホールでセ
ル22b まで接続する。このことは、信号用配線の配線の
自由度が狭められる問題をもたらす。次に図４を参照す
ると、第２層電源用配線23の下を通る信号用配線25につ
いては、図にＣで示す寄生容量が発生する問題がある。
本発明はこのような点に鑑みて創作されたもので、固定
電源用配線の占める領域を小にし、電源用配線の下を通
る信号用配線と当該電源用配線との間に発生する寄生容
量を減少し、信号用配線の配線の自由度を大にするゲー
トアレイの配線方式を提供することを目的とする。
【０００４】
【課題を解決するための手段】上記課題は、半導体チッ
プ内に複数の基本ゲートが配列された半導体集積回路装
置において、該基本ゲートに電源を供給する電源用配線
をすべて該半導体チップ上の第１層に設け、複数の該基
本ゲート間を結ぶ信号用配線をすべて該電源用配線の上
層の第２層に絶縁膜を介して設けてなることを特徴とす
る半導体集積回路装置を提供することによって解決され
る。
プ内に複数の基本ゲートが配列された半導体集積回路装
置において、該基本ゲートに電源を供給する電源用配線
をすべて該半導体チップ上の第１層に設け、複数の該基
本ゲート間を結ぶ信号用配線をすべて該電源用配線の上
層の第２層に絶縁膜を介して設けてなることを特徴とす
る半導体集積回路装置を提供することによって解決され
る。
【０００５】
【作用】すなわち本発明は、電源用配線をすべて第１層
に設け、基本ゲート間をつなぐ信号用配線をすべて第２
層に設け、該信号用配線の設計自由度を向上させるもの
で、電源用配線はすべて第１層に移してあるので半導体
チップ面積の有効利用が可能となり、また信号用配線は
電源用配線に関係なく最短距離で配線され、また電源用
配線が第２層には設けられていないので信号用配線の寄
生容量が小になるのである。
に設け、基本ゲート間をつなぐ信号用配線をすべて第２
層に設け、該信号用配線の設計自由度を向上させるもの
で、電源用配線はすべて第１層に移してあるので半導体
チップ面積の有効利用が可能となり、また信号用配線は
電源用配線に関係なく最短距離で配線され、また電源用
配線が第２層には設けられていないので信号用配線の寄
生容量が小になるのである。
【０００６】
【実施例】以下、本発明を図１と図２に図示の実施例に
より具体的に説明する。図中、11は半導体チップ、11A
は第１層、12はセル、13はVcc 線、14は VEE線、15a 、
15b 、15c 、15d 、15e はゲート、16は第２層、17a 、
17b 、17c 、17d 、17e は端末、18は信号用配線であ
る。図１を参照すると、半導体チップ11の第１層11A に
はセル12がアレイ状に形成されており、これらのセルに
は基本ゲート15a 、15b...15e が設けられている。これ
らは従来例と同じであるが、図示の例では、電源用配線
であるVcc 線13とVEE線14をすべて第１層に形成するの
である。これらの電源用配線は、通常の使用例でVcc ＝
OV、 VEEは−3.6 〜−5.2Vであるから例えば幅50〜150
μm の大きさに形成する。このように電源用配線をすべ
て第１層11A に設け、信号用配線は第１層に設けないの
で、第１層においてはセルと電源用配線のみになり、そ
れらのみを考慮して設計すればいいので電源用配線の占
める領域を小にすることができ、チップサイズを小にす
るかまたはチャネル本数を多くすることができ、かつ、
工程数が少なくなる効果がある。
より具体的に説明する。図中、11は半導体チップ、11A
は第１層、12はセル、13はVcc 線、14は VEE線、15a 、
15b 、15c 、15d 、15e はゲート、16は第２層、17a 、
17b 、17c 、17d 、17e は端末、18は信号用配線であ
る。図１を参照すると、半導体チップ11の第１層11A に
はセル12がアレイ状に形成されており、これらのセルに
は基本ゲート15a 、15b...15e が設けられている。これ
らは従来例と同じであるが、図示の例では、電源用配線
であるVcc 線13とVEE線14をすべて第１層に形成するの
である。これらの電源用配線は、通常の使用例でVcc ＝
OV、 VEEは−3.6 〜−5.2Vであるから例えば幅50〜150
μm の大きさに形成する。このように電源用配線をすべ
て第１層11A に設け、信号用配線は第１層に設けないの
で、第１層においてはセルと電源用配線のみになり、そ
れらのみを考慮して設計すればいいので電源用配線の占
める領域を小にすることができ、チップサイズを小にす
るかまたはチャネル本数を多くすることができ、かつ、
工程数が少なくなる効果がある。
【０００７】図１の例で基本ゲート15a と15d 、基本ゲ
ート15b と15e を相互接続したいときは、これらの基本
ゲートからスルーホールを通して端末17a 、17d 、17b
と17e を図２に示す如く第１層11A の上に図示しない絶
縁膜を介して形成された第２層16に設け、しかる後、信
号用配線18で端末17a と17d 、17b と17e を接続する。
端末17b と17e との間の斜め配線は従来例では形成でき
なかったものであるので、信号用配線は短縮され、配線
自由度が大になる。一般の使用例において、信号用配線
に流れる電流は200 〜600 μA 、V OHは−0.9V、V OL
は−1.4 〜−1.7Vであるので、信号用配線の幅は５μm
程度に形成する。電源用配線は第２層には存在しないの
で、図４に示される信号用配線と上の電源用配線との間
の寄生容量Ｃはなくなり、従来例に比して信号用配線の
寄生容量が小になる。かかる信号用配線の配置は１つの
例であって、信号用配線はその他の異なったパターンで
形成されるものである。
ート15b と15e を相互接続したいときは、これらの基本
ゲートからスルーホールを通して端末17a 、17d 、17b
と17e を図２に示す如く第１層11A の上に図示しない絶
縁膜を介して形成された第２層16に設け、しかる後、信
号用配線18で端末17a と17d 、17b と17e を接続する。
端末17b と17e との間の斜め配線は従来例では形成でき
なかったものであるので、信号用配線は短縮され、配線
自由度が大になる。一般の使用例において、信号用配線
に流れる電流は200 〜600 μA 、V OHは−0.9V、V OL
は−1.4 〜−1.7Vであるので、信号用配線の幅は５μm
程度に形成する。電源用配線は第２層には存在しないの
で、図４に示される信号用配線と上の電源用配線との間
の寄生容量Ｃはなくなり、従来例に比して信号用配線の
寄生容量が小になる。かかる信号用配線の配置は１つの
例であって、信号用配線はその他の異なったパターンで
形成されるものである。
【０００８】
【発明の効果】以上説明したように本発明によれば、第
１層目には信号用配線がないためにセルと電源用配線の
みになるので電源用配線の占める領域を小にすることが
可能になり、チップサイズを小にするかまたはチャネル
本数を多くすることが可能になり、信号用配線領域には
電源用配線パターンがないので斜め配線を可能にし、信
号用配線が短縮され、さらに電源用配線と信号用配線の
間の寄生容量を減少することができる効果がある。
１層目には信号用配線がないためにセルと電源用配線の
みになるので電源用配線の占める領域を小にすることが
可能になり、チップサイズを小にするかまたはチャネル
本数を多くすることが可能になり、信号用配線領域には
電源用配線パターンがないので斜め配線を可能にし、信
号用配線が短縮され、さらに電源用配線と信号用配線の
間の寄生容量を減少することができる効果がある。
【図１】本発明実施例第１層の平面図である。
【図２】本発明実施例第２層の平面図である。
【図３】従来例の平面図である。
【図４】従来例要部の断面図である。
11 半導体チップ 11A 第１層 12 セル 13 VCC線( 電源用配線) 14 VEE線( 電源用配線) 15a ・・・15e 基本ゲート 16 第２層 17a ・・・17e 端末 18 信号用配線 20 半導体基板
Claims (1)
- 【請求項１】 半導体チップ(11)内に複数の基本ゲート
が配列された半導体集積回路装置において、 該基本ゲート(15a・・・15e)に電源を供給する電源用配
線(13 、14) をすべて該半導体チップ(11)上の第１層(1
1A) に設け、複数の該基本ゲート(15a・・・15e)間を結
ぶ信号用配線(18)をすべて該電源用配線の上層の第２層
(16)に絶縁膜を介して設けてなることを特徴とする半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3257188A JPH0797603B2 (ja) | 1991-09-10 | 1991-09-10 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3257188A JPH0797603B2 (ja) | 1991-09-10 | 1991-09-10 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05343520A true JPH05343520A (ja) | 1993-12-24 |
| JPH0797603B2 JPH0797603B2 (ja) | 1995-10-18 |
Family
ID=17302904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3257188A Expired - Lifetime JPH0797603B2 (ja) | 1991-09-10 | 1991-09-10 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797603B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59220949A (ja) * | 1983-05-31 | 1984-12-12 | Toshiba Corp | マスタスライス形半導体集積回路 |
-
1991
- 1991-09-10 JP JP3257188A patent/JPH0797603B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59220949A (ja) * | 1983-05-31 | 1984-12-12 | Toshiba Corp | マスタスライス形半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0797603B2 (ja) | 1995-10-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960402 |