JPH02187050A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、マスクス
ライス方式を採用する半導体集積回路装置に適用して有
効な技術に関するものである。

〔従来の技術〕

マスタスライス方式を採用する半導体集積回路装置は行
列状に規則的に配列されたベーシックセル（基本セル）
内及びベーシックセル間を複数層の配線で結線している
。この種のマスタスライス方式を採用する半導体集積回
路装置は結線パターンを変更するだけで種々の論理回路
を構成することができる、つまり、マスタスライス方式
を採用する半導体集積回路装置は短期間内に多品種のも
のを開発することができる特徴がある。

前記マスタスライス方式を採用する半導体集積回路装置
に施す結線はコンピュータを使用した自動配置配線シス
テム（ＤＡ：Ｄｅｓｉｇｎ　Ａｕｔｏｍａｔｉｏｎ）で
形成されている。自動配置配線システムでは以下の処理
がなされている。

まず、設計された論理回路図に基づき、この論理回路情
報を自動配置配線システムに入力する。

次に、自動配置配線システムはベースデータに記憶され
ているベーシックセルパターンを仮想的に表現された半
導体集積回路装置Ｉ（ペースチップ）上に配置する。そ
して、前記論理回路情報に基づき、前記ベーシックセル
パターンに沿って論理機能パターンを配置する。この論
理機能パターンの配置は自動配置配線システムにより自
動的に行われている。

次に、自動配置配線システムは、各々の論理機能パター
ン間を自動的に結線し、論理回路を完成させる。

次に、自動配置配線システムで完成された論理回路の情
報は、この自動配置配線システムにおいてデザインルー
ルに基づきマスク作成用データに変換される。

この後、マスク作成用データに基づき、描画装置で結線
用マスクを形成する。そして、この結線用マスクを使用
し、デバイスプロセスを施すことにより所定の論理機能
を有する半導体集積回路装置が完成する。

このように形成されるマスタスライス方式を採用する半
導体集積回路装置は高集積化に伴うゲート数の増大によ
りベーシックセルアレイ内での電流密度が増大する傾向
にある。このため、マスタスライス方式を採用する半導
体集積回路装置はベーシックセルアレイの外周に電源配
線を延在させると共にベーシックセル内に補助用電源配
線を延在させている。この種の技術については例えば特
開昭６１−２３４２号公報に記載されている。前記補助
用電源配線は、電流密度を緩和してマイグレーションの
影響を低減することができるので、半導体集積回路装置
の電気的信頼性を向上することができる特徴がある。

〔発明が解決しようとする課題〕

前述のマスタスライス方式を採用する半導体集積回路装
置において、本発明者は次のような問題点が生じること
を見出した。

前述の補助用電源配線は自動配置配線システムのベース
データに固定パターンとして組込まれている。つまり、
デバイスプロセス後の完成した半導体集積回路装置は異
なる機種であっても補助用電源配線の延在する位置が同
一である。この補助用電源配線は、最つども過大な電流
密度が生じる場合（ワーストケース）を想定し、電源本
数や電源サイズを設計している。このため、電流密度が
小さい領域においてもワーストケースで設計された補助
用電源配線が延在するので、補助用電源配線の占有面積
が増大し、論理回路の実装率が低下する。

本発明の目的は、マスタスライス方式を採用する半導体
集積回路装置において、前記補助用電源配線の占有面積
を縮小し、回路の実装率を向上することが可能な技術を
提供することにある。

本発明の他の目的は、前記目的を達成すると共に、自動
配置配線システムを使用して前記補助用電源配線を自動
的に配置し、マスタスライス方式を採用する半導体集積
回路装置の開発期間を短縮することが可能な技術を提供
することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

敷詰方式でマスタスライス方式を採用する半導体集積回
路装置において、セルアレイに、列方向に延在しかつ行
方向に実質的に等間隔で複数本配置された第１電源配線
及び行方向に延在しかつ列方向に実質的に等間隔で複数
本配置された第２電源配線を設ける。前記第１電源配線
と第２電源配線とで区画された各領域内のベーシックセ
ル数は実質的に等しく構成される。前記各第１電源配線
の配線幅は実質的に等しく構成され、各第２電源配線の
配線幅は実質的に等しく構成される。前記第１電源配線
、第２電源配線の夫々の配線間ピッチは使用される周波
数及び各配線幅寸法で規定される。

〔作　　用〕

上述した手段によれば、前記第１電源配線及び第２電源
配線で区画された各領域内のベーシックセル数を実質的
に等しくし、各領域内の電流密度を等しくすることがで
きるので、各領域内の電流密度に応じて第１電源配線、
第２電源配線の夫々の本数やサイズを最適化し、無駄な
電源配線の占有面積を縮小し、マスタスライス方式を採
用する半導体集積回路装置の回路の実装率を向上するこ
とができる。

以下、本発明の構成について、敷詰方式（ｓａａｏｆ　
ｇａｔｓ）でマスタスライス方式を採用する半導体集積
回路装置に本発明を適用した一実施例とともに説明する
。

なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り゛返しの説明
は省略する。

〔発明の実施例〕

本発明の一実施例である敷詰方式でマスタスライス方式
を採用する半導体集積回路装置の基本概略構成を第１図
（平面図）で示す。

第１図に示すように、マスタスライス方式を採用する半
導体集積回路装置１は平面が方形状のチップ（例えば単
結晶珪素基Ｆｉ）で構成されている。

半導体集積回路装置１は方形状の各辺に沿った周辺部分
に外部端子（ポンディングパッド）２、人出カパッファ
回路３の夫々を複数配置している。

本実施例のマスタスライス方式を採用する半導体集積回
路装置１は３層配線構造で構成されている。したがって
、前記外部端子２は３層目（及び２層目）の配線形成工
程で形成される配線と同一製造工程で形成されている。

配線層はアルミニウム配線又はアルミニウム合金配線で
形成されている。アルミニウム合金配線はＣｕかＣｕ及
びＳｉが添加されている。Ｃｕは主にマイグレーション
の影響を低減する目的で添加されている。Ｓｉは主にア
ロイスパイクを低減する目的で添加されている。

人出カバソファ回路３は１つ（又は複数個）の外部端子
２に対応する位置に外部端子２よりも内側に配置されて
いる。人出力バッファ回路３はその構成を詳細に示して
いないが入力バッファ回路用セル及び出力バッファ回路
用セルで構成されている。入力バッファ回路用セルは、
例えば相補型ＭＩ　Ｓ　Ｆ　Ｅ　Ｔ（ＣＭＯＳ）で構成
され、主に第１層目の配線形成工程で形成される配線で
入力バッファ回路として結線されるようになっている。

また、入力バッファ回路用セルは静電気破壊防止回路を
構成できるように保護抵抗素子やクランプ用ＭＩＳＦＥ
Ｔを配置している。出力バッファ回路用セルは、相補型
ＭＩＳＦＥＴ　（及びバイポーラトランジスタ）で構成
され、第１層目の配線形成工程で形成される配線で出力
バッファ回路として結線されるようになっている。

前記人出力バッファ回路３の上部には主要電源配線２０
が延在するように構成されている。主要電源配線２０は
電源電圧配線（ＶＣＣ）２ＯＡ及び基準電圧配線（Ｖｓ
ｓ）２ｏＢで構成されている。電源電圧配線２ＯＡは例
えば回路の動作電圧５　［Ｖ］が印加されている。電源
電圧配線２０Ａは例えば第２層目の配線形成工程で形成
されている。基準電圧配線２０Ｂは例えば回路の接地電
位０［Ｖ］が印加されている。

基準電圧配線２０Ｂは例えば第２層目の配線形成工程及
び第３層目の配線形成工程で形成されている。

つまり、基準電圧配線２０Ｂは、２層電源配線構造で構
成されており、電源電圧配Ａｌ２０Ａの外周にそれに沿
って平行に延在している。

入出力バッファ回路３で囲まれた半導体集積回路装置Ｉ
Ｉの中央部分は論理回路を形成するベーシックセルアレ
イ（論理回路部）４が設けられている。

このベーシックセルアレイ４にはベーシックセル（基本
セル）５が行列状に複数配置されている。べ−シックセ
ル５は、固定チャネル方式とは異なり。

配線形成領域（配線チャネル領域）を介在させずに行列
状に密に敷詰められている。

前記ベーシックセル５は第２図（要部平面図）に示すよ
うに４個の相補型ＭＩＳＦＥＴ（ＣＭＯＳ）で構成され
ている。つまり、ベーシックセル５は４つのｐチャネル
ＭＩＳＦＥＴＱＰ及び４つのｎチャネルＭＩ　５ＦＥＴ
Ｑｎで構成されている。ｐチャネルＭＩＳＦＥＴＱＰは
フィールド絶縁膜６で周囲を規定された領域内において
ｎ型ウェル領域の主面に形成されている。ｐチャネルＭ
ＩＳＦＥＴＱＰは主にゲート絶縁膜、ゲート電極７、ソ
ース領域及びドレイン領域である一対の゛ｐ゛型早型体
導体領域８成されている。ｎチャネルＭＩＳＦＥＴＱｎ
はフィールド絶縁膜６で周囲を規定された領域内におい
てｐ型ウェル領域の主面に形成されている。ｎチャネル
ＭＩｓＦＥＴＱｎは主にゲート絶縁膜、ゲート電極７．
ソース領域及びドレイン領域である一対のｎ゛型半導体
領域９で構成されている。

４つのｐチャネルＭＩＳＦＥＴＱｐは、ゲート長方向に
隣接する夫々の一方のｐ゛型半導体領域８を一体に構成
し、夫々を直列に接続している。同様に、４つのｎチャ
ネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎは、ゲート長方向
に隣接する夫々の一方のｎ゛型半導体領域９を一体に構
成し、夫々を直列に接続している。

このベーシックセル５は４人力ＮＡＮＤゲート回路を構
成し易いようになっている。また、ベーシックセルＳは
、前述の４人力ＮＡＮＤゲート回路に限定されず、２人
力ＮＡＮＤゲート回路、３人力ＮＡＮＤゲート回路を構
成し易いようにしてもよい。

前記ベーシックセル５内の各素子は主に第１層目の配線
形成工程で形成される配線によって結線され、このベー
シックセル５は所定の論理回路又はその一部を構成する
ようになっている。また、ベーシックセル５上には第１
図及び第２図に示すように第１層目の配線形成工程で形
成される電源配線２１が列方向（Ｘ方向）に延在するよ
うに構成されている。この電源配線２１は電源電圧配線
（Ｖｃｃ）２１Ａ及び基準電圧配線（Ｖ□）２１Ｂで構
成されている。電源電圧配線２１Ａはベーシックセル５
のｐチャネルＭＩＳＦＥＴＱＰ上に延在している。基準
電圧配線２ｉＢは、前記電源電圧配線２１Ａと所定間隔
だけ離隔しかつそれに対して実質的に平行に延在し、ベ
ーシックセル５のｎチャネルＭＩＳＦＥＴＱｎ上に延在
させている。

前記ベーシックセル５間又はベーシックセル５で形成さ
れた論理回路間は、第１層目、第２層目、第３層目の夫
々の配線形成工程で形成された配線（信号配線）により
結線されている。第１層目の配線形成工程で形成される
配線は、論理回路として使用されない（論理回路を形成
しない）ベーシックセル５上に配置され、列方向に延在
させている。

第２１ｆｊ目の配線形成工程で形成される配線は行方向
に延在させている。第３層目の配線形成工程で形成され
る配線は前記第１層目の配線形成工程で形成される配線
と同一列方向に延在させている。

各層の配線は、コンピュータを使用する自動配置配線シ
ステムのデイスプレィ上に表示される配線形成領域（Ｘ
−Ｙ格子状の配線形成領域）に規定された領域上に延在
させている。

第１層目の配線形成工程で形成される配線、第２層目の
配線形成工程で形成される配線の夫々は両者間に形成さ
れた第１層間絶縁膜（図示しない）により電気的に絶縁
されている。この両者の配線間の接続はこの第１層間絶
縁膜に形成された接続孔を通して行われている。同様に
、第２層目の配線形成工程で形成される配線、第３層目
の配線形成工程で形成される配線の夫々は両者間に形成
された第２層間絶縁膜（図示しない）により電気的に絶
縁されている。この両者の配線間の接続はこの第２層間
絶縁膜に形成された接続孔を通して行われている。

前記ベーシックセルアレイ４には第１図及び第２図に示
すように補助用電源配線２２．２３の夫々が延在してい
る。

補助用電源配線２２は、第２層目の配線形成工程で形成
され、行方向（Ｙ方向）に延在させている。

補助用電源配線２２は列方向に実質的に等間隔（等配線
ピッチ又は等配線中心間隔）Ｎで複数本配置されている
。夫々の補助用電源配線２２は実質的に同一配線幅寸法
で形成されている。補助用電源配線２２は、図面におい
て詳細に示していないが、主要電源配線２０や電源配線
２１と同様に、補助用電源電圧配線（Ｖ、、）及び補助
用基準電圧配線（Ｖｌ、）をペアにして延在させている
。補助用電源配線２２のうち補助用電源電圧配線は主要
電源配線２０の電源電圧配線２ＯＡに直接々続されてい
る。補助用電源配線２２のうち補助用基準電圧配線は主
要電源配線２０の第３層目の配線形成工程で形成された
基準電圧配線２０Ｂに接続されている。

一方、補助用電源配線２３は、第３層目の配線形成工程
で形成され、列方向（Ｘ方向）に延在させている。補助
用電源配線２３は行方向に実質的に等間隔Ｍで複数本配
置されている。夫々の補助用電源配線２３は実質的に同
一配線幅寸法で形成されている。補助用電源配線２３は
１図面において詳細に示していないが、補助用電源電圧
配線（ｖｃｃ）及び補助用基準電圧配線（ｖｏ）をベア
にして延在させている。補助用電源配線２３のうち補助
用電源電圧配線は主要電源配線２０の電源電圧配線２０
Ａに接続されている。補助用電源配線２３のうち補助用
基準電圧配線は主要電源配［２０の第３層目の配線形成
工程で形成された基準電圧配線２０Ｂに直接々続されて
いる。

前記補助用電源配線（第３層目）２３は主要電源配線２
０からの電源を補助用電源配線２２を介在させて電源配
線（第１層目）２１に分散し供給するように構成されて
いる。各層の電源配線間の接続は図示しない接続孔を通
して行われている。したがって、下層側の電源配線２１
から補助用電源配線２２を介して上層側の補助用電源配
線２３に向って順次配線幅寸法が大きく構成されている
。例えば、下層の電源配線２１は約１０［μｍ］の配線
幅で形成されている。補助用電源配線２２は約２３〜２
５［μｍ］の配線幅で形成されている。上層の補助用電
源配線２３は約３８〜３９［μｍ］の配線幅で形成され
ている。

いずれの場合も電源配線の膜厚は約１〜２［μｍ］であ
る。

前記列方向に延在する補助用電源配線２３の間隔Ｍ及び
配線本数、行方向に延在する補助用電源配線２２の間隔
Ｎ及び配線本数の夫々は、使用される周波数及び配線サ
イズを主要な要件とし、ベーシックセル５数に基づき規
定されている。第３図に一例の周波数とベーシックセル
数との関係を示す。

第３図において、横軸は使用される周波数［ＭＨｚｌで
あり、縦軸はベーシックセル５数（行方向に配列された
ベーシックセル５の数ｍ個と列方向に配列されたベーシ
ックセル５の数ｎ個との積）である。曲線Ａ、Ｂ、Ｃの
夫々は補助用電源配線２２の断面積と補助用電源配線２
３の断面積とを加算した補助用電源配線の合計の断面積
［μｍ”］である。

曲線Ａは例えば補助用電源配線の合計の断面積が２２〜
２３［μｍ２コである０曲線Ｂは例えば補助用電源配線
の合計の断面積が３５〜３６［μｍ”１である。曲線Ｃ
は例えば補助用電源配線の合計の断面積が６１〜６２［
μｍ”　］である、つまり、１個のベーシックセル５に
最適な電流密度は測定することができるので、使用され
る周波数に応じて第３図からベーシックセル５数とその
ベーシックセル５数に必要な補助用電源配線の合計の断
面積を求めることができる。

例えば、使用される周波数を３０［ＭＨｚｌ、補助用電
源配線の合計の断面積が２２〜２３［μｍ　２　］（曲
線Ａ）の夫々とする場合、最適な電流密度となるための
ベーシックセル５数は約１０００個である。このベーシ
ックセル５数は行方向に配置されたベーシックセル５の
数ｍ個と列方向に配置されたベーシックセル５の数ｎ個
との積であるので、例えば行方向に配列された１０個の
ベーシックセル５毎に１本の補助用電源配線２３を延在
させ、列方向に配列された１００個のベーシックセル５
毎に１本の補助用電源配線２２を延在させる０本発明者
が開発中のマスタスライス方式を採用する半導体集積回
路装置１は、行方向に配列された約１０〜２０個のベー
シックセル５毎に１本の補助用電源配線２３を延在させ
、列方向に配列された約１００〜２００個のベーシック
セル５毎に１本の補助用電源配８２２を延在させている
。

つまり、行方向に延在する補助用電源配線２２と列方向
に延在する補助用電源配線２３とで区画され囲まれた領
域内に配列されたベーシックセル５数は他の区画された
領域内に配列されたベーシックセル５数と実質的に等し
くなる。また、区画された領域内の夫々の電流密度は実
質的に等しくなっている。したがって、補助用電源配線
２２及び２３で区画された夫々の領域はベーシックセル
５数に基づいて電流密度が最適に設定されているのでど
んな論理回路が配置されても極端な電流密度の集中が生
じない。なお、前記区画された領域内のベーシックセル
５の使用率は、必ずしも１００［％］である必要はなく
、通常は許容範囲を２０Ｃ％］程度備えるので、８０［
％］程度が平均である。

このように、マスタスライス方式を採用する半導体集積
回路装置１において、ベーシックセルアレイ４に列方向
に延在しかつ行方向に実質的に等間隔Ｍで複数本配置さ
れた補助用電源配線２３及び行方向に延在しかつ列方向
に実質的に等間隔Ｎで複数本配置された補助用電源配線
２２を設ける（補助用電源配線２３の配置と補助用電源
配線２２の配置との比をＭ：Ｎとする）。この構成によ
り、前記補助用電源配線２３及び補助用電源配線２２で
区画された各領域のベーシックセル５数を実質的に等し
くし、各区画された領域内の電流密度を等しくすること
ができるので、各区画された領域内の電流密度に応じて
補助用電源配ａ２３．補助用電源配線２２の夫々の本数
やサイズを最適化し、無駄な補助用電源配線２２．２３
の夫々の占有面積を縮小し、マスタスライス方式を採用
する半導体集積回路装置１の論理回路の実装率を向上す
ることができる。

次に、前述のマスタスライス方式を採用する半導体集積
回路装置１の形成方法について、第４図（プロセスフロ
ー図）を用いて簡単に説明する。

まず、半導体集積回路装置１に搭載する論理機能を設計
し、論理回路図を作成するく５０〉。

次に、前記論理回路図に基づき、コンピュータを使用す
る自動配置配線システム（Ｄ　Ａ）で論理回路の配置及
び結線を自動的に行うく５１〉。自動配置配線システム
においては、初めに、前記論理回路図に基づき、自動配
置配線システムで扱える結線情報（ＮＥＴ　　ＦＩＬＥ
）としてこの結線情報を自動配置配線システムに入力す
る（５１１＞。

次に、前記自動配置配線システムのベースデータ（５１
７）に記憶された仮想的に表現される半導体集積回路装
置（ペースチップ）上に電源配線を自動的に配置する（
５１２）　、前記ベースデータ（５１７）は、半導体集
積回路装置（ペースチップ）上にベーシックセルパター
ンが配列された情報である。前記電源配線は補助用電源
配線（２２及び２３）であり、この補助用電源配線は電
源配線本数情報（５１６）に基づき配置されている。つ
まり、前述のように、主に使用される周波数及び配線サ
イズに基づき１ｍ個のベーシックセル毎に列方向に延在
する補助用電源配線（２３）を配置し、ｎ個のベーシッ
クセル毎に行方向に延在する補助用電源配線（２２）を
配置する。この補助用電源配線の自動配置は、周波数及
び配線サイズに基づき、補助用電源配線で区画された領
域内の電流密度を最適に制御できるように、配線サイズ
や本数を自由に変化できるようになっている。なお、電
源配線として主要電源配線（２０）及び電源配線（２１
）はベースデータ（５１７＞に固定パターンとして記憶
されている。

次に、自動配置配線システムに入力された結線情報に基
づき、設計された論理回路の自動配置を行う（５１３）
。論理回路の自動配置は、自動配置配線システムに記憶
されているモジュール（論理機能パターン）（５１８）
を前記ベーシックセルパターンに沿って自動的に配置す
ることにより行われている。

次に、前記結線情報に基づき、自動的に配置された論理
回路（モジュール）間を自動的に結線し。

論理回路情報を完成させる＜５１４＞　。

次に、自動配置配線システムで完成された論理回路情報
は、この自動配置配線システムにおいてデザインルール
に基づきマスク作成用データに変換される（５１５）。

前述の結線情報を入力する段階（５１１）からこのマス
ク作成用データに変換する段階（５１５）までは自動配
置配線システムで自動的に処理されている。

次に、前記マスク作成用データに基づき、エレクトロン
ビーム（ＥＢ）描画装置で結線用マスクを形成する〈５
２〉。

次に、前記結線用マスクを使用し、デバイスプロセスを
施す〈５３〉ことによって、所定の論理機能を有する半
導体集積回路装置１が実質的に完成するく５４〉 このように、自動配置配線システムで形成されるマスタ
スライス方式を採用する半導体集積回路装置１の形成方
法において、自動配置配線システムの電源配線本数情報
（５１６）に基づき、所定数のベーシックセル（５）毎
に補助用電源配線（２２及び２３）を自動的に配置する
段階（５１２）と、この後、論理機能パターンを自動的
に配置しく５１３〉、論理回路間を自動的に結線する（
５１４）段階とを備える。この構成により、予じめ補助
用電源配線を最適な電流密度になるように配置している
ので、自動配置配線システムのベースデータに固定パタ
ーンとして記憶される補助用電源配線を配置し、論理回
路間を自動的に結線する段階の後に所定の領域の電流密
度に応じて補助用電源配線を再度配置しなおす段階がな
くなるので、この段階に相当する分、自動配置配線シス
テムの処理段階を低減し、マスタスライス方式を採用す
る半導体集積回路装置１の開発期間を短縮することがで
きる。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。

例えば、本発明は、２層、４層又はそれ以上の配線層を
有するマスタスライス方式を採用する半導体集積回路装
置に適用することができる。

また、本発明は、ベーシックセル列間に配線チャネル領
域を配置した固定チャネル方式のマスタスライス方式を
採用する半導体集積回路装置に適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

マスタスライス方式を採用する半導体集積回路装置にお
いて１回路の実装率を向上することができる。

また、前記マスタスライス方式を採用する半導体集積回
路装置の開発期間を短縮することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例である敷詰方式のマスタス
ライス方式を採用する半導体集積回路装置の基本概略構
成を示す平面図、 第２図は、前記半導体集積回路装置に配列されたベーシ
ックセルの要部平面図。 第３図は、前記半導体集積回路装置に配列されるベーシ
ックセル数と使用される周波数との関係を示す図、 第４図は、前記半導体集積回路装置の形成方法を説明す
るプロセスフロー図である。 図中、１・・・半導体集積回路装置、４・・・ベーシッ
クセルアレイ、５・・・ベーシックセル、２０・・・主
要電源配線、２１・・・電源配線、２２．２３・・・補
助用電源配線、Ｑｐｔ　Ｑｎ・−ＭＩＳＦＥＴである。

Claims (1)

1. 【特許請求の範囲】 １、ベーシックセルが敷詰方式で行列状に配列されたセ
   ルアレイを有し、このセルアレイのベーシックセル内及
   びベーシックセル間を結線して所定の回路機能を形成す
   るマスタスライス方式を採用する半導体集積回路装置に
   おいて、前記セルアレイに、列方向に延在しかつ行方向
   に実質的に等間隔で複数本配置された第１電源配線及び
   行方向に延在しかつ列方向に実質的に等間隔で複数本配
   置された第２電源配線を設けたことを特徴とする半導体
   集積回路装置。 ２、前記第１電源配線、第２電源配線の夫々で区画され
   た各領域内のベーシックセル数は実質的に等しく構成さ
   れていることを特徴とする請求項１に記載の半導体集積
   回路装置。 ３、前記第１電源配線の夫々は実質的に等しい配線幅で
   形成され、前記第２電源配線の夫々は実質的に等しい配
   線幅で形成されていることを特徴とする請求項１又は請
   求項２に記載の半導体集積回路装置。 ４、前記第１電源配線、第２電源配線の夫々の配線間ピ
   ッチは使用される周波数及び各配線幅寸法で規定されて
   いることを特徴とする請求項１乃至請求項３に記載の夫
   々の半導体集積回路装置。