JPS63273332A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置の製造方法に関し、特に
、ゲートアレイ方式の半導体集積回路装置の製造方法に
おいて、ゲート数の増大及び記憶容量の増大を容易に行
う技術に関するものである。

〔従来技術〕

従来のゲートアレイ方式の半導体集積回路装置は、例え
ば、第１１図に示すように、チップ１の中央部に内部論
理機能部２が設けられている。その内部論理機能部２の
外周辺部には入出力回路部３が設けられ、その入出力回
路部３の外周辺部には電源用、グランド用、信号用ボン
ディング・パッド４が設けられている。そして、前記半
導体集積回路装置が切断される前のウェハ５が第１２図
に示されている。

このように、従来の半導体集積回路装置の製造方法では
、論理ゲートの配列、ボンディング・パッドの配列など
をチップ・サイズ毎に最適化し、チップ・サイズが異な
れば、それを生産するウェハは１個別に設計されたもの
を使うようになっている６すなわち、チップ・サイズ毎
にチップのマスクのレイアウトは１個別に設計を行い、
ウェハもチップ・サイズ毎に拡散領域のレイアウトが異
なっていた。

かかる技術については１例えば、特開昭６１−１０４４
号公報に記載されている。

〔発明が解決しようとする問題点〕

しかしながら、前記従来のゲートアレイ方式の集積回路
装置では、チップ・サイズが異なれば。

半導体基板の不純物拡散領域のレイアウトも、当該半導
体基板上の金属配線層のレイアウトもチップ・サイズ毎
に個別に設計しなければならない。

このため、ゲートアレイの各チップ・サイズ毎にマスク
の設計、マスク・レイアウトのデバッグマスク毎の電気
的特性、信頼度の評価等の工数が個別に必要になるとい
う問題があった。

本発明は、前記問題点を解決するためになされたもので
ある。

本発明の目的は、ゲートアレイ方式の半導体集積回路装
置におけるゲート数の増大及び記憶容量の増大を容易に
行うことができる技術を提供することにある。

本発明の他の目的は、ウェハ上に基本集積回路ブロック
を複数形成し、これらをマスタスライス方式により組み
合わせてチップ・サイズの異なる半導体集積回路装置を
提供することにある。

〔問題点を解決するための手段〕

本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。

半導体集積回路装置の製造方法において、半導体ウェハ
に、半導体素子を１つ又は複数配置した基本回路セルを
行列状に複数配置して形成した能、　　動機能回路部と
、該能動機能回路部の周辺部分に半導体素子を１つ又は
複数配置した基本入出力回路部と、該基本入出力回路部
の周辺部分に配置した外部端子とを有する基本集積回路
ブロックを行列状に複数形成する工程と、該基本集積回
路ブロックの能動機能回路部の内外及び基本入出力回路
部の内外を一層又は複数層の配線層で結線すると共に、
該基本集積回路ブロックとそれに隣接する他の基本集積
回路ブロックとを前記配線層で結線する工程とを備えた
ものである。

そして、前記能動機能回路部は１例えば、半導体素子を
１つ又は複数配置した基本記憶セルを行列状に複数配置
した記憶部と、基本論理セルを行列状に敷き詰めた敷詰
方式で形成されている論理部とのうち少なくとも１つか
らなっている。

前記基本集積回路ブロックの論理部は１例えば。

基本論理セルを行列状に複数配置した基本論理セル列を
形成し、この基本論理セル列を配線形成領域を介在させ
て行列状に複数配置して形成したものである。

〔作用〕

前記手段によれば、ウェハ上の基本集積回路ブロックの
レイアウトを、全て共通のものにし１例えば、各チップ
・サイズ毎の電源配線のレイアウト及び品種毎の信号配
線を個別に設定すること、もしくは各チップ・サイズ毎
の電源配線のレイアウトも基本部のくりかえしという形
で共通化し。

品種毎の信号配線のみを個別に設定することにより、単
位となる基本部分の整数倍という形で、チップ・サイズ
の異なるゲートアレイ方式の半導体集積回路装置を製造
することができる。

例えば、マスク・ウェハを特定の論理機能ｘｔ模。

入出力バッファ数、電源・グランドピン数により構成さ
れた単位となる基本部を縦横に整然と配列したレイアウ
トとし、当該基本部を特定方向に整数個組み合わせてチ
ップ・サイズを決定し、基本部の整数倍の規模を持つ半
導体集積回路装置を製造することができるので、ゲート
アレイ方式の半導体集積回路装置におけるゲート数の増
大及び記憶容量の増大を容易に行うことができる。

すなわち、ゲート・アレイの論理設計者は、当初論理規
模Ｇ１ゲート（ｍｔ　＞ａｔ　、ｍｔ　：基本部の論理
部ｊｔＸ）で設計していたが、機能の追加により、論理
規模が０２ゲート（２ｍ、≧０２＞ｍｔ）となった場合
は、ゲート・アレイの実装設訂を基本部を２つ並べたも
のを１チツプと考えて行えば。

論理規模Ｇ２のゲート・アレイが実現できる。

信号ピンについても同様で、例えば当初信号ピン数ＰＬ
　（２ｍ２≧Ｐ　１　＞ｍ２ｐ　ｍ２　：基本部の信号
ピン数）で考えていたが、機能の追加により、信号ピン
数がＰ２　（３ｍ２≧Ｐ　２　＞　２　ｍ　２　）とな
った場合は、基本部を特定の方向に３つ並べたものを１
チツプと考え実装設計することにより所望のゲート・ア
レイが実現できる。

いずれの場合も、集積回路装置を構成する不純物拡散領
域を持つ半導体基板（マスク・ウェア）のレイアウトは
共通であり、上記半導体基板上の金属配線層のレイアウ
トが異なるのみである。この金属配線層は、集積回路素
子の電源配線及び信号配線よりなる。

〔発明の実施例〕

以下、本発明の実施例を図面を用いて具体的に説明する
。

なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔実施例１〕 第１図は１本発明の実施例１の半導体集積回路装置の製
造方法を説明するための単位となる基本部を１チツプと
した場合の基本集積回路装置の概略構成を示す説明図、 第２図は、第１図に示す基本集積回路装置の半導体ウェ
ハ状態を示す平面図。

第３図は、第１図に示す基本集積回路ブロック内外の各
部を電気的に接続する配線層を説明するための説明図で
ある。

本実施例！の半導体集積回路装置の製造方法は。

第２図に示す半導体ウェハ１１に、第１図に示すように
、半導体素子を１つ又は複数配置した基本回路セルを行
列状に複数配置した能動機能回路部１２と、この能動機
能回路部１２の周辺部分に半導体素子を１つ又は複数配
置した基本入出力回路部１３と、この基本入出力回路部
１３の周辺部分に配置した外部端子１４とを有する基本
集積回路ブロック１５を行列状に複数個形成する。

そしい、第３図に示すように、この基本集積回路ブロッ
ク１５の能動機能回路部１２の内外及び基本入出力回路
部１３の内外を一層又は複数層の配線層、すなわち、電
源給電用配線層１６Ａ及び信号用配線層１６Ｂで結線す
ると共に、前記基本集積回路ブロック１５とそれに隣接
する他の基本集積回路ブロック１５とを前記配線層１６
Ａ、１６Ｂで結線し、第２図に示す所定のスクライブ・
エリア１７の部分を切断して半導体集積回路装置を完成
する。

前記能動機能回路部１２は、半導体素子を１つ又は複数
配置した基本記憶セルを行列状に複数配置した記憶部と
、基本論理セルを行列状に敷き詰めた敷詰方式の論理部
のうち少なくとも１つからなっている。

なお、前記論理部は、敷詰方式の論理部の替りに基本論
理セルを行列状に複数配置した基本論理セル列を形成し
、この基本論理セル列を配線形成領域を介在させて行列
状に複数配置して形成したものにしてもよい。

前記基本入出力回路１３は、例えば、人出力バッファか
らなっており、外部端子１４は、例えば。

ボンディング・パッド等からなっている。

また、前記配線層１６Ａ、１６Ｂは、例えば、アルミニ
ウム、銅等の良導電性材料がらなっている。

また、前記基本集積回路ブロック１５及び配線層１６の
形成は、通常の製造技術を用いて実現することができる
ので、ここではその説明は省略する。

前述の説明かられかるように、本実施例Ｉによれば、半
導体ウェハ１１上の基本集積回路ブロック１５は、その
共通のレイアウトで形成し、この基本集積回路ブロック
１５を特定方向に整数個組み合せてチップサイズを決定
し１品種毎の信号用配線層１６Ｂのみを個別に設定する
ことにより。

単位となる基本集積回路ブロック１５の整数倍という形
で、チップ・サイズの異なるゲートアレイ方式の半導体
集積回路装置を製造することができる。

例えば、半導体ウェハ１１は、特定の論理機能規模５人
出カバソファ数、電源・グランドピン数により構成され
た単位となる基本集積回路ブロック１５を縦横に整然と
配列したレイアウトとし、当該基本集積回路ブロック１
５を特定方向に整数個組み合わせてチップ・サイズを決
定し、ユーザ等の要求に応じて配線層１６Ａ、１６Ｂを
形成してｐ本集積回路ブロック１５の整数倍の規模を持
つ半導体集積回路装置を製造することができるので、例
えばゲートアレイ方式の半導体集積回路装置におけるゲ
ート数の増大及び記憶容猷の増大を容易に行うことがで
きる。これにより、生産性の向上及び製造コストの低減
を図ることができる。

〔実施例■〕

第４図は２本発明の実施例Ｈの半導体集積回路装置の製
造方法を説明するための基本集積回路ブロックの１つの
チップの概略構成を示す説明図、第５図は、第４図に示
す基本集積回路ブロックを形成した半導体ウェハを説明
するための説明図。

第６図は、第４図に示す基本集積回路ブロック間の電気
的に接続する配線層を説明するための説明図である。

本実施例Ｈの半導体集積回路装置の製造方法は、第５図
に示すように、半導体ウェハ１１に、第４図に示すよう
な前記実施例■の基本集積回路ブロック１５の２倍分を
１つのチップとしたチップ２０を行列状に複数個形成し
たものである。この基本集積回路ブロック１５の能動機
能回路部１２の内外及び基本入出力回路部１３の内外を
、第６図に示すように、一層又は複数層の配線層１６Ａ
。

１６Ｂで結線すると共に、前記基本集積回路ブロック１
５とそ九に隣接する他の基本集積回路ブロック１５とを
前記配線層１６Ａ、１６１３で結線し。

スクライブ・エリア１７の部分は残し、他のスクライブ
・エリア１７Ａの所定の部分を切断して半導体集積回路
装置を完成する。

ここで、第１図に示す基本集積回路ブロック１５（半導
体基板の不純物拡散領域）と第４図に示す基本集積回路
ブロック１５（半導体基板の不純物拡散領域）のレイア
ウトは全く同一のものである。

このように半導体基板の不純物拡散領域のレイアウトは
同一のものを用い、配線層１６Ａ、１６Ｂのレイアラ１
〜のみを変えて、チップ・サイズの異なる半導体集積回
路装置が実現できる。

〔実施例■〕

第７図は、本発明の実施例■の半導体集積回路装置の製
造方法を説明するための基本集積回路ブロックの概略構
成を示す説明図、 第８図は、本発明の実施例１Ｈの半導体集積回路装置の
製造方法を説明するための１つのチップの概略構成を示
す説明図である。

第７図において、３１は本実施例■の基本集積回路ブロ
ックであり、能動機能回路部１２の４つの周辺部分に人
出カバラフアゲート部３２が設けら九でいる。この基本
集積回路ブロック３１の能動機能回路部１２の内外及び
入出力ブラフアゲート部３２の内外を一層又は複数層の
信号用配線層１６Ｂで結線する。

そして、この基本集積回路ブロック３１を基本。

部として、第８図に示すように、基本集積回路ブロック
３１の４倍のものを１つのチップとしたチップ３０を、
行列状に複数個形成したものである。

第８図において、人出カバラフアゲート部３２は、チッ
プ３０の４周辺部に設けられているが、基本集積回路ブ
ロック３１が互いに隣接している部位３２Ａは入出力バ
ッファゲート部３２としては使用しないで、内部論理部
等の能動機能回路部１２間の信号用配線層１６Ｂが設け
られる領域として使用される。

また、前記基本集積回路ブロック３０は、四角形に限定
されるものではなく、第９図及び第１０図に示すように
、正六角形にしてもよい。

このように半導体ウェハ１１上の基本集積回路ブロック
３１のレイアウトは、全て共通のものに形成し、品種毎
に基本集積回路ブロック３１を特定方向、例えば左右上
下に組み合せてその信号用配線層１６Ｂのみを個別に設
定することにより、単位となる基本集積回路ブロック３
１の整数倍という形で、チップ・サイズの異なるゲート
アレイ方式の半導体集積回路装置を製造することができ
る。

以上１本発明を実施例にもとずき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

〔発明の効果〕

以上説明したように、本発明によれば、半導体ウェハを
特定の論理機能規模、人出カバソファ数、電源・グラン
ドピン数により構成された単位となる基本集積回路ブロ
ックを縦横に整然と配列したレイアウトとし、当該基本
集積回路ブロックを特定方向に整数１組み合わせてチッ
プ・サイズを決定し、ユーザ等の要求に応じて配線層を
形成して基本集積回路ブロックの整数倍の規模を持つ半
導体集積回路装置を製造することができるので、例えば
ゲートアレイ方式の半導体集積回路装置において、ゲー
ト数の増大及び記憶容量の増大を容易に行うことができ
る。これにより、生産性の向上及び製造コストの低減を
図ることができる。

【図面の簡単な説明】

第１図は、本発明の実施例Ｉの半導体集積回路装置の製
造方法を説明するための単位となる基本部を１チツプと
した場合の基本集積回路装置の概略構成を示す説明図、 第２図は、第１図に示す基本集積回路装置の半導体ウェ
ハ状態を示す平面図 第３図は、第１図に示す基本集積回路ブロック間の電気
的に接続する配線層を説明するための説明図、 第４図は、本発明の実施例Ｈの半導体集積回路装置の製
造方法を説明するための基本集積回路ブロックの１つの
チップの概略構成を示す説明図。 第５図は、第４図に示す基本集積回路ブロックを形成し
た半導体ウェハを説明するための説明図、第６図は、第
４図に示す基本集積回路ブロック間の電気的に接続する
配線層を説明するための説明図、 第７図は、本発明の実施例■の半導体集積回路装置の製
造方法を説明するための基本集積回路ブロックの概略構
成を示す説明図、 第８図は、本発明の実施例１■の半導体集積回路装置の
製造方法を説明するための１つのチップの概略構成を示
す説明図、 第９図は１本発明の実施例■の半導体集積回路装置の製
造方法を説明するための他の基本集積回路ブロックの概
略構成を示す説明図、 第１Ｏ図は１本発明の実施例■の半導体集積回路装置の
製造方法を説明するための他の１つのチップの概略構成
を示す説明図、 第１１図及び第１２図は、従来のゲートアレイ方式の半
導体集積回路装置の問題点を説明するための説明図であ
る。 図中、２０．３０・・・チップ、１１・・・半導体ウェ
ハ、１２・・・能動機能回路、１３・・・基本入出力回
路、１４・・・外部端子、１５．３１・・・基本集積回
路ブロック、１６Ａ・・・電源給電用配線層、１６Ｂ・
・・俳号用配線層、１７・・・スクライブ・エリア、３
２・・・人出カバラフアゲート部である。

Claims (1)

【特許請求の範囲】
1. １、半導体集積回路装置の製造方法において、半導体ウ
   ェハに、半導体素子を１つ又は複数配置した基本回路セ
   ルを行列状に複数配置して形成した能動機能回路部と、
   該能動機能回路部の周辺部分に半導体素子を１つ又は複
   数配置した基本入出力回路部と、該基本入出力回路部の
   周辺部分に配置した外部端子とを有する基本集積回路ブ
   ロックを行列状に複数形成する工程と、該基本集積回路
   ブロックの能動機能回路部の内外及び基本入出力回路部
   の内外を一層又は複数層の配線層で結線すると共に、該
   基本集積回路ブロックとそれに隣接する他の基本集積回
   路ブロックとを前記配線層で結線する工程とを備えたこ
   とを特徴とする半導体集積回路装置の製造方法。