JPS6278848A - 大規模半導体集積回路 - Google Patents
大規模半導体集積回路Info
- Publication number
- JPS6278848A JPS6278848A JP21837085A JP21837085A JPS6278848A JP S6278848 A JPS6278848 A JP S6278848A JP 21837085 A JP21837085 A JP 21837085A JP 21837085 A JP21837085 A JP 21837085A JP S6278848 A JPS6278848 A JP S6278848A
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- JP
- Japan
- Prior art keywords
- chips
- integrated circuit
- semiconductor integrated
- chip
- scale semiconductor
- Prior art date
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- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃ産業上の利用分野〕
本発明は大規模半導体集積回路に関し、特に標準セルラ
イブラリを用いる集積回路のチップサイズの低減を図っ
た大規模半導体集積回路に関する。
イブラリを用いる集積回路のチップサイズの低減を図っ
た大規模半導体集積回路に関する。
一般に大規模半導体集積回路を構成する場合には、既存
の標準ＩＣチップを複数個配列し、スタンダードセルと
相互に接続して構成する方式が採られている。例えば、
第３図はその一例を示しており、チップ１２、チップ１
３、チップ１４をスタンダードセル１５とともに大規模
半導体集積回路としての大規模チップ１１内に配列して
一体化し、各チップのボンディングパッド１２ａ、１３
ａ、１４ａ、１５ａと大規模チップ１１のボンディング
パッドｌｌａとを相互に配線接続して一つの大規模半導
体集積回路を構成している。通常、この方式をスーパー
インテグレーションと称している。
の標準ＩＣチップを複数個配列し、スタンダードセルと
相互に接続して構成する方式が採られている。例えば、
第３図はその一例を示しており、チップ１２、チップ１
３、チップ１４をスタンダードセル１５とともに大規模
半導体集積回路としての大規模チップ１１内に配列して
一体化し、各チップのボンディングパッド１２ａ、１３
ａ、１４ａ、１５ａと大規模チップ１１のボンディング
パッドｌｌａとを相互に配線接続して一つの大規模半導
体集積回路を構成している。通常、この方式をスーパー
インテグレーションと称している。
上述した従来の方式によって構成した大規模半導体集積
回路は、単に既存のチップ１２，１３゜１４やセル１５
をそのままの状態で大規模チップ１１内に配列している
ため、これらで構成される大規模半導体集積回路は、最
低でもこれらチップやセルの面積を加えた大きさとなる
。ところが、実際には各チップのボンディングパッド、
テストパターン、マスクパターン等の周辺領域は、大規
模半導体集積回路としては不要な部分であり、結局こ７
れらの不要な部分に相当する領域が集積回路のチップサ
イズを必要以上に大きくし、チ・７ブの小型化の障害に
なっている。
回路は、単に既存のチップ１２，１３゜１４やセル１５
をそのままの状態で大規模チップ１１内に配列している
ため、これらで構成される大規模半導体集積回路は、最
低でもこれらチップやセルの面積を加えた大きさとなる
。ところが、実際には各チップのボンディングパッド、
テストパターン、マスクパターン等の周辺領域は、大規
模半導体集積回路としては不要な部分であり、結局こ７
れらの不要な部分に相当する領域が集積回路のチップサ
イズを必要以上に大きくし、チ・７ブの小型化の障害に
なっている。
本発明の大規模半導体集積回路は、標準セルライブラリ
を用いた大規模半導体集積回路のチップの小型化を図る
ために、複数個の標準ＩＣチップを組合わせて配列構成
する大規模半導体集積回路において、各チップのボンデ
ィングパッド、テストパターン、マスクパターン等の周
辺領域を除去した状態で配列し、各チップ相互間や大規
模半導体集積回路としてのボンディングパッドとの間を
直接的に配線接続した構成としている。
を用いた大規模半導体集積回路のチップの小型化を図る
ために、複数個の標準ＩＣチップを組合わせて配列構成
する大規模半導体集積回路において、各チップのボンデ
ィングパッド、テストパターン、マスクパターン等の周
辺領域を除去した状態で配列し、各チップ相互間や大規
模半導体集積回路としてのボンディングパッドとの間を
直接的に配線接続した構成としている。
〔実施例〕
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例を示す図であり、大規模半導
体集積回路１の大規模チップ２内には標準ＩＣチップ３
，４．５と、スタンダードセル又はゲートアレイからな
るチップ６を配列し、これらで大規模半導体集積回路の
回路素子を構成している。そして、これら各チップ３〜
５及びスタンダードセル等の相互間及びこれらと前記大
規模チップ２の周囲に配設したボンディングパッド７と
の間を配線８によって直接に接続して一つの大規模半導
体集積回路１を構成している。この場合、各チップ３〜
５では夫々のボンディングパッド、テストパターン、マ
スクパターン等の周辺領域は含まれておらず、これらを
除去した配列構成となっている。
体集積回路１の大規模チップ２内には標準ＩＣチップ３
，４．５と、スタンダードセル又はゲートアレイからな
るチップ６を配列し、これらで大規模半導体集積回路の
回路素子を構成している。そして、これら各チップ３〜
５及びスタンダードセル等の相互間及びこれらと前記大
規模チップ２の周囲に配設したボンディングパッド７と
の間を配線８によって直接に接続して一つの大規模半導
体集積回路１を構成している。この場合、各チップ３〜
５では夫々のボンディングパッド、テストパターン、マ
スクパターン等の周辺領域は含まれておらず、これらを
除去した配列構成となっている。
前記配列を構成する方法を説明する。
先ず、第２図のように、使用する標準ＩＣチップ３，４
．５及びスタンダードセル等６の大規模チップ２Ａに対
する各配置及び接続配線を既存のＣＡＤツールを用いて
自動的に行う。次いで、各チップ３〜５のボンディング
バンド３ａ、４ａ。
．５及びスタンダードセル等６の大規模チップ２Ａに対
する各配置及び接続配線を既存のＣＡＤツールを用いて
自動的に行う。次いで、各チップ３〜５のボンディング
バンド３ａ、４ａ。
５ａ、テストパターン、マスクパターン等の周辺領域の
内側に仮想の外部端子９を設定してこれらを仮想線（図
では鎖線で示す）で結び、この仮想線で囲まれる夫々の
領域１０ （図では斜線で示す）をブロックとし、これ
らブロックを第２図の構成から除去する。そして、これ
らブロックの形状及び内部配線はそのままにしてブロッ
ク間の接続配線をデザインルールに従って圧縮（コンパ
クション）する。この作業は既存のＣＡＤツールによる
自動コンパクションプログラムによって処理される。こ
れにより第１図の配列構成が得られる。
内側に仮想の外部端子９を設定してこれらを仮想線（図
では鎖線で示す）で結び、この仮想線で囲まれる夫々の
領域１０ （図では斜線で示す）をブロックとし、これ
らブロックを第２図の構成から除去する。そして、これ
らブロックの形状及び内部配線はそのままにしてブロッ
ク間の接続配線をデザインルールに従って圧縮（コンパ
クション）する。この作業は既存のＣＡＤツールによる
自動コンパクションプログラムによって処理される。こ
れにより第１図の配列構成が得られる。
したがって、このように構成した大規模半導体集積回路
１では、各標準ＩＣチップ３〜５の周辺領域を除去して
その分天規模チップ２のサイズを圧縮でき、大規模半導
体集積回路１全体としてのチップサイズを縮小化できる
。因に、前記第１図と第２図を比較してみると縮小化の
程度が明らかである。この縮小効果は標準ＩＣチップの
数が多ければ、これに略比例して高くなる。
１では、各標準ＩＣチップ３〜５の周辺領域を除去して
その分天規模チップ２のサイズを圧縮でき、大規模半導
体集積回路１全体としてのチップサイズを縮小化できる
。因に、前記第１図と第２図を比較してみると縮小化の
程度が明らかである。この縮小効果は標準ＩＣチップの
数が多ければ、これに略比例して高くなる。
なお、本実施例のように標準ＩＣチップとスタンダード
セル又はゲートアレイを組合わせた回路では、従来のス
ーパーインテグレーション方式と同様に設計のターンア
ラウンドタイム（ＴＡＴ）もフルカスタム方式に比較し
て短縮することもできる。
セル又はゲートアレイを組合わせた回路では、従来のス
ーパーインテグレーション方式と同様に設計のターンア
ラウンドタイム（ＴＡＴ）もフルカスタム方式に比較し
て短縮することもできる。
以上説明したように本発明は、複数個の標準ＩＣチップ
を組合わせて配列構成して大規模半導体集積回路を構成
するに際し、各チップのボンディングパッド、テストパ
ターン、マスクパターン等の周辺領域を除去した状態で
配列し、各チップ相互間や大規模半導体集積回路として
のボンディングパッドとの間を直接的に配線接続してい
るので、大規模半導体集積回路に不要な各チップの周辺
領域を除去した配列構成を得ることができ、これにより
周辺領域に相当する面積の縮小を図り、大規模半導体集
積回路のチップサイズの縮小を達成することができる。
を組合わせて配列構成して大規模半導体集積回路を構成
するに際し、各チップのボンディングパッド、テストパ
ターン、マスクパターン等の周辺領域を除去した状態で
配列し、各チップ相互間や大規模半導体集積回路として
のボンディングパッドとの間を直接的に配線接続してい
るので、大規模半導体集積回路に不要な各チップの周辺
領域を除去した配列構成を得ることができ、これにより
周辺領域に相当する面積の縮小を図り、大規模半導体集
積回路のチップサイズの縮小を達成することができる。
また、このチップサイズの縮小効果により、コスト／パ
フォーマンスの向上、信頬性向上、大規模集積化等の効
果を得ることもできる。
フォーマンスの向上、信頬性向上、大規模集積化等の効
果を得ることもできる。
第１図は本発明の一実施例の配列構成を示す平面図、第
２図は本発明を構成する方法を説明するための平面図、
第３図は従来方法を説明するための模式的な平面図であ
る。 １・・・大規模半導体集積回路、２・・・大規模チップ
、３〜５・・・標準ＩＣチップ、６・・・スタンダード
セル、７・・・ボンディングパッド、８・・・接続配線
、９・・・仮想外部端子、１０・・・周辺領域、１１・
・・大規模チップ、１２〜１４・・・標準ＩＣチップ、
１５・・・スタンダードセル。
２図は本発明を構成する方法を説明するための平面図、
第３図は従来方法を説明するための模式的な平面図であ
る。 １・・・大規模半導体集積回路、２・・・大規模チップ
、３〜５・・・標準ＩＣチップ、６・・・スタンダード
セル、７・・・ボンディングパッド、８・・・接続配線
、９・・・仮想外部端子、１０・・・周辺領域、１１・
・・大規模チップ、１２〜１４・・・標準ＩＣチップ、
１５・・・スタンダードセル。
Claims (1)
- 【特許請求の範囲】 １、複数個の標準ＩＣチップを組合わせて配列構成する
大規模半導体集積回路において、前記各標準ＩＣチップ
は、夫々におけるボンディングパッド、テストパターン
、マスクパターン等の周辺領域を除去した状態で配列し
、チップ相互間や大規模半導体集積回路としてのボンデ
ィングパッドとの間を直接的に配線接続したことを特徴
とする大規模半導体集積回路。 ２、標準ＩＣチップ及びスタンダードセル又はゲートア
レイを組合わせて配列構成してなる特許請求の範囲第１
項記載の大規模半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21837085A JPS6278848A (ja) | 1985-09-30 | 1985-09-30 | 大規模半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21837085A JPS6278848A (ja) | 1985-09-30 | 1985-09-30 | 大規模半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6278848A true JPS6278848A (ja) | 1987-04-11 |
Family
ID=16718829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21837085A Pending JPS6278848A (ja) | 1985-09-30 | 1985-09-30 | 大規模半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6278848A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62101047A (ja) * | 1985-10-28 | 1987-05-11 | Toshiba Corp | ハ−ドマクロセルを有するｌｓｉ |
| US5111271A (en) * | 1989-06-26 | 1992-05-05 | Kabushiki Kaisha Toshiba | Semiconductor device using standard cell system |
-
1985
- 1985-09-30 JP JP21837085A patent/JPS6278848A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62101047A (ja) * | 1985-10-28 | 1987-05-11 | Toshiba Corp | ハ−ドマクロセルを有するｌｓｉ |
| US5111271A (en) * | 1989-06-26 | 1992-05-05 | Kabushiki Kaisha Toshiba | Semiconductor device using standard cell system |
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