JPS6233441A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6233441A JPS6233441A JP17464885A JP17464885A JPS6233441A JP S6233441 A JPS6233441 A JP S6233441A JP 17464885 A JP17464885 A JP 17464885A JP 17464885 A JP17464885 A JP 17464885A JP S6233441 A JPS6233441 A JP S6233441A
- Authority
- JP
- Japan
- Prior art keywords
- function
- cells
- block
- blank
- unit cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に共通下地基板に配
線パターンを変えて所望の機能を実現するマスタースラ
イス方式の半導体集積回路に関する。
線パターンを変えて所望の機能を実現するマスタースラ
イス方式の半導体集積回路に関する。
近年、ＣＡＤ技術の著しい進歩によう半導体集積回路の
設計自動化が進み、マスタースライス方式の代表例であ
るゲートアレイ方式などでは計算機処理により自動的に
配線パターンが作成されるようになってきた。
設計自動化が進み、マスタースライス方式の代表例であ
るゲートアレイ方式などでは計算機処理により自動的に
配線パターンが作成されるようになってきた。
この種のゲートアレイ方式の半導体集積回路１０は、第
２図に示すように内部配線領域２０と周辺領域３０に分
けられる。内部配線領域には、あらかじめ最適設計され
た複数の機能ブロックが１機能に対して１種類用意され
、回路接続情報をもとに、これらの機能ブロックを配置
配線して所望の機能を実現する。周辺領域には、外部入
力信号を受けて内部配線領域に配置される機能ブロック
への内部信号に、あるいは内部配線領域に配置された機
能ブロックから出力される内部信号を外部出力信号に変
換するブロックが配置されている。
２図に示すように内部配線領域２０と周辺領域３０に分
けられる。内部配線領域には、あらかじめ最適設計され
た複数の機能ブロックが１機能に対して１種類用意され
、回路接続情報をもとに、これらの機能ブロックを配置
配線して所望の機能を実現する。周辺領域には、外部入
力信号を受けて内部配線領域に配置される機能ブロック
への内部信号に、あるいは内部配線領域に配置された機
能ブロックから出力される内部信号を外部出力信号に変
換するブロックが配置されている。
第３図（ａ’）け従来のゲートアレイ方式の半導体集積
回路の要部拡大図であり、第３図（ｂ）は単位セル８個
を使用した機能ブロックの形状を示す平面図である。半
導体集積回路１０の内部配線領域２０には単位セル４０
がマ） ＩＪフックス状配置されている。単位セルには
基本回路を構成する素子群が形成される。単位セルの任
意の個数を用い内部配線をして各機能を示す機能ブロッ
クが複数個形成され、かつそれら機能ブロック相互間が
半導体集積回路の最終機能を構成するべく相互接続され
るが、このような機能ブロックに割り当てられた単位セ
ルが第３図（ａ）のハツチングした部分まで使われ、こ
れに単位セル８個を第３図（ｂ）で示す形状で使用して
構成さｈる機能ブロック５ｏを加えれば完成するという
ような場合に、機能ブロック５０の形状では、第３図（
ａ）の未割当のセルを用いて配置することが出来ず、そ
れまでに割シ当てらねた単位セルの配置配線を変更しな
ければならない。
回路の要部拡大図であり、第３図（ｂ）は単位セル８個
を使用した機能ブロックの形状を示す平面図である。半
導体集積回路１０の内部配線領域２０には単位セル４０
がマ） ＩＪフックス状配置されている。単位セルには
基本回路を構成する素子群が形成される。単位セルの任
意の個数を用い内部配線をして各機能を示す機能ブロッ
クが複数個形成され、かつそれら機能ブロック相互間が
半導体集積回路の最終機能を構成するべく相互接続され
るが、このような機能ブロックに割り当てられた単位セ
ルが第３図（ａ）のハツチングした部分まで使われ、こ
れに単位セル８個を第３図（ｂ）で示す形状で使用して
構成さｈる機能ブロック５ｏを加えれば完成するという
ような場合に、機能ブロック５０の形状では、第３図（
ａ）の未割当のセルを用いて配置することが出来ず、そ
れまでに割シ当てらねた単位セルの配置配線を変更しな
ければならない。
上述した従来のゲートアレイ方式の半導体集積回路では
２機能ブロックの形状が１つの機能に対して１種類しか
ないため、使用セル数としては足シていてもその余白形
状により機能ブロックの配置が完成できないという欠点
がある。
２機能ブロックの形状が１つの機能に対して１種類しか
ないため、使用セル数としては足シていてもその余白形
状により機能ブロックの配置が完成できないという欠点
がある。
このため、実際の機能設計に当っては、セル使用率に制
限を設けたシ、機能ブロックの再記ｌを行なわなければ
ならず、紅済的な設計ができない欠点があった。
限を設けたシ、機能ブロックの再記ｌを行なわなければ
ならず、紅済的な設計ができない欠点があった。
本発明の半導体集積回路は、基本回路を構成する素子群
領域を単位セルとして、該単位セルを縦横に配列した内
部配線領域を有する半導体基板に、１つまたは複数個の
単位セルにある素子群を配線パターンで接続して所望の
機能ブロックを構成する半導体集積回路において、複数
個の単位セルを使用して構成する機能ブロックについて
はブロック形状の異なる同一機能の機能ブロックを複数
用意しておき、他の機能ブロックの配置状態に応じて機
能ブロックの形状を選択して配置することを特徴として
いる。
領域を単位セルとして、該単位セルを縦横に配列した内
部配線領域を有する半導体基板に、１つまたは複数個の
単位セルにある素子群を配線パターンで接続して所望の
機能ブロックを構成する半導体集積回路において、複数
個の単位セルを使用して構成する機能ブロックについて
はブロック形状の異なる同一機能の機能ブロックを複数
用意しておき、他の機能ブロックの配置状態に応じて機
能ブロックの形状を選択して配置することを特徴として
いる。
次に、本発明について図面を参照して説明する。
第１図（ａ） Ｆｉ本発明の一実施例の半導体集積回路
の要部拡大図であυ、第１図（ｂ）及び第１図（Ｃ）は
それぞれ単位セル８個を使用して同一機能を示す機能ブ
ロックの形状を示す平面図である。
の要部拡大図であυ、第１図（ｂ）及び第１図（Ｃ）は
それぞれ単位セル８個を使用して同一機能を示す機能ブ
ロックの形状を示す平面図である。
半導体集積回路１０の内部配線領域２０には、単位セル
４０が縦横に配列されており、回路接続情報に基いて複
数個の同一または異なる機能が配置配線される。今、従
来例と同様所望の最終回路機能達成のためには、既に配
置がすんでいる機能ブロック（ハツチングをした部分）
に加えて、単位セル８個からなる機能ブロックを内部配
線領域の余白セル部分に配置する必要があるとする。未
割当の余白単位セル数は１０個で、残余の機能ブロック
のセル数８個よシ多く存在しているが、第１図（ｂ）の
ような形状に配置した機能ブロック５０は形状が長方形
であるため、未割当の余白セル部分には配置できない。
４０が縦横に配列されており、回路接続情報に基いて複
数個の同一または異なる機能が配置配線される。今、従
来例と同様所望の最終回路機能達成のためには、既に配
置がすんでいる機能ブロック（ハツチングをした部分）
に加えて、単位セル８個からなる機能ブロックを内部配
線領域の余白セル部分に配置する必要があるとする。未
割当の余白単位セル数は１０個で、残余の機能ブロック
のセル数８個よシ多く存在しているが、第１図（ｂ）の
ような形状に配置した機能ブロック５０は形状が長方形
であるため、未割当の余白セル部分には配置できない。
本発明によれば、同一機能で同一のセル個数８個を用い
て形状の異なる機能ブロック５１をあらかじめ用意しで
あるので１機能ブロック５０の代わりに機能ブロック５
１を余白セル部分に配置でき、所望の最終回路機能が実
現できる。
て形状の異なる機能ブロック５１をあらかじめ用意しで
あるので１機能ブロック５０の代わりに機能ブロック５
１を余白セル部分に配置でき、所望の最終回路機能が実
現できる。
以上説明したように、本発明は内部配線領域に配置され
る機能ブロックのうち複数個の単位セルを使用して構成
する機能ブロックについては、形状の異なる同一機能の
機能ブロックを複数用意しておくことにより、機能ブロ
ックの配置性を極めて高くできる効果がある。
る機能ブロックのうち複数個の単位セルを使用して構成
する機能ブロックについては、形状の異なる同一機能の
機能ブロックを複数用意しておくことにより、機能ブロ
ックの配置性を極めて高くできる効果がある。
特に多数の単位セルを使用した大規模な機能ブロックで
有効であシ、配置性から制限されるセル使用率を高くで
きるので、等価的にチップサイズを小さくできる効果が
ある。
有効であシ、配置性から制限されるセル使用率を高くで
きるので、等価的にチップサイズを小さくできる効果が
ある。
第１図（ａ）＃ｉ、本発明の一実施例の半導体集積回路
の平面図の要部拡大図、第１図（ｂ）及び第１図（ｃ）
は１機能ブロックの形状を示す平面図、第２図はゲート
アレイ方式半導体集積回路の平面図、第３図（ａ）は従
来の半導体集積回路の平面図の要部拡大図、第３図（ｂ
）は機能ブロックの形状を示す平面図である。 １０・・・・・・半導体集積回路、２０・・・・・・内
部配線領域、３０・・・・・・周辺領域、４０・・・・
・・単位セル、５０゜５１・・・・・・機能ブロック。 代理人 弁理士 内 原 晋／’ ””３０”Ｆ
ｉＴ辷麹域゛ 早２瓢 １上 ワ 竿：５て（す
の平面図の要部拡大図、第１図（ｂ）及び第１図（ｃ）
は１機能ブロックの形状を示す平面図、第２図はゲート
アレイ方式半導体集積回路の平面図、第３図（ａ）は従
来の半導体集積回路の平面図の要部拡大図、第３図（ｂ
）は機能ブロックの形状を示す平面図である。 １０・・・・・・半導体集積回路、２０・・・・・・内
部配線領域、３０・・・・・・周辺領域、４０・・・・
・・単位セル、５０゜５１・・・・・・機能ブロック。 代理人 弁理士 内 原 晋／’ ””３０”Ｆ
ｉＴ辷麹域゛ 早２瓢 １上 ワ 竿：５て（す
Claims (1)
- 半導体基板の内部配線領域に縦横に配列された単位セル
を１つまたは複数個内部配線で接続して所望の複数の機
能ブロックを構成する半導体集積回路において、複数個
の単位セルを使用して構成する機能ブロックについては
、ブロック形状の異なる同一機能の機能の機能ブロック
を複数用意しておき、他の機能ブロックの配置状態に応
じて機能ブロックの形状を選択して配置することを特徴
とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17464885A JPS6233441A (ja) | 1985-08-07 | 1985-08-07 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17464885A JPS6233441A (ja) | 1985-08-07 | 1985-08-07 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6233441A true JPS6233441A (ja) | 1987-02-13 |
Family
ID=15982266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17464885A Pending JPS6233441A (ja) | 1985-08-07 | 1985-08-07 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6233441A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01135207U (ja) * | 1988-03-08 | 1989-09-14 | ||
| JPH0536108U (ja) * | 1991-10-17 | 1993-05-18 | エスエムシー株式会社 | エアアブソーバ内蔵シリンダ |
-
1985
- 1985-08-07 JP JP17464885A patent/JPS6233441A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01135207U (ja) * | 1988-03-08 | 1989-09-14 | ||
| JPH0536108U (ja) * | 1991-10-17 | 1993-05-18 | エスエムシー株式会社 | エアアブソーバ内蔵シリンダ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7579868B2 (en) | Architecture for routing resources in a field programmable gate array | |
| US7557611B2 (en) | Block level routing architecture in a field programmable gate array | |
| JPS6233441A (ja) | 半導体集積回路 | |
| JPH0348669B2 (ja) | ||
| JPS62179744A (ja) | 半導体集積回路 | |
| JPS6130050A (ja) | 集積論理回路装置 | |
| JPS6231501B2 (ja) | ||
| JPH01220843A (ja) | マスタースライス集積回路 | |
| JPS63114142A (ja) | システムｌｓｉ | |
| JPS62273751A (ja) | 集積回路 | |
| JPS59175747A (ja) | 半導体集積回路 | |
| JPS61199647A (ja) | 半導体集積回路装置 | |
| JP2505039B2 (ja) | 機能ブロック上を通過する配線の配線方法 | |
| JPS6278848A (ja) | 大規模半導体集積回路 | |
| JPS5824950B2 (ja) | 半導体論理回路装置 | |
| JPH05251671A (ja) | ゲートアレイ方式の半導体集積回路装置 | |
| JPH0475665B2 (ja) | ||
| JPS5936942A (ja) | 半導体集積回路 | |
| JPH0266970A (ja) | マスタースライス型半導体集積回路 | |
| JPH03155669A (ja) | ゲートアレイ装置 | |
| JPH0360053A (ja) | 半導体集積回路装置 | |
| JPH0332044A (ja) | 半導体集積回路 | |
| JPS6248042A (ja) | マスタ−スライス方式半導体集積回路 | |
| JPH01204445A (ja) | 半導体集積回路 | |
| JPH04142059A (ja) | 半導体集積回路 |