JPH01204445A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH01204445A JPH01204445A JP2942888A JP2942888A JPH01204445A JP H01204445 A JPH01204445 A JP H01204445A JP 2942888 A JP2942888 A JP 2942888A JP 2942888 A JP2942888 A JP 2942888A JP H01204445 A JPH01204445 A JP H01204445A
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- Japan
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- cells
- basic
- logic
- integrated circuit
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 239000000758 substrate Substances 0.000 claims description 6
- 230000005540 biological transmission Effects 0.000 abstract description 4
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に複数の基本セルを
複数列配列して下地回路を構成し、この下地回路に対し
て所定の配線を行う構成の半導体集積回路に関する。
複数列配列して下地回路を構成し、この下地回路に対し
て所定の配線を行う構成の半導体集積回路に関する。
従来、この種の半導体集積回路としては、ゲートアレイ
が中心である。
が中心である。
このゲートアレイは、第３図（ａ）、（ｂ）に示すよう
に、４つのトランジスタから構成された下地基本セル５
が基本となっている。
に、４つのトランジスタから構成された下地基本セル５
が基本となっている。
第３図（ａ）、（ｂ）において、５２は多結晶性シリコ
ンのゲート電極、５１はソース、ドレインを形成する拡
散領域、５３は半導体基板１１へ電位を供給するための
ガードリング、５４はコンタクトホールである。
ンのゲート電極、５１はソース、ドレインを形成する拡
散領域、５３は半導体基板１１へ電位を供給するための
ガードリング、５４はコンタクトホールである。
この下地基本セル５にアルミニウム等の配線を行うこと
で、１下地基本セル５を使って２人力ＮＡＮＤ、２人力
ＮＯＲ，インバータを構成したり、下地基本セル５を数
個使いこれらの間に配線を行うことでフリップフロラ１
等を構成し、更にこれらの間に配線を行って所定の機能
をもつ集積回路を構成していた。
で、１下地基本セル５を使って２人力ＮＡＮＤ、２人力
ＮＯＲ，インバータを構成したり、下地基本セル５を数
個使いこれらの間に配線を行うことでフリップフロラ１
等を構成し、更にこれらの間に配線を行って所定の機能
をもつ集積回路を構成していた。
この下地基本セル５は、上述したように、通常、配線に
より幾種数かの機能をもった基本セルが構成できるよう
に、自由度を十分もった配置となっていた。
より幾種数かの機能をもった基本セルが構成できるよう
に、自由度を十分もった配置となっていた。
上述した従来の半導体集積回路は、１個、または数個の
下地基本セル５でｎ入力ＮＡＮＤ、ｎ入力Ｎ ＯＲ，、
フリップフロップ等のような複数種類の機能をもった基
本セルが構成できるように、各下地基本セル５は自由度
を十分もった配置となっているので、これら下地基本セ
ル５で例えば２人力ＮＡＮＤを構成すると、同−設計基
準で２人力ＮＡＮＤのみを目的としてレイアウト設計し
た基本セルに比べると面積が大きくなるという欠点があ
る。
下地基本セル５でｎ入力ＮＡＮＤ、ｎ入力Ｎ ＯＲ，、
フリップフロップ等のような複数種類の機能をもった基
本セルが構成できるように、各下地基本セル５は自由度
を十分もった配置となっているので、これら下地基本セ
ル５で例えば２人力ＮＡＮＤを構成すると、同−設計基
準で２人力ＮＡＮＤのみを目的としてレイアウト設計し
た基本セルに比べると面積が大きくなるという欠点があ
る。
さらに、このような下地基本セル５で構成されたゲート
アレイでは、ｎ入力ＮＡＮＤ、ｎ入力ＮＯＲ，フリップ
フロップ等を構成するために何種類もの配線パターンを
ユーザーのためにデータベースとして持っていなければ
ならないという欠点がある。
アレイでは、ｎ入力ＮＡＮＤ、ｎ入力ＮＯＲ，フリップ
フロップ等を構成するために何種類もの配線パターンを
ユーザーのためにデータベースとして持っていなければ
ならないという欠点がある。
本発明の目的は、基本セルの面積を低減することができ
、かつ配線パターンのデータベースをユーザーのために
持っていなくてもよい半導体集積回路を提供することに
ある。
、かつ配線パターンのデータベースをユーザーのために
持っていなくてもよい半導体集積回路を提供することに
ある。
本発明の半導体集積回路は、半導体基板上に、予めそれ
ぞれ所定の論理機能をもち、複数列に配列形成された複
数の下地基本論理セルと、これら下地基本論理セル間を
接続する複数の配線とを有している。
ぞれ所定の論理機能をもち、複数列に配列形成された複
数の下地基本論理セルと、これら下地基本論理セル間を
接続する複数の配線とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す平面図である。
この実施例は、半導体基板１上に、予めそれぞれ２人力
ＮＡＮＤ、２人力ＮＯＲ，インバータ。
ＮＡＮＤ、２人力ＮＯＲ，インバータ。
トランスミッションゲート及びリセツ１−セット付ラッ
チ等の論理機能をもち、複数列に配列形成された複数の
下地基本論理セル２Ａ〜２Ｂを備え、これら下地基本論
理セル２Ａ〜２゜に対し、所定の配線３Ａ、３Ｂを行な
う構成となっている。
チ等の論理機能をもち、複数列に配列形成された複数の
下地基本論理セル２Ａ〜２Ｂを備え、これら下地基本論
理セル２Ａ〜２゜に対し、所定の配線３Ａ、３Ｂを行な
う構成となっている。
これら５つの論理機能をもつそれぞれの下地基本論理セ
ル２Ａ〜２Ｅの個数、配列の並びは、統計的に決められ
たものを集積回路の規模、つまり論理ゲート数や集積回
路の構成内容に合せて用意される。
ル２Ａ〜２Ｅの個数、配列の並びは、統計的に決められ
たものを集積回路の規模、つまり論理ゲート数や集積回
路の構成内容に合せて用意される。
このようにして用意された下地基本論理セル２Ａ〜２Ｅ
間に配線を行い集積回路を実現する。
間に配線を行い集積回路を実現する。
その配線ルータに関して第２図を参照して説明する。
まず、回路図情報の入力をエンジニアリング・ワーク・
ステーション（以下ＥＷＳをいう）１１で行う。
ステーション（以下ＥＷＳをいう）１１で行う。
ＥＷＳＩＩで入力された回路図情報は、接続情報として
の中間ファイル（以下Ｄファイルという）１２に変換さ
れる。
の中間ファイル（以下Ｄファイルという）１２に変換さ
れる。
Ｄファイル１２に変換されたデータは、次に、２人力Ｎ
ＡＮＤ、２人力ＮＯＲ，インバータ、トランスミッショ
ンゲート、リセットセット付ラッチのみの論理回路を使
った接続情報に論理変換部１３で論理変換される。
ＡＮＤ、２人力ＮＯＲ，インバータ、トランスミッショ
ンゲート、リセットセット付ラッチのみの論理回路を使
った接続情報に論理変換部１３で論理変換される。
また、下地基本論理セルのアートワークデータと、２人
力ＮＡＮＤ、２人力ＮＯＲ，インバータ、トランスミッ
ションゲート、リセットセット付ラッチを実現する基本
セルの配線パターンのアートワークデータとをアートワ
ークデータファイル１４から計算機処理可能なファイル
（以下Ｌ１ファイルという）１５に変換する。
力ＮＡＮＤ、２人力ＮＯＲ，インバータ、トランスミッ
ションゲート、リセットセット付ラッチを実現する基本
セルの配線パターンのアートワークデータとをアートワ
ークデータファイル１４から計算機処理可能なファイル
（以下Ｌ１ファイルという）１５に変換する。
そして論理変換部１３の回路接続情報とＬ１ファイル１
５とを利用してルータ１６にかけ、下地基本論理セル間
の配線の設定を行う。
５とを利用してルータ１６にかけ、下地基本論理セル間
の配線の設定を行う。
未配線の下地基本論理セルはすべて電源線に出力がオフ
となるように接続する。
となるように接続する。
このようなルータ処理完了後、Ｌ２ファイル１７に変換
しマスク製作のためにＥＢデータとして出力する。
しマスク製作のためにＥＢデータとして出力する。
このように、予め論理機能をもった下地基本論理セル２
Ａ〜２Ｅを形成しておくことにより、各下地基本論理セ
ル２Ａ〜２Ｅはそれぞれの論理機能に適合した基本素子
配置、配線とすることができ、無駄な領域を低減するこ
とができるので面積を小さくすることができる。
Ａ〜２Ｅを形成しておくことにより、各下地基本論理セ
ル２Ａ〜２Ｅはそれぞれの論理機能に適合した基本素子
配置、配線とすることができ、無駄な領域を低減するこ
とができるので面積を小さくすることができる。
また、下地基本論理セル２Ａ〜２１１：の配線データは
ユーザーにとっては不要である。
ユーザーにとっては不要である。
以上説明したように本発明は、半導体基板上に予め脱揮
かの論理機能をもつ下地基本論理セルを所定数幾列かに
配列形成しておき、これら下地基本論理セルに対し配線
を行う構成とすることにより、各下地基本論理セル内が
適正配置、配線されるので面積を小さくすることができ
、かつこれら下地基本論理セルの配線パターンのデータ
ベースをユーザーのために持っている必要がないという
効果がある。
かの論理機能をもつ下地基本論理セルを所定数幾列かに
配列形成しておき、これら下地基本論理セルに対し配線
を行う構成とすることにより、各下地基本論理セル内が
適正配置、配線されるので面積を小さくすることができ
、かつこれら下地基本論理セルの配線パターンのデータ
ベースをユーザーのために持っている必要がないという
効果がある。
第１図は本発明の一実施例を示す平面図、第２図は第１
図に示された実施例の配線設計を説明するための配線ル
ータの流れ図、第３図（ａ）。 （ｂ）は従来の牛導体集Ｍ回路の一例を示す平面図であ
る。 １．１ａ・・・半導体基板、２Ａ〜２ＦＬ・・・下地基
本論理セル、３Ａ１３Ｂ・・・配線、５・・・下地基本
セル、１１・・・ＥＷＳ、１２・・・Ｄファイル、１３
・・・論理変換部、１４・・・アートワークデータファ
イル、１５・・・Ｌ、ファイル、１６・・・ルータ、１
７・・・Ｌ２ファイル、５１・・・拡散領域、５２・・
・ゲート電極、５３・・・カードリング、５４・・・コ
ンタクトホール。 代理人 弁理士 内 原 晋 嶌 １ 図 Ｂ 月 ２ 図
図に示された実施例の配線設計を説明するための配線ル
ータの流れ図、第３図（ａ）。 （ｂ）は従来の牛導体集Ｍ回路の一例を示す平面図であ
る。 １．１ａ・・・半導体基板、２Ａ〜２ＦＬ・・・下地基
本論理セル、３Ａ１３Ｂ・・・配線、５・・・下地基本
セル、１１・・・ＥＷＳ、１２・・・Ｄファイル、１３
・・・論理変換部、１４・・・アートワークデータファ
イル、１５・・・Ｌ、ファイル、１６・・・ルータ、１
７・・・Ｌ２ファイル、５１・・・拡散領域、５２・・
・ゲート電極、５３・・・カードリング、５４・・・コ
ンタクトホール。 代理人 弁理士 内 原 晋 嶌 １ 図 Ｂ 月 ２ 図
Claims (1)
- 半導体基板上に、予めそれぞれ所定の論理機能をもち
、複数列に配列形成された複数の下地基本論理セルと、
これら下地基本論理セル間を接続する複数の配線とを有
することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2942888A JPH01204445A (ja) | 1988-02-09 | 1988-02-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2942888A JPH01204445A (ja) | 1988-02-09 | 1988-02-09 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01204445A true JPH01204445A (ja) | 1989-08-17 |
Family
ID=12275866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2942888A Pending JPH01204445A (ja) | 1988-02-09 | 1988-02-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01204445A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1345328A2 (en) * | 2002-03-13 | 2003-09-17 | NEC Electronics Corporation | General-purpose logic array and ASIC using the same |
| US7161382B2 (en) | 2002-05-20 | 2007-01-09 | Nec Electronics Corporation | General-purpose logic cell, general-purpose logic cell array using the same, and ASIC using general-purpose logic cell array |
-
1988
- 1988-02-09 JP JP2942888A patent/JPH01204445A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1345328A2 (en) * | 2002-03-13 | 2003-09-17 | NEC Electronics Corporation | General-purpose logic array and ASIC using the same |
| EP1345328A3 (en) * | 2002-03-13 | 2009-09-16 | NEC Electronics Corporation | General-purpose logic array and ASIC using the same |
| US7161382B2 (en) | 2002-05-20 | 2007-01-09 | Nec Electronics Corporation | General-purpose logic cell, general-purpose logic cell array using the same, and ASIC using general-purpose logic cell array |
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