JPH01204445A - 半導体集積回路 - Google Patents

半導体集積回路

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Publication number
JPH01204445A
JPH01204445A JP2942888A JP2942888A JPH01204445A JP H01204445 A JPH01204445 A JP H01204445A JP 2942888 A JP2942888 A JP 2942888A JP 2942888 A JP2942888 A JP 2942888A JP H01204445 A JPH01204445 A JP H01204445A
Authority
JP
Japan
Prior art keywords
cells
basic
logic
integrated circuit
constitution
Prior art date
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Pending
Application number
JP2942888A
Other languages
English (en)
Inventor
Yasushi Kawakami
靖 川上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2942888A priority Critical patent/JPH01204445A/ja
Publication of JPH01204445A publication Critical patent/JPH01204445A/ja
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  • Design And Manufacture Of Integrated Circuits (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特に複数の基本セルを
複数列配列して下地回路を構成し、この下地回路に対し
て所定の配線を行う構成の半導体集積回路に関する。
〔従来の技術〕
従来、この種の半導体集積回路としては、ゲートアレイ
が中心である。
このゲートアレイは、第3図(a)、(b)に示すよう
に、4つのトランジスタから構成された下地基本セル5
が基本となっている。
第3図(a)、(b)において、52は多結晶性シリコ
ンのゲート電極、51はソース、ドレインを形成する拡
散領域、53は半導体基板11へ電位を供給するための
ガードリング、54はコンタクトホールである。
この下地基本セル5にアルミニウム等の配線を行うこと
で、1下地基本セル5を使って2人力NAND、2人力
NOR,インバータを構成したり、下地基本セル5を数
個使いこれらの間に配線を行うことでフリップフロラ1
等を構成し、更にこれらの間に配線を行って所定の機能
をもつ集積回路を構成していた。
この下地基本セル5は、上述したように、通常、配線に
より幾種数かの機能をもった基本セルが構成できるよう
に、自由度を十分もった配置となっていた。
〔発明が解決しようとする課題〕
上述した従来の半導体集積回路は、1個、または数個の
下地基本セル5でn入力NAND、n入力N OR,、
フリップフロップ等のような複数種類の機能をもった基
本セルが構成できるように、各下地基本セル5は自由度
を十分もった配置となっているので、これら下地基本セ
ル5で例えば2人力NANDを構成すると、同−設計基
準で2人力NANDのみを目的としてレイアウト設計し
た基本セルに比べると面積が大きくなるという欠点があ
る。
さらに、このような下地基本セル5で構成されたゲート
アレイでは、n入力NAND、n入力NOR,フリップ
フロップ等を構成するために何種類もの配線パターンを
ユーザーのためにデータベースとして持っていなければ
ならないという欠点がある。
本発明の目的は、基本セルの面積を低減することができ
、かつ配線パターンのデータベースをユーザーのために
持っていなくてもよい半導体集積回路を提供することに
ある。
〔課題を解決するための手段〕
本発明の半導体集積回路は、半導体基板上に、予めそれ
ぞれ所定の論理機能をもち、複数列に配列形成された複
数の下地基本論理セルと、これら下地基本論理セル間を
接続する複数の配線とを有している。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
第1図は本発明の一実施例を示す平面図である。
この実施例は、半導体基板1上に、予めそれぞれ2人力
NAND、2人力NOR,インバータ。
トランスミッションゲート及びリセツ1−セット付ラッ
チ等の論理機能をもち、複数列に配列形成された複数の
下地基本論理セル2A〜2Bを備え、これら下地基本論
理セル2A〜2゜に対し、所定の配線3A、3Bを行な
う構成となっている。
これら5つの論理機能をもつそれぞれの下地基本論理セ
ル2A〜2Eの個数、配列の並びは、統計的に決められ
たものを集積回路の規模、つまり論理ゲート数や集積回
路の構成内容に合せて用意される。
このようにして用意された下地基本論理セル2A〜2E
間に配線を行い集積回路を実現する。
その配線ルータに関して第2図を参照して説明する。
まず、回路図情報の入力をエンジニアリング・ワーク・
ステーション(以下EWSをいう)11で行う。
EWSIIで入力された回路図情報は、接続情報として
の中間ファイル(以下Dファイルという)12に変換さ
れる。
Dファイル12に変換されたデータは、次に、2人力N
AND、2人力NOR,インバータ、トランスミッショ
ンゲート、リセットセット付ラッチのみの論理回路を使
った接続情報に論理変換部13で論理変換される。
また、下地基本論理セルのアートワークデータと、2人
力NAND、2人力NOR,インバータ、トランスミッ
ションゲート、リセットセット付ラッチを実現する基本
セルの配線パターンのアートワークデータとをアートワ
ークデータファイル14から計算機処理可能なファイル
(以下L1ファイルという)15に変換する。
そして論理変換部13の回路接続情報とL1ファイル1
5とを利用してルータ16にかけ、下地基本論理セル間
の配線の設定を行う。
未配線の下地基本論理セルはすべて電源線に出力がオフ
となるように接続する。
このようなルータ処理完了後、L2ファイル17に変換
しマスク製作のためにEBデータとして出力する。
このように、予め論理機能をもった下地基本論理セル2
A〜2Eを形成しておくことにより、各下地基本論理セ
ル2A〜2Eはそれぞれの論理機能に適合した基本素子
配置、配線とすることができ、無駄な領域を低減するこ
とができるので面積を小さくすることができる。
また、下地基本論理セル2A〜211:の配線データは
ユーザーにとっては不要である。
〔発明の効果〕
以上説明したように本発明は、半導体基板上に予め脱揮
かの論理機能をもつ下地基本論理セルを所定数幾列かに
配列形成しておき、これら下地基本論理セルに対し配線
を行う構成とすることにより、各下地基本論理セル内が
適正配置、配線されるので面積を小さくすることができ
、かつこれら下地基本論理セルの配線パターンのデータ
ベースをユーザーのために持っている必要がないという
効果がある。
【図面の簡単な説明】
第1図は本発明の一実施例を示す平面図、第2図は第1
図に示された実施例の配線設計を説明するための配線ル
ータの流れ図、第3図(a)。 (b)は従来の牛導体集M回路の一例を示す平面図であ
る。 1.1a・・・半導体基板、2A〜2FL・・・下地基
本論理セル、3A13B・・・配線、5・・・下地基本
セル、11・・・EWS、12・・・Dファイル、13
・・・論理変換部、14・・・アートワークデータファ
イル、15・・・L、ファイル、16・・・ルータ、1
7・・・L2ファイル、51・・・拡散領域、52・・
・ゲート電極、53・・・カードリング、54・・・コ
ンタクトホール。 代理人 弁理士  内 原  晋 嶌 1 図 B 月 2 図

Claims (1)

    【特許請求の範囲】
  1.  半導体基板上に、予めそれぞれ所定の論理機能をもち
    、複数列に配列形成された複数の下地基本論理セルと、
    これら下地基本論理セル間を接続する複数の配線とを有
    することを特徴とする半導体集積回路。
JP2942888A 1988-02-09 1988-02-09 半導体集積回路 Pending JPH01204445A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2942888A JPH01204445A (ja) 1988-02-09 1988-02-09 半導体集積回路

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JP2942888A JPH01204445A (ja) 1988-02-09 1988-02-09 半導体集積回路

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JPH01204445A true JPH01204445A (ja) 1989-08-17

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JP2942888A Pending JPH01204445A (ja) 1988-02-09 1988-02-09 半導体集積回路

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1345328A2 (en) * 2002-03-13 2003-09-17 NEC Electronics Corporation General-purpose logic array and ASIC using the same
US7161382B2 (en) 2002-05-20 2007-01-09 Nec Electronics Corporation General-purpose logic cell, general-purpose logic cell array using the same, and ASIC using general-purpose logic cell array

Cited By (3)

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Publication number Priority date Publication date Assignee Title
EP1345328A2 (en) * 2002-03-13 2003-09-17 NEC Electronics Corporation General-purpose logic array and ASIC using the same
EP1345328A3 (en) * 2002-03-13 2009-09-16 NEC Electronics Corporation General-purpose logic array and ASIC using the same
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