JPH0266970A - マスタースライス型半導体集積回路 - Google Patents
マスタースライス型半導体集積回路Info
- Publication number
- JPH0266970A JPH0266970A JP21897488A JP21897488A JPH0266970A JP H0266970 A JPH0266970 A JP H0266970A JP 21897488 A JP21897488 A JP 21897488A JP 21897488 A JP21897488 A JP 21897488A JP H0266970 A JPH0266970 A JP H0266970A
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- JP
- Japan
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- wiring
- macros
- basic cell
- basic
- cells
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000000694 effects Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Engineering & Computer Science (AREA)
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はゲートアレイ方式のマスタースライス型半導体
集積回路に利用され、特に、その基本セルアレイ間に設
けられた配線領域の構成に関する。
集積回路に利用され、特に、その基本セルアレイ間に設
けられた配線領域の構成に関する。
本発明は、複数の基本セルがアレイ状に配置された基本
セル群を備えたゲートアレイ型半導体集積回路において
、 前記基本セル群を複数の基本セルブロックに分割し、こ
の分割された前記基本セルブロックの周囲の少なくとも
一部分を囲んで、領域内に配線用マクロを有する配線領
域を設けることにより、ＣＡＤによる自動配線の配線率
の向上と配線時間の短縮化を図ったものである。
セル群を備えたゲートアレイ型半導体集積回路において
、 前記基本セル群を複数の基本セルブロックに分割し、こ
の分割された前記基本セルブロックの周囲の少なくとも
一部分を囲んで、領域内に配線用マクロを有する配線領
域を設けることにより、ＣＡＤによる自動配線の配線率
の向上と配線時間の短縮化を図ったものである。
従来、この種のゲートアレイ方式のマスタースライス型
半導体集積回路は、第３図のように、いくつかのトラン
ジスタ、抵抗等の素子からなる基本セル１を一方向に多
数並べた基本セル列を、列間に所定の間隔の配線領域３
を設けて、複数列平行に配置し、その基本セル列群の周
辺を入出力回路用基本セルであるＩ１０セル２よりなる
セル列でとり囲んだ構成となっていた。
半導体集積回路は、第３図のように、いくつかのトラン
ジスタ、抵抗等の素子からなる基本セル１を一方向に多
数並べた基本セル列を、列間に所定の間隔の配線領域３
を設けて、複数列平行に配置し、その基本セル列群の周
辺を入出力回路用基本セルであるＩ１０セル２よりなる
セル列でとり囲んだ構成となっていた。
前述した従来のゲートアレイ方式のマスタースライス型
半導体集積回路（以下、ゲートアレイＬＳＩという。）
は、いくつかの基本セル１より構成される機能ブロック
（以下、内部マクロという。
半導体集積回路（以下、ゲートアレイＬＳＩという。）
は、いくつかの基本セル１より構成される機能ブロック
（以下、内部マクロという。
第３図の内部マクロ１５〜１９．斜線を付して示す、、
）どうし、およびＩ１０セルより構成される機能ブロッ
ク（以下、外部マクロという。）と内部マクロとの接続
は基本セル列間に設けられた配線領域を用いて、あらか
じめチップ上に想定された配線格子にそって、ＣＡＤシ
ステムによる自動配線により行われていた。
）どうし、およびＩ１０セルより構成される機能ブロッ
ク（以下、外部マクロという。）と内部マクロとの接続
は基本セル列間に設けられた配線領域を用いて、あらか
じめチップ上に想定された配線格子にそって、ＣＡＤシ
ステムによる自動配線により行われていた。
しかし、一般にこの種のゲートアレイＬＳＩにおいては
、基本セル間に設けられた配線領域はチップ内では同一
の大きさとする場合が多い。この場合、セルの使用率が
比較的高くさらに内部にデータバスライン（８ビツト、
１６ビツト等）を有する回路構成においては、データバ
スラインの配線はほぼ内部基本セルアレイ全域にわたる
ため、配線は非常に複雑なものとなり、ひいては自動配
線による配線率の低下ならびに配線時間の増大を招く欠
点があった。
、基本セル間に設けられた配線領域はチップ内では同一
の大きさとする場合が多い。この場合、セルの使用率が
比較的高くさらに内部にデータバスライン（８ビツト、
１６ビツト等）を有する回路構成においては、データバ
スラインの配線はほぼ内部基本セルアレイ全域にわたる
ため、配線は非常に複雑なものとなり、ひいては自動配
線による配線率の低下ならびに配線時間の増大を招く欠
点があった。
本発明の目的は、前記の欠点を除去することにより、自
動配線による配線率の向上と配線時間の短縮化を図った
マスタースライス型半導体集積回路を提供することにあ
る。
動配線による配線率の向上と配線時間の短縮化を図った
マスタースライス型半導体集積回路を提供することにあ
る。
本発明は、複数の基本セルがアレイ状に配置された基本
セル群を備えたゲートアレイ型半導体集積回路において
、前記基本セル群を複数の基本セルブロックに分割して
この分割された各基本セルブロックの周囲の少なくとも
一部分を囲んで設けられ、領域内に配線用マクロを有す
る配線領域を備えたことを特徴とする。
セル群を備えたゲートアレイ型半導体集積回路において
、前記基本セル群を複数の基本セルブロックに分割して
この分割された各基本セルブロックの周囲の少なくとも
一部分を囲んで設けられ、領域内に配線用マクロを有す
る配線領域を備えたことを特徴とする。
本発明は、内部の基本セル群を複数の基本セルブロック
に分割し、各基本セルブロック間にデータバス配線のた
めのデータバス配線用マクロを有するブロック間配線領
域を設けることにより、内部マクロとデータバス間の接
続を内部マクロの入出力端子位置に最も近い前記データ
バス配線への接続のみで行う。
に分割し、各基本セルブロック間にデータバス配線のた
めのデータバス配線用マクロを有するブロック間配線領
域を設けることにより、内部マクロとデータバス間の接
続を内部マクロの入出力端子位置に最も近い前記データ
バス配線への接続のみで行う。
従って、自動配線による未配線領域を減少させ、配線率
を向上するとともに、配線時間を短縮することが可能と
なる。
を向上するとともに、配線時間を短縮することが可能と
なる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一実施例の構造を示す模式的平面図
である。
である。
本実施例は、複数の基本セル１がアレイ状に配置された
基本セル群を備えたゲートアレイＬＳＩにおいて、 前記基本セル群を四つの基本セルブロック４．５．６お
よび７に分割してこの分割された各基本セルブロック間
に設けられ、領域内に配線用マクロとしてのデータバス
配線用マクロの配線パターン１０〜１３ならびに１０ａ
〜１３ａを有するブロック間配線領域８および９を備え
ている。ここで、ブロック間配線領域８および９は、基
本セル列間の配線領域３よりも広くとっである。
基本セル群を備えたゲートアレイＬＳＩにおいて、 前記基本セル群を四つの基本セルブロック４．５．６お
よび７に分割してこの分割された各基本セルブロック間
に設けられ、領域内に配線用マクロとしてのデータバス
配線用マクロの配線パターン１０〜１３ならびに１０ａ
〜１３ａを有するブロック間配線領域８および９を備え
ている。ここで、ブロック間配線領域８および９は、基
本セル列間の配線領域３よりも広くとっである。
なお、２はＬＳＩ内部の信号を外部へとり出すまたは外
部からの信号を基本セル１からなる内部マクロへ供給す
るための人出力バッファ回路を構成するためのＩ１０セ
ルであり、基本セル群をとり囲んで配置される。１５〜
１９は基本セル１よりなる内部マクロであり、２０〜２
３はその入力あるいは出力となる入出力端子である。
部からの信号を基本セル１からなる内部マクロへ供給す
るための人出力バッファ回路を構成するためのＩ１０セ
ルであり、基本セル群をとり囲んで配置される。１５〜
１９は基本セル１よりなる内部マクロであり、２０〜２
３はその入力あるいは出力となる入出力端子である。
本実施例において、内部マクロ１５〜１９の各入出力端
子２０〜２３をすべて同一のパスラインに接続する場合
には、各入出力端子２０〜２３をすべて個々に接続する
必要はなく、データバス配線用マクロの配線パターン８
および９を用い、選択された例えば配線パターン１０へ
各端子より最も近いあるいは配線が行いやすい点へ接続
するのみで、すべての内部マクロ端子間の接続が完了す
る。
子２０〜２３をすべて同一のパスラインに接続する場合
には、各入出力端子２０〜２３をすべて個々に接続する
必要はなく、データバス配線用マクロの配線パターン８
および９を用い、選択された例えば配線パターン１０へ
各端子より最も近いあるいは配線が行いやすい点へ接続
するのみで、すべての内部マクロ端子間の接続が完了す
る。
本発明の特徴は、第１図において、データバス配線用マ
クロの配線パターン１０〜１３ならびに１０ａ〜１３ａ
を有するブロック間配線領域８および９を設けたことに
ある。
クロの配線パターン１０〜１３ならびに１０ａ〜１３ａ
を有するブロック間配線領域８および９を設けたことに
ある。
第２図は本発明の第二実施例の構造を示す模式的平面図
である。本第二実施例は、データバス配線用マクロの配
線パターンとして、基本セルブロック間の配線パターン
１０〜１３に加え、基本セルブロックの周囲にも配線パ
ターン２５〜２８を付加したものである。
である。本第二実施例は、データバス配線用マクロの配
線パターンとして、基本セルブロック間の配線パターン
１０〜１３に加え、基本セルブロックの周囲にも配線パ
ターン２５〜２８を付加したものである。
この付加された配線パターンにより、コーナー部の内部
マクロ２９０人出力端子３０についてもより短い自動配
線により接続が可能となる利点がある。
マクロ２９０人出力端子３０についてもより短い自動配
線により接続が可能となる利点がある。
このために、ブロック間配線領域８および９の外に、基
本セル群の周りを囲んで周囲配線領域１４が設けられる
。
本セル群の周りを囲んで周囲配線領域１４が設けられる
。
本発明の特徴は、第２図において、データバス配線用マ
クロの配線パターン１０〜１３ならびに２５〜２８をそ
れぞれ有するブロック間配線領域８および９ならびに周
囲配線領域１４を設けたことにある。
クロの配線パターン１０〜１３ならびに２５〜２８をそ
れぞれ有するブロック間配線領域８および９ならびに周
囲配線領域１４を設けたことにある。
以上説明したように、本発明は、アレイ状に配列された
基本セル群をいくつかの基本セルブロックに分割し、各
基本セルブロックの周囲の少なくとも一部に所定の間隔
の配線領域を設け、その配線領域内に配置された複数の
配線パターンよりなるデータバス配線マクロを配置し、
データバスに接続される種々の内部マクロの接続をこの
配線用マクロ内の配線パターンを利用して行うことによ
り、ＣＡＤシステムを用いた自動配線による未配線の減
少および処理時間の短縮、ひいては製品のターンアラン
ドタイムの短縮が可能となる効果がある。
基本セル群をいくつかの基本セルブロックに分割し、各
基本セルブロックの周囲の少なくとも一部に所定の間隔
の配線領域を設け、その配線領域内に配置された複数の
配線パターンよりなるデータバス配線マクロを配置し、
データバスに接続される種々の内部マクロの接続をこの
配線用マクロ内の配線パターンを利用して行うことによ
り、ＣＡＤシステムを用いた自動配線による未配線の減
少および処理時間の短縮、ひいては製品のターンアラン
ドタイムの短縮が可能となる効果がある。
第１図は本発明の第一実施例の構造を示す模式第２図は
本発明の第二実施例の構造を示す模式的平面図。 第３図は従来例の構造を示す模式的平面図。 １・・・基本セル、２・・・Ｉ／○セル、３・・・配線
領域、４〜７・・・基本セルブロック、８．９・・・ブ
ロック間配線領域、１０〜１３．１０ａ〜１３ａ 、
２５〜２８・・・（データバス配線用マクロの）配線パ
ターン、１４・・・周囲配線領域、１５〜１９．２９・
・・内部マクロ、２０〜２４．３０・・・（内部マクロ
の）入出力端子。
本発明の第二実施例の構造を示す模式的平面図。 第３図は従来例の構造を示す模式的平面図。 １・・・基本セル、２・・・Ｉ／○セル、３・・・配線
領域、４〜７・・・基本セルブロック、８．９・・・ブ
ロック間配線領域、１０〜１３．１０ａ〜１３ａ 、
２５〜２８・・・（データバス配線用マクロの）配線パ
ターン、１４・・・周囲配線領域、１５〜１９．２９・
・・内部マクロ、２０〜２４．３０・・・（内部マクロ
の）入出力端子。
Claims (1)
- 【特許請求の範囲】 １、複数の基本セルがアレイ状に配置された基本セル群
を備えたゲートアレイ型半導体集積回路において、 前記基本セル群を複数の基本セルブロックに分割してこ
の分割された各基本セルブロックの周囲の少なくとも一
部分を囲んで設けられ、領域内に配線用マクロを有する
配線領域を備えた ことを特徴とするマスタースライス型半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21897488A JPH0266970A (ja) | 1988-08-31 | 1988-08-31 | マスタースライス型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21897488A JPH0266970A (ja) | 1988-08-31 | 1988-08-31 | マスタースライス型半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0266970A true JPH0266970A (ja) | 1990-03-07 |
Family
ID=16728279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21897488A Pending JPH0266970A (ja) | 1988-08-31 | 1988-08-31 | マスタースライス型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0266970A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5935448A (ja) * | 1982-08-23 | 1984-02-27 | Nec Corp | マスタスライス集積回路装置 |
| JPS62217632A (ja) * | 1986-03-19 | 1987-09-25 | Fujitsu Ltd | 半導体集積回路 |
| JPS63114142A (ja) * | 1986-10-31 | 1988-05-19 | Hitachi Ltd | システムｌｓｉ |
-
1988
- 1988-08-31 JP JP21897488A patent/JPH0266970A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5935448A (ja) * | 1982-08-23 | 1984-02-27 | Nec Corp | マスタスライス集積回路装置 |
| JPS62217632A (ja) * | 1986-03-19 | 1987-09-25 | Fujitsu Ltd | 半導体集積回路 |
| JPS63114142A (ja) * | 1986-10-31 | 1988-05-19 | Hitachi Ltd | システムｌｓｉ |
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