JPS63114142A - システムｌｓｉ - Google Patents
システムｌｓｉInfo
- Publication number
- JPS63114142A JPS63114142A JP25825886A JP25825886A JPS63114142A JP S63114142 A JPS63114142 A JP S63114142A JP 25825886 A JP25825886 A JP 25825886A JP 25825886 A JP25825886 A JP 25825886A JP S63114142 A JPS63114142 A JP S63114142A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- macrocell
- macrocells
- chip
- regions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000005192 partition Methods 0.000 claims abstract description 10
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 101100327917 Caenorhabditis elegans chup-1 gene Proteins 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、特定用途向けＬＳＩ（ＡＳＩＣ）に係り、特
に従来ＬＳＩとして構成していたものや機能単位に果１
貢化した論理規模の大きな機能モジュールなそれぞれマ
クロセルとして複数個持たせたシステムＬＳＩに関する
。
に従来ＬＳＩとして構成していたものや機能単位に果１
貢化した論理規模の大きな機能モジュールなそれぞれマ
クロセルとして複数個持たせたシステムＬＳＩに関する
。
複数の独立したＬＳＩを用いて構成されていたシステム
の簡略化と効率化のため、共通の基板上に複数種のアク
ロセルを搭載するシステムＬＳＩは、例えば特開昭６１
−１５５４８号公報に記載されているように、大きさ、
形状の異なるマクロセルを同一チップ上に配置し、必要
に応じて各セル間の接続配線を行なっており、各マクロ
セルの配置や各セル間の接続は複雑に入りくんだものと
なっている。すなわち、上記公報に記載されたシステム
ＬＳＩは、複数種のマクロセルが、所要のシステムが構
成可能な複数種の独立したＬＳＩに対応しており、対応
する独立したＬＳＩの主要回路と同一の主要回路を有し
、その主要回路のパターン配列を適用している。また、
各マクロセル泪互間、マクロセル補足回路との間は、２
ノー目の配線で相互接続されている。
の簡略化と効率化のため、共通の基板上に複数種のアク
ロセルを搭載するシステムＬＳＩは、例えば特開昭６１
−１５５４８号公報に記載されているように、大きさ、
形状の異なるマクロセルを同一チップ上に配置し、必要
に応じて各セル間の接続配線を行なっており、各マクロ
セルの配置や各セル間の接続は複雑に入りくんだものと
なっている。すなわち、上記公報に記載されたシステム
ＬＳＩは、複数種のマクロセルが、所要のシステムが構
成可能な複数種の独立したＬＳＩに対応しており、対応
する独立したＬＳＩの主要回路と同一の主要回路を有し
、その主要回路のパターン配列を適用している。また、
各マクロセル泪互間、マクロセル補足回路との間は、２
ノー目の配線で相互接続されている。
上記従来技術においては、各々独立に設計されたマクロ
セル相互間の配線を考慮した設計となっていないため、
システムＬＳＩを開発する際に、組み合わされるマクロ
セルの種類や数に応じて該マクロセルの配置や配線が異
なって（る。したがって、−度開発したシステムＬＳＩ
に新たにマクロセルを追加する場合には、新たなマクロ
セルな組み込むために、マクロセルの配置や配線を変更
しなげればならず、拡張の自由に欠けるという欠点があ
った。
セル相互間の配線を考慮した設計となっていないため、
システムＬＳＩを開発する際に、組み合わされるマクロ
セルの種類や数に応じて該マクロセルの配置や配線が異
なって（る。したがって、−度開発したシステムＬＳＩ
に新たにマクロセルを追加する場合には、新たなマクロ
セルな組み込むために、マクロセルの配置や配線を変更
しなげればならず、拡張の自由に欠けるという欠点があ
った。
一方、組み合わせるマクロセルの数が多くなる程、それ
らマクロセルの配置や配線が複雑化し、チップチイズの
増加や開発期間が長くなるという問題があった。
らマクロセルの配置や配線が複雑化し、チップチイズの
増加や開発期間が長くなるという問題があった。
本発明は、マクロセルの種類や個数を意識せずにチップ
上の任意のマクロセル間の接続を容易にし、マクロセル
数の拡張や、多数のマクロセルな集積する場合に対応で
きるよう処したシステムＬＳＩを提供することを目的と
する。
上の任意のマクロセル間の接続を容易にし、マクロセル
数の拡張や、多数のマクロセルな集積する場合に対応で
きるよう処したシステムＬＳＩを提供することを目的と
する。
上記目的は、ＬＳＩのチップ上のＸ方向、Ｙ方向綱目状
に配線領域を設けＸ方向の配線領域として、マクロセル
間の配線領域とアドレスバスを交互に配置し、Ｙ方向の
配線領域として、マクロセル間の配線領域とデータバス
を交互に配置し、ＸＹ各各線線領域より囲まれた領域を
論理区画として各マクロセルを配置し、各マクロセルの
周囲には、アドレスバス、データバス、チップのＸ方向
に伸びる各マクロセル間の配線領域、チップのＹ方向に
伸びる各マクロセル間の配線領域が存在するよう構成す
ることにより、達成される。
に配線領域を設けＸ方向の配線領域として、マクロセル
間の配線領域とアドレスバスを交互に配置し、Ｙ方向の
配線領域として、マクロセル間の配線領域とデータバス
を交互に配置し、ＸＹ各各線線領域より囲まれた領域を
論理区画として各マクロセルを配置し、各マクロセルの
周囲には、アドレスバス、データバス、チップのＸ方向
に伸びる各マクロセル間の配線領域、チップのＹ方向に
伸びる各マクロセル間の配線領域が存在するよう構成す
ることにより、達成される。
冬マクロセルの周囲に存在するＸ方向及びＹ方向に伸び
る各マクロセル間の配線領域は、チップ上に綱目状に存
在し、各マクロセルはそれぞれＸ方向、Ｙ方向に伸びる
各マクロセル間の配線領域に接続することができるので
、チップ上に離れて存在する任意のマクロセル間の接続
が９能となる。
る各マクロセル間の配線領域は、チップ上に綱目状に存
在し、各マクロセルはそれぞれＸ方向、Ｙ方向に伸びる
各マクロセル間の配線領域に接続することができるので
、チップ上に離れて存在する任意のマクロセル間の接続
が９能となる。
また、マクロセルの追加、変更に対しても、マクロセル
を接続する結線は綱目状に広がるマクロ礫ル間の配線領
域内で自由に設定することかできるので、容易に対応が
可能である。
を接続する結線は綱目状に広がるマクロ礫ル間の配線領
域内で自由に設定することかできるので、容易に対応が
可能である。
更に、各マクロセルの周囲には、必ずアドレスバス、デ
ータバスが存在し、ＬＳＩ全体としてシステムを構成す
る場合のシステムバスとしての使用を考慮したものであ
り、各マクロセルにアドレス、データを割り付けること
ができるので、マクロセルとして従来側々のＬＳＩとし
て用いられていたＣＰＵ、メモリ、及びマイコン周辺Ｌ
ＳＩ等を再構成して使用することが旬能となり、容易に
ＬＳＩ全体としてのシステムを拡張、強化することがで
きる。
ータバスが存在し、ＬＳＩ全体としてシステムを構成す
る場合のシステムバスとしての使用を考慮したものであ
り、各マクロセルにアドレス、データを割り付けること
ができるので、マクロセルとして従来側々のＬＳＩとし
て用いられていたＣＰＵ、メモリ、及びマイコン周辺Ｌ
ＳＩ等を再構成して使用することが旬能となり、容易に
ＬＳＩ全体としてのシステムを拡張、強化することがで
きる。
以下、本発明の実施例を図面により説明する。
第１図は本発明によるシステムＬＳＩの一実施例を示す
構成図であって、１はＬＳＩチップ、２は配線領域、３
はアドレスバス、４はデータバス、５は！ＭＩ埋区側区
画は配線、７はマクロセルである。
構成図であって、１はＬＳＩチップ、２は配線領域、３
はアドレスバス、４はデータバス、５は！ＭＩ埋区側区
画は配線、７はマクロセルである。
同図において、ＬＳＩテップ１の上に、各マクロセル間
の配線領域２とアドレスバス３とがそれ−ぞれ横方向に
交互に存在し、各マクロセル間の配線領域２とデータバ
ス４とがそれぞれ縦方向に交互に存在し、各マクロセル
間の配線領域２とアドレスバス３、データバス４がＬ８
１ｙ−ツブ１上で綱目構造を形成している。ＬＳＩチッ
プ１上の縦方向及び横方向に伸びる各マクロセル間の配
線領域２とアドレスバス３、データバス４によって囲ま
れる領域を論理区画５としてマクロセルフの存在する領
域として割り付ける。マクロセルフとしては、ＣＰＵ％
ＲＯＭ、ＲＡＭ等従来個々の独立したＬＳＩとして用い
られていたものや機能単位にモジュール化したセルや、
ゲートアレイ、またそれらを組み合わせたものでもよい
。
の配線領域２とアドレスバス３とがそれ−ぞれ横方向に
交互に存在し、各マクロセル間の配線領域２とデータバ
ス４とがそれぞれ縦方向に交互に存在し、各マクロセル
間の配線領域２とアドレスバス３、データバス４がＬ８
１ｙ−ツブ１上で綱目構造を形成している。ＬＳＩチッ
プ１上の縦方向及び横方向に伸びる各マクロセル間の配
線領域２とアドレスバス３、データバス４によって囲ま
れる領域を論理区画５としてマクロセルフの存在する領
域として割り付ける。マクロセルフとしては、ＣＰＵ％
ＲＯＭ、ＲＡＭ等従来個々の独立したＬＳＩとして用い
られていたものや機能単位にモジュール化したセルや、
ゲートアレイ、またそれらを組み合わせたものでもよい
。
各マクロセルの周辺には、アドレスバス３、データバス
４、縦横２方向に伸びる各マクロセル間の配線領域２が
必ず存在し、各マクロセルフはアドレスバス３、データ
バス４に接続ｉ５１［であり、各マクロセル間の接続は
縦横２方向に伸びる各マクロセル間の配線領域２上に、
配線６を介して接続することができる。
４、縦横２方向に伸びる各マクロセル間の配線領域２が
必ず存在し、各マクロセルフはアドレスバス３、データ
バス４に接続ｉ５１［であり、各マクロセル間の接続は
縦横２方向に伸びる各マクロセル間の配線領域２上に、
配線６を介して接続することができる。
第１図に示した実施例の構成によれば、各マクロセルフ
の周辺には、アドレスバス、データバスとして各マクロ
セル忙必要な信号線はあらかじめ用意されており、機能
モジュール単位にマクロセルを構成するのに適している
。また、ＬＳＩｙ−ツブ１の縦方向、横方向に伸びる各
マクロセル間の接続領域２に配線６を設けることＫより
、ＬＳＩチップ上の任意のマクロセル間の接続が容易に
できる。更に、マクロセルフを新たに追加した場合にも
、容易に接続可能である。従って、この構成によればマ
クロセルの数が多くなった場合にとくに大きな効果をも
たらす。
の周辺には、アドレスバス、データバスとして各マクロ
セル忙必要な信号線はあらかじめ用意されており、機能
モジュール単位にマクロセルを構成するのに適している
。また、ＬＳＩｙ−ツブ１の縦方向、横方向に伸びる各
マクロセル間の接続領域２に配線６を設けることＫより
、ＬＳＩチップ上の任意のマクロセル間の接続が容易に
できる。更に、マクロセルフを新たに追加した場合にも
、容易に接続可能である。従って、この構成によればマ
クロセルの数が多くなった場合にとくに大きな効果をも
たらす。
また、マクロセルフとしてその形状、大きさ、アドレス
バス、データバスの入出力信号線の出力位置等をあらか
じめ標準化して設計することも可能であり、その場合、
各マクロセルフをＬＳ Ｉ％クプ１上に存在する複数の
論理区画５上に任意に配置することも容易となり、マク
ロセルのレイアクトや配線が複雑化することを防止でき
る。
バス、データバスの入出力信号線の出力位置等をあらか
じめ標準化して設計することも可能であり、その場合、
各マクロセルフをＬＳ Ｉ％クプ１上に存在する複数の
論理区画５上に任意に配置することも容易となり、マク
ロセルのレイアクトや配線が複雑化することを防止でき
る。
第２図は本発明の他の実施例を示す構成図であって、第
１図と同一符号部分を示す。
１図と同一符号部分を示す。
同図に示したように、マクロセルフの面積を複数種用意
したい場合には、各配線領域の間隔をあらかじめある値
に設定してお（ことにより可能である。すなわち、マク
ロセルＡとマクロセ／ｌ／Ｂとは異なった面積のマクロ
セルであり、このような面積の異なるマクロセルを搭載
する必要がある場合は、配線領域２の間隔を搭載するマ
クロセルの大きさに応じて適宜に設定すればよい。
したい場合には、各配線領域の間隔をあらかじめある値
に設定してお（ことにより可能である。すなわち、マク
ロセルＡとマクロセ／ｌ／Ｂとは異なった面積のマクロ
セルであり、このような面積の異なるマクロセルを搭載
する必要がある場合は、配線領域２の間隔を搭載するマ
クロセルの大きさに応じて適宜に設定すればよい。
第３図は本発明の更に他の実施例を示す構成図であって
、第１図と同一符号は同一部分を示す。
、第１図と同一符号は同一部分を示す。
同図は標準のマクロセル（セルＡ−Ｊ）が搭載される１
つの論理区画に入りきらない程の大きなマクロセル（Ｒ
ＯＭ、ＭＰＵ等）を実装したい場合の実施例であり、同
図に示すように、綱目状の配線領域を１部削除して、そ
こに大きなマクロセルフを配置するようにするとよい。
つの論理区画に入りきらない程の大きなマクロセル（Ｒ
ＯＭ、ＭＰＵ等）を実装したい場合の実施例であり、同
図に示すように、綱目状の配線領域を１部削除して、そ
こに大きなマクロセルフを配置するようにするとよい。
また、各マクロセルフのアドレス、データを制御する信
号は、ＬＳＩチップ上のアドレスバス３やデータバス４
に含めるか、各マクロセル間の配線領域２に実装するか
、いずれの構成をとってもよい。また、アドレスバス３
の幅、データバス４０幅、各マクロセル間の配線領域２
０幅はマクロセルフの規模に応じて最適な幅に設計すれ
ばよい。
号は、ＬＳＩチップ上のアドレスバス３やデータバス４
に含めるか、各マクロセル間の配線領域２に実装するか
、いずれの構成をとってもよい。また、アドレスバス３
の幅、データバス４０幅、各マクロセル間の配線領域２
０幅はマクロセルフの規模に応じて最適な幅に設計すれ
ばよい。
更Ｋ、縦方向、横方向の配線領域が重なる部分は、アル
ミ多層配線を用い、縦方向、横方向の配線を異なる層に
設け、必要に応じて配線間コンタクトｌにより各層間の
配線を接続するようにすればよい。
ミ多層配線を用い、縦方向、横方向の配線を異なる層に
設け、必要に応じて配線間コンタクトｌにより各層間の
配線を接続するようにすればよい。
以上説明したように、本発明によれば、各マクロセルの
周囲にあらかじめアドレスバス、データバス、Ｘ方向、
Ｙ方向の配線領域が用意されているので、マクロセルの
種類や個数によらずチップ上の任意のセル間の接続を容
易に行なうことができる。また、マクロセルを追加する
場合には、従来技術では配線を大幅に変更しなければな
らず、複雑な配線となるのに対し、本発明では、セルの
配置や配線を大幅に変更しなくても容易に接続が可能で
ある。更罠、マクロセルの数が多い場合にも、あらかじ
め配線領域と論理区画を決めること−により、チップナ
イズは容易に見積りが可能であり、各マクロセルとして
、あらかじめ設定した論理区画に適合するように、設計
の標準化を図ることも可能であり、マクロセルの数が多
い場合でも開発期間は従来はど長くならず、極めて優れ
た機能のシステムＬＳＩを提供することができる。
周囲にあらかじめアドレスバス、データバス、Ｘ方向、
Ｙ方向の配線領域が用意されているので、マクロセルの
種類や個数によらずチップ上の任意のセル間の接続を容
易に行なうことができる。また、マクロセルを追加する
場合には、従来技術では配線を大幅に変更しなければな
らず、複雑な配線となるのに対し、本発明では、セルの
配置や配線を大幅に変更しなくても容易に接続が可能で
ある。更罠、マクロセルの数が多い場合にも、あらかじ
め配線領域と論理区画を決めること−により、チップナ
イズは容易に見積りが可能であり、各マクロセルとして
、あらかじめ設定した論理区画に適合するように、設計
の標準化を図ることも可能であり、マクロセルの数が多
い場合でも開発期間は従来はど長くならず、極めて優れ
た機能のシステムＬＳＩを提供することができる。
第１図は本発明の一実施例を示す構成図、第２図は本発
明の池の実施例を示す構成図、第３図は本発明のさらに
他の実施例を示す構成図である。 １・・・ＬＳＩチップ、２・・・配線領域、３・・・ア
ドレスバス、４°゛・データバス、５・・・論理区画、
７・・・マクロセル。 第１図 ｆ：Ｌｓ工千・ノブ ５：額１里区間２；西己形
良領携゛ ６ ： 西己痛起３ニアドレスバ
ス ７ ： マグロ甘ル４：テ″−タバス
明の池の実施例を示す構成図、第３図は本発明のさらに
他の実施例を示す構成図である。 １・・・ＬＳＩチップ、２・・・配線領域、３・・・ア
ドレスバス、４°゛・データバス、５・・・論理区画、
７・・・マクロセル。 第１図 ｆ：Ｌｓ工千・ノブ ５：額１里区間２；西己形
良領携゛ ６ ： 西己痛起３ニアドレスバ
ス ７ ： マグロ甘ル４：テ″−タバス
Claims (1)
- １、複数個のＬＳＩまたは機能モジュールをマクロセル
として同一ＬＳＩチップ上に組み合わせて構成して成る
システムＬＳＩにおいて、前記ＬＳＩチップ上のＸ方向
、Ｙ方向に綱目状に配線領域を設け、Ｘ方向の配線領域
として各マクロセル間の配線領域とアドレスバスを交互
に配置し、Ｙ方向の配線領域として各マクロセル間の配
線領域とデータバスを交互に配置し、前記各配線領域に
より囲まれた領域を論理区画として前記各マクロセルを
配置したことを特徴とするシステムＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25825886A JPS63114142A (ja) | 1986-10-31 | 1986-10-31 | システムｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25825886A JPS63114142A (ja) | 1986-10-31 | 1986-10-31 | システムｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63114142A true JPS63114142A (ja) | 1988-05-19 |
Family
ID=17317730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25825886A Pending JPS63114142A (ja) | 1986-10-31 | 1986-10-31 | システムｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63114142A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023967A (ja) * | 1988-06-20 | 1990-01-09 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| JPH0266970A (ja) * | 1988-08-31 | 1990-03-07 | Nec Corp | マスタースライス型半導体集積回路 |
| JPH02168649A (ja) * | 1988-12-21 | 1990-06-28 | Nec Corp | 全面素子形成型ゲートアレイのマスタースライス基板 |
| JPH02305472A (ja) * | 1989-05-19 | 1990-12-19 | Fujitsu Ltd | Ｃｐｕ内蔵ゲートアレイおよびその製造方法 |
-
1986
- 1986-10-31 JP JP25825886A patent/JPS63114142A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023967A (ja) * | 1988-06-20 | 1990-01-09 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| JPH0266970A (ja) * | 1988-08-31 | 1990-03-07 | Nec Corp | マスタースライス型半導体集積回路 |
| JPH02168649A (ja) * | 1988-12-21 | 1990-06-28 | Nec Corp | 全面素子形成型ゲートアレイのマスタースライス基板 |
| JPH02305472A (ja) * | 1989-05-19 | 1990-12-19 | Fujitsu Ltd | Ｃｐｕ内蔵ゲートアレイおよびその製造方法 |
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