JPH02168649A - 全面素子形成型ゲートアレイのマスタースライス基板 - Google Patents

全面素子形成型ゲートアレイのマスタースライス基板

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Publication number
JPH02168649A
JPH02168649A JP63324172A JP32417288A JPH02168649A JP H02168649 A JPH02168649 A JP H02168649A JP 63324172 A JP63324172 A JP 63324172A JP 32417288 A JP32417288 A JP 32417288A JP H02168649 A JPH02168649 A JP H02168649A
Authority
JP
Japan
Prior art keywords
wiring
internal
master slice
region
slice substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63324172A
Other languages
English (en)
Inventor
Toshihiko Otani
大谷　敏彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH02168649A publication Critical patent/JPH02168649A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に全面素子形成型ゲート
アレイのマスタースライス基板に関する。
〔従来の技術〕
従来、全面素子形成型ゲートアレイのマスタースライス
基板は第３図のように内部領域１と周辺領域３に分かれ
、内部領域１には内部セル２がしきつめられ、周辺領域
３にはＩ１０セルが配置されているや 〔発明が解決しようとする課題〕 上述した従来の全面素子形成型ゲートアレイのマスター
スライス基板は、内部領域の全面に内部セルがしきつめ
られており、従来のチャネル型ゲートアレイのように酸
化シリコン膜（フィールド酸化膜）から成る配線領域を
持っていないため、配線が拡散層上を走る割合が非常に
多くなり、従って配線の配線容量が非常に大きくなって
しまい、半導体装置の高速化が困難であるという欠点が
ある。
〔課題を解決するための手段〕
本発明の全面素子形成型のゲートアレイは、内部セルが
しきつめられた内部セル領域及び前記内部セル領域の間
を格子状に走る配線領域からなる内部領域と、前記内部
領域の外側の外部領域とを含むというものである。
〔実施例〕
第１図は本発明の一実施例を示すマスタースライス基板
の上面模式図である。
内部領域は内部セル１０２のしきつめられた内部セル領
域１０１−１〜１０１−４とこれらの間を走る配線領域
１０５（フィールド酸化膜）から成っている。第２図は
第１図のマスタースライス基板に配線を施した状態を示
す上面模式図例である。ＣＤ間のように離れた点を結ぶ
配線の場合はなるべく配線の多くの部分が配線領域１０
５の上を走るように配線径路を定めることによって配線
容量を軽減することができる。
〔発明の効果〕
以上説明したように本発明の全面素子形成型ゲートアレ
イのマスタースライス基板は内部領域に絶縁膜から成る
配線領域をもうけであるので、長い配線に関してはなる
べく多くの部分をこの配線領域上を通すことによって配
線容量を軽減することができる。従って回路のネットの
遅延のばらつきを押えることができ、半導体装置の電気
的特性の向上又は高速化を計ることが可能となる効果が
ある。
【図面の簡単な説明】 第１図は本発明の一実施例を示すマスタースライス基板
の上面模式図、第２図は配線状態の説明に使用する上面
模式図、第３図は従来例を示すマスタースライス基板の
上面模式図である。 １・・・内部領域、１０１−１〜１０１−４・・・内部
セル領域、２，１０２・・・内部セル、３，１０３・・
・周辺領域、４，１０４・・・Ｉ１０セル、１０５・・
・配線領域、１０６−１．１０６−２・・・配線。

Claims (1)

    【特許請求の範囲】
  1. 内部セルがしきつめられた内部セル領域及び前記内部セ
    ル領域の間を格子状に走る配線領域からなる内部領域と
    、前記内部領域の外側の外部領域とを含むことを特徴と
    する全面素子形成型ゲートアレイのマスタースライス基
    板。
JP63324172A 1988-12-21 1988-12-21 全面素子形成型ゲートアレイのマスタースライス基板 Pending JPH02168649A (ja)

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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5935448A (ja) * 1982-08-23 1984-02-27 Nec Corp マスタスライス集積回路装置
JPS63114142A (ja) * 1986-10-31 1988-05-19 Hitachi Ltd システムｌｓｉ
JPS63182837A (ja) * 1987-01-26 1988-07-28 Hitachi Ltd 半導体集積回路装置の製造方法

Patent Citations (3)

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